特許 6169222 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6169222

(24)【登録日】2017年7月7日

(45)【発行日】2017年7月26日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20170713BHJP

   H01L 21/336 20060101ALI20170713BHJP

【ＦＩ】

   H01L29/78 616L

   H01L29/78 616A

   H01L29/78 626C

   H01L29/78 617J

【請求項の数】7

【全頁数】22

(21)【出願番号】特願2016-106983(P2016-106983)

(22)【出願日】2016年5月30日

(62)【分割の表示】特願2012-163907(P2012-163907)の分割

【原出願日】2012年7月24日

(65)【公開番号】特開2016-174175(P2016-174175A)

(43)【公開日】2016年9月29日

【審査請求日】2016年5月30日

(31)【優先権主張番号】特願2012-11213(P2012-11213)

(32)【優先日】2012年1月23日

(33)【優先権主張国】JP

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２３年度、独立行政法人新エネルギー・産業技術総合開発機構委託研究「低炭素社会を実現する超低電圧デバイスプロジェクト」、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】特許業務法人筒井国際特許事務所

(72)【発明者】

【氏名】山本 芳樹

(72)【発明者】

【氏名】槇山 秀樹

(72)【発明者】

【氏名】岩松 俊明

(72)【発明者】

【氏名】角村 貴昭

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特表２００７−５３６７３４（ＪＰ，Ａ）

【文献】 特開２００９−０７６５４９（ＪＰ，Ａ）

【文献】 特開２００７−１０３４５６（ＪＰ，Ａ）

【文献】 特開２００９−０９４３６９（ＪＰ，Ａ）

【文献】 特開２００９−１５８６７７（ＪＰ，Ａ）

【文献】 特開平０８−１５３８８０（ＪＰ，Ａ）

【文献】 特開平０８−０３２０４０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

半導体基板、前記半導体基板上に形成された絶縁膜および前記絶縁膜上に形成された半導体層を有する、半導体装置の製造方法において、
（ａ）前記半導体層上に電界効果トランジスタのゲート絶縁膜を形成する工程、
（ｂ）前記ゲート絶縁膜上に前記電界効果トランジスタのゲート電極を形成する工程、
（ｃ）前記半導体層上および前記ゲート電極の側壁に第１絶縁膜を形成する工程、
（ｄ）前記半導体層上および前記ゲート電極の側壁に前記第１絶縁膜を介して、前記第１絶縁膜とは異なる第２絶縁膜を形成することで、前記第１絶縁膜および前記第２絶縁膜を有する第１サイドウォールを形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体層上および前記第１サイドウォールの横にエピタキシャル層を形成する工程、
（ｆ）前記（ｅ）工程後、前記第２絶縁膜と前記半導体層との間に位置している前記第１絶縁膜が残存するように、前記第２絶縁膜を除去する工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁膜を介したイオン注入によって、前記半導体層に、第１導電型の第１不純物領域を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１不純物領域上において、前記半導体層上および前記ゲート電極の側壁に前記第１絶縁膜を介して、前記第１絶縁膜とは異なる第３絶縁膜を形成することで、前記第１絶縁膜および前記第３絶縁膜を有する第２サイドウォールを形成する工程、
（ｉ）前記（ｈ）工程後、イオン注入によって、前記エピタキシャル層および前記半導体層に前記第１導電型の第２不純物領域を形成する工程、
を有し、
前記第１不純物領域は、前記電界効果トランジスタのソース・ドレイン領域の一部であって、
前記第２不純物領域は、前記電界効果トランジスタのソース・ドレイン領域の一部であって、かつ、前記第１不純物領域よりも不純物濃度が高い、半導体装置の製造方法。

【請求項2】

請求項１に記載の半導体装置の製造方法において、さらに、
（ｊ）前記（ｉ）工程後、前記ゲート電極上および前記エピタキシャル層上にシリサイド層を形成する工程を有する、半導体装置の製造方法。

【請求項3】

請求項１または２の何れか１項に記載の半導体装置の製造方法において、さらに、
（ｋ）前記（ｆ）工程と前記（ｈ）工程の間に、イオン注入によって、前記半導体基板に前記第１導電型と反対の導電型である第２導電型の第３不純物領域を形成する工程を有する、半導体装置の製造方法。

【請求項4】

請求項３に記載の半導体装置の製造方法において、
前記第１導電型はＮ型であり、
前記第２導電型はＰ型である、半導体装置の製造方法。

【請求項5】

請求項１〜４の何れか１項に記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜を含み、
前記第２絶縁膜は、窒化シリコン膜を含む、半導体装置の製造方法。

【請求項6】

請求項１〜５の何れか１項に記載の半導体装置の製造方法において、
前記第１絶縁膜は、酸化シリコン膜を含み、
前記第３絶縁膜は、窒化シリコン膜を含む、半導体装置の製造方法。

【請求項7】

請求項１〜６の何れか１項に記載の半導体装置の製造方法において、
前記第１導電型はＮ型である、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置の製造方法に適用して有効な技術に関するものである。

【背景技術】

【0002】

寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層）が形成された基板である。ＳＯＩ基板上にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）を形成した場合、シリコン層に形成された拡散領域に発生する寄生容量を低減することができる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ラッチアップフリー化などが期待できる。

【0003】

特許文献１（特開２００９−１５８６７７号公報）には、ＳＯＩ基板上のゲート電極の側壁にサイドウォール用酸化膜を介してダミーサイドウォール用窒化膜を形成した後、ＳＯＩ基板上面のＳＯＩ層上に選択エピ成長領域を形成し、続いて、ダミーサイドウォール用窒化膜を除去した後、エクステンション用不純物およびハロー用不純物を支持基板に打ち込むことが記載されている。ここでは、支持基板に形成したＨａｌｏ部（ハロー領域）が支持基板内のどのような位置に形成されているかは具体的には記載されておらず、Ｈａｌｏ部を構成する不純物の濃度が、ゲート電極の直下とその他の領域でどのように異なるかについても記載されていない。

【0004】

特許文献２（特開２００７−１８８９９２号公報）には、ＳＯＩ基板上にＭＯＳＦＥＴを形成する際に、ゲート電極の直下の支持基板の表面付近に高濃度拡散領域を形成し、ドレイン領域下およびソース領域下であって、支持基板の表面から所定の深さの領域に高濃度拡散領域を形成することが記載されている。

【0005】

特許文献３（特開２０１０−２５１３４４号公報）には、ＳＯＩ基板の下部のシリコン基板の上面の全面にｐウエルを形成し、その上のＳＯＩ層上にｎチャネル型ＭＩＳトランジスタを形成することが記載されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００９−１５８６７７号公報

【特許文献2】特開２００７−１８８９９２号公報

【特許文献3】特開２０１０−２５１３４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ＭＯＳＦＥＴをＳＯＩ基板上に設けた場合、ＭＯＳＦＥＴの微細化が容易となる利点があるが、ＭＯＳＦＥＴが微細化すると、短チャネル特性（短チャネル効果）が悪化し、半導体装置の性能が低下する問題が生じる。

【0008】

また、短チャネル特性を抑制する目的で、支持基板内に高濃度な拡散領域であるハロー領域を形成することが考えられるが、ハロー領域を支持基板の上面であってゲート電極の直下に形成した場合、短チャネル特性の抑制効果が良好に得られない問題がある。

【0009】

また、ハロー領域を支持基板の上面の全面に形成した場合、ソース・ドレイン領域を構成する高濃度の拡散領域の直下にハロー領域が存在することにより、ＢＯＸ膜を介してソース・ドレイン領域とハロー領域との間に拡散容量が生じる問題がある。

【0010】

その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0011】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0012】

一実施の形態である半導体装置の製造方法は、ＳＯＩ基板上のゲート電極の側壁にサイドウォールを形成した後、ＳＯＩ基板上面のシリコン層上にエピタキシャル層を形成し、続いて前記サイドウォールを除去した後、ゲート電極およびエピタキシャル層をマスクとして不純物を打ち込むことで、ハロー領域を支持基板の上面に形成するものである。

【発明の効果】

【0013】

本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、半導体装置の短チャネル特性を抑制することができる。

【0014】

また、拡散容量の発生を抑制することができる。

【図面の簡単な説明】

【0015】

【図1】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。

【図2】図１に続く半導体装置の製造方法を示す断面図である。

【図3】図２に続く半導体装置の製造方法を示す断面図である。

【図4】図３に続く半導体装置の製造方法を示す断面図である。

【図5】図４に続く半導体装置の製造方法を示す断面図である。

【図6】図５に続く半導体装置の製造方法を示す断面図である。

【図7】図６に続く半導体装置の製造方法を示す断面図である。

【図8】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。

【図9】図８に続く半導体装置の製造方法を示す断面図である。

【図10】図９に続く半導体装置の製造方法を示す断面図である。

【図11】図１０に続く半導体装置の製造方法を示す断面図である。

【図12】図１１に続く半導体装置の製造方法を示す断面図である。

【図13】本発明の実施の形態３である半導体装置の製造方法を示す断面図である。

【図14】図１３に続く半導体装置の製造方法を示す断面図である。

【図15】図１４に続く半導体装置の製造方法を示す断面図である。

【図16】図１５に続く半導体装置の製造方法を示す断面図である。

【図17】図１６に続く半導体装置の製造方法を示す断面図である。

【図18】比較例として示す半導体装置の製造方法を示す断面図である。

【図19】比較例として示す半導体装置の製造方法を示す断面図である

【図20】比較例として示す半導体装置の断面図である。

【発明を実施するための形態】

【0016】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0017】

（実施の形態１）
本実施の形態によるＭＯＳ型電界効果トランジスタ（以下単にＭＯＳＦＥＴと呼ぶ）の製造工程を図面を参照して説明する。図１〜図７は、本実施の形態である半導体装置、例えばＳＯＩ基板上にｎチャネル型ＭＯＳＦＥＴを有する半導体装置の製造工程中の断面図である。

【0018】

まず、図１に示すように、上方にＢＯＸ膜２およびシリコン層（ＳＯＩ層）３が積層された半導体基板１を用意する。半導体基板１はＳｉ（シリコン）からなる支持基板であり、半導体基板１上のＢＯＸ膜２は酸化シリコン膜であり、ＢＯＸ膜２上のシリコン層３は１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる層である。

【0019】

半導体基板１、ＢＯＸ膜２およびシリコン層３からなるＳＯＩ基板はＳｉ（シリコン）からなる半導体基板１の主面に高いエネルギーでＯ_２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋込み酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板１と、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。

【0020】

次に、図２に示すように、シリコン層３にｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により比較的低い濃度で打ち込み、続いて、シリコン層３上に熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法などを用いて酸化シリコン膜（ゲート絶縁膜４用の絶縁膜）を形成する。その後、前記酸化シリコン膜上に、ＣＶＤ法などを用いてポリシリコン膜（ゲート電極５用の導体膜）および窒化シリコン（Ｓｉ_３Ｎ_４）膜６を順次形成し、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜６をパターニングする。続いて、窒化シリコン膜６をハードマスクとして用い、ドライエッチング法により前記ポリシリコン膜および前記酸化シリコン膜をパターニングする。これにより、シリコン層３上に、前記酸化シリコン膜からなるゲート絶縁膜４を形成し、ゲート絶縁膜４上に前記ポリシリコン膜からなるゲート電極５を形成する。

【0021】

なお、ゲート電極５を構成するポリシリコン膜は、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、前記ポリシリコン膜は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。

【0022】

続いて、シリコン層３の上面およびゲート電極５を覆うように、例えばＣＶＤ法を用いて酸化シリコン膜７および窒化シリコン（Ｓｉ_３Ｎ_４）膜８ａを形成し、その後、ＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングを行うことで酸化シリコン膜７および窒化シリコン膜８ａを一部除去し、シリコン層３の上面を露出させる。これにより、ゲート電極５の側壁には、酸化シリコン膜７および窒化シリコン膜８ａからなる積層膜が自己整合的に形成される。

【0023】

ここで、酸化シリコン膜７はサイドウォール形成用の絶縁膜であり、窒化シリコン膜８ａは、後の工程でゲート電極から離間した位置にエピタキシャル層（せり上げ層、選択成長層）を形成するためのダミーサイドウォール形成用の絶縁膜である。つまり、酸化シリコン膜７および窒化シリコン膜８ａからなる積層膜はダミーサイドウォールであり、完成した半導体装置には、酸化シリコン膜７は残るが窒化シリコン膜８ａは残らない。

【0024】

次に、図２に示すように、ゲート電極５、酸化シリコン膜７および窒化シリコン膜８ａから露出しているシリコン層３の上面に、エピタキシャル成長法を用いて、主にＳｉ（シリコン）からなるエピタキシャル層９を形成する。これにより、ゲート電極５、酸化シリコン膜７および窒化シリコン膜８ａの外側の領域には、シリコン層３よりも上面の高さが高いシリコン層が形成される。

【0025】

このとき、エピタキシャル層９の上面は、ゲート電極５の側壁に沿わず、シリコン層３の上面に沿って形成された酸化シリコン膜７の膜厚の上面よりも高い位置にある。すなわち、酸化シリコン膜７の膜厚は５ｎｍ程度であるのに対し、エピタキシャル層９は、酸化シリコン膜７の膜厚より厚い膜厚である２０〜５０ｎｍの膜厚を有している。

【0026】

なお、ゲート電極５の横にエピタキシャル層９を形成するのは、シリコン層３の膜厚が極端に薄いことに起因している。そして、後の工程においてＭＯＳＦＥＴを構成するソース・ドレイン領域の表面にシリサイド層を形成する際に、エピタキシャル層９が形成されておらず、ソース・ドレイン領域がシリコン層３に形成されている場合、シリサイド層を形成するためのシリコンが、シリコン層３の膜厚だけでは足らなくなるためである。つまり、エピタキシャル層９を形成する理由の一つは、シリサイド層およびソース・ドレイン領域を形成する際に、ソース・ドレイン領域を構成するシリコン層の膜厚を補う必要があるためである。また、エピタキシャル層９を形成する他の理由としては、ＭＯＳＦＥＴのソース・ドレイン領域に付随する寄生抵抗の増大を防ぐことが挙げられる。

【0027】

次に、図３に示すように、ウェットエッチング法を用いて、ゲート電極５の上部の窒化シリコン膜６およびダミーサイドウォール形成用の絶縁膜である窒化シリコン膜８ａを除去する。

【0028】

次に、図４に示すように、ゲート電極５をマスクとして、イオン注入法を用いてｎ型の不純物（例えばＡｓ（ヒ素））を比較的低い濃度でシリコン層３の上面に打ち込むことにより、ゲート電極５およびゲート絶縁膜４の横に露出しているシリコン層３の上面およびエピタキシャル層９の上面にエクステンション領域１０を形成する。エクステンション領域１０はゲート電極５の直下のシリコン層３の上面の少なくとも一部には形成されない。また、このイオン注入工程で打ち込まれる不純物イオンは膜厚５ｎｍ程度の酸化シリコン膜７を透過するため、酸化シリコン膜７の直下のシリコン層３にもエクステンション領域１０は形成される。

【0029】

なお、図４ではシリコン層３の上面の近傍にエクステンション領域１０を示しているが、エクステンション領域１０はシリコン層３の上面から下面にかけて形成されていても構わない。

【0030】

次に、図５に示すように、ゲート電極５およびエピタキシャル層９をマスクとして、イオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を比較的高い濃度で半導体基板１の上方から半導体基板１の上面に打ち込むことにより、ゲート電極５およびエピタキシャル層９間の直下の半導体基板１の上面にハロー領域（ｐ型半導体領域）１１を形成する。ハロー領域１１は、後の工程で形成するＭＯＳＦＥＴの短チャネル特性を抑制するために形成する半導体領域（拡散層）である。

【0031】

ここでは、ゲート電極５の直下およびエピタキシャル層９の直下の半導体基板１には、ゲート電極５およびエピタキシャル層９がマスクとなることで、ｐ型の不純物（例えばＢ（ホウ素））は殆ど導入されない。したがって、半導体基板１の上面のｐ型の不純物（例えばＢ（ホウ素））の濃度は、ゲート電極５の直下よりも、ゲート電極５の外側であって、ゲート電極５およびエピタキシャル層９間の直下の領域の方が高くなる。同様に、半導体基板１の上面のｐ型の不純物（例えばＢ（ホウ素））の濃度は、エピタキシャル層９の直下よりも、ゲート電極５およびエピタキシャル層９間の直下の領域の方が高くなる。

【0032】

このようにハロー領域１１がゲート電極５の直下に形成されず、ゲート電極５の両端の直下の近傍にのみ形成されるのは、ゲート電極５、ゲート絶縁膜４、シリコン層３およびＢＯＸ膜２を含めた膜厚が、酸化シリコン膜７、シリコン層３およびＢＯＸ膜２を含めた膜厚よりも厚いためである。同様に、ハロー領域１１がエピタキシャル層９の直下に形成されず、ゲート電極５の両端の直下の近傍にのみ形成されるのは、エピタキシャル層９、シリコン層３およびＢＯＸ膜２を含めた膜厚が、酸化シリコン膜７、シリコン層３およびＢＯＸ膜２を含めた膜厚よりも厚いためである。なお、ＢＯＸ膜２の膜厚は１０〜５０ｎｍ程度であり、ここでは１０ｎｍとしている。また、シリコン層３の膜厚は５〜１５ｎｍ程度であり、ここでは１０ｎｍとしている。

【0033】

なお、本実施の形態ではエクステンション領域１０を形成するイオン注入工程を行った後にハロー領域１１を形成するイオン注入工程を行う方法について説明したが、エクステンション領域１０を形成する前にハロー領域１１を形成しても構わない。ただし、エクステンション領域１０およびハロー領域１１は必ずエピタキシャル層９を形成した後に形成するものとする。

【0034】

次に、図６に示すように、例えばＣＶＤ法を用いて、ゲート電極５、酸化シリコン膜７、シリコン層３およびエピタキシャル層９のそれぞれの露出した表面を覆うように窒化シリコン膜８ｂを形成する。その後、ＲＩＥ法などにより異方性エッチングを行うことで窒化シリコン膜８ｂを一部除去し、ゲート電極５、シリコン層３およびエピタキシャル層９のそれぞれの上面を露出させる。これにより、ゲート電極５の側壁には、酸化シリコン膜７を介して窒化シリコン膜８ｂが自己整合的に形成される。これにより、ゲート電極５の側壁には酸化シリコン膜７および窒化シリコン膜８ｂからなるサイドウォールが形成される。

【0035】

次に、図７に示すように、ゲート電極５、酸化シリコン膜７および窒化シリコン膜８ｂをマスクとして、半導体基板１の上方からｎ型の不純物（例えばＡｓ（ヒ素））を比較的高い濃度でイオン注入することにより、ゲート電極５、酸化シリコン膜７および窒化シリコン膜８ｂから露出しているエピタキシャル層９内に拡散層１２を形成する。拡散層１２およびエピタキシャル層９はソース・ドレイン領域を構成する半導体領域である。前記ソース・ドレイン領域は、不純物が高濃度で導入された拡散層１２とゲート電極５の直下のチャネル領域となるシリコン層３との間に、低濃度の不純物を含むエクステンション領域１０を有するＬＤＤ（Lightly Doped Drain）構造を有している。したがって、拡散層１２の不純物濃度は、エクステンション領域１０の不純物濃度よりも高い。

【0036】

以上により、ゲート電極５、エクステンション領域１０および拡散層１２を含むｎチャネル型のＭＯＳＦＥＴＱａを形成する。この後の工程の詳しい説明および図示は省略するが、ゲート電極５および拡散層１２上にシリサイド層を形成した後、ＭＯＳＦＥＴＱａを層間絶縁膜により覆い、層間絶縁膜を貫通するコンタクトプラグを前記シリサイド層に接続し、当該コンタクトプラグおよびゲート電極５の上面に接続された配線を形成することで、本実施の形態の半導体装置が完成する。

【0037】

図７に示す半導体基板１の上面において、ゲート電極の直下の領域を第１領域とし、エクステンション領域１０の直下の領域を第２領域とし、拡散層１２の直下の領域を第３領域とすると、第１領域、第２領域および第３領域は半導体基板１の上面の一方向に並んで配置され、第１領域は第２領域に挟まれるように配置され、第１領域および第２領域は第３領域に挟まれるように配置される。不純物拡散層であるハロー領域１１は第２領域に形成されるため、ハロー領域１１に導入された不純物の濃度は、第１領域よりも第２領域の方が高くなり、第３領域よりも第２領域の方が高くなる。

【0038】

次に、本実施の形態の半導体装置およびその製造方法の効果について、図１８〜図２０の比較例を用いて説明する。図１８および図１９は、比較例であるＭＯＳＦＥＴを含む半導体装置の製造工程中の断面図であり、図２０は、比較例であるＭＯＳＦＥＴＱｄを含む半導体装置の断面図である。

【0039】

半導体基板１、ＢＯＸ膜２およびシリコン層３を含むＳＯＩ基板上にＭＯＳＦＥＴを形成する工程の一つとしては、以下の工程が考えられる（図１８参照）。つまり、まずシリコン層３上にゲート電極５を形成した後に、イオン注入を行うことでシリコン層３の上面にエクステンション領域１０ａを形成し、続いて、ゲート電極５の側壁に酸化シリコン膜７および窒化シリコン（Ｓｉ_３Ｎ_４）膜８からなるサイドウォールを自己整合的に形成する。

【0040】

その次の工程では、上述した理由により、シリコン層の膜厚を補うため、エピタキシャル成長法によりゲート電極５および前記サイドウォールの外側にエピタキシャル層を形成する。

【0041】

しかし、エピタキシャル層を形成する前にエクステンション領域１０ａを形成した場合、図１９に示すように、エピタキシャル層９ａ、９ｂおよび９ｃが所望の膜厚および形状で形成されない虞がある。すなわち、図１９に示すように、エピタキシャル層９ａ、９ｂのように、シリコン層３上に均一に成長せず、また、結晶性にばらつきが生じることが考えられる。また、エピタキシャル層９ｃのように、エピタキシャル層が殆ど成長せず、シリコン層３およびエピタキシャル層９ｃを含む層が所望の膜厚を得られないことが考えられる。エピタキシャル層９が過度に薄い場合、エピタキシャル層９上にシリサイド層を形成する際にエピタキシャル層９を含むシリコン層の膜厚が足りなくなり、ソース・ドレイン領域がすべてシリサイド化されてしまう虞がある。

【0042】

上記のようにエピタキシャル層が所望の形状で形成されないのは、エクステンション領域１０ａを形成するためのイオン注入工程によりダメージを受けたシリコン層３上にエピタキシャル層を形成する場合、前記ダメージに起因してエピタキシャル層が良好に成長しないためである。エピタキシャル層が正常に形成されない場合、シリサイド層がうまく形成されず、また、短チャネル特性が悪化する問題が生じる。

【0043】

これに対し、図１〜図７を用いて説明したように、エピタキシャル層９を形成する前に、ゲート電極５の側壁に酸化シリコン膜７と窒化シリコン膜８ａとを形成し、その状態でエピタキシャル層を形成することで、エクステンション領域を形成するためのイオン注入によりダメージを受けていないシリコン層３上に、エピタキシャル層９を所望の形状および膜厚で形成することができる。エクステンション領域１０はエピタキシャル層９の形成後の工程であっても、窒化シリコン膜８ａを除去した後にイオン注入を行うことでシリコン層３の上面に形成することが可能である。

【0044】

ここで、本実施の形態では、図５を用いて説明したように、半導体基板１の上面に、ハロー領域１１を形成している。半導体基板の上面にハロー領域を形成する方法としては、図２０に比較例として示す半導体装置のように、ゲート電極５などを形成する前に、ＳＯＩ基板の上方から半導体基板１の上面の全面にハロー領域（ｐ型半導体領域）１１ａを形成し、その後にゲート電極５、エクステンション領域１０ａ、サイドウォール、エピタキシャル層および拡散層１２ａなどを形成することが考えられる。

【0045】

半導体基板１の主面にハロー領域を形成すると、短チャネル特性を抑制することが可能である。ここでいう短チャネル特性とは、Ｌｇ−Ｖｔｈ特性の悪化、ＤＩＢＬ（Drain Induced Barrier Lowering）の悪化、およびＳ値（サブシュレッショルド係数：sub-threshold slope）の悪化を含むものである。

【0046】

Ｌｇ−Ｖｔｈ特性とは、ゲート電極のゲート長Ｌｇとしきい値電圧Ｖｔｈとの関係により決まる特性であり、ＭＯＳＦＥＴが微細化すると、使用するゲート長によってＶｔｈの変化量が大きくなる傾向があるため、ゲート長の微細なばらつきに起因して、各ＭＯＳＦＥＴ間のしきい値電圧Ｖｔｈがばらつきやすくなる問題が生じ、半導体装置の信頼性が悪化する。

【0047】

また、ＤＩＢＬとは、微細化したＭＯＳＦＥＴのドレイン電圧が増加した際に、しきい値電圧Ｖｔｈの変化が大きくなる特性のことであり、ドレイン電圧の影響が増加することによる障壁低下効果をいうものである。この特性が短チャネル化により悪化すると、ドレイン電圧を高くするにつれてしきい値電圧Ｖｔｈが低くなり、ドレイン領域の空乏層が伸びてソース・ドレイン領域間のリーク電流が増加する。

【0048】

また、Ｓ値とは、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係をグラフにした際の、グラフの傾きの逆数を示すものであり、Ｓ値が短チャネル化により大きくなると、電流の立ち上がりが鈍くなり、ＭＯＳＦＥＴの電流駆動力が低下する問題が生じる。また、Ｓ値が大きいと、しきい値電圧Ｖｔｈが同じであっても、ＭＯＳＦＥＴがオフの状態でのリーク電流が大きくなる。

【0049】

上記したこれらの短チャネル特性の問題は、半導体基板１の主面にハロー領域を形成することにより改善することが可能である。ハロー領域は、ＳＯＩ基板の支持基板である半導体基板の上面に形成した場合、特に上記した短チャネル特性の抑制効果を発揮することが可能であり、逆に、半導体基板の上面から離れた深い領域にハロー領域を形成すると、短チャネル特性の抑制効果は小さくなる。

【0050】

また、図２０の比較例に示すように、ゲート電極５の直下の半導体基板１の上面にハロー領域１１ａを形成した場合と、ゲート電極５の直下以外の半導体基板の上面にハロー領域を形成した場合とでは、ゲート電極５の直下以外の半導体基板の上面にハロー領域を形成した場合の方が、より効果的に短チャネル特性を抑制することができる。

【0051】

本実施の形態の半導体装置では、図５を用いて説明したように、ゲート電極５およびエピタキシャル層９をマスクとしてイオン注入を行うことでハロー領域１１を形成しており、ゲート電極５の直下にはハロー領域は形成されないため、より効果的に短チャネル特性を抑制することができる。つまり、半導体基板１の上面において、ゲート電極５の直下よりも、ゲート電極およびエピタキシャル層９の間の直下の領域の方がハロー領域を構成する不純物濃度が高くなるため、より効果的に短チャネル特性を抑制することができる。

【0052】

また、図２０の比較例に示すように、半導体基板１の上面の全面にハロー領域１１ａを形成すると、不純物が高濃度で導入された拡散層１２ａの直下に、不純物が高濃度で導入されたハロー領域１１ａがＢＯＸ膜２を介して形成されることになる。この場合、拡散層１２ａとハロー領域１１ａとの間に拡散容量（寄生容量、接合容量）が生じるため、特に動作周波数の高いＭＯＳＦＥＴでは、信号のノイズまたは遅延などが顕著に発生する。

【0053】

容量の発生を防ぐための構造の一つとして、ソース・ドレイン領域を構成する拡散層１２の直下にハロー領域を形成しない構造が考えられる。本実施の形態では、図５を用いて説明したように、ゲート電極５およびエピタキシャル層９をマスクとしてイオン注入を行うことでハロー領域１１を形成しており、エピタキシャル層９の直下にはハロー領域は形成されないため、拡散層１２と半導体基板１との間で拡散容量が発生することを防ぐことができる。

【0054】

なお、ゲート電極およびサイドウォールなどを形成する前のＳＯＩ基板の上面から半導体基板の上面の全面にハロー領域を形成するイオン注入を行うと、上述したように短チャネル特性および拡散容量が発生する問題が生じる。これに対し、半導体基板の上面の全面にハロー領域を形成せず、フォトレジスト膜などをマスクとしてイオン注入を行い、半導体基板内の所定の領域のみにハロー領域を形成すれば、前述した問題の発生を回避することが可能である。しかし、この方法を用いた場合、ハロー領域を形成するイオン注入工程において用いるマスクを用意し、また、フォトレジスト膜の形成工程を増やす必要があるため、半導体装置の製造コストが増大することになる。

【0055】

本実施の形態では、図５に示すゲート電極５と、自己整合的に形成されたエピタキシャル層９とをマスクとしてハロー領域を形成するイオン注入を行っているため、新たにマスクを用意する必要がなく、半導体装置の製造工程を簡易化し、また、半導体装置の製造コストの増大を防ぐことができる。

【0056】

（実施の形態２）
前記実施の形態１では、ゲート電極を形成した後にソース・ドレイン領域を形成するゲートファーストプロセスによりＭＯＳＦＥＴを形成する方法について説明したが、本実施の形態では、ソース・ドレイン領域を形成した後にゲート電極を形成するゲートラストプロセスにより形成されたＭＯＳＦＥＴについて説明する。

【0057】

以下、図８〜図１２に、本実施の形態の半導体装置の製造工程中の断面図を示す。

【0058】

まず、前記実施の形態１と同様に、半導体基板１と、半導体基板１上に形成されたＢＯＸ膜２と、ＢＯＸ膜２上に形成されたシリコン層３とを有するＳＯＩ基板を準備する。その後は、図１および図２を用いて説明した工程とほぼ同様の工程を行う。

【0059】

ただし、図１および図２を用いて説明した工程では、ポリシリコン膜からなるゲート電極５を形成したが、ここではゲート電極５の代わりに、例えばポリシリコン膜からなるダミーゲート電極（犠牲パターン）Ｄ５を形成する。ダミーゲート電極Ｄ５の材料およびパターン形状は前記実施の形態のゲート電極５と同じとする。また、ゲート絶縁膜４（図１参照）は形成しない。また、エクステンション領域１０を形成するための不純物の打ち込みを、ダミーゲート電極Ｄ５の形成後であって、酸化シリコン膜７および窒化シリコン膜８ａからなるサイドウォールの形成前に行う。これにより、ダミーゲート電極Ｄ５の両側のシリコン層３の上面に、ｎ型の不純物（例えばＡｓ（ヒ素））が比較的低濃度で打ち込まれたエクステンション領域１０を形成する。

【0060】

つまり、ここでは、ＳＯＩ基板上にダミーゲート電極Ｄ５をおよび窒化シリコン膜６の積層膜からなるパターンを形成した後、エクステンション領域１０を形成し、続いてダミーゲート電極Ｄ５の側壁に酸化シリコン膜７および窒化シリコン膜８ａからなるサイドウォールを形成する。続いて、当該サイドウォールおよびダミーゲート電極Ｄ５から露出しているシリコン層３上にエピタキシャル層９を形成する。

【0061】

その後、エピタキシャル層９にｎ型の不純物（例えばＡｓ（ヒ素））を比較的高い濃度でイオン注入することにより、ダミーゲート電極Ｄ５、酸化シリコン膜７および窒化シリコン膜８ａから露出しているエピタキシャル層９内に拡散層１２を形成する。これにより、図８に示す構造を得る。エクステンション領域１０および拡散層１２は、後に形成するＭＯＳＦＥＴＱｂ（図１２参照）のソース・ドレイン領域を構成している。

【0062】

次に、図９に示すように、周知のサリサイド技術を用いて、拡散層１２の表面にシリサイド層１３を形成する。シリサイド層１３は、コバルトシリサイド（ＣｏＳｉ）からなる導電膜である。このとき、ダミーゲート電極Ｄ５の上面は窒化シリコン膜６により覆われているため、ダミーゲート電極Ｄ５の上面にシリサイド層は形成されない。

【0063】

その後、例えばＣＶＤ法を用いて、シリコン層３、シリサイド層１３、前記サイドウォール、窒化シリコン膜６および上記ソース・ドレイン領域を覆うように、エッチングストッパ膜（ライナー絶縁膜）１４および層間絶縁膜１５を順次形成する。エッチングストッパ膜１４は、後の工程で拡散層１２に電気的に接続されるコンタクトプラグを埋め込むためのコンタクトホールを形成するエッチング工程において、エッチングストッパ膜として機能する膜であり、例えば窒化シリコン（Ｓｉ_３Ｎ_４）膜からなる。また、層間絶縁膜１５は例えば酸化シリコン膜により形成され、その上面は、少なくともダミーゲート電極Ｄ５の上面よりも高い領域に形成する。

【0064】

続いて、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜１５、エッチングストッパ膜１４および窒化シリコン膜６を研磨することで、ダミーゲート電極Ｄ５の上面を露出させ、ダミーゲート電極Ｄ５、エッチングストッパ膜１４および層間絶縁膜１５の上面高さを揃える。

【0065】

次に、図１０に示すように、例えばウェットエッチング法を用いて、選択的にダミーゲート電極Ｄ５を除去する。これにより、ダミーゲート電極Ｄ５を除去された領域に絶縁膜の開口部ＯＰ１が形成され、開口部ＯＰ１の底面にシリコン層３の上面が露出する。ここでいう開口部ＯＰ１とは、エッチングストッパ膜１４、層間絶縁膜１５、酸化シリコン膜７および窒化シリコン膜８ａからなる絶縁膜の開口部であって、開口部ＯＰ１の側壁には、酸化シリコン膜７の側壁が露出している。

【0066】

次に、図１１に示すように、不純物（例えばＢ（ホウ素）またはＰ（リン）など）を半導体基板１の主面に向かってイオン注入することにより、半導体基板１の上面に前記不純物が打ち込まれたハロー領域１６を形成する。ここでは、上記イオン注入を半導体基板１の主面に対して垂直な方向から行い、開口部ＯＰ１の底面のシリコン層３およびその下のＢＯＸ膜２を通過して、上記不純物が半導体基板１の主面に打ち込まれる。

【0067】

このとき、ダミーゲート電極Ｄ５が除去された開口部ＯＰ１以外の領域の半導体基板１およびシリコン層３は、層間絶縁膜１５、エッチングストッパ膜１４、シリサイド層１３、酸化シリコン膜７および窒化シリコン膜８ａにより覆われているため、この領域の半導体基板１およびシリコン層３には前記不純物は打ち込まれない。また、拡散層１２は、層間絶縁膜１５、エッチングストッパ膜１４およびシリサイド層１３により覆われているため、前記不純物は打ち込まれない。

【0068】

次に、図１２に示すように、ゲート絶縁膜１７およびゲート電極１８を開口部ＯＰ１内に埋め込んで形成する。この場合は、まず、例えばＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ法を用いて、開口部ＯＰ１の底面および内壁を覆うように、半導体基板１の上面の全面上に高誘電率絶縁膜を形成し、続いて、開口部ＯＰ１内を完全に埋め込むように、スパッタリング法などを用いて金属膜を形成する。上記金属膜は、例えばＴｉＮ膜からなる。

【0069】

高誘電率絶縁膜は、Ｈｆを含有する絶縁膜であり、Ｈｆ（ハフニウム）を含有する絶縁材料からなり、例えばＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）またはＨｆＯ膜（酸化ハフニウム膜またはハフニウムオキサイド膜、代表的なのはＨｆＯ_２膜）とすることができる。高誘電率絶縁膜がＨｆＳｉＯＮ膜の場合には、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法またはＣＶＤ法を用いてまずＨｆＳｉＯ膜を堆積する。それから、このＨｆＳｉＯ膜を窒化処理によって窒化することによって、ＨｆＳｉＯＮ膜を形成することができる。

【0070】

次に、層間絶縁膜上の不要な上記金属膜と、不要な上記高誘電率絶縁膜とを、ＣＭＰ法を用いて研磨して一部除去することにより、層間絶縁膜１５の上面を露出する。これにより、上記金属膜および上記高誘電率絶縁膜は開口部ＯＰ１内のみに残されるように埋め込まれ、前記高誘電率絶縁膜からなるゲート絶縁膜１７と、前記金属膜からなるゲート電極１８とが形成される。つまり、上記研磨工程により、ゲート電極１８と層間絶縁膜１５との上面高さを揃える。このとき、開口部ＯＰ１を挟むように対向する層間絶縁膜１５の側壁間には、層間絶縁膜１５の両方の側壁のそれぞれから順に、エッチングストッパ膜１４、窒化シリコン膜８ａ、酸化シリコン膜７、ゲート絶縁膜１７およびゲート電極１８が形成されている。

【0071】

ゲート絶縁膜１７は、開口部ＯＰ１内において、シリコン層３の上面および酸化シリコン膜７の側壁に沿うように連続的に形成されている。したがって、シリコン層３とゲート電極１８との間にはゲート絶縁膜１７が形成され、酸化シリコン膜７とゲート電極１８との間には、ゲート電極１８の側壁を覆うゲート絶縁膜１７が形成されている。このため、ゲート電極１８とシリコン層３および酸化シリコン膜７とは接しておらず、電気的に絶縁されている。これにより、ゲート電極１８、エクステンション領域１０および拡散層１２を含むｎチャネル型のＭＯＳＦＥＴＱｂを形成する。

【0072】

この後の工程の詳しい説明および図示は省略するが、層間絶縁膜１５上およびゲート電極１８上にさらに層間絶縁膜を形成した後、当該層間絶縁膜と層間絶縁膜１５とを貫通するコンタクトプラグを形成し、コンタクトプラグをシリサイド層１３およびゲート電極１８に接続させる。続いて、上記コンタクトプラグの上面に接続された配線を形成することで、本実施の形態の半導体装置が完成する。なお、ゲート電極１８の上面にシリサイド層を形成する工程は必要ない。

【0073】

上記の製造工程により形成されたＭＯＳＦＥＴＱｂは、図１１を用いて説明したイオン注入工程により、開口部ＯＰ１の直下、すなわち、図１２に示すゲート電極１８の直下の半導体基板１の上面にハロー領域１６を有している。ハロー領域１６は、エッチングストッパ膜１４、層間絶縁膜１５、酸化シリコン膜７および窒化シリコン膜８ａに覆われた領域の半導体基板１の主面には形成されていない。

【0074】

これは、図１１を用いて説明したイオン注入工程において、エッチングストッパ膜１４および層間絶縁膜１５により覆われていた領域の半導体基板１には、ハロー領域１６を構成する不純物が打ち込まれていないためである。したがって、図１２に示すゲート電極１８の横に形成された拡散層１２の直下の半導体基板１の主面にはハロー領域１６は形成されていない。

【0075】

つまり、ゲート電極１８の直下の半導体基板１の上面の第１領域は、半導体基板１の上面において当該第１領域に隣接する第２領域よりも、図１１を用いて説明したイオン注入工程で注入したｎ型またはｐ型の不純物の濃度が高い。なお、ここでいう第１領域および第２領域は、エクステンション領域１０、拡散層１２、およびゲート電極１８と同様に、ゲート電極１８のゲート長方向（第１方向）に並んで配置されている。ここでは、第２領域の直上にはゲート電極１８は形成されておらず、第２領域の直上に、ソース・ドレイン領域が形成されている。

【0076】

ハロー領域１６は、上述したように、ＭＯＳＦＥＴＱｂのＬｇ−Ｖｔｈ特性を調整し、向上させるために形成する半導体領域である。つまり、ハロー領域１６を形成することで、短チャネル化に起因して生じる現象であって、ドレイン電圧を高くした際にしきい値電圧Ｖｔｈが低くなり、ドレイン領域の空乏層が伸びてソース・ドレイン領域間のリーク電流が増加する現象が起こることを防ぐことができる。

【0077】

半導体基板の上面にハロー領域を形成する方法としては、以下の方法が、考えられる。つまり、図２０に比較例として示す半導体装置のように、ゲート電極５および拡散層１２ａなどを形成する前に、ＳＯＩ基板の上方から半導体基板１の上面の全面にイオン注入をしてハロー領域１１ａを形成し、その後にゲート電極５、エクステンション領域１０ａ、サイドウォール、エピタキシャル層および拡散層１２ａなどを形成することが考えられる。

【0078】

また、本実施の形態のようにゲートラストプロセスを用いる場合には、ＳＯＩ基板を準備した後であって、ダミーゲート電極Ｄ５、エピタキシャル層９および拡散層１２（図８参照）の形成前に、半導体基板１に対してイオン注入を行うことで、半導体基板１の主面の全面にハロー領域を形成することが考えられる（図示しない）。この場合は、拡散層１２（図８参照）のように、ｎ型の不純物（例えばＡｓ（ヒ素））が高濃度で導入された領域の直下に、ＢＯＸ膜２を介してハロー領域が形成されることとなる。

【0079】

上記のように、半導体基板１の主面の全面にハロー領域を形成した場合、間にＢＯＸ膜２を介して形成された拡散層１２とハロー領域との間に拡散容量（寄生容量、接合容量）が生じるため、ＭＯＳＦＥＴを動作させた際、信号のノイズまたは遅延が発生する。

【0080】

これに対し、本実施の形態の半導体装置では、ゲートラストプロセスを用いてＭＯＳＦＥＴＱｂを形成する工程において、ダミーゲート電極Ｄ５を除去した開口部ＯＰ１（図１１参照）に対してイオン注入を行うことで、開口部ＯＰ１の直下の半導体基板１の上面のみにハロー領域１６を形成している。したがって、拡散層１２の直下の半導体基板１の上面にはハロー領域１６が形成されない。これにより、ハロー領域１６を設けることで、短チャネル効果を抑制し、しきい値電圧Ｖｔｈを調整可能とする効果を得るとともに、拡散層１２と半導体基板１との間で拡散容量が発生することを防ぐことができる。

【0081】

また、本実施の形態では、ゲート電極１８の両側の側壁（両端部）の下方の半導体基板１の主面のみにハロー領域を形成せず、ゲート電極１８の直下の半導体基板１の主面の全面にハロー領域１６を形成している。このように、ゲート電極１８の直下の半導体基板１の主面の全面にハロー領域１６を形成した場合は、ハロー領域１６を構成する不純物がゲート電極１８の下に均一に分布するため、ゲート電極１８の両側の側壁（両端部）の下方の半導体基板１の主面のみにハロー領域を形成した場合に比べて、しきい値電圧のばらつきを抑え、ＤＩＢＬの悪化を防ぐことが可能である。

【0082】

（実施の形態３）
本実施の形態では、前記実施の形態２と同様に、ゲートラストプロセスによりＭＯＳＦＥＴを形成する場合について説明する。以下では、図１３〜図１７を用いて、オフセットスペーサを除去した領域に対してイオン注入を行い、ゲート電極の両端の直下のみにハロー領域を形成する、本実施の形態の半導体装置の製造工程について説明する。図１３〜図１７は、本実施の形態の半導体装置の製造工程を説明する断面図である。

【0083】

まず、図１３に示すように、前記実施の形態１および２と同様に、半導体基板１、ＢＯＸ膜２およびシリコン層３を有するＳＯＩ基板を準備する。続いて、シリコン層３上に、ＣＶＤ法などによりポリシリコン膜および窒化シリコン膜６（図示しない）を形成した後、窒化シリコン膜６（図示しない）をパターニングし、パターニングされた窒化シリコン膜６（図示しない）をハードマスクとしてポリシリコン膜を加工することで、ポリシリコン膜からなるダミーゲート電極（犠牲パターン）Ｄ５を形成する。

【0084】

続いて、ダミーゲート電極Ｄ５の上面および側面を覆うように、ＣＶＤ法などを用いてシリコン層３上に絶縁膜を形成する。その後、異方性のあるエッチングを行うことで、ダミーゲート電極Ｄ５の上面およびシリコン層３の上面を露出し、ダミーゲート電極Ｄ５の側壁に、絶縁膜からなるオフセットスペーサＯＳＳを自己整合的に形成する。オフセットスペーサの材料としては、例えばシリコンゲルマニウム（ＳｉＧｅ）、または窒化チタン（ＴｉＮ）などを用いることができる。

【0085】

続いて、オフセットスペーサＯＳＳの側壁に、例えば酸化シリコン膜を含むサイドウォールＳＷを形成する。サイドウォールＳＷは、例えば酸化シリコン膜および窒化シリコン膜からなる積層膜を、ＣＶＤ法などにより半導体基板１の上面の全面上に形成した後、当該積層膜を異方性エッチングにより一部除去することにより形成することができる。続いて、ダミーゲート電極Ｄ５、オフセットスペーサＯＳＳおよびサイドウォールＳＷから露出するシリコン層３の上面上に、エピタキシャル成長法によりエピタキシャル層９を形成する。このとき、ダミーゲート電極Ｄ５の上面は窒化シリコン膜６（図示しない）により覆われているため、ダミーゲート電極Ｄ５の上面にエピタキシャル層は形成されない。続いて、ｎ型の不純物（例えばＡｓ（ヒ素））を、エピタキシャル層９に対して比較的高い濃度でイオン注入することにより、エピタキシャル層９内にｎ型の半導体層である拡散層１２を形成する。

【0086】

続いて、前記実施の形態２で図９を用いて説明した工程と同様にして、シリサイド層１３、エッチングストッパ膜１４、層間絶縁膜１５を形成し、ＣＭＰ法を用いた研磨工程により、エッチングストッパ膜１４、層間絶縁膜１５の一部および窒化シリコン膜６（図示しない）を除去することで、ダミーゲート電極Ｄ５の上面およびオフセットスペーサＯＳＳの上面を露出する。

【0087】

つまり、周知のサリサイド技術を用いて拡散層１２の表面にシリサイド層１３を形成した後、ＣＶＤ法などを用いてエッチングストッパ膜１４および層間絶縁膜１５を、拡散層１２、シリサイド層１３、サイドウォールＳＷ、オフセットスペーサＯＳＳおよび窒化シリコン膜６（図示しない）を覆うように順次形成する。その後、例えばＣＭＰ法を用いてエッチングストッパ膜１４、層間絶縁膜１５の一部および窒化シリコン膜６（図示しない）を研磨することで、層間絶縁膜１５、ダミーゲート電極Ｄ５およびオフセットスペーサＯＳＳのそれぞれの上面の高さを揃える。

【0088】

次に、図１４に示すように、ウェットエッチング法などにより、選択的にオフセットスペーサＯＳＳを除去することで、ダミーゲート電極Ｄ５の横のシリコン層３の上面を露出させる。オフセットスペーサＯＳＳが窒化チタン（ＴｉＮ）膜により形成されている場合は、例えば濃硫酸と過酸化水素水との混合液であるＳＰＭ（sulfuric acid hydrogen peroxide mixture）溶液を用いてオフセットスペーサＯＳＳを除去する。これにより、オフセットスペーサＯＳＳを除去した領域に、開口部ＯＰ２を開口する。開口部ＯＰ２内では、ダミーゲート電極Ｄ５の両側の側壁と、サイドウォールＳＷの側壁とが露出している。つまり、開口部ＯＰ２は、サイドウォールＳＷ、エッチングストッパ膜１４および層間絶縁膜１５と、ダミーゲート電極Ｄ５との間に形成される。

【0089】

次に、図１５に示すように、不純物（例えばＢ（ホウ素）またはＰ（リン）など）を半導体基板１の主面に向かってイオン注入することにより、半導体基板１の上面に前記不純物が打ち込まれたハロー領域１９を形成する。ここでは、上記イオン注入を半導体基板１の主面に対して垂直な方向から行い、上記不純物は、開口部ＯＰ２の底面のシリコン層３およびその下のＢＯＸ膜２を通過して、半導体基板１の主面に打ち込まれる。これにより、開口部ＯＰ２の直下の領域の半導体基板１の主面のみに、ハロー領域１９を形成する。

【0090】

つまり、上記イオン注入は、ダミーゲート電極Ｄ５、エッチングストッパ膜１４および層間絶縁膜１５をマスクとして行われるため、ハロー領域１９は半導体基板１の上面の全面に形成されるわけではなく、ダミーゲート電極Ｄ５の横の直下の半導体基板１の主面のみに形成される。したがって、ダミーゲート電極Ｄ５の直下および拡散層１２の直下の半導体基板１の主面には、ハロー領域１９を構成する不純物が導入されていない領域がある。

【0091】

次に、図１６に示すように、ｎ型の不純物（例えばＡｓ（ヒ素））をシリコン層３の上面に向かってイオン注入することにより、シリコン層３に前記不純物が打ち込まれたエクステンション領域１０ａを形成する。エクステンション領域１０ａは開口部ＯＰ２の直下に形成され、ダミーゲート電極Ｄ５の直下にはエクステンション領域１０ａが形成されない領域がある。つまり、エクステンション領域１０ａは、ダミーゲート電極Ｄ５の横のシリコン層３にのみ形成される。これにより、ダミーゲート電極Ｄ５の横には、比較的不純物濃度が低いエクステンション領域１０ａと、比較的不純物濃度が高い拡散層１２とを含むＬＤＤ構造のソース・ドレイン領域が形成される。

【0092】

なお、図１５を用いて説明したハロー領域１９の形成工程と、図１６を用いて説明したエクステンション領域１０ａの形成工程とは、どちらを先に行ってもよい。また、ここでは開口部ＯＰ２からイオン注入を行うことでエクステンション領域１０ａを形成する工程について説明したが、エクステンション領域１０ａは、前記実施の形態２と同様に、ダミーゲート電極の形成後であって、サイドウォールの形成前の段階にイオン注入を行うことでシリコン層内に形成してもよい。この場合は、図１６を用いて説明したイオン注入は行わない。

【0093】

次に、図１０および図１２を用いて説明した工程を行うことにより、図１７に示すＭＯＳＦＥＴＱｃを形成する。つまり、ダミーゲート電極Ｄ５を除去した後、図１１を用いて説明したようなイオン注入工程は行わず、ゲート絶縁膜１７およびゲート電極１８を形成する。

【0094】

具体的には、ダミーゲート電極Ｄ５を除去することで開口部ＯＰ１を形成した後、半導体基板１の主面の全面上に高誘電率絶縁膜および金属膜を順次形成し、続いて高誘電率絶縁膜および金属膜をＣＭＰ法などにより研磨して層間絶縁膜１５の上面を露出させる。つまり、開口部ＯＰ１内の側壁および底面を覆う高誘電率絶縁膜からなるゲート絶縁膜１７を形成し、また、開口部ＯＰ１内をゲート絶縁膜１７とともに完全に埋め込む金属膜からなるゲート電極１８を形成する。これにより、ゲート電極１８、エクステンション領域１０ａおよび拡散層１２を含むｎチャネル型のＭＯＳＦＥＴＱｃを形成する。

【0095】

この後の工程の詳細な説明および図示は省略するが、層間絶縁膜１５上およびゲート電極１８上にさらに層間絶縁膜を形成した後、当該層間絶縁膜と、層間絶縁膜１５とを貫通するコンタクトプラグを形成し、コンタクトプラグをシリサイド層１３およびゲート電極１８に接続させる。続いて、コンタクトプラグの上面に接続された配線を形成することで、本実施の形態の半導体装置が完成する。なお、ゲート電極１８の上面にシリサイド層を形成する工程は必要ない。

【0096】

本実施の形態の半導体装置は、前記実施の形態２において説明した半導体装置とほぼ同様の構造を有しているが、ゲート電極１８の直下の半導体基板１の主面に、ハロー領域１９が形成されていない領域がある点で前記実施の形態２と異なる。つまり、本実施の形態の半導体装置におけるＭＯＳＦＥＴＱｃは、前記実施の形態２と異なり、ゲート電極１８の両側の側壁（両端部）の下方の半導体基板１の主面のみにハロー領域１９が形成されている。

【0097】

言い換えれば、ゲート電極１８の直下の半導体基板１の上面を第１領域とし、ゲート電極１８のゲート長方向（第１方向）において第１領域に隣接する第２領域が半導体基板１の上面に存在し、同方向において第１領域および第２領域を挟むように第３領域が半導体基板１の上面に存在する場合、本実施の形態では第２領域のみにハロー領域１９が形成される。つまり、オフセットスペーサＯＳＳ（図１３参照）の直下の半導体基板１の上面が第２領域であり、ソース・ドレイン領域の直下の半導体基板１の上面が第３領域である。この場合、図１５を用いて説明したイオン注入工程で注入したｎ型またはｐ型の不純物の濃度は、第１領域および第３領域のいずれの領域よりも第２領域の方が高い。

【0098】

上述したように、ハロー領域１９が拡散層１２の直下の半導体基板１の主面に形成されている場合、拡散層１２とハロー領域１９との間の拡散容量（寄生容量、接合容量）が大きくなる問題が生じる。これに対し、本実施の形態では、ハロー領域１９を拡散層１２の直下に形成していないため、拡散容量の増大に起因するＭＯＳＦＥＴの信号のノイズの発生または遅延の発生を防ぐことができる。また、半導体基板１の主面にハロー領域１９を形成することで、短チャネル特性を抑制することができる。

【0099】

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【0100】

例えば、前記実施の形態１〜３では、半導体基板上にｎチャネル型のＭＯＳＦＥＴを形成する場合について説明したが、半導体素子はｐチャネル型のＭＯＳＦＥＴでもよく、また、ＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴであってもよい。

【0101】

また、前記実施の形態１のハロー領域はｐ型半導体領域であるものとして説明したが、前記実施の形態１〜３のハロー領域の導電型は、その上部のＭＯＳＦＥＴのチャネルの導電型と同じ導電型であってもよく、また、異なる導電型であってもよい。

【0102】

その他、実施の形態に記載された内容の一部を以下に記載する。
（１）（ａ）第１方向において互いに隣接する第１領域および第２領域を上面に有する支持基板と、前記支持基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された半導体層とにより構成される半導体基板を準備する工程と、
（ｂ）前記半導体層上に第１膜を形成する工程と、
（ｃ）前記第１膜を加工して、前記第１領域の直上に前記第１膜からなる犠牲パターンを形成する工程と、
（ｄ）前記犠牲パターンから露出する前記半導体層上にエピタキシャル層を形成する工程と、
（ｅ）前記エピタキシャル層に第１導電型の不純物を導入することで、前記第１方向において前記犠牲パターンを挟む一対のソース・ドレイン領域を形成する工程と、
（ｆ）前記ソース・ドレイン領域および前記半導体層を覆うように、前記半導体層上に第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜の上面を一部除去し、露出させた前記犠牲パターンを除去することで、前記半導体層の上面を露出する開口部を前記第２絶縁膜に形成する工程と、
（ｈ）前記（ｇ）工程の後、前記支持基板の上方から前記開口部の直下の前記第１領域に前記第１導電型または第２導電型の不純物を導入することにより、第１拡散層を形成する工程と、
（ｉ）前記（ｈ）工程の後、前記開口部の底部の前記半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
を有する、半導体装置の製造方法。
（２）前記ソース・ドレイン領域は前記第２領域の直上に形成されており、
前記支持基板の上面に導入された前記第１導電型または前記第２導電型の不純物の濃度は、前記第２領域よりも前記第１領域の方が高い、（１）記載の半導体装置の製造方法。
（３）（ａ）第１方向において互いに隣接する第１領域および第２領域を上面に有する支持基板と、前記支持基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された半導体層とにより構成される半導体基板を準備する工程と、
（ｂ）前記第１領域の直上であって、前記半導体層上に第１膜を形成する工程と、
（ｃ）前記第１膜を加工して、前記第１領域の直上に前記第１膜からなる犠牲パターンを形成する工程と、
（ｄ）前記犠牲パターンの側壁を覆い、前記半導体層の上面に接する第３絶縁膜を形成する工程と、
（ｅ）前記犠牲パターンおよび前記第３絶縁膜から露出する前記半導体層上にエピタキシャル層を形成する工程と、
（ｆ）前記エピタキシャル層に第１導電型の不純物を導入することで、前記第１方向において前記犠牲パターンを挟む一対のソース・ドレイン領域を形成する工程と、
（ｇ）前記ソース・ドレイン領域および前記半導体層を覆うように、前記半導体層上に第２絶縁膜を形成する工程と、
（ｈ）前記第２絶縁膜の上面を一部除去し、露出させた前記第３絶縁膜を除去することで、前記半導体層の上面を露出する第１開口部を前記第２絶縁膜と前記犠牲パターンとの間に形成する工程と、
（ｉ）前記（ｈ）工程の後、前記支持基板の上方から前記第１開口部の直下の前記第２領域に前記第１導電型または第２導電型の不純物を導入することにより、第１拡散層を形成する工程と、
（ｊ）前記（ｉ）工程の後、前記犠牲パターンを除去することで、前記半導体層の上面を露出する第２開口部を前記第２絶縁膜に形成する工程と、
（ｋ）前記第２開口部の底部の前記半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
を有する、半導体装置の製造方法。
（４）前記支持基板の上面に導入された前記第１導電型または前記第２導電型の不純物の濃度は、前記第１領域よりも前記第２領域の方が高い、（３）記載の半導体装置の製造方法。
（５）前記ソース・ドレイン領域は、前記第１方向において前記第１領域および前記第２領域を挟むように前記支持基板の上面に形成された、第３領域の直上に形成されており、
前記支持基板の上面に導入された前記第１導電型または前記第２導電型の不純物の濃度は、前記第３領域よりも前記第２領域の方が高い、（３）記載の半導体装置の製造方法。
（６）前記（ｈ）工程の後であって、前記（ｊ）工程の前に、前記支持基板の上方から前記第１開口部の直下の前記半導体層に前記第１導電型の不純物を、前記エピタキシャル層よりも低い濃度で導入することにより、エクステンション領域を形成する工程を有する、（３）記載の半導体装置の製造方法。

【符号の説明】

【0103】

１ 半導体基板
２ ＢＯＸ膜
３ シリコン層
４ ゲート絶縁膜
５ ゲート電極
６ 窒化シリコン膜
７ 酸化シリコン膜
８、８ａ、８ｂ 窒化シリコン膜
９、９ａ〜９ｃ エピタキシャル層
１０、１０ａ エクステンション領域
１１、１１ａ ハロー領域
１２、１２ａ 拡散層
１３ シリサイド層
１４ エッチングストッパ膜
１５ 層間絶縁膜
１６ ハロー領域
１７ ゲート絶縁膜
１８ ゲート電極
１９ ハロー領域
Ｄ５ ダミーゲート電極（犠牲パターン）
ＯＰ１ 開口部
ＯＰ２ 開口部
ＯＳＳ オフセットスペーサ
Ｑａ〜Ｑｄ ＭＯＳＦＥＴ
ＳＷ サイドウォール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】