特許 6170233 負ビットライン電圧生成回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6170233

(24)【登録日】2017年7月7日

(45)【発行日】2017年7月26日

(54)【発明の名称】負ビットライン電圧生成回路

(51)【国際特許分類】

   G11C 7/12 20060101AFI20170713BHJP

   G11C 11/417 20060101ALI20170713BHJP

   G11C 5/14 20060101ALI20170713BHJP

【ＦＩ】

   G11C7/12

   G11C11/417 100

   G11C5/14 550

【請求項の数】18

【全頁数】17

(21)【出願番号】特願2016-500124(P2016-500124)

(86)(22)【出願日】2013年12月11日

(65)【公表番号】特表2016-510932(P2016-510932A)

(43)【公表日】2016年4月11日

(86)【国際出願番号】US2013074480

(87)【国際公開番号】WO2014149093

(87)【国際公開日】20140925

【審査請求日】2015年11月10日

(31)【優先権主張番号】13/958,284

(32)【優先日】2013年8月2日

(33)【優先権主張国】US

(31)【優先権主張番号】61/798,055

(32)【優先日】2013年3月15日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】597035274

【氏名又は名称】シノプシス， インコーポレイテッド

【氏名又は名称原語表記】ＳＹＮ０ＰＳＹＳ， ＩＮＣ．

(74)【代理人】

【識別番号】100110928

【弁理士】

【氏名又は名称】速水 進治

(74)【代理人】

【識別番号】100127236

【弁理士】

【氏名又は名称】天城 聡

(72)【発明者】

【氏名】デュベイ プラシャント

(72)【発明者】

【氏名】アフジャー ゴーラフ

(72)【発明者】

【氏名】ヤーダブ サンジャイ クマール

(72)【発明者】

【氏名】カヌジャ アミット

【審査官】 堀田 和義

(56)【参考文献】

【文献】 米国特許出願公開第２００８／０１３０３８０（ＵＳ，Ａ１）

【文献】 特開２００８−２１３７１（ＪＰ，Ａ）

【文献】 特開平６−７７８０６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ７／１２

Ｇ１１Ｃ １１／３４

(57)【特許請求の範囲】

【請求項1】

入力ノードと信号ラインとの間に設けられるスイッチを有し、前記スイッチは前記信号ラインを前記入力ノードに選択的に連結し、
複数の容量素子を有し、前記複数の容量素子はそれぞれ、第１モードにおいて、他端における電圧レベルの降下に応じて前記信号ラインの電圧レベルを下げるために、前記信号ラインに接続されて前記信号ラインに電荷を注入する一端を有し、
前記第１モードにおいて前記複数の容量素子それぞれの前記他端に駆動信号を提供し、なおかつ前記第１モードにおいて前記スイッチを前記信号ライン及び前記入力ノードと分断するように制御するドライバを有し、
複数の遅延要素を有し、
各前記遅延要素は異なる時点で前記信号ラインに前記電荷を注入することにより、前記信号ラインの前記電圧レベルを徐々に下げるように構成されている、回路。

【請求項2】

前記回路の入力と前記信号ラインとの間に設けられた駆動要素をさらに有し、
前記駆動要素は前記信号ラインへの出力を生成し、その出力は前記回路の入力で受信した信号を増幅した信号である、請求項１に記載の回路。

【請求項3】

前記複数の遅延要素はそれぞれ、直列に連結された２つのインバータを含む、請求項１に記載の回路。

【請求項4】

前記複数の遅延要素のサブセットをオフすることにより、前記容量素子を前記ドライバから分断する、請求項１に記載の回路。

【請求項5】

前記複数の容量素子がそれぞれ異なる数のキャパシタを含むことにより、前記信号ラインに注入される電荷の量を順次増加させるように構成されている、請求項１に記載の回路。

【請求項6】

メモリセルの複数のビットラインを前記信号ラインに連結するマルチプレクサをさらに有する、請求項１に記載の回路。

【請求項7】

前記回路は、第１参照電圧及び前記第１参照電圧より低い第２参照電圧に連結することによって電力が供給され、
前記信号ラインの電圧レベルは、前記電荷の注入と前記信号ラインの前記入力ノードからの分断とに応じて、前記第２参照電圧を下回って降下する、請求項１に記載の回路。

【請求項8】

前記容量素子はそれぞれ 2 の N 乗個のキャパシタを備え、N は 0 より大きい整数である、請求項７に記載の回路。

【請求項9】

他の入力ノードと他の信号ラインとの間に設けられる他のスイッチを有し、前記他の信号ラインは前記入力ノードで受信された信号の相補信号を受信し、前記他のスイッチは前記他の信号ラインを前記他の入力ノードに選択的に連結させ、
第２モードにおいて、前記容量素子それぞれの前記他端を前記他の信号ラインに連結し、前記容量素子それぞれの前記一端を前記ドライバに連結する複数のスイッチを有する、請求項１に記載の回路。

【請求項10】

複数の容量素子はそれぞれ１つ以上の MOS キャパシタを有する、請求項１に記載の回路。

【請求項11】

信号ラインを入力ノードに連結するステップと、
第１モードにおいて複数の容量素子それぞれの一端で駆動信号を受信するステップと、
複数の遅延要素が異なる時間遅延で前記駆動信号を遅延させるステップと、
前記駆動信号の遷移を検出したことに応じて、前記第１モードにおいて、スイッチにより、前記信号ラインを前記入力ノードから分断するステップと、
前記信号ラインの前記入力ノードからの分断と、前記複数の容量素子それぞれの前記一端における電圧レベルの降下とに応じて、前記第１モードにおいて、前記複数の容量素子それぞれの他端により、異なる時点で前記信号ラインに電荷を注入するステップと、を有する負電圧信号の供給方法。

【請求項12】

前記入力ノードで受信した信号を増幅した前記信号ラインへの出力を生成するステップをさらに有する、請求項１１に記載の方法。

【請求項13】

１つ以上の遅延要素をオフすることにより、前記複数の容量素子のうちの１つ以上を分断するステップをさらに有する、請求項１１に記載の方法。

【請求項14】

前記複数の容量素子がそれぞれ異なる数のキャパシタを有することにより、前記信号ラインに注入する電荷の量を順次増加させるように構成されている、請求項１１に記載の方法。

【請求項15】

マルチプレクサによりメモリセルの複数のビットラインを前記信号ラインに連結するステップをさらに有する、請求項１１に記載の方法。

【請求項16】

第１参照電圧及び前記第１参照電圧より低い第２参照電圧に連結するステップをさらに備え、
前記信号ラインの電圧レベルは、前記電荷の注入と前記信号ラインの前記入力ノードからの分断とに応じて、前記第２参照電圧を下回って降下する、請求項１１に記載の方法。

【請求項17】

他の信号ラインを他の入力ノードに連結するステップを有し、前記他の入力ノードは前記入力ノードで受信した信号の相補信号を受信し、
第２モードにおいて、前記複数の容量素子それぞれの前記他端で駆動信号を受信するステップと、
前記駆動信号の遷移を検出したことに応じて、前記第２モードにおいて、スイッチにより、前記他の信号ラインを前記他の入力ノードから分断するステップと、
前記他の信号ラインの前記他の入力ノードからの分断と前記複数の容量素子それぞれの前記他端における電圧レベルの降下とに応じて、前記第２モードにおいて、前記複数の容量素子それぞれの前記一端により、前記他の信号ラインに電荷を注入するステップと、をさらに有する請求項１１に記載の方法。

【請求項18】

回路の設計を記憶する非一時的コンピュータ可読記憶媒体であって、前記回路は、
入力ノードと信号ラインとの間に設けられるスイッチを有し、前記スイッチは前記信号ラインを前記入力ノードに選択的に連結し、
複数の容量素子を有し、前記複数の容量素子はそれぞれ、第１モードにおいて、他端における電圧レベルの降下に応じて前記信号ラインの電圧レベルを下げるために、前記信号ラインに接続されて前記信号ラインに電荷を注入する一端を有し、
前記第１モードにおいて前記複数の容量素子それぞれの前記他端に駆動信号を提供し、なおかつ前記第１モードにおいて前記スイッチを前記信号ライン及び前記入力ノードと分断するように制御するドライバを有し、
複数の遅延要素を有し、
各前記遅延要素は異なる時点で前記信号ラインに前記電荷を注入することにより、前記信号ラインの前記電圧レベルを徐々に下げるように構成されている、非一時的コンピュータ可読記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

１．技術分野
本開示は、集積メモリデバイスに係り、特に、ビットラインを通じたメモリセルへの信頼性の高いデータ書込アクセスを提供するデータ書込支援方式を有する集積メモリデバイスに係る。

【背景技術】

【0002】

＜関連出願との相互参照＞
本開示は、２０１３年３月１５日出願の米国仮特許出願第６１／７９８，０５５号「負ビットライン電圧生成集積回路及び同回路を用いた集積メモリデバイス」の米国特許法１１９条（ｅ）に基づく利益を主張し、その開示内容全体を参照としてここに組み込む。

【0003】

２．背景技術
スタティックランダムアクセスメモリデバイス（SRAM: static random access memory）等の集積メモリデバイスは、RDF（Random Dopant Fluctuation）によるランダムな変化、サブナノメートル技術を用いて製造された場合のシステム上及びパラメータ上の変化に晒される。メモリセルトランジスタにおけるこのような変化により、交差コーナー位置のメモリセルにデータを書き込むことは困難である。この影響は、２０ナノメートル以下の形状の技術を用いて製造されたSRAMに及ぶ可能性がある。

【発明の概要】

【発明が解決しようとする課題】

【0004】

ナノメートル技術における SRAM のために、書込支援のコンセプトを用いて、データをスタティックメモリセルに書き込む際の信号対ノイズのマージンを改善してもよい。書込支援を提供する１つの方法として、負ビットライン方式を用いることが挙げられる。この方式では、対応するデータ値がビットラインによってスタティックメモリセルに供給される際、負電位をビットラインに印加する。従来の負ビットライン方式では、相当な面積を必要とし、なおかつ集積回路において相当量の電力を消費したため、省電力を要するアプリケーションにはあまり適さなかった。さらに書込支援方式は、所定の供給電力範囲に合わせて設計されてもよく、供給電力範囲が変わる。

【課題を解決するための手段】

【0005】

実施形態は、複数の容量素子を用い、出力において負電圧を出力する回路に係る。この回路は、スイッチと、複数の容量素子と、ドライバとを含む。スイッチは、入力ノードと信号ラインとの間に配置される。スイッチは、選択的に信号ラインを入力ノードに連結する。複数の容量素子はそれぞれ、第１モードにおいて、容量素子の他端における電圧レベルの降下に応じて信号ラインの電圧レベルを下げるために、信号ラインに接続されて電荷を信号ラインに注入する一端を有する。ドライバは、第１モードにおいて複数の容量素子の各々の上記他端に駆動信号を提供し、スイッチを制御して信号ラインと入力ノードとを連結又は分断させる。

【0006】

一実施形態によると、回路は、回路の入力と信号ラインとの間に駆動要素を含む。駆動要素は信号ラインへの出力を生成し、その出力は回路の入力で受信した信号を増幅したものである。

【0007】

一実施形態によると、回路は複数の遅延要素を含む。複数の遅延要素は各々、異なるタイミングで電荷を信号ラインに注入することにより、信号ラインにおける電圧レベルを徐々に下げる。

【0008】

一実施形態によると、複数の遅延要素は各々、直列に連結された２つのインバータを含む。

【0009】

一実施形態によると、複数の遅延要素のサブセットをオフして、容量素子をドライバから分断する。

【0010】

一実施形態によると、複数の容量素子は各々、信号ラインへの電荷注入量を連続的に増加させる異なる数のキャパシタを含む。

【0011】

一実施形態によると、この回路はさらに、メモリセルの複数のビットラインを信号ラインに連結するマルチプレクサを含む。

【0012】

一実施形態によると、回路は、第１参照電圧と第１参照電圧より低い第２参照電圧とに連結することによって電力供給される。信号ラインの電圧レベルは、電荷を注入すること及び信号ラインを入力ノードから分断することに応じて、第２参照電圧を下回って降下する。

【0013】

一実施形態によると、容量素子は各々、2^N 個のキャパシタを備える。N は 0 より大きい整数である。

【0014】

一実施形態によると、この回路は、他のスイッチ及び複数のスイッチをさらに含む。他のスイッチは、他の入力ノードと他の信号ラインとの間に配置される。他の信号ラインは、上記入力ノードで受信した信号の相補信号を受信する。他のスイッチは、選択的に他の信号ラインを他の入力ノードに連結する。複数のスイッチは、容量素子の各々の一端を信号ラインに連結し、第２モードにおいてキャパシタの各々の一端をドライバに連結する。

【0015】

一実施形態によると、複数のキャパシタは各々、１つ以上の MOS キャパシタを含む。

【図面の簡単な説明】

【0016】

以下の詳細な説明を添付の図面とともに熟考することにより、実施形態の内容を容易に理解することができる。

【図1】図１は、一実施形態に係る書込支援回路の回路図である。

【図2】図２は、一実施形態に係る図１の回路の信号の波形図である。

【図3】図３は、他の実施形態に係る書込支援回路の回路図である。

【図4】図４は、一実施形態に係る真ビットライン及び相補ビットラインに電荷注入方式を用いた書込支援回路の回路図である。

【図5】図５は、一実施形態に係る１つのモードにおいて、真ビットラインと相補ビットラインとでキャパシタを共有する書込支援回路の回路図である。

【図6】図６は、一実施形態に係る他のモードにおける図５の回路を示す。

【図7】図７は、他の実施形態に係る２つの信号ラインでキャパシタを共有する書込支援回路の回路図である。

【図8】図８は、一実施形態に係る書込支援回路の利用に好適な６トランジスタスタティックメモリセルである。

【図9】図９は、一実施形態に係る回路設計演算装置のブロック図である。

【発明を実施するための形態】

【0017】

図面及び以下の説明は、例示のみを目的とした好適な実施形態に係る。以下の議論より、実施形態の原則を逸脱することなく採用されてもよい実現可能な代替として、本明細書に記載の構造及び方法の代替の実施形態が容易に認識されるであろうことに留意しなければならない。

【0018】

以下、いくつかの実施形態、実施例を添付の図面とともに詳細に参照する。図面中には、実現可能な限りにおいて同様又は類似の参照符号を使用し、同様又は類似の機能を示すことがあることに留意されたい。図面は、例示のみを目的として実施形態を描くものである。

【0019】

図１は、一実施形態に係る集積回路１００の回路図である。集積回路１００は、書込支援回路１２０と、メモリセルアレイとを含んでもよい。メモリセルアレイは、一揃いのメモリセルを含んでもよい（一例としてのコーナーメモリーセル１０１、１０２、１０３、１０４を図１に示す）。書込支援回路１２０は、負電荷注入を用いて、出力の内の１つにおいて負ビットライン電圧を生成する。書込支援回路１２０は、一揃いのメモリセルに接続される。メモリセルのうちの１つ以上に書込動作が行われる間、書込支援回路１２０は、その出力 BB0, BT0 〜 BB3, BT3 にて電圧信号を提供する。相補ラインからの出力 BB0 〜 BB3 は、書込支援回路１２０の入力 WT で受信したデータ信号に応じて、負電圧に引き下げられてもよい。

【0020】

メモリセル１０１〜１０４は、ワードラインにおけるメモリセルへのアクセスを可能にするワードライン WL0 から WL255 を通じて選択可能である。一例としてのメモリセルを、以下に図８を参照して詳細に説明する。データ値は、真ビットラインと相補ビットラインの対を通じてメモリセルに書き込まれ、又はメモリセルから読み出される。例えば、メモリセル１０１と１０３に対してはビットライン BB0 と BT0、メモリセル１０２と１０４に対してはビットライン BB3 と BT3 である。

【0021】

動作中、書込支援回路１２０は入力 WB, WT を介して受信したビット値に対応して、ビット値「０」又は「１」をメモリセルのうちの１つに書き込む。入力 WB, WT で受信した値「０」及び「１」は相補的であり、入力 WB, WT のうちの一方のみが「０」の論理値に対応する電圧レベルを有し、入力 WB, WT の他方は、「１」の論理値に対応する電圧レベルを有する。入力 WT における電圧が低い場合、出力される相補出力 BT0 〜 BT3 は負電位まで引き下げられ、メモリビットセルに対する正しいデータ値の書き込むを支援する。

【0022】

書込支援回路１２０は、とりわけ、ドライバ１２３、１２４、信号ライン１２１、１２２、パスゲート１２８、１２９、直列に接続されたインバータ１２６、１２７、１３６、１３７、１４６、１４７、キャパシタ１３０、１３１、１３２、インバータ１６１、及びカラムマルチプレクサ CMUX とを含んでもよい。ドライバ１２３は、「０」又は「１」のビット値を受信するよう接続された入力 WB を有する。ドライバ１２４は、外部回路（図示せず）より相補ビット値「１」又は「０」を受信するよう接続された入力 WT を有する。ドライバ１２４は出力１２４を有する。出力１２４は、入力 WT における電圧レベルに対応した、CMUX に対する増幅された電圧信号を生成する。

【0023】

信号ライン１２１、１２２は、書込サイクルの開始時に事前に帯電されてもよい。例えば、ビットラインを規定状態にすることにより、信号ライン１２１に対して「０」のビット値を表す電圧電位を生み出すようにし、信号ライン１２２に「１」ビット値を表す電圧電位を生み出すようにする。信号ライン１２１、１２２は、カラムマルチプレクサ CMUX を通じて、メモリセルアレイのビットライン BB0, BT0、BB3, BT3 に接続可能である。書込支援回路１２０の出力 BB0, BT0 〜 BB3, BT3 は、パス信号 WPASS がアクティブになったとき、メモリセル１０１、１０２、１０３、１０４のビットラインに接続される。対照的に、書込支援回路１２０の出力 BB0, BT0 〜 BB3, BT3 は、パス信号 WPASS がインアクティブになったとき、メモリセル１０１、１０２、１０３、１０４のビットラインから接続解除される。

【0024】

書込支援回路は、入力 WT における電圧レベルが高いとき、接地電位 V_SS に対する負電圧 Vnbl を生成する。多数のキャパシタ１３０、１３１、１３２は、それらのプレートのうちの１つが信号ライン１２１に接続され、他方のプレートがインバータ１２６、１２７、１３６、１３７、１４６、１４７の対の間のノードから延びたライン１４０、１４１、１４２に接続する。

【0025】

書込支援回路１２０は、クロックドライバ１６２の出力に接続される。クロックドライバ１６２は、事前帯電クロック信号 PRCLK を受信し、駆動信号 PRCLK_GEN を生成する。駆動信号 PRCK_GEN を用いて、インバータの対を作動させ、駆動信号 PRCLK_GEN をキャパシタ１３０、１３１、及び１３２に連続的に付与する。具体的には、信号 PRCLK の立ち上がりエッジがインバータ１６２で受信されると、インバータ１６２は図２に示す T_L の時間遅延後、駆動信号 PRCLK_GEN の立下りエッジを生成する。駆動信号 PRCLK_GEN の立下りエッジは、直列に接続された一対のインバータ１２６、１２７に供給される。インバータ１２７は、駆動信号 PRCLF_GEN の立下りエッジの受信に応じて、時間遅延 T_A 後、立下りエッジトリガー信号をライン１４０に出力する。インバータ１２７からの出力はまた、次の一対のインバータ１３６、１３７にも供給される。インバータ１３７は、これに応じて、時間遅延 T_B 後、立下りエッジトリガー信号をライン１４１に出力する。続くインバータ対は、駆動されてキャパシタの１つのプレートに接続されたライン（例えば、ライン１４２）への立下りエッジトリガー信号を生成する。インバータ対を連続して駆動することにより、ドライバ１６２は急激な負荷に晒されず、従って過負荷に陥ることがない。

【0026】

駆動信号 PRCLK_GEN はまた、パスゲート１２８をオフすることにより、ドライバ１２３を信号ライン１２１から分断するドライバオフ信号としても機能する。PRCLK_GEN がインアクティブになると、ドライバ１２３はパスゲート１２８によって信号ライン１２１から分断される。ライン１２１をドライバ１２３から分断することにより、ライン１２１の電圧レベルを接地電圧 V_SS を下回る -Vnbl まで降下させることができる。つまり、ライン１４０、１４１、１４２で電圧レベルが連続的に降下するに連れて、キャパシタ１３０、１３１、１３２は、信号ライン１２１の電圧レベルをライン１５０、１５１、１５２で示すように連続的に降下させ、最終的に負電圧ビットライン電位 -Vnbl に達するようにする。

【0027】

インバータ１６１は、ドライバオフ信号を反転し、反転信号をパスゲート１２９に提供する。反転信号は、パスゲート１２８がオフされるとパスゲート１２９をオンにし、またその逆の動作も行う。従って、或る時点において、信号ライン１２１、１２２のうちの一方のみがドライバ１２３、１２４に接続される。

【0028】

ドライバ１２４は、入力 WB にて信号を受信し、受信した信号を増幅して信号ライン１２２に出力する。ライン１２２に送られる信号は、入力 WB で受信した信号を反転したものである。信号ライン１２１における電圧レベルとは対照的に、信号ライン１２２における電圧レベルは接地電圧 V_SS を下回って降下しない。

【0029】

図２は、一実施形態に係る図１の回路の信号の波形を示す。図２の例において、第１ワードライン信号 WL0 は、メモリセルの第１行にデータを書き込むためにワードライン信号 WL1 がインアクティブに維持されている間、アクティブになる。WPASS 信号がアクティブになると、マルチプレクサ CMUX は、ライン１２１、１２２を出力 BB0, BT0 〜 BB3, BT3 に連結することができる。さらに、クロック信号 PRCLK の立ち上がりエッジは、時間 T_X に開始し、駆動信号 PRCLK_GEN は時間 T_L の遅延後に続いて発生する。トリガー信号の立下りエッジは、駆動信号 PRCLK_GEN が降下を開始してから特定の遅延（例えば、T_A 又は T_A＋T_B）後、ライン１４０、１４１、１４２を介して送信される。

【0030】

結果として、第１キャパシタ１３０は、それまでゼロ電位又は接地電位 V_SS であった信号ライン１２１に負電荷を注入する。キャパシタ１３０によって注入された電荷により、信号ライン１２１の電位を、ゼロ電位又は接地電位 V_SS を僅かに下回るまで降下させる。ライン１４１の次の立下りエッジは、わずかに負である電位１５０からより低い電位１５１となった信号ライン１２１に対し、キャパシタ１３１から電荷を注入する。キャパシタからの電荷の注入は、ライン１４２で最後に発生した立下りエッジがキャパシタ１３２に蓄えられた電荷を信号ライン１２１に注入し、これによって最終的な負電圧 -Vnbl となるまで継続する。パス信号 WPASS がアクティブになると、マルチプレクサ CMUX は、信号ライン１２１を出力 BT の１つに接続し、これにより信号ライン１２１をメモリセルアレイのビットラインに接続する。ビットライン１２１は、マルチプレクサ CMUX と、メモリセルアレイの１つ以上のビットラインとによって共有される。

【0031】

図２の例において、入力 WT における電圧は、「０」の論理レベルであり、入力 WT では「１」の論理レベルである（図示せず）。入力 WT における電圧信号は、ドライバ１２３によって反転される。パスゲート１２８がオフされると、ライン１２１の電圧 WCCT は、キャパシタ１３０、１３１、１３２の負電荷注入により、ゼロ電位又は接地電位 V_SS を下回って降下する。マルチプレクサ CMUX が信号ライン１２１を出力 BB0 〜 BB3 に連結すると、「BT」として示される電圧波形が出力 BB0 〜 BB3 にて提供される。

【0032】

一実施形態によると、メモリセルには、電位 V_DD 及び接地電位 V_SS を有する外部電源から電力が供給される。好適な外部電源電圧は、V_DD については 0.5V 〜 1.2V の範囲内でもよく、V_SS については接地電位 0V でもよい。メモリ回路には、書込支援能力を提供するための本開示の負電圧ビットライン方式を用いた 0.63V 〜 1.14V の間の電圧 V_DD が供給されてもよい。シミュレーションでは、0.53V 程度の低い供給電圧であっても、書込エラーが発生しないことが示されている。

【0033】

図１の書込支援回路１２０は多数のキャパシタを含むため、負ビットライン電圧 Vnbl のレベルを厳密に制御することができる。負ビットライン方式のために単一の大型キャパシタを用いた従来の書込支援回路と比較して、本明細書に記載の実施形態では、複数のより小型のキャパシタを用い、多数のキャパシタの電荷注入をトリガーすることによって多数の位相の負ビットライン電圧を生成する。この回路の設計段階において、キャパシタの数を所望の動作電圧 V_DD に合わせて調節することにより、所定レベルの負ビットライン電圧 Vnbl を達成することができる。具体的には、書込支援回路の設計段階においてインバータ１２６、１２７、１３６、１３７、１４６、１４７のうちの１つ以上が動作しないようにすることにより、負ビットライン電圧 Vnbl を調整してもよい。或いは、キャパシタへのライン１４０、１４１、１４２のうちのいくつかの接続を解除することにより、負ビットライン電圧 Vnbl を調整してもよい。メモリセルが比較的低い供給電圧 V_DD をターゲットにしている場合には、負ビットライン電圧 Vnbl は、小さな値（すなわち、接地電位 V_SS=0v により近い電圧 Vnbl）に設定してもよい。従って、メモリチップの設計の段階で、チップの設計者は、使用されるキャパシタの数をプログラムすることにより、意図する範囲の供給電圧 V_DD に適合する好適な範囲の負ビットライン電圧 Vnbl に調節できるようにすることができる。また不要なキャパシタは、チップレイアウト上に設けられなくてもよい。さらに、供給電圧 V_DD の範囲がチップ設計者にとって未知である場合、インバータ１２６、１２７、１３６、１３７、１４６、１４７の対をオン・オフすることによって電荷注入に好適なキャパシタ数をソフトプログラムし、実際の V_DD に対して好適な Vnbl を実現してもよい。

【0034】

キャパシタ１３０、１３１、１３２は、集積メモリ回路の製造技術で利用可能な小型のキャパシタとして実装される。キャパシタ１３０、１３１、１３２を MOS キャパシタ（MOSCAP）として実装することが有用である。回路の要素が基本的であり、容易に MOSCAP、インバータチェーン、及びパスゲートスイッチを製造することができ、また回路はシーケンシャルな動作で容易に制御される。具体的には、本回路は、従来の書込支援方式で用いられたような複雑な電荷ポンプソリューションを避け、従来の回路を MOSCAP、インバータ、及びパスゲートスイッチで代替する。連続的かつ多相の動作により、比較的低い電荷がビットラインに注入されることで、メモリデバイスの動作環境に応じた所望の負ビットライン電圧を制御可能に達成する。例えば、インバータの一部又は全部をオフすることにより、電力をセーブすることができる。インバータ及び他のすべての回路には、メモリデバイスの他の回路の通常電源によって電力が供給される。例えば、インバータ、キャパシタ、及びすべてのスイッチには、V_DD 電位及び接地電位 V_SS で電力供給される。

【0035】

さらに、想定される外部供給電圧 V_DD に応じて、電荷注入に用いるキャパシタの数をハードプログラム又はソフトプログラムすることにより、好適な負電圧ビットラインレベルを達成することができる。供給電圧が高い場合（例えば、1.0V 以上）、負ビットライン電圧を 0V 近くまで下げるか、又は負ビットライン電圧を用いずに動作させることが有用である。これは、メモリセルアレイ内で未選択のメモリセルのアクセストランジスタは、負ビットライン電圧が低すぎるとオフすることができないためである。一方、供給電圧 V_DD が低い場合（例えば、0.6V の範囲 又は 0.5V の範囲）、負ビットライン電圧を十分に低く設定することにより、選択されたメモリセルのアクセストランジスタが、メモリセル内に書き込むために所望の情報値を十分に送信できるようにすることが有利である。したがって、実施形態に係る書込支援回路は、未選択セルの信号対ノイズのマージンを改善し、非安定状況に陥る半選択セルを避けるものである。使用されるキャパシタの数をプログラムすることができるため、読取動作中におけるビットラインの不要な寄生容量も避けることができる。

【0036】

従来のソリューションでは単一の大型キャパシタを用いたが、本実施形態では多数のより小型のキャパシタを用いる。これらのキャパシタは、多相アプローチにおいて負ビットライン電圧を生成する MOSCAP であってもよい。したがって、負ビットライン電圧をより高レベルにしつつ、負ビットライン電圧 Vnbl のレベルを厳密に制御することができる。本開示の実施形態は、集積メモリチップの読取／書込の入出力（R/W-IO）領域に配置されてもよく、これによりマルチプレクサ及びメモリバンクに伴う領域をセーブすることができる。本実施形態によると、使用領域は、全実装に対して 8u の高さである。回路は、少なくとも２つのメモリバンクで共有することができる。特に、回路は、同一の I/O と上方及び下方のバンクとのカラムの間で共有することができる。

【0037】

図３は、他の実施形態に係る書込支援回路の部分回路図である。図３の書込支援回路はインバータ１２７、１３７、１４７の出力に連結されたキャパシタ３３０、３３１、３３２のグループを含む一方で、図１の回路はそれぞれのグループに単一のキャパシタを有するキャパシタのグループを含む点を除き、図３の実施形態は図１の実施形態と同様である。図３において、各グループのキャパシタは、互いに並列に接続される。さらに、キャパシタ３３１のグループは、キャパシタ３３０のグループより多くのキャパシタを有する。キャパシタ３３２のグループは、キャパシタ３３１及び３３０のグループより多くのキャパシタを有する。具体的には、後に続いて負電荷を注入するキャパシタのグループは、より早い段階で負電荷を注入するキャパシタのグループよりも、グループ内に存在するキャパシタの数が多い。すべてのキャパシタは、略同一の容量又は同一の容量の電荷蓄積サイズを有してもよく、MOSCAP で形成されてもよい。

【0038】

動作中、キャパシタ３３０のグループは、インバータ１２７から出力された信号の第１立下りエッジを受信し、これに応じて、比較的少量の負電荷５５１を信号ライン１２１に注入する。次いで作動されるキャパシタ３３１のグループは、そのグループ内により多くのキャパシタを有しており、ビットラインに注入される負電圧ジャンプ５５２が前回の電圧ジャンプ５５１より大きくなるようにする。最後に、インバータ１４７からの出力の立下りエッジに応じてキャパシタ３３２のグループによって発生されたビットラインへの最後の負電圧ジャンプ５５３が、ビットラインに最大の負電圧ジャンプを生じさせる。したがって、後に続くキャパシタのグループによって発生された信号ライン１２１の負電圧ジャンプは、前のキャパシタのグループによって発生された信号ライン１２１の負電圧ジャンプより大きい。これは、後に続くキャパシタのグループに、より多くのキャパシタを設けることによって達成される。一実施形態によると、キャパシタの１つのグループには、キャパシタの直前のグループにおけるキャパシタ数の２倍のキャパシタを有する。例えば、キャパシタ３３０のグループは２つのインバータを有し、キャパシタ３３１のグループは４つのインバータを有し、キャパシタ３３２のグループは８つのインバータを有する。キャパシタの異なるグループは 2^N 個のキャパシタを有してもよい。N はキャパシタのグループのシリアル番号である。

【0039】

図４は、一実施形態に係る双方の信号ラインに電荷注入方式を用いた書込支援回路４００の回路図である。書込支援回路４００は、負電圧ビットライン書込支援方式を一対の信号ライン４２１、４２２まで拡張している。メモリセルアレイのメモリセル内に書き込まれるビット値に応じて、真信号ライン４２１又は相補信号ライン４２２のいずれかを負ビットライン電圧 Vnbl に帯電する。図１のキャパシタ１３０及び１３２に対応するキャパシタ４３０１、４３２１は、信号ライン４２１に接続される。信号ライン４２１が負ビットライン電圧に帯電される場合、ドライバオフ信号により、ドライバ４２３を信号ライン４２１から分断する。また図４に示すキャパシタ４３０１、４３２１、４３０２、４３２２は、図３を参照して詳細に説明したとおり、少なくとも１つ以上又は 2^N 個のキャパシタ（N は１以上の整数）を有するキャパシタのグループを示している。キャパシタは、一連の遅延立下りエッジステップ信号によって制御される。

【0040】

真信号ライン４２１のために負電圧を生成する書込支援回路の部分４０８は、相補信号ライン４２２のために負電圧を生成する書込支援回路の部分４０９を鏡映したもの又は部分４０９と略同一のものである。書込支援回路４００は切替機構を有してもよい。切替機構は、２つの信号ライン４２１、４２２のいずれか一方を切り替えるが、その双方を切り替えることはない。切替機構は２つの NAND ゲート４６０、４６１を含んでもよい。これらは、駆動信号 PRCLK_GEN と入力ノード WT 又は WB からの電圧信号を受信する。NAND ゲート４６０は、駆動信号 PRCLK_GEN と、入力ノード WT で受信した信号ビットとを受信する。NAND ゲート４６１は、駆動信号 PRCLK_GEN と、入力ノード WB で受信した信号ビットとを受信する。

【0041】

入力ノード WT における入力信号がアクティブになり、WB における入力信号がインアクティブになると仮定する。駆動信号 PRLCK_GEN がアクティブになると、NAND ゲート４６０からの出力は降下する。このような NAND ゲート４６０の出力降下により、パスゲート４５０がオフされ、信号ライン４２１をドライバ４２３の出力から分断する。NAND ゲート４６０の出力降下により、キャパシタ４３０１、４３２１も信号ライン４２１に連続的に負電荷を注入する。一方、入力ノード WB におけるインアクティブ信号により、NAND ゲート４６１からの出力がアクティブになる。したがって、パスゲート４５１がオンされた信号ライン４２２をドライバ４２４に連結する。入力ノード WT における入力信号がインアクティブになると、WB における入力信号はアクティブになり、NAND ゲート４６１はパスゲート４５１にキャパシタ４３０２、４３２２をオフさせることにより、負電荷を信号ライン４２２に連続注入させつつ、パスゲート４５０により信号ライン４２１をドライバ４２３に連結する。したがって、信号ライン４２１及び４２２のうちの一方のみが負ビットライン電圧まで引き下げられ、信号ライン４２１及び４２２のうちの他方は高電圧レベルに設定される。

【0042】

PRCLK_GEN がインアクティブであると、NAND ゲート４６０、４６１の出力はともにアクティブとなり、ドライバ４２３、４２４を信号ライン４２１、４２２と連結させる。

【0043】

図５は、一実施形態に係る１つのモードにおいて信号ライン５２１、５２２に共有されるキャパシタを有する書込支援回路５００の回路図である。書込支援回路５００は、複数のサブ回路５５０Ａ〜５５０Ｎを含み、各々が入力ノード WT、WB で受信した論理信号に応じて、信号ライン５２１又は信号ライン５２２のいずれかに特定量の負電荷を注入する。第１サブ回路５５０Ａには第１対のインバータ５６２からの出力が提供され、これにより、キャパシタ５３０１、５３０２が信号ライン５２１又は信号ライン５２２に負電荷を注入するようにする。第２サブ回路５５０Ｂ（図示せず）には第２対のインバータ（図示せず）から出力が提供される。第２対のインバータは、第１セットのインバータ５６２から出力を受信する。第２対のインバータは第１セットのインバータ５６２の出力に対して遅延した出力を生成し、これにより、第２サブ回路５５０Ｂのキャパシタが信号ライン５２１又は信号ライン５２２に対して負電荷を注入するようにする。インバータチェーン５２５の各対のインバータは、対応するサブ回路５５０に出力を提供することにより、信号ライン５２１又は信号ライン５２２の電圧レベルを徐々に降下させる。

【0044】

サブ回路５５０Ａは、とりわけ、第１対のインバータ５６２からの出力（すなわち、立下りエッジを含む信号）を共有キャパシタ５３０１、５３０２の一方側に付与するパスゲート５３１、５３２、５３３、５３４を含んでもよい。キャパシタ５３０１及び５３０２は、信号ライン５２１、５２２に対して逆並列に接続される。一実施形態によると、キャパシタが逆並列に接続されることにより、MOSCAP のバルク端子が他方の MOSCAP のゲート端子に接続され、他方の MOSCAP のバルク端子が MOSCAP のゲート端子に接続されるようにする。パスゲート５３１、５３２は、キャパシタ５３０１、５３０２のグループと信号ライン５２１、５２２の逆並列接続の間に接続される。第１対のインバータ５６２からの出力は、パスゲート５３３を介してキャパシタ５３０１、５３０２のプレートまで通過する。パスゲート５３３、５３４の各々の制御入力は、信号ライン５２１又は信号ライン５２２のいずれかに連結される。

【0045】

パスゲート５３１、５３２は、相補的に動作する。つまり、パスゲート５３１がオンされると、パスゲート５３２がオフされ、逆も然りである。パスゲート５３４、５３３もまた、相補的に動作してもよい。つまり、パスゲート５３３がオフされると、パスゲート５３４がオンされ、逆も然りである。パスゲート５３１、５３２、５３３、５３４は、第１セットのインバータ５６２からの出力の立下りエッジの受信に応じて、キャパシタ５３０１、５３０２が信号ライン５２２又は信号ライン５３１のいずれかに負電荷を注入するようにする。

【0046】

図５において、「０」の論理信号が入力ノード WT で受信され、「１」の論理信号が入力ノード WB で受信された場合のサブ回路５５０Ａの動作を示している。ドライバ５２３は、入力ノード WT において論理値「０」を反転し、入力ノード WT における電圧を反転したものをパスゲート５２８を介して信号ライン５２１に出力する。一方、ドライバ５２４の出力は、パスゲート５２９によって信号ライン５２２から分断される。したがって信号ライン５２２の電圧レベルを、ドライバ５２４の存在に関わらず、接地電位を下回って降下させることができる。

【0047】

図５に示すとおり、信号ライン５２２は、負ビットライン電圧 Vnbl に帯電されるものである。したがって、ドライバ５２４は、「Ｘ」で示されるとおり、オフに切り替えられたパスゲート５２９により、相補ビットライン５２２から分断される。ドライバ５２３は、「チェックマーク」で示されるとおり、信号ライン５２１に接続される。パスゲート５３１、５３２、５３３、５３４の切替状態は、「Ｘ」（オフに切り替え）及び「チェックマーク」（オンに切り替え）として示す。ステップ信号の立下りエッジの移動経路は、点線５５０で示す。同様の連続的な動作が他のサブ回路５５０Ｂ〜５５０Ｂでも発生することにより、負電圧ジャンプのシーケンスを信号ライン５２１又は５２２に生じる。

【0048】

図６は、一実施形態に係る他のモードにおいて信号ライン５２１に負電荷が注入された場合について、図５と同一の回路を示す。この場合、第１対のインバータ５６２からの出力は、「チェックマーク」（オンに切り替え）及び「Ｘ」（オフに切り替え）で示された通りにオン又はオフされるパスゲート５２８、５２９、５３１、５３２、５３３、５３４によって、点線５５１で描いた進路を通って移動する。結果として、信号ライン５２１の電位は、接地電位を下回って Vnbl だけ降下する。

【0049】

図７は、他の実施形態に係る２つの信号ライン７２１、７２２によって共有されるキャパシタを有する書込支援回路７００の回路図である。書込支援回路７００の構造及び動作は、キャパシタ７３０１、７３０２が逆並列に接続される代わりに直列に接続されたキャパシタのグループを含むこと以外は、図５の書込支援回路５００と略同一である。キャパシタ７３０１、７３０２の直列接続は、信号ライン７２１及び信号ライン７２２の間に接続されてもよい。

【0050】

図８は、一実施形態に係る書込支援回路の利用に好適な６トランジスタスタティックメモリセル８００の回路図である。メモリセル１０１、１０２、１０３、１０４は各々、図８に示すスタティックメモリセル８００として実装されてもよい。スタティックメモリセル８００は、とりわけ、供給電圧 V_DD、V_SSの間に接続される２つの交差連結インバータ８０１、８０２を含んでもよい。交差連結インバータ８０１、８０２の出力は各々、トランジスタ M5、M6 を通じて相補ビットライン BB 及び真ビットライン BT に接続される。アクセストランジスタ M5、M6 はともに、ワードライン WL に接続される。図８のスタティックメモリセルのすべてのトランジスタ M1 〜 M6 は、プレーナゲートを有する従来の MOS トランジスタであってもよい。

【0051】

例えば、真ビットライン BT に印加される負ビットライン電圧は、アクセストランジスタ M6 のソースを接地電圧 V_SS より低くすることにより、「０」情報ビットがメモリセル内に書き込まれる際にアクセストランジスタM6 が完全にオンになるようにする。一方、真ビットライン BT は、スタティックメモリセル８００が書込動作のために選択されなかった場合（すなわち、ワードライン WL の電圧が低い場合）、接地電位 V_SS に対して過度に負の電圧に下げられない。スタティックメモリセル８００が選択されない場合に負ビットライン電圧が過度に低くなることを防ぐことによって、アクセストランジスタM5、M6 が不安定にならないようにする点で効果がある。

【0052】

一実施形態によると、負ビットライン電圧回路方式のキャパシタ及び類似のキャパシタは、トランジスタ M1 〜 M6 のような切替トランジスタに由来する MOSCAP として実装される。或いは、メモリセルのトランジスタは、基板の上部にアクティブ領域を有する３次元構成を備えた FinFET トランジスタであってもよい。このようなトランジスタは、比較的狭いチップ領域で高い電荷蓄積容量を可能にするマルチゲートトランジスタであってもよい。図１〜７のいずれかに示す負ビットライン電圧回路において MOSCAP の代わりに FinFET キャパシタを用いることにより、負電圧ビットライン生成回路の効率を向上することができ、チップ領域の使用を低減することができる。

【0053】

図９は、集積回路に関連の動作の設計を実施する演算装置９００のブロック図である。コンピュータ装置９００は、とりわけ、プロセッサ９１２と、入力モジュール９１６と、出力モジュール９２０と、メモリ９２６と、これらの構成要素を接続するバスとを含んでもよい。プロセッサ９１２は、メモリ９２６に記憶された指示を実行する。入力モジュール９１６は、キーボード及びポインティングデバイス（例えば、マウス及びタッチスクリーン）を含む、ユーザ入力を受信するための種々の装置をふくんでもよい。出力モジュール９２０は、ディスプレイデバイス、又はディスプレイデバイスと通信するインタフェースデバイスを含む。

【0054】

メモリ９２６は、とりわけ、ライブラリ９３０、電子設計自動化（EDA: electronic design automation）アプリケーション９３４、及び集積回路（IC: integrated circuit）設計９３６を記憶する非一時的コンピュータ可読記憶媒体である。ライブラリ９３０は、本明細書に開示の書込支援回路の例を含む、種々の回路構成要素に関するデータを含んでもよい。EDA アプリケーション９３４は、配置及びルートツール、合成ツール、及び照合ツールを含む、ICを設計するための種々のソフトウェアプログラムを含んでもよい。EDA アプリケーション９３４によって処理された設計は、IC 設計９３６に記憶されてもよい。IC 設計９３６は、全体的な動作回路、又はより大型の IC 回路の一部であってもよい。

【0055】

一実施形態によると、負ビットライン電圧の限度は、自動カットオフスイッチによって制限することができる。このような制限により、確実に、メモリセルの信号対ノイズのマージンを維持する。

【0056】

一実施形態によると、インバータチェーンのインバータのサブセットをオフに切り替えることにより、省電力も達成することができる。インバータチェーンにおけるインバータのオン又はオフを切り替えるため、外部回路が設けられてもよい。

【0057】

一実施形態によると、書込支援回路は、種々のカラム間、又は異なるメモリバンク間で共有される。

【0058】

本明細書において、スタティックメモリデバイスの書込動作のための負ビットライン電圧の生成を参照して実施形態を説明した。つまり、負ビットライン電圧を、スタティックメモリデバイスの他の動作に用いてもよい。さらに、負電圧を他の非メモリアプリケーションに用いてもよい。

【0059】

本開示の書込支援方式は、メモリバンク間で共有可能な対応 I/O ビットライン上で負ビットライン電圧を生成するのに有用である。負ビットライン方式用追加回路が I/O ビットラインレベルである一方で、面積への影響は非常に小さい。さらに、ビットラインにおける電圧を降下させるため、徐々に電荷が注入されるので、負ビットライン電圧の生成に関連の電力消費を低減することができる。外部電源のレベルに応じて、負ビットライン電圧のレベルをソフトプログラムすることもできる。

【0060】

当業者は、本開示を読むにあたり、実施形態の開示の原則を通じて、さらに代替の構造的設計及び機能的設計に思い至るであろう。したがって、特定の実施形態及び実施例を図示及び説明したが、本実施形態は、本開示の精密な構造及び構成要素を限定するものでなく、添付の請求項に規定の精神及び範囲から逸脱することなく、本開示の配置、動作、及び詳細な方法及び装置に、当業者にとって明らかとなる種々の改善、変更、及び修正がなされてもよい。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】