特許 6170354 ボルテージレギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6170354

(24)【登録日】2017年7月7日

(45)【発行日】2017年7月26日

(54)【発明の名称】ボルテージレギュレータ

(51)【国際特許分類】

   G05F 1/56 20060101AFI20170713BHJP

【ＦＩ】

   G05F1/56 310C

   G05F1/56 310F

【請求項の数】2

【全頁数】7

(21)【出願番号】特願2013-132965(P2013-132965)

(22)【出願日】2013年6月25日

(65)【公開番号】特開2015-7903(P2015-7903A)

(43)【公開日】2015年1月15日

【審査請求日】2016年4月18日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エスアイアイ・セミコンダクタ株式会社

(72)【発明者】

【氏名】津崎 敏之

(72)【発明者】

【氏名】黒蔵 忠

(72)【発明者】

【氏名】藤村 学

【審査官】 佐藤 匡

(56)【参考文献】

【文献】 特開２００３−００５８４７（ＪＰ，Ａ）

【文献】 特開２００５−３０１４３９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

出力端子の出力電圧を分圧した帰還電圧と第一基準電圧とを比較し、出力トランジスタを制御する第一差動増幅回路と、前記出力電圧のオーバーシュートを抑制するオーバーシュート抑制回路と、を備えたボルテージレギュレータであって、
前記出力トランジスタのゲート電圧と第二基準電圧を比較する第一コンパレータと、前記出力トランジスタのゲート電圧と第三基準電圧を比較する第二コンパレータと、前記第一コンパレータと前記第二コンパレータの検出信号の論理和を検出信号として出力する第一論理回路と、を備え、前記出力トランジスタのゲート電圧から非レギュレート状態を検出する非レギュレート状態検出回路を備え、
前記オーバーシュート抑制回路は、前記非レギュレート状態検出回路が非レギュレート状態を検出していて、オーバーシュートを検出した時に、前記出力電圧のオーバーシュートを抑制する、
ことを特徴とするボルテージレギュレータ。

【請求項2】

前記オーバーシュート抑制回路は、
前記出力電圧のオーバーシュートを検出する第二差動増幅回路と、
前記第二差動増幅回路の検出信号と前記非レギュレート状態検出回路の検出信号の論理積を出力する第二論理回路と、
前記第二論理回路の出力信号で前記出力トランジスタのゲート電圧を制御するトランジスタと、を備えた
ことを特徴とする請求項１に記載のボルテージレギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、定電圧を出力するボルテージレギュレータに関し、より詳しくは、出力電圧Ｖｏｕｔに発生するオーバーシュートを抑制する技術に関する。

【背景技術】

【0002】

ボルテージレギュレータは、リチウムイオン２次電池やバッテリーなどの高い電源電圧を入力し、マイコンなどのデバイスへ電源電圧よりも低い電圧を出力する。ボルテージレギュレータは、マイコンなどのデバイスを安定動作させるため、出力電圧Ｖｏｕｔにオーバーシュートを発生させないことが望ましい。

【0003】

図３は、従来のボルテージレギュレータを示す回路図である。
従来のボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、出力ＰＭＯＳトランジスタ１０４と、分圧抵抗回路１０６と、差動増幅回路１０８とＰＭＯＳトランジスタ１０９から成るオーバーシュート抑制回路３００と、を備えている。

【0004】

差動増幅回路１０２は、非反転入力端子に分圧抵抗回路１０６の出力端子が接続され、反転入力端子に基準電圧回路１０１が接続され、出力端子は出力ＰＭＯＳトランジスタ１０４のゲートに接続される。出力ＰＭＯＳトランジスタ１０４は、ソースが電源入力端子１０に接続され、ドレインが出力端子１２に接続される。分圧抵抗回路は、出力端子１２と接地端子１１の間に接続される。

【0005】

分圧抵抗回路１０６は、出力端子１２の出力電圧Ｖｏｕｔを分圧し帰還電圧Ｖｆｂを出力する。基準電圧回路１０１は、基準電圧Ｖｒｅｆを出力する。差動増幅回路１０２は、非反転入力端子に帰還電圧Ｖｆｂが入力され、反転入力端子に基準電圧Ｖｒｅｆが入力され、出力端子から出力する電圧Ｖｄｒｖは出力ＰＭＯＳトランジスタ１０４のゲートに入力される。これにより、負帰還回路が構成され、出力端子１２の出力電圧Ｖｏｕｔは設定電圧に制御される。

【0006】

差動増幅回路１０８は、非反転入力端子に基準電圧回路１０１が接続され、反転入力端子に分圧抵抗回路１０６の出力端子が接続され、出力端子はＰＭＯＳトランジスタ１０９のゲートに接続される。ＰＭＯＳトランジスタ１０９は、ソースが電源入力端子１０に接続され、ドレインは出力ＰＭＯＳトランジスタのゲート端子に接続される。

【0007】

出力端子１２の電圧が制御されるべき所定の電圧よりも高くなると、すなわちオーバーシュートが発生すると、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより高くなる。差動増幅回路１０８の出力電圧Ｖｏｕｔは低くなるため、ＰＭＯＳトランジスタ１０９はオンしていく。これにより、出力ＰＭＯＳトランジスタのゲート電圧Ｖｄｒｖは、電源入力端子１０の入力電圧Ｖｉｎに近づいていくので、出力ＰＭＯＳトランジスタ１０４はオフするように制御される。従って、オーバーシュート抑制回路３００は、出力電圧Ｖｏｕｔのオーバーシュートを抑制することができる。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００５−３０１４３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

ボルテージレギュレータは、昇圧することができないため、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの設定電圧よりも低い場合、出力電圧Ｖｏｕｔは設定電圧よりも低くなっている。このとき、基準電圧Ｖｒｅｆが所定の電圧を出力していると、帰還電圧Ｖｆｂは基準電圧Ｖｒｅｆよりも低いので、差動増幅回路１０２の出力電圧は接地電圧Ｖｓｓ（０Ｖ）になる。出力ＰＭＯＳトランジスタ１０４は、ゲート電圧Ｖｄｒｖが０Ｖになるのでオンする。この状態を非レギュレート状態と称する。

【0010】

非レギュレート状態では、出力ＰＭＯＳトランジスタは非飽和領域でオンしているので、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎとほぼ等しい。ここで、入力電圧Ｖｉｎが急峻に上昇すると、出力電圧Ｖｏｕｔも同様に上昇する。出力電圧Ｖｏｕｔが設定電圧を越えたとき、ゲート電圧Ｖｄｒｖは入力電圧Ｖｉｎ基準でＶｔｈ以上の電圧（Ｖｄｒｖ＞Ｖｉｎ−Ｖｔｈ）でなければならない。しかし、０Ｖからその電圧まで上昇するのに時間がかかるため、出力電圧Ｖｏｕｔは設定電圧を超えて、オーバーシュートが発生する。従って、非レギュレート状態から入力電圧Ｖｉｎが急峻に上昇すると、最も大きいオーバーシュートが発生する。

【0011】

オーバーシュートを抑制するためには、入力電圧Ｖｉｎの急峻な上昇に素早く応答してゲート電圧Ｖｄｒｖを上昇させることが必要であり、この動作をオーバーシュート抑制回路３００が行っている。

【0012】

入力電圧Ｖｉｎが出力電圧Ｖｏｕｔの設定電圧よりも高い時はレギュレート状態であり、出力電圧Ｖｏｕｔは設定電圧に制御され、ゲート電圧Ｖｄｒｖは入力電圧Ｖｉｎ基準で出力ＰＭＯＳトランジスタ１０４の閾値電圧Ｖｔｈ程度下がった電圧（Ｖｄｒｖ≒Ｖｉｎ−Ｖｔｈ）となっている。レギュレート状態から入力電圧Ｖｉｎが急峻に上昇する場合は、ゲート電圧ＶｄｒｖはＶｉｎ−Ｖｔｈから入力電圧Ｖｉｎ基準でＶｔｈ以上の電圧（Ｖｄｒｖ＞Ｖｉｎ−Ｖｔｈ）まで変化すれば良く、負帰還回路による制御が出来るので、オーバーシュートは小さい。

【0013】

従って、レギュレート状態でオーバーシュート防止回路３００が動作し、ゲート電圧Ｖｄｒｖを入力電圧Ｖｉｎまで上昇させ出力ＰＭＯＳトランジスタ１０４を完全にオフさせてしまうと、逆に出力電圧Ｖｏｕｔがアンダーシュートを引き起こしてしまうという課題があった。

【0014】

従来のボルテージレギュレータは、レギュレート状態においても、オーバーシュート防止回路３００が機能してしまい、オーバーシュートを強く抑制するあまり、逆に出力端子１２の電圧が設定電圧よりも低くなるアンダーシュートを引き起こしてしまう課題があった。

【課題を解決するための手段】

【0015】

本発明のボルテージレギュレータは上記課題を解決するために、非レギュレート状態を検出する非レギュレート検出回路を備え、非レギュレート検出回路が非レギュレート状態を検出しているときにオーバーシュート抑制回路が動作するように構成した。

【発明の効果】

【0016】

本発明のボルテージレギュレータによれば、非レギュレート状態のときにオーバーシュート抑制回路が動作するように構成したので、出力電圧をアンダーシュートさせることなく、オーバーシュートの発生を抑制することが可能となる。

【図面の簡単な説明】

【0017】

【図1】本実施形態のボルテージレギュレータを示す回路図である。

【図2】本実施形態のボルテージレギュレータの動作図である。

【図3】従来のボルテージレギュレータを示す回路図である。

【発明を実施するための形態】

【0018】

図１は、本実施形態のボルテージレギュレータを示す回路図である。
本実施形態のボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、出力ＰＭＯＳトランジスタ１０４と、分圧抵抗回路１０６と、オーバーシュート抑制回路１００と、非レギュレート検出回路２００と、を備えている。オーバーシュート抑制回路１００は、ＮＡＮＤ回路１０７と、差動増幅回路１０８と、ＰＭＯＳトランジスタ１０９と、を備えている。非レギュレート検出回路２００は、コンパレータ２０２と、基準電圧回路２０３、コンパレータ２０５、基準電圧回路２０６、ＯＲ回路２０８を備えている。

【0019】

差動増幅回路１０２は、非反転入力端子に分圧抵抗回路１０６の出力端子が接続され、反転入力端子に基準電圧回路１０１が接続され、出力端子は出力ＰＭＯＳトランジスタ１０４のゲートに接続される。出力ＰＭＯＳトランジスタ１０４は、ソースが電源入力端子１０に接続され、ドレインが出力端子１２に接続される。分圧抵抗回路は、出力端子１２と接地端子１１の間に接続される。差動増幅回路１０８は、非反転入力端子に基準電圧回路１０１が接続され、反転入力端子に分圧抵抗回路１０６の出力端子が接続され、出力端子はＮＡＮＤ回路１０７の一方の入力端子に接続される。ＮＡＮＤ回路１０７の出力端子は、ＰＭＯＳトランジスタ１０９のゲートに接続される。ＰＭＯＳトランジスタ１０９は、ソースが電源入力端子１０に接続され、ドレインは出力ＰＭＯＳトランジスタのゲート端子に接続される。コンパレータ２０２は、非反転入力端子に基準電圧回路２０３に接続され、反転入力端子に差動増幅回路１０２の出力端子が接続される。コンパレータ２０５は、非反転入力端子に基準電圧回路２０６に接続され、反転入力端子に差動増幅回路１０２の出力端子が接続される。ＯＲ回路２０８は、入力端子にコンパレータ２０２とコンパレータ２０５の出力端子が接続され、出力端子はＮＡＮＤ回路１０７の他方の入力端子に接続される。

【0020】

分圧抵抗回路１０６は、出力端子１２の出力電圧Ｖｏｕｔを分圧し帰還電圧Ｖｆｂを出力する。基準電圧回路１０１は、基準電圧Ｖｒｅｆを出力する。差動増幅回路１０２は、非反転入力端子に帰還電圧Ｖｆｂが入力され、反転入力端子に基準電圧Ｖｒｅｆが入力され、出力端子から出力する電圧Ｖｄｒｖは出力ＰＭＯＳトランジスタのゲートに入力される。これにより、負帰還回路が構成され、出力端子１２の出力電圧Ｖｏｕｔは設定電圧に制御される。

【0021】

差動増幅回路１０８は、非反転入力端子に帰還電圧Ｖｆｂが入力され、反転入力端子に基準電圧Ｖｒｅｆが入力され、出力端子から出力する電圧はＮＡＮＤ回路１０７を介してＰＭＯＳトランジスタ１０９のゲートに入力される。オーバーシュート抑制回路１００は、差動増幅回路１０８が出力端子のオーバーシュートを検出して、ＰＭＯＳトランジスタ１０９がオンすることによって、オーバーシュートを抑制する。

【0022】

コンパレータ２０２は、非反転入力端子に基準電圧回路２０３が出力する入力電圧Ｖｉｎ基準の基準電圧Ｖ１が入力され、反転入力端子にＰＭＯＳトランジスタ１０４のゲート電圧Ｖｄｒｖが入力される。従って、コンパレータ２０２は、電圧（Ｖｉｎ−Ｖ１）がゲート電圧Ｖｄｒｖより高い間はＨｉｇｈの検出信号Ｖｄｅｔ１を出力する。コンパレータ２０５は、非反転入力端子に基準電圧回路２０６が出力する接地電圧Ｖｓｓ基準の基準電圧Ｖ２が入力され、反転入力端子にゲート電圧Ｖｄｒｖが入力される。従って、コンパレータ２０５は、基準電圧Ｖ２がゲート電圧Ｖｄｒｖより高い間はＨｉｇｈの検出信号Ｖｄｅｔ２を出力する。ＯＲ回路２０８は、コンパレータ２０２の出力する検出信号Ｖｄｅｔ１とコンパレータ２０５の出力する検出信号Ｖｄｅｔ２が入力され、出力信号ＶｄｅｔはＮＡＮＤ回路１０７に入力される。ＯＲ回路２０８は、検出信号Ｖｄｅｔ１と検出信号Ｖｄｅｔ２のどちらかがＨｉｇｈの時に、Ｈｉｇｈの検出信号Ｖｄｅｔを出力する。従って、ＮＡＮＤ回路１０７は、検出信号ＶｄｅｔがＨｉｇｈの間、すなわち非レギュレート状態の間、差動増幅回路１０８が出力端子のオーバーシュートを検出して出力するＨｉｇｈ信号によって、ＰＭＯＳトランジスタ１０９のゲートにＬｏｗの信号を出力する。

【0023】

図２は、非レギュレート検出回路２００の動作を示す動作図である。図２の上の図は、入力電圧Ｖｉｎを立ち上がっているときの、ゲート電圧Ｖｄｒｖ、電圧（Ｖｉｎ−Ｖ１）、基準電圧Ｖ２の関係を示した。入力電圧Ｖｉｎが立ち上がると、時間Ｔ１において基準電圧Ｖ２が所定の電圧になる。次に、時間Ｔ２において、電圧（Ｖｉｎ−Ｖ１）が立ち上がる。そして、時間Ｔ３において、ゲート電圧Ｖｄｒｖが立ち上がる。

【0024】

図２の下の図は、コンパレータ出力２０２の検出電圧Ｖｄｅｔ１とコンパレータ２０５の検出電圧Ｖｄｅｔ２とＯＲ回路２０８の出力電圧Ｖｄｅｔを示した。コンパレータ２０２は、ゲート電圧Ｖｄｒｖが電圧（Ｖｉｎ−Ｖ１）以下の時（時間Ｔ０〜Ｔ３）に非レギュレートと検出し、Ｈｉｇｈの検出信号Ｖｄｅｔ１を出力する。コンパレータ２０５は、ゲート電圧Ｖｄｒｖが基準電圧Ｖ２以下の時（時間Ｔ２〜Ｔ４）に非レギュレートと検出し、Ｈｉｇｈの検出信号Ｖｄｅｔ２を出力する。ＯＲ回路２０８は、検出信号Ｖｄｅｔ１と検出信号Ｖｄｅｔ２のどちらかがＨｉｇｈの時に、Ｈｉｇｈの検出信号Ｖｄｅｔを出力する。従って、非レギュレート状態の全領域（時間Ｔ０〜Ｔ４）を検出することが可能となる。

【0025】

以上説明したように、非レギュレート検出回路２００が非レギュレート状態を検出して、ＯＲ回路２０８回路がＨｉｇｈの検出信号Ｖｄｅｔを出力している時において、差動増幅回路１０８がオーバーシュートを検出すると、オーバーシュート抑制回路１００のＮＡＮＤ回路１０７からＰＭＯＳトランジスタ１０９がオンする信号が出力され、出力端子１２のオーバーシュートを抑制する。従って、レギュレート状態にオーバーシュート抑制回路１００が動作することないので、出力電圧をアンダーシュートさせることなく、オーバーシュートの発生を抑制することが可能となる。

【符号の説明】

【0026】

１０１、２０３、２０６ 基準電圧回路
１０２、１０８ 差動増幅回路
１０６ 分圧抵抗回路
２００ 非レギュレート検出回路
２０２、２０５ コンパレータ
１００、３００ オーバーシュート抑制回路

【図1】

【図2】

【図3】