特許 6174310 オシロスコープ用取込みシステム及びこれに用いる方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6174310

(24)【登録日】2017年7月14日

(45)【発行日】2017年8月2日

(54)【発明の名称】オシロスコープ用取込みシステム及びこれに用いる方法

(51)【国際特許分類】

   G01R 13/20 20060101AFI20170724BHJP

【ＦＩ】

   G01R13/20 M

【請求項の数】2

【全頁数】19

(21)【出願番号】特願2012-217340(P2012-217340)

(22)【出願日】2012年9月28日

(65)【公開番号】特開2013-72880(P2013-72880A)

(43)【公開日】2013年4月22日

【審査請求日】2015年8月24日

(31)【優先権主張番号】201110312584.2

(32)【優先日】2011年9月28日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】512252995

【氏名又は名称】泰克科技（中国）有限公司

(74)【代理人】

【識別番号】110001209

【氏名又は名称】特許業務法人山口国際特許事務所

(72)【発明者】

【氏名】余 海文

【審査官】 菅藤 政明

(56)【参考文献】

【文献】 特開平３−１７０８７２（ＪＰ，Ａ）

【文献】 特開平７−２３４８８２（ＪＰ，Ａ）

【文献】 特開２００３−３２９７１０（ＪＰ，Ａ）

【文献】 特開平８−２９４５５（ＪＰ，Ａ）

【文献】 米国特許第４３０８５８５（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｒ １３／２０

(57)【特許請求の範囲】

【請求項1】

異なる入力信号を取込み又は測定する複数のチャンネルと、
複数の上記チャンネルから被試験信号を夫々受けて、デジタル・サンプルにデジタル化する複数のＡ／Ｄコンバータと、
複数の上記Ａ／Ｄコンバータに結合され、複数の上記Ａ／Ｄコンバータからの上記デジタル・サンプルを記憶する取込みメモリと、
複数のチャンネルから取り込んだ上記被試験信号夫々について速度を検出し、検出された上記速度に応じて、異なるサンプリング・レートと上記取込みメモリ内に異なるメモリ長とを複数の上記チャンネルの夫々に割り当てるメモリ割当プロセッサと
を具えるオシロスコープ用取込みシステム。

【請求項2】

異なる入力信号を取込み又は測定する複数のチャンネルと、
複数の上記チャンネルから被試験信号を夫々受けて、デジタル・サンプルにデジタル化する複数のＡ／Ｄコンバータと、
複数の上記Ａ／Ｄコンバータに結合され、複数の上記Ａ／Ｄコンバータからの上記デジタル・サンプルを記憶する取込みメモリと
を具えたオシロスコープ用取込みシステムに用いる方法であって、
複数のチャンネルから取り込んだ入力信号について速度を検出するステップと、
検出された上記速度に応じて複数の上記チャンネルについてサンプリング・レートを指定するステップと、
指定された上記サンプリング・レートを用いて上記入力信号をデジタル化したサンプル・データに変換するステップと、
指定された上記サンプリング・レートに応じて上記取込みメモリを複数のメモリ長に区分けすることによって上記取込みメモリ中のメモリ・リソースを割り当てるステップとを具え、
上記メモリ・リソースを割り当てるステップにおいて、選択された上記チャンネルについて、指定された上記サンプリング・レートが高いほど、より長いメモリ長を割り当てることを特徴とするオシロスコープ用取込みシステムに用いる方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、オシロスコープ用の取込みシステムに関し、特に、複数の入力チャンネルを有するデジタル・ストレージ・オシロスコープなどの信号取込み表示デバイスでの使用に適した信号取込み表示アーキテクチャに関する。

【背景技術】

【0002】

通常、デジタル・ストレージ・オシロスコープは複数の入力チャンネルを有し、これらチャンネルの夫々は、被試験アナログ信号を受ける能力がある。複数の入力チャンネルの夫々は、アナログ・デジタル（Ａ／Ｄ）コンバータを有し、受けた被試験アナログ信号を所定のサンプリング・レートでデジタル・サンプル（又はサンプル・データ）のストリームへとデジタル化する。この分野では周知のように、デジタル・ストレージ・オシロスコープは、被試験アナログ信号を表すデジタル・サンプルの複数のストリームを記憶する取込みメモリを有している。十分なデジタル・サンプルを取込みメモリに蓄積した後、デジタル・ストレージ・オシロスコープは受けた被試験アナログ信号を再構築し、その画面に表示する。

【0003】

既存のデジタル・ストレージ・オシロスコープでも、多くの用途でニーズを満たすことができるが、いくつかの欠点も存在する。特に言えば、既存のデジタル・ストレージ・オシロスコープでは、異なる入力被試験信号を取込み又は測定する全ての入力チャンネルについて、サンプリング・レート及びレコード長が同じである。異なる被試験アナログ信号を取込み又は測定する全ての入力チャンネルの間で１つの取込みメモリを共用（Share：シェア）することは、通常不可能か、又は、少なくてもそういった柔軟性はない。既存のデジタル・ストレージ・オシロスコープは、１つの入力信号を取込み又は測定するのに２（又は４）個のチャンネルを利用でき、２（又は４）個のチャンネルの夫々は、その入力信号を表すサンプル・データの一部を受けて、そのサンプル・データの２（又は４）個の部分は、２（又は４）個のメモリ領域に記憶される。これら２（又は４）個のメモリ領域は、２（又は４）個のチャンネルに対応して、取込みメモリ中に割り当てられる。そして、既存のデジタル・ストレージ・オシロスコープは、取込みメモリの２（又は４）個のメモリ領域中に記憶されたサンプル・データの上記２（又は４）個の部分に基づいて、上述の１つの入力信号を再構築する。このように、既存のデジタル・ストレージ・オシロスコープは、他の１個（又は３個）の入力チャンネルはオフにしつつ、この非アクティブな１個（又は３個）のチャンネルを１つのアクティブな入力チャンネルに「内部的に組み合わせる（合成する）」ことによって、この１つのアクティブな入力チャンネルについては、サンプリング・レート及びレコード長を２倍（又は４倍）にするという、いわゆる「インタリーブ技術」を用いることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平６−３４８４１８

【発明の概要】

【発明が解決しようとする課題】

【0005】

既存のデジタル・ストレージ・オシロスコープは、１つの入力信号に関して複数のメモリ領域（通常、偶数個）を共用できるが、異なる被試験入力信号を取込み又は測定する選択された（又はアクティブな）チャンネルに対し、軽重を付けてメモリ領域を割り当てることはできないし、また、選択されていない（又は非アクティブな）チャンネルに取込みメモリ中のメモリ領域を割り当てないようにすることもできない。言い換えると、異なる入力信号を取込み又は測定する選択された（又はアクティブな）チャンネルに対して、取込みメモリ中の複数のメモリ領域をダイナミックに割り当てることができない。

【0006】

加えて、複数の入力チャンネルで低周波数（低速）及び高周波数（高速）な信号の両方を取込み又は測定する場合、既存のデジタル・ストレージ・オシロスコープでは、そのサンプリング・レートを最も高い周波数（最高速）の信号に合わせて設定される。従って、既存のデジタル・ストレージ・オシロスコープでは、低速な信号を取り込む入力チャンネルに割り当てられた取込みメモリのリソース（資源）は、不必要に大きくなることがある一方で、より高速な信号を取り込む他の入力チャンネルに割り当てられた取込みメモリのリソースは、それらチャンネルが受ける信号を再構築するのに充分ではないことがある。

【0007】

こうしたことから、１つ以上のチャンネルが選択されていない（非アクティブな）場合において、複数の異なる入力信号を取込み又は測定する複数入力チャンネル間で、取込みメモリのリソースを柔軟にシェア（共用）できるよう、デジタル・ストレージ・オシロスコープの信号取込み表示アーキテクチャを改善したいという要求がある。

【0008】

また、複数の入力チャンネルが異なる周波数（異なる速度）の被試験信号を取込み又は測定する場合に、複数の入力チャンネル間で効率よく取込みメモリのリソースを割り当てることができるよう、デジタル・ストレージ・オシロスコープの信号取込み表示アーキテクチャを改善したいという要求がある。

【課題を解決するための手段】

【0009】

既存のデジタル・ストレージ・オシロスコープの欠点を克服するため、本発明は、改善された取込みシステムを提供する。

【0010】

本発明の第１観点は、オシロスコープ用の取込みシステムであって、
ａ．異なる入力信号を取込み又は測定する複数のチャンネルと、
ｂ．複数の上記チャンネルから被試験信号を夫々受けて、デジタル・サンプルにデジタル化する複数のＡ／Ｄコンバータ（２.１、２.２、・・・、２.ｎ）と、
ｃ．複数の上記Ａ／Ｄコンバータに結合され、複数の上記Ａ／Ｄコンバータからの上記デジタル・サンプルを記憶する取込みメモリ（１０）と、
ｄ．複数の上記チャンネルの選択された少なくとも１つについて、上記取込みメモリ内に１つ以上のメモリ長（又はレコード長）を割り当てるメモリ割当プロセッサ（４）とを具えている。

【0011】

本発明の第２観点は、第１観点の取込みシステムであって、このとき、上記メモリ割当プロセッサは、異なる上記入力信号を取込み又は測定するｎ個のチャンネルの選択の変化に応じて、１つ以上のメモリ長を割り当てることを特徴としている。

【0012】

本発明の第３観点は、第１又は第２観点の取込みシステムであって、このとき、上記メモリ割当プロセッサは、上記オシロスコープからのユーザの設定に基づいて、上記取込みメモリ内に１つ以上のメモリ長を割り当てることを特徴としている。

【0013】

本発明の第４観点は、第３観点の取込みシステムであって、このとき、上記メモリ割当プロセッサは、選択された１つ以上の上記チャンネルについて、１つ以上のメモリ長を取込みメモリに割り当てる一方、選択されていない上記チャンネルについてはメモリ領域を割り当てないことを特徴としている。

【0014】

本発明の第５観点は、第１又は第２観点の取込みシステムであって、このとき、上記メモリ割当プロセッサは、所定期間内において、指定されたサンプリング・レート又は指定されたメモリ長に基いて、選択された上記チャンネルにメモリ長を割り当てることを特徴としている。

【0015】

本発明の第６観点は、第１又は第２観点の取込みシステムであって、このとき、上記メモリ割当プロセッサは、選択された上記チャンネルが、より高速な信号を受けるほど、より高いサンプリング・レートを指定されるほど、又は、より長いメモリ長を指定されるほど、より長いメモリ長を選択された上記チャンネルに割り当てることを特徴としている。

【0016】

本発明の第７観点は、第１又は第２観点の取込みシステムであって、このとき、複数の上記Ａ／Ｄコンバータの特定の１つは、ユーザ設定で指定されるか又はサンプリング・レート・コントローラで検出されたサンプリング・レートを用いて受けた信号をデジタル化すると共に、上記メモリ割当プロセッサが、メモリ割当パラメータを記憶する記憶場所を有していることを特徴としている。

【0017】

本発明の第８観点は、第７観点の取込みシステムであって、このとき、上記オシロスコープの上記ユーザ設定は、前面パネル又は通信インタフェースから受けたもので、選択されたチャンネル番号、メモリ長又はサンプリング・レートを有するメモリ割当パラメータを含んでいる。

【0018】

本発明の第９観点は、第２観点の取込みシステムであって、
複数の上記チャンネルのサンプリング・レートを制御するサンプリング・レート・コントローラを更に具えている。

【0019】

本発明の第１０観点は、第９観点の取込みシステムであって、
上記取込みメモリ中に記憶された選択された上記チャンネルに関する上記デジタル・サンプルを処理及び表示するための表示プロセッサを更に具えている。

【0020】

第１観点の取込みシステムに対応して、本願はメモリ・リソースを割り当てる方法を開示し、この方法は、
ａ．異なる入力信号を取込み又は測定する複数のチャンネルから１つ以上のチャンネルを選択するステップと、
ｂ．複数の上記チャンネルの選択に応じて、１つ以上のメモリ長で取込みメモリ（１０）を区分けすることによって、上記取込みメモリ（１０）中のメモリ・リソースを選択された上記チャンネルに割り当てるステップとを具えている。

【0021】

本発明の第２観点は、複数のチャンネルを有するオシロスコープ用の取込みシステムであって、
ａ．複数の上記チャンネルから被試験信号を夫々受けて、デジタル・サンプルにデジタル化する複数のＡ／Ｄコンバータ（２.１、２.２、・・・、２.ｎ）と、
ｂ．複数の上記チャンネルからの信号の速度（又は周波数）に基いて、複数の上記Ａ／Ｄコンバータについてサンプリング・レートを制御するサンプリング・レート・コントローラ（７）と、
ｃ．複数の上記Ａ／Ｄコンバータからの上記デジタル・サンプルを記憶する取込みメモリ （１０）とを具えている。

【0022】

第２観点の取込みシステムに対応して、本願はメモリ・リソースを割り当てる方法を開示し、この方法は、
ａ．複数のチャンネルについてサンプル・レート又はサンプリング・レートを指定するステップと、
ｂ．指定されたサンプル・レート又はサンプリング・レートを用いて入力信号をデジタル化したサンプル・データに変換するステップと、
ｃ．指定された上記サンプリング・レートに応じて、取込みメモリ（１０）を複数のメモリ長に区分けすることによって、上記取込みメモリ（１０）中のメモリ・リソースを複数の上記チャンネルに割り当てるステップとを具えている。

【0023】

第２観点の取込みシステムに対応して、本発明はメモリ・リソースを割り当てる別の方法を提供し、この方法は、
ａ．複数のチャンネルから取り込まれた信号について周波数を検出するステップと、
ｂ．検出された上記周波数に応じて、複数の上記チャンネルについてサンプリング・レートを指定するステップと、
ｃ．指定されたサンプリング・レートを用いて入力信号をデジタル化したサンプル・データに変換するステップと、
ｄ．指定された上記サンプリング・レートに応じて、取込みメモリ（１０）を複数のメモリ長に区分けすることによって、上記取込みメモリ（１０）中のメモリ・リソースを複数の上記チャンネルに割り当てるステップとを具えている。

【0024】

本発明の第１１観点は、
異なる入力信号を取込み又は測定する複数のチャンネルと、
複数の上記チャンネルから被試験信号を夫々受けて、デジタル・サンプルにデジタル化する複数のＡ／Ｄコンバータと、
複数の上記Ａ／Ｄコンバータに結合され、複数の上記Ａ／Ｄコンバータからの上記デジタル・サンプルを記憶する取込みメモリと
を具えたオシロスコープのための取込みシステムで用いる方法であって、
複数のチャンネルから取り込んだ入力信号について速度を検出するステップと、
検出された上記速度に応じて複数の上記チャンネルについてサンプリング・レートを指定するステップと、
指定された上記サンプリング・レートを用いて上記入力信号をデジタル化したサンプル・データに変換するステップと、
指定された上記サンプリング・レートに応じて上記取込みメモリを複数のメモリ長に区分けすることによって上記取込みメモリ中のメモリ・リソースを割り当てるステップとを具え、
上記メモリ・リソースを割り当てるステップにおいて、選択された上記チャンネルについて、指定された上記サンプリング・レートが高いほど、より長いメモリ長を割り当てることを特徴としている。

【0025】

上述の改善された取込みシステムにおける構造及びメモリ・リソース割当方法におけるステップを提供することにより、本発明は、上述した既存のデジタル・ストレージ・オシロスコープの欠点を解決するものである。

【図面の簡単な説明】

【0026】

【図1】図１は、本発明の実施形態の例によるチャンネルデジタル・ストレージ・オシロスコープ１００のブロック図である。

【図2A】図２Ａは、本発明の実施形態の一例による図１のメモリ割当プロセッサ４の詳細なブロック図である。

【図2B】図２Ｂは、本発明の実施形態の別の例による図１のメモリ割当プロセッサ４の詳細なブロック図である。

【図2C】図２Ｃは、Ａ／Ｄコンバータ２.ｉ（ｉ＝１、２、・・・、ｎ）夫々の可変サンプリング・パルス発生部のブロック図である。

【図3】図３は、取込みメモリ１０中のメモリ割当スキームの本発明の実施形態の１例を示す図である。

【図4】図４は、取込みメモリ１０中のメモリ割当スキームの本発明の実施形態の他の例を示す図である。

【図5】図５は、取込みメモリ１０中のメモリ割当スキームの本発明の実施形態の他の例を示す図である。

【図6】図６は、取込みメモリ１０中のメモリ割当スキームの本発明の実施形態の他の例を示す図である。

【図7】図７は、本発明での実施に適した操作手段を有するマルチ・チャンネル・デジタル・ストレージ・オシロスコープ１００の前面パネル７００を示している。

【図8】図８は、選択されたチャンネル番号、サンプリング・レートを含むメモリ割当パラメータを設定し、メモリ領域（つまり、メモリ長及びレコード長）を割当て、サンプル・データを取込みメモリ１０中の割り当てられたメモリ領域に記憶するための代表的なフローチャートを示す。

【図9】図９は、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）の中の選択されたチャンネルについて受けた信号の周波数（又は速度）に基いて、メモリ領域（つまり、メモリ長及びレコード長）を割当てるアルゴリズムの代表的なフローチャートを示す。

【発明を実施するための形態】

【0027】

以下、添付の図面を参照して、本発明の実施形態の例を説明する。

【0028】

図１は、本発明の実施形態の例による複数チャンネルを有するデジタル・ストレージ・オシロスコープ１００のブロック図である。図１に示すように、デジタル・ストレージ・オシロスコープ１００は、ｎ個のチャンネル（ＣＨ₁、ＣＨ₂、．．．ＣＨ_n）、ｎ個のアナログ・デジタル（Ａ／Ｄ）コンバータ２（２.１、２.２、・・・、２.ｎ）、サンプリング・データ・プロセッサ３（ＡＳＩＣ：特定用途ＩＣ）、システム・プロセッサ１２、取込みメモリ１０、表示バッファ１６及び表示デバイス１４を含んでいる。ｎ個のチャンネルの夫々（ＣＨ_i）は、対応するＡ／Ｄコンバータ２.ｉに結合され、プローブ及びケーブル等（図示せず）を介して被試験アナログ信号を受け、受けたアナログ信号を所定間隔でデジタル・サンプル（又はサンプル・データ）のストリームへとデジタル化する。デジタル・サンプルの夫々は、ある数値に対応している。ｎ個のＡ／Ｄコンバータ２（２.１、２.２、・・・、２.ｎ）からのデジタル・サンプルは、サンプリング・データ・プロセッサ３に加えられ、最終的に表示デバイス１４上で被試験信号を表示するように処理及び再構築される。デジタル・ストレージ・オシロスコープ１００の全体の動作を制御するため、システム・プロセッサ１２がサンプリング・データ・プロセッサ３に結合され、これが更に取込みメモリ１０、表示バッファ１６及び表示デバイス１４へと結合される。

【0029】

ユーザが外部からメモリの割当てやデータ表示パラメータをデジタル・ストレージ・オシロスコープ１００に入力できるようにするため、前面パネル１３及び通信インタフェース１４（ＵＳＢ、ＵＡＲＴ、ＬＡＮ又はＧＰＩＢポートなど）がシステム・プロセッサ１２に結合される。通信インタフェース１４によって、ユーザは、外部の制御装置からデジタル・ストレージ・オシロスコープ１００を遠隔制御したり、自動試験システムを構築したりすることができる。ユーザは、前面パネル１３上のノブやボタン（図７に示す）を操作したり、通信インタフェース１４を通してパソコン（図示せず）のような制御装置を用いて制御することにより、表示パラメータ（選択されたチャンネルの番号、指定されたサンプリング・レート及び指定されたメモリ長を含む）を外部から入力できる。前面パネル１３や通信インタフェース１４から要求／命令（コマンド）を受けると、システム・プロセッサ１２は、これらをサンプリング・データ・プロセッサ３で認識可能な信号に変換し、サンプリング・データ・プロセッサ３へと送る。

【0030】

図１に示すように、サンプリング・データ・プロセッサ３は、ｎ個のＡ／Ｄコンバータ２（２.１、２.２、・・・、２.ｎ）からのサンプル・データを処理し、処理されたサンプル・データを取込みメモリ１０に記憶させるメモリ割当プロセッサ４を含んでいる。サンプリング・データ・プロセッサ３は、また、メモリ割当プロセッサ４に結合された表示プロセッサ５を含み、これは、取込みメモリ１０に記憶されたサンプル・データを表示可能な形式へと更に処理し、後続のサンプル・データが受けられるように取込みメモリ１０を空けるために表示形式に処理されたサンプル・データを表示バッファ１６に記憶させ、表示デバイス１４上で波形の形式でサンプル・データを表示する。

【0031】

更に詳細には、メモリ割当プロセッサ４には、データ取込みコントローラ６、サンプリング・レート・コントローラ７、メモリ割当パラメータ・レジスタ８及びメモリ割当コントローラ９が含まれる。データ取込みコントローラ６は、サンプリング・レート・コントローラ７、メモリ割当パラメータ・レジスタ８及びメモリ割当コントローラ９に結合され、メモリ割当プロセッサ４全体の動作を制御する。データ取込みコントローラ６の制御の下、サンプリング・レート・コントローラ７、メモリ割当パラメータ・レジスタ８及びメモリ割当コントローラ９は、互いにコミュニケーションできる。

【0032】

前面パネル１３／通信インタフェース１４からの入力又はｎ個のチャンネル（ＣＨ₁、ＣＨ₂、・・・、ＣＨ_n）から受けた信号に応じて、メモリ割当プロセッサ４内において、サンプリング・レート・コントローラ７が、ｎ個のＡ／Ｄコンバータ２（２.１、２.２、・・・、２.ｎ）の中の選択されたものについて、サンプリング・レートを設定及び制御できる。メモリ割当パラメータ・レジスタ８は、データ取込みコントローラ６又はシステム・プロセッサ１２から受けたメモリ割当パラメータ（選択されたチャンネルの番号、指定されたサンプリング・レート及び指定されたメモリ長を含む）を受けて記憶できる。メモリ割当コントローラ９は、メモリ割当パラメータ・レジスタ８中のメモリ割当パラメータに応じてｎ個のチャンネル（ＣＨ₁、ＣＨ₂、・・・、ＣＨ_n）中の選択されたチャンネルについて、メモリ長（又はレコード長）を割当て、取込みメモリ１０中の割り当てられたメモリ領域にサンプル・データを記憶させることができる。

【0033】

表示プロセッサ５は、表示コントローラ１１、表示パラメータ・レジスタ１５及び波形プロセッサ２４を含んでいる。表示パラメータ・レジスタ１５は、表示コントローラ１１及び波形プロセッサ２４に結合される。表示プロセッサ５内において、表示パラメータ・レジスタ１５は、選択されたチャンネル番号、メモリ長その他のパラメータ（垂直のオフセット及びスケール、水平のオフセット及びスケールなど）を含む表示パラメータを記憶する。表示コントローラ１１及び波形プロセッサ２４は、両方とも表示バッファ１６に結合される。波形プロセッサ２４は、メモリ割当プロセッサ４からサンプル・データを受けて、それらを表示パラメータ・レジスタ１５中の表示パラメータに従って表示に適した望ましい波形形式へと処理し、波形形式のサンプル・データを表示バッファ１６に記憶させる。表示コントローラ１１は、波形形式サンプル・データを表示バッファ１６から読み出し、表示パラメータ・レジスタ１５中の表示パラメータに従って、それらを表示デバイス１４上で波形形式で表示させる。

【0034】

図２Ａは、本発明の実施形態の一例による図１のメモリ割当プロセッサ４の詳細なブロック図である。図２Ａに示すように、メモリ割当プロセッサ４は、メモリＲ／Ｗ（リード／ライト）回路１８、ｎ個のＤＥＭＵＸ（デマルチプレクサ・ユニット）１９（１９.１、１９.２、・・・、１９.ｎ） 及びｎ個の間引き（デシメータ）論理回路２０（２０.１、２０.２、・・・、２０.ｎ）を更に含んでいる。

【0035】

ｎ個のＤＥＭＵＸ１９.ｉ（ｉ＝１、２、・・・、ｎ）の夫々は、ｎ個の間引き論理回路２０.ｉ（ｉ＝１、２、・・・、ｎ） の対応する１つに結合され、ｎ個のチャンネルＣＨ.ｉ（ｉ＝１、２、・・・、ｎ）の対応する１つのチャンネルについて、ｎ個のチャンネルに対するトリガ信号Ｔに応じて、取込みメモリ１０へのサンプル・データの流れを制御する。トリガ信号Ｔがない場合、ＤＥＭＵＸ１９.ｉ（ｉ＝１、２、・・・、ｎ）は、サンプル・データを連続して取込みメモリ１０に書き込む。トリガ信号Ｔを受けると、ポスト・トリガ・データ（トリガ信号発生時点から後のサンプル・データ）として要求されている量を記憶するのに必要な長さだけ、ＤＥＭＵＸ１９.ｉ（ｉ＝１、２、・・・、ｎ）は、サンプル・データを連続的に取込みメモリ１０に書き込む。書き込みが終わった時点からは、取込みメモリ１０がデータを表示プロセッサ５に全て渡し終わったことを示す信号を受けるまで、ＤＥＭＵＸ１９.ｉ（ｉ＝１、２、・・・、ｎ）は、サンプル・データを取込みメモリ１０に書き込むのを停止する。

【0036】

ｎ個の間引き論理回路２０.ｉ（ｉ＝１、２、・・・、ｎ）の夫々は、２つの入力端子と１つの出力端子を有し、２つの入力端子の１つは、ｎ個のＡ／Ｄコンバータ２.ｉ（ｉ＝１、２、・・・、ｎ）の対応する１つの出力端子に結合され、２つの入力端子のもう一方は、サンプリング・レート・コントローラ７の出力端子に結合される。ｎ個の間引き論理回路２０.ｉ（ｉ＝１、２、・・・、ｎ）夫々の出力端子は、ｎ個のＤＥＭＵＸ１９.ｉ（ｉ＝１、２、・・・、ｎ）の対応する１つのＤＥＭＵＸの入力端子に結合される。メモリ割当パラメータに基いてサンプル・データを取込みメモリ１０に記憶するため、メモリＲ／Ｗ（リード／ライト）回路１８がメモリ割当コントローラ９、取込みメモリ１０及びｎ個のＤＥＭＵＸ１９.ｉ（ｉ＝１、２、・・・、ｎ）の出力端子に結合される。

【0037】

サンプリング・レート・コントローラ７は、メモリ割当パラメータ・レジスタ８中の情報に応じて、ｎ個の間引き論理回路２０（２０.１、２０.２、・・・、２０.ｎ）のサンプリング・レートを制御できる。ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）についてサンプリング・レートを自動的に設定するために、ｎ個のチャンネルで取込み又は測定される被試験信号の周波数（又は速度）を検出できるように、サンプリング・レート・コントローラ７がｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）に結合される。

【0038】

図２Ａに示すようにメモリ割当プロセッサ４では、ｎ個のＡ／Ｄコンバータ２（２.１、２.２、・・・、２.ｎ）が、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）に関するサンプル・データを生成するのに、全て最高サンプリング・レート（又はサンプリング速度）で動作する。ｎ個のＡ／Ｄコンバータ２（２.１、２.２、・・・、２.ｎ）の異なるＡ／Ｄコンバータで異なるサンプリング・レートとするため、ｎ個の間引き論理回路２０.ｉ（ｉ＝１、２、・・・、ｎ）の夫々は、サンプリング・レート・コントローラ７の制御に従って、ｎ個のＡ／Ｄコンバータ２（２.１、２.２、・・・、２.ｎ）の対応するＡ／Ｄコンバータからのデジタル・サンプルを選択的に破棄する。一般的に言えば、ｎ個のＡ／Ｄコンバータ２.ｉ（ｉ＝１、２、・・・、ｎ）の中の１つのＡ／Ｄコンバータを最高サンプリング・レートの１／ｋで動作させるには、対応する間引き論理回路２０.ｉ（ｉ＝１、２、・・・、ｎ）が、対応するＡ／Ｄコンバータ２.ｉ（ｉ＝１、２、・・・、ｎ）から所定期間中に届く連続するｋ個のデジタル・サンプルの中から、１つのデジタル・サンプルのみを通過させ、残りのｋ−１個のデジタル・サンプルを破棄する。１つの例をあげると、あるＡ／Ｄコンバータ２.ｉ（ｉ＝１、２、・・・、ｎ）を最高サンプリング・レートの１／６（ｋ＝６）で動作させるには、サンプリング・レート・コントローラ７が、メモリ割当パラメータ・レジスタ８中の情報に基づいて、対応する間引き論理回路２０.ｉ（ｉ＝１、２、・・・、ｎ）に制御信号を送り、間引き論理回路２０.ｉが対応するＡ／Ｄコンバータ２.ｉ（ｉ＝１、２、・・・、ｎ）から所定期間中に届く連続する６個のデジタル・サンプルの中から、１つのデジタル・サンプルのみを通過させ、残りの５個のデジタル・サンプルを破棄する。

【0039】

当業者であれば、ｎ個の間引き論理回路２０（２０.１、２０.２、・・・、２０.ｎ）は、夫々と対応するｎ個のＤＥＭＵＸ（デマルチプレクサ・ユニット）１９（１９.１、１９.２、・・・、１９.ｎ）に組み入れても良いことが理解できるであろう。こうした組み込みは、本発明の範囲に含まれると考えられる。

【0040】

ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）の一部又は全部を選択し、選択されたチャンネルについて、対応するメモリ長やサンプリング・レートを指定するために、ユーザは、前面パネル１３上のノブやボタン（図７参照）を操作したり、通信インタフェース１４を介してパソコンのような外部の制御装置を操作することで、オシロスコープ１００を制御できる。システム・プロセッサ１２は、選択要求や指定要求をメモリ割当パラメータ（選択されたチャンネル番号、メモリ長やサンプリング・レートを含む）へ変換し、それらをデータ取込みコントローラ６へ送る。メモリ割当パラメータを受けると、データ取込みコントローラ６は、それらをメモリ割当パラメータ・レジスタ８に記憶させる。

【0041】

別のやり方としては、サンプリング・レートに関するパラメータを、ユーザが設定する代わりに、サンプリング・レート・コントローラ７が自動的に設定するようにもできる。これは、具体的には、サンプリング・レート・コントローラ７が、所定期間中におけるｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）からの被試験信号の周波数（速度）を検出できるからである。ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）からの被試験信号の周波数（速度）が判明した後、サンプリング・レート・コントローラ７は、チャンネルＣＨ.ｉ（ｉ＝１、２、・・・、ｎ）に適したサンプリング・レートを計算し、そのチャンネルに関するサンプリング・レートをメモリ割当パラメータ・レジスタ８に記憶させる。

【0042】

図２Ａに示すデジタル・ストレージ・オシロスコープ１００の動作においては、必要なメモリ割当パラメータが全てメモリ割当パラメータ・レジスタ８に記憶された後、ｎ個のＡ／Ｄコンバータ２（２.１、２.２、・・・、２.ｎ）が、デジタル化したサンプル・データを最高サンプリング・レートでｎ個の間引き論理回路２０（２０.１、２０.２、・・・、２０.ｎ）に夫々供給する。メモリ割当パラメータ・レジスタ８中の情報に基づくサンプリング・レート・コントローラ７の制御に従って、ｎ個の間引き論理回路２０（２０.１、２０.２、・・・、２０.ｎ）は、所定期間において、望ましい数のサンプル・データを選択的に選び、対応するｎ個のＤＥＭＵＸ１９（１９.１、１９.２、・・・、１９.ｎ）に供給する一方、残りのサンプル・データは破棄する。選択されていないどのチャンネルについても、そのｎ個の間引き論理回路２０（２０.１、２０.２、・・・、２０.ｎ）の中の対応する間引き論理回路は、受けるサンプル・データの全てを破棄する。続いて、ｎ個のＤＥＭＵＸ１９（１９.１、１９.２、・・・、１９.ｎ）は、選ばれたサンプル・データをメモリＲ／Ｗ回路１８に送る。メモリ割当パラメータ・レジスタ８中の情報に基づくメモリ割当コントローラ９の制御に従って、メモリＲ／Ｗ回路１８は、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）中の選択されたチャンネルについてのサンプル・データを記憶する。しかし、メモリＲ／Ｗ回路１８は、選択されていないチャンネルについてのサンプル・データは記憶しない。

【0043】

図２Ｂは、本発明の実施形態の別の例による図１のメモリ割当プロセッサ４’の詳細なブロック図である。

【0044】

図２Ｂに示すように、メモリ割当プロセッサ４’は、図２Ａに示すメモリ割当プロセッサ４に類似した構造を有するが、図２Ａに示すｎ個の間引き論理回路２０（２０.１、２０.２、・・・、２０.ｎ）が省略される一方、サンプリング・レート・コントローラ７の制御線２５がｎ個のＡ／Ｄコンバータ２（２.１、２.２、・・・、２.ｎ）に結合されることで、サンプリング・レート・コントローラ７が、メモリ割当パラメータ・レジスタ８中のサンプリング・レート・パラメータに従って、ｎ個のＡ／Ｄコンバータ２（２.１、２.２、・・・、２.ｎ）夫々におけるサンプリング・パルスの発生を直接制御できるようになっている。

【0045】

図２Ｃは、図２Ｂに示すＡ／Ｄコンバータ２.ｉ（ｉ＝１、２、・・・、ｎ）夫々中の可変サンプリング・パルス発生部４０.ｉ（ｉ＝１、２、・・・、ｎ）のブロック図である。図２Ｃに示すように、サンプリング・パルス発生部４０は、一定周波数の基準パルスのストリームを生成する発振回路（又は水晶発振回路）４２を含み、その基準パルスのストリームは可変パルス発生部４３に加えられる。可変パルス発生部４３は、制御コード・レジスタ４４を含み、これは、サンプリング・レート・コントローラ７の制御線２５からのサンプリング・レート制御コード（つまり、サンプリング・レート パラメータ）をバッファ／記憶する。可変パルス発生部４３は、基準パルスの波形を整形し、制御コード・レジスタ４４中の制御コードに従ったレートで、サンプリング・パルスを生成する。制御コード・レジスタ４４は、サンプリング・レート・コントローラ７からサンプリング・レート制御コードを受ける。サンプリング・パルス発生部４０.ｉ（ｉ＝１、２、・・・、ｎ）は、出力端子４６を通して対応するＡ／Ｄコンバータ２.ｉ（ｉ＝１、２、・・・、ｎ）にサンプリング・パルスを供給する。

【0046】

図３〜６は、取込みメモリ１０中の異なるメモリ割当スキームの本発明の実施形態の例を夫々示す図である。図３〜６において、メモリ割当スキームの説明を簡単にするため、デジタル・ストレージ・オシロスコープ１００は、４チャンネル（ｎ＝４）を有するとして説明する。図３〜６において、破線は、取込みメモリ１０中のメモリ割当の境界（つまり、メモリ割当の境界のアドレス）を示す。

【0047】

図３は、全４チャンネル（ＣＨ.１、ＣＨ.２、ＣＨ.３及びＣＨ.４）が選択された場合の例であり、選択された４チャンネルから受ける／取り込まれる４つの信号に対応して、取込みメモリ１０が均等に４つのメモリ領域（つまり、４つのメモリ長）に分割／区分されることが示されている。

【0048】

図４は、４チャンネル中の３チャンネル（ＣＨ.１、ＣＨ.２及びＣＨ.４）が選択された場合の例であり、選択された３チャンネルから受ける／取り込まれる３つの信号に対応して、取込みメモリ１０が均等に３つのメモリ領域（つまり、３つのメモリ長）に分割／区分されることが示されている。図４に示すように、チャンネルＣＨ.３は選択されていない（又は、非アクティブ）なので、データ取込みコントローラ６は、チャンネルＣＨ.３にはメモリ領域を割り当てない。

【0049】

図５は、４チャンネル中の３チャンネル（ＣＨ.２、ＣＨ.３及びＣＨ.４）が選択された場合の例であり、選択された３チャンネルから受ける／取り込まれる３つの信号について、これら３つの信号の周波数（速度）に比例して、取込みメモリ１０が３つのメモリ領域（つまり、３つのメモリ長）に分割／区分されることが示されている。図５に示すメモリ割当スキームでは、チャンネルＣＨ.３からの信号の周波数（又は速度）は、チャンネルＣＨ.２からの信号のものと比較して２倍高い（又は速い）とし、チャンネルＣＨ.４からの信号の周波数（又は速度）は、チャンネルＣＨ.２からの信号のものと比較して３倍高い（又は速い）としている。従って、チャンネルＣＨ.３に割り当てられるメモリ領域（又はメモリ長）は、チャンネルＣＨ.２に割り当てられるものと比較して２倍大きく、チャンネルＣＨ.４に割り当てられるメモリ領域（又はメモリ長）は、チャンネルＣＨ.２に割り当てられるものと比較して３倍大きくなっている。図５に示すように、チャンネルＣＨ.１は選択されていない（又は、非アクティブ）なので、データ取込みコントローラ６は、チャンネルＣＨ.１にはメモリ領域を割り当てない。

【0050】

図６は、４チャンネル中の２チャンネル（ＣＨ.２及びＣＨ.３）が選択された場合の例であり、選択された２チャンネルから受ける／取り込まれる２つの信号について、これら２つの信号の周波数（速度）に比例して、取込みメモリ１０が２つのメモリ領域（つまり、２つのメモリ長）に分割／区分されることが示されている。図６に示すメモリ割当スキームでは、チャンネルＣＨ.３からの信号の周波数（又は速度）は、チャンネルＣＨ.２からの信号のものと比較して５倍高い（又は速い）としている。従って、チャンネルＣＨ.３に割り当てられるメモリ領域（又はメモリ長）は、チャンネルＣＨ.２に割り当てられるものと比較して５倍大きくなっている。図６に示すように、チャンネルＣＨ.１及びＣＨ.４は選択されていない（又は、非アクティブ）なので、データ取込みコントローラ６は、チャンネルＣＨ.１及びＣＨ.４にはメモリ領域を割り当てない。

【0051】

図３〜６に示すように、本発明の実施形態では、異なる入力信号を取込み又は測定するｎ個のチャンネルの任意の選択変更に応じて、取込みメモリのリソースを柔軟に割り当てできる。本発明では、ｎ個のチャンネル中の１チャンネルのみが選択された場合、データ取込みコントローラ６は、選択された１チャンネルに取込みメモリ１０中の全メモリ領域を割り当てる。

【0052】

図７は、本発明での実施に適した操作手段を有するマルチ・チャンネル・デジタル・ストレージ・オシロスコープ１００の前面パネル７００を示している。図７の前面パネル７００の説明を簡単にするため、デジタル・ストレージ・オシロスコープ１００は、４チャンネル（ｎ＝４）を有するとしている。

【0053】

具体的には、前面パネル７００上のオシロスコープの操作手段（ボタンやノブ等のコントロール手段又はコントローラ）は、機能グループ７１０、７２０、７３０、７４０及び７５０毎に配置される。機能グループ７４０及び７５０は、上位機能グループ７６０内に一緒に配置される。前面パネル７００には、カーソル（CURSORS）及び自動設定（AUTOSET）のような標準的なコントロール・ボタンと、その他のコントロール・ノブが含まれるが、詳しい説明は省略する。機能グループ７１０には、メニュー選択、チャンネル選択、表示信号波形のスケール（拡大縮小）及び位置（POSITION）を調整するための操作手段が含まれる。機能グループ７２０には、遅延（DELAY）、解像度（RES.）、レコード長（RECORD LENGTH）及びサンプリング・レートのような取込む信号の時間軸（タイムベース又はインターバル（サンプル間隔））の観点からの操作手段が含まれる。機能グループ７３０は、表示を制御するためのもので、水平位置（HOR POS）、垂直位置（VERT POS）、水平スケール（HOR SCALE）及び垂直スケール（VERT SCALE）を調整するのための操作手段が含まれる。

【0054】

機能グループ７６０には、機能グループ７４０及び７５０が含まれ、また、オシロスコープがどのように被試験信号の波形サンプルを取り込むかを制御するための操作手段も更にいくつか含まれている。具体的には、オシロスコープの表示画面上に取込みメニュー（Acquire menu）を表示するためのボタンがある。「MODE」と記載された第２のボタンは、「REGULAR MODE（通常モード）」、「DUAL MODE（デュアル・モード）」及び「FastAcq MODE（高速取込みモード）」の中からモードを選択するために設けられる。これらモード凡例の隣りに配置されたインディケータが輝くことで、どのモードが選択されているかが示される。光っているインディケータは、図７では、網状の陰影パターンで示されている。操作者が、被試験信号を取り込んだ後に、付随的な（２次的な）トリガ・イベントを調査（ポスト取込みサーチ）したいがために、長いデータ・レコードを取り込みたい場合には、DUAL MODE（デュアル・モード）を選択する。このモードでは、第１データ取込みレコード長が最大に設定され、ポスト取込みレコード長（フレーム・サイズ）は、機能グループ７２０のレコード長コントローラで設定される。機能グループ７４０は、ポスト取込みイベント・サーチ（Post Acquisition Event Search）を制御するもので、トリガ・イベント基準のリストを含むメニューを表示するためのMENU（メニュー）ボタンを含んでいる。長い長さのデータ・レコードの再生（replay）は、ビデオ・カセット・レコーダ（ＶＣＲ）のコントローラと形や機能が似ているプッシュ・ボタン・コントローラによって制御される。機能グループ７４０では、ポスト取込みイベント・サーチがアクティブであるとインディケータが光り、長い長さのデータ・レコードが順方向に再生される。また、機能グループ７４０は、スクロール（SCROLL）ノブを含み、これによって、再生停止状態にある長いレコード長について、あるイベントから次のイベントまでマニュアルでスクロールさせることができる。機能グループ７５０には、標準的なトリガ処理に関するコントローラとインディケータがある。

【0055】

前面パネル７００上のノブやボタンの操作に応じて、アクティベーション回路（図示せず）が要求／命令（コマンド）を生成し、これらはシステム・プロセッサ１２に供給される。要求／命令を受けると、システム・プロセッサ１２は、これをサンプリング・データ・プロセッサ３で認識可能な信号に変換する。

【0056】

図８は、前面パネル１３、通信インタフェース１４又はサンプリング・レート・コントローラ７から受けたメモリ割当パラメータ・レジスタ８中の情報に基いて、選択されたチャンネル番号、サンプリング・レートを含むメモリ割当パラメータを設定し、メモリ領域（つまり、メモリ長及びレコード長）を割当て、サンプル・データを取込みメモリ１０中の割り当てられたメモリ領域に記憶するための代表的なフローチャートを示す。

【0057】

ステップ８０１では、システム・プロセッサ１２は、メモリ割当パラメータ・レジスタ８も含めて、マルチ・チャンネル・デジタル・ストレージ・オシロスコープ１００を初期状態に設定する。

【0058】

ステップ８０２では、ユーザが、デジタル・ストレージ・オシロスコープ１００にメモリ割当パラメータを入力できる。ユーザは、グループ７１０中の４つのチャンネル・ボタンＣＨ１、ＣＨ２、ＣＨ３及びＣＨ４を選択的に押すことで、チャンネルを選択できる。ユーザは、グループ７２０中のレコード長（Recode Length）ノブを操作し、選択したチャンネルに関するメモリ長（又はレコード長）を指定する。そして、ユーザは、グループ７２０中のサンプル・レート（Sample Rate）ノブを操作し、選択したチャンネルに関するサンプリング・レートを指定する。これらに代えて、ユーザは、標準的なコマンドを用いて、これらパラメータを通信インタフェース１４を介してデジタル・ストレージ・オシロスコープ１００に送るようにしても良い。こうした標準的なコマンドの情報をユーザが得るには、デジタル・ストレージ・オシロスコープ１００のプログラマ・マニュアルを参照すれば良い。ボタンやノブの操作や通信インタフェース１４を介した操作によってアクティブになった信号を受けると、システム・プロセッサ１２は、これら信号をメモリ割当パラメータに変換して、データ取込みコントローラ６へと送り、続いて、メモリ割当パラメータをメモリ割当パラメータ・レジスタ８に記憶させる。

【0059】

ステップ８０４では、データ取込みコントローラ６は、メモリ割当パラメータ・レジスタ８を確認して、ユーザが全てのメモリ割当パラメータを設定したか判断する。ステップ８０４では、２つの可能性がある。

【0060】

ステップ８０４において、もしユーザが全てのメモリ割当パラメータ（選択されたチャンネル番号、メモリ長及びサンプリング・レートを含む）を設定していたら、動作はステップ８１２へと直接進む。

【0061】

ステップ８０４において、もしユーザがメモリ割当パラメータの全ては設定していなかった場合は、動作はステップ８０６へと進み、ここで、データ取込みコントローラ６がメモリ割当パラメータ・レジスタ８を確認し、ユーザが複数のメモリ割当パラメータの一部のみを設定したか、又は、有効なメモリ割当パラメータを全く設定していないかを判断する。ステップ８０６においても、２つの可能性がある。

【0062】

ステップ８０６において、もしユーザがグループ７１０中のチャンネル・ボタンを全く操作していないか、又は、通信インタフェース１４を介した操作もしていなければ、動作はステップ８０８へと進み、ここにおいて、デジタル・ストレージ・オシロスコープ１００は、ｎ個のチャンネルの全てについて同じサンプリング・レートで、同じメモリ長（又はレコード長）を取込みメモリ１０中に割り当てるというノーマル・モードで動作する。

【0063】

ステップ８０６において、もしユーザがグループ７１０中のチャンネル・ボタンの一部又は全部を操作しているか、又は、通信インタフェース１４を介して操作しているものの、サンプリング・レート又はメモリ長（又はレコード長）が何ら指定されていない場合には、動作はステップ８１０へと進み、ここにおいて、サンプリング・レート・コントローラ７は、選択されたチャンネルから受けた信号の周波数（又は速度）を検出し、その検出した周波数をデータ取込みコントローラ６に送る。検出された信号の周波数に基づき、データ取込みコントローラ６は、選択されたチャンネルに関する適切なサンプリング・レート及びメモリ長を計算／決定し、決定したサンプリング・レート及びメモリ長をメモリ割当パラメータ・レジスタ８に記憶させる。ある特定の周波数（又は速度）を有する信号について適切なサンプリング・レートを決定することは、当業者には周知のことであるので、適切なサンプリング・レートの計算／決定処理に関する具体的な記述は省略する。続いて、動作は、ステップ８１２へと進む。

【0064】

ステップ８１２では、データ取込みコントローラ６が、メモリ割当パラメータ・レジスタ８中の情報に従って、選択されたチャンネルについて、取込みメモリ１０を複数のメモリ領域（又はメモリ長）に区分けする。また、データ取込みコントローラ６は、取込みメモリ１０のメモリ・サイズ（メモリ容量）、メモリ・シェア（メモリの分け前）Ｍ.ｉ（図９のステップ９１０参照）に基いて、取込みメモリ１０中のメモリ境界（又は、メモリ境界アドレス）を計算（図３〜６参照）し、これらメモリ境界をメモリ割当パラメータ・レジスタ８に記憶させる。従って、メモリ割当コントローラ９は、メモリ割当パラメータ・レジスタ８中のメモリ割当境界（又はメモリ割当境界アドレス）に従って、サンプル・データを取込みメモリ１０に書き込み、また、サンプル・データを取込みメモリ１０から読み出すことができる。

【0065】

ステップ８１４では、図２Ａに示すサンプリング・レート・コントローラ７が、メモリ割当パラメータ・レジスタ８中の情報に基いて、ｎ個のＤＥＭＵＸ１９（１９.１、１９.２、・・・、１９.ｎ）の中の選択されたものに対して制御信号を供給し、これによって、ｎ個のＤＥＭＵＸ１９（１９.１、１９.２、・・・、１９.ｎ）の中の選択されたＤＥＭＵＸは、ｎ個のＡ／Ｄコンバータ２（２.１、２.２、・・・、２.ｎ）の中の対応するＡ／Ｄコンバータから所定期間中に指定されたサンプリング・レートに従って届くサンプル・データを取捨選択する。これに代えて、図２Ｂに示すサンプリング・レート・コントローラ７が、メモリ割当パラメータ・レジスタ８中の情報に基いて、ｎ個のＡ／Ｄコンバータ２.ｉ（ｉ＝１、２、・・・、ｎ）の中の選択されたＡ／Ｄコンバータにある可変サンプリング・パルス発生部４０に制御信号を供給するので、対応する可変サンプリング・パルス発生部４０は、所定期間中に指定されたサンプリング・レートに従ってサンプリング・パルスを生成する。

【0066】

ステップ８１６では、ｎ個のＤＥＭＵＸ１９（１９.１、１９.２、・・・、１９.ｎ）の中の選択されたＤＥＭＵＸは、図２Ａに示すように、選ばれたサンプル・データをメモリＲ／Ｗ回路１８へと通過させる。これに代えて、ｎ個のＤＥＭＵＸ１９（１９.１、１９.２、・・・、１９.ｎ）の中の選択されたＤＥＭＵＸは、図２Ｂに示すように、ｎ個のＡ／Ｄコンバータ２.ｉ（ｉ＝１、２、・・・、ｎ）中の対応するＡ／Ｄコンバータからの全サンプル・データをメモリＲ／Ｗ回路１８へと通過させる。

【0067】

ステップ８１８では、メモリＲ／Ｗ回路１８が、メモリ割当パラメータ・レジスタ８中の情報に従って、選択されたチャンネルについて、図２Ａに示すようにして選ばれたサンプル・データ（又は、図２Ｂに示すサンプル・データ）を指定されたメモリ領域に書き込む。しかし、メモリＲ／Ｗ回路１８は、選択されていない（アクティブでない）チャンネルに関するサンプル・データは、全く書き込まない。

【0068】

ステップ８２０では、データ取込みコントローラ６が、メモリ割当パラメータ・レジスタ８中のパラメータを、表示プロセッサ５中の表示コントローラ１１に送り、表示コントローラ１１は、続いて、パラメータを表示パラメータ・レジスタ１５に記憶させる。データ取込みコントローラ６の制御の下で、メモリＲ／Ｗ回路１８は、取込みメモリ１０中のサンプル・データを波形プロセッサ２４に送り、続いて、波形プロセッサ２４は、選択されたチャンネル番号、メモリ長（又はレコード長）やサンプリング・レートを含む表示パラメータ・レジスタ１５中の情報に従って、サンプル・データを処理し、処理済みサンプル・データを表示バッファ１６に記憶させる。

【0069】

取込みメモリ１０中の全サンプル・データを送り出した後であれば、サンプリング・データ・プロセッサ３は、選択されたチャンネルからのサンプル・データの次のグループをいつでも取り込みでき、また、後続のサンプル・データを取込みメモリ１０に記憶させることができる。

【0070】

ステップ８２２では、表示コントローラ１１が、サンプル・データを表示デバイス１４上に波形形式で表示させる。

【0071】

もしｎ個のチャンネル中の１個だけが選択された場合では、データ取込みコントローラ６は、取込みメモリ１０中の全メモリ・リソースを、その選択された１チャンネルに割り当てる。

【0072】

図９は、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）の中の選択されたチャンネルについて受けた信号の周波数（又は速度）又は指定されたサンプリング・レートに基いて、取込みメモリ１０内のメモリ領域を割当てる本発明の実施形態例によるアルゴリズムの代表的なフローチャートを示す。説明を簡単にするため、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）全てが選択され、また、サンプリング・レートに関するパラメータは、既にメモリ割当パラメータ・レジスタ８中に記憶されているものとする。しかし、この原理は、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）の一部のみが選択されている状況においても適用可能である。

【0073】

ステップ９０２において、データ取込みコントローラ６は、メモリ割当パラメータ・レジスタ８中のｎ個のチャンネルに関するサンプリング・レートについてのパラメータ（Ｓ.１、Ｓ.２、・・・、Ｓ.ｎ）を確認する。

【0074】

ステップ９０４では、データ取込みコントローラ６が、Ｓ.min＝Minimum（Ｓ.１、Ｓ.２、・・・、Ｓ.ｎ）で示される式に従って、ｎ個のサンプリング・レートＳ.１、Ｓ.２、・・・、Ｓ.ｎ中の最小値Ｓ.ｍを選択する。ステップ９０６では、データ取込みコントローラ６が、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎについて、メモリの基底アドレスＢ.ｉ（ｉ＝１、２、・・・、ｎ）を次式のように計算する。Integerは、得られた数値の整数部分のみを出力する関数である。
Ｂ.ｉ＝Integer [Ｓ.ｉ／Ｓ.min] （ｉ＝１、２、・・・、ｎ）

【0075】

ステップ９０８では、データ取込みコントローラ６が、次式のようにメモリの全部の基底アドレスＢ.ｉ（ｉ＝１、２、・・・、ｎ）を一緒に加算することによって、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）についてのメモリの基底（base：ベース）アドレスの合計Ｔを計算する。
Ｔ＝Ｂ.１＋Ｂ.２＋・・・＋Ｂ.ｎ

【0076】

ステップ９１０では、データ取込みコントローラ６が、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）夫々についてのｎ個のメモリ・シェアＭ.ｉ（ｉ＝１、２、・・・、ｎ）を次式のように計算する
Ｍ.ｉ＝Ｂ.ｉ／Ｔ （ｉ＝１、２、・・・、ｎ）

【0077】

ステップ９１２では、データ取込みコントローラ６が、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）についてのメモリ・シェアＭ.ｉ（ｉ＝１、２、・・・、ｎ）を、これらのメモリ・シェアに従って昇順（小さい順）に並び替え、最大のメモリ・シェアＭ.maxと、これに対応するチャンネルＣＨ.maxを得る。

【0078】

ステップ９１４では、データ取込みコントローラ６が、次式で示されるように、ｎ個のチャンネル（ＣＨ１、ＣＨ２、・・・、ＣＨｎ）についてのｎ個のメモリ長（又はレコード長）Ｌ.ｉ（ｉ＝１、２、・・・、ｎ）に取込みメモリ１０を区分けし、チャンネルＣＨ.maxを除くｎ−１個のチャンネルについて、メモリ・リソースを割り当てる。
Ｌ.ｉ＝メモリ・サイズ×Ｍ.ｉ（ｉ＝１、２、・・・、ｎ）

【0079】

ステップ９１６では、ｎ−１個のチャンネルについてメモリ長（又はレコード長）を割り当てた後、データ取込みコントローラ６が、残りのメモリ長（又は残りのレコード長）をチャンネルＣＨ.maxに割り当てる。ＣＨ.maxに最後にメモリ長（又はレコード長を割り当てることによって、取込みメモリ１０中のメモリ・リソースを過不足なく割り当てることが可能になることに注意されたい。

【0080】

本発明の取込みアーキテクチャは、入力チャンネルの選択、メモリ領域（又はメモリ長）やサンプリング・レートの指定に基いて、ダイナミック且つ軽重をつけて取込みメモリのリソースを割当てできるものであることが理解できよう。特に、本発明による信号取込みアーキテクチャは、選択されたチャンネルの夫々が異なる被試験信号をを取込み／測定する場合であっても、選択されたチャンネルに対して、効率的かつ柔軟に取込みメモリのリソースを割り当てる。このように、本発明による信号取込みアーキテクチャは、異なる入力信号を取込み又は測定するｎ個のチャンネルの選択をどのように変更したときでも、柔軟に取込みメモリのリソースを割り当てる。ただし、対照的に、複数チャンネル間で取込みメモリを共用するインタリーブ技術を用いることには柔軟性がない。例えば、ユーザが３つの入力信号を測定したい場合に、選択されたアクティブな３チャンネル間で第４チャンネルに割当てられたメモリを均等にしたり、軽重を付けたりして共用することはできない。

【0081】

加えて、本発明による信号取込みアーキテクチャは、被試験入力信号の周波数（又は速度）に基いて、取込みメモリのリソースを効率よく割り当てることができる。

【0082】

本発明の具体的な実施形態を説明してきたが、本発明の精神と範囲から逸脱することなく、多様な変形が可能なことは明らかであろう。

【符号の説明】

【0083】

２ アナログ・デジタル・コンバータ
３ サンプリング・データ・プロセッサ
４ メモリ割当プロセッサ
４’メモリ割当プロセッサ
５ 表示プロセッサ
６ データ取込みコントローラ
８ メモリ割当パラメータ・レジスタ
９ メモリ割当コントローラ
１０ 取込みメモリ
１１ 表示コントローラ
１２ システム・プロセッサ
１３ 前面パネル
１４ 通信インタフェース
１５ 表示パラメータ・レジスタ
１６ 表示バッファ
１８ メモリＲ／Ｗ回路
１９ デマルチプレクサ・ユニット
２０ 間引き論理回路
２４ 波形プロセッサ
２５ 制御線
４０ 可変サンプリング・パルス発生部
４２ 発振回路
４３ 可変パルス発生部
４４ 制御コード・レジスタ
４６ 可変サンプリング・パルス発生部の出力端子
１００ オシロスコープ

【図1】

【図2A】

【図2B】

【図2C】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】