特許 6174893 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6174893

(24)【登録日】2017年7月14日

(45)【発行日】2017年8月2日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20170724BHJP

   H01L 27/04 20060101ALI20170724BHJP

【ＦＩ】

   H01L27/04 C

【請求項の数】19

【全頁数】23

(21)【出願番号】特願2013-85787(P2013-85787)

(22)【出願日】2013年4月16日

(65)【公開番号】特開2014-209506(P2014-209506A)

(43)【公開日】2014年11月6日

【審査請求日】2016年2月19日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100087701

【弁理士】

【氏名又は名称】稲岡 耕作

(74)【代理人】

【識別番号】100101328

【弁理士】

【氏名又は名称】川崎 実夫

(74)【代理人】

【識別番号】100149766

【弁理士】

【氏名又は名称】京村 順二

(72)【発明者】

【氏名】山崎 真弥

(72)【発明者】

【氏名】八木 良太郎

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００７−０９６３１０（ＪＰ，Ａ）

【文献】 特開２００８−１０８８７５（ＪＰ，Ａ）

【文献】 特開２０１２−０１９０１１（ＪＰ，Ａ）

【文献】 特開平０７−０６６３６７（ＪＰ，Ａ）

【文献】 特開平０６−３３４１１８（ＪＰ，Ａ）

【文献】 特開平１０−２２３８４２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

主面を有する半導体層と、
前記半導体層の前記主面に選択的に埋め込まれた埋め込み部、および、前記埋め込み部と一体的に形成され、かつ前記半導体層の前記主面を被覆する嵩上げ部を含む絶縁層と、
前記絶縁層の前記埋め込み部上に形成され、前記絶縁層の前記嵩上げ部の周縁から前記埋め込み部側に一定の距離を空けた位置に終端を有する下部電極と、
前記下部電極上に形成された誘電膜と、
前記誘電膜上に形成され、前記誘電膜を挟んで前記下部電極に対向する上部電極と、
前記絶縁層に対してエッチング選択比を有する絶縁材料からなり、前記下部電極の終端を起点として前記絶縁層の前記嵩上げ部に向けて延び、前記絶縁層の前記埋め込み部および前記絶縁層の前記嵩上げ部を被覆する保護膜とを含む、半導体装置。

【請求項2】

主面を有する半導体層と、
前記半導体層の前記主面に選択的に埋め込まれた埋め込み部、および、前記埋め込み部と一体的に形成され、かつ前記半導体層の前記主面を被覆する嵩上げ部を含む絶縁層と、
前記絶縁層に対してエッチング選択比を有する絶縁材料からなり、前記絶縁層の前記埋め込み部および前記絶縁層の前記嵩上げ部を被覆する保護膜と、
前記絶縁層の前記埋め込み部と対向するように前記保護膜上に形成され、前記絶縁層の前記嵩上げ部の周縁から前記絶縁層の前記埋め込み部側に一定の距離を空けた位置に終端を有する下部電極と、
前記下部電極上に形成された誘電膜と、
前記誘電膜上に形成され、前記誘電膜を挟んで前記下部電極に対向する上部電極とを含む、半導体装置。

【請求項3】

前記誘電膜は、前記下部電極の上面および側面を接続する角部を介して前記下部電極の前記側面にも形成されており、
前記保護膜は、前記下部電極の終端で前記誘電膜と一体化している、請求項１または２に記載の半導体装置。

【請求項4】

前記誘電膜は、前記下部電極の上面全域に形成されており、
前記上部電極は、前記誘電膜を挟んで前記下部電極の前記上面全域に対向している、請求項１〜３に記載の半導体装置。

【請求項5】

前記保護膜は、前記絶縁層の前記嵩上げ部の周縁および前記半導体層の前記主面の境界に至るまで形成されている、請求項１〜４のいずれか一項に記載の半導体装置。

【請求項6】

前記保護膜は、前記絶縁層の前記嵩上げ部の周縁および前記半導体層の前記主面の境界を横切って前記半導体層の前記主面を被覆している、請求項１〜５のいずれか一項に記載の半導体装置。

【請求項7】

前記絶縁層は、ＬＯＣＯＳ膜からなる、請求項１〜６のいずれか一項に記載の半導体装置。

【請求項8】

前記絶縁層は、前記半導体層にアクティブ領域を区画する素子分離絶縁層である、請求項１〜７のいずれか一項に記載の半導体装置。

【請求項9】

前記絶縁層がＳｉＯ_２層からなり、
前記保護膜がＳｉ_３Ｎ_４膜またはＯＮＯ膜からなる、請求項１〜８のいずれか一項に記載の半導体装置。

【請求項10】

半導体層上に、後工程で選択的に除去される犠牲領域および当該犠牲領域以外の保護領域が設定された絶縁層を形成する工程と、
前記保護領域に、前記保護領域の周縁から内側に一定の距離を空けた位置に終端を有する下部電極を形成する工程と、
前記下部電極上に誘電膜を形成する工程と、
前記下部電極の終端と前記保護領域の周縁との間の領域を選択的に覆うように、前記絶縁層に対してエッチング選択比を有する絶縁材料からなる保護膜を形成する工程と、
前記保護領域を前記保護膜で覆った状態で、前記犠牲領域を等方性エッチングによって除去する工程と、
前記犠牲領域の除去後、前記半導体層の表面を覆うように電極材料を堆積し、当該電極材料における前記誘電膜上の部分を上部電極として残すように、前記上部電極以外の部分を選択的に除去する工程とを含む、半導体装置の製造方法。

【請求項11】

前記絶縁層を形成する工程は、前記半導体層のアクティブ領域に前記犠牲領域としてのパッド絶縁膜を形成し、前記アクティブ領域以外の領域に前記保護領域としての素子分離絶縁層を形成する工程を含む、請求項１０に記載の半導体装置の製造方法。

【請求項12】

前記保護膜を形成する工程は、前記保護膜を前記下部電極の終端を起点として前記アクティブ領域へ向かって形成する工程を含む、請求項１１に記載の半導体装置の製造方法。

【請求項13】

前記保護膜を形成する工程は、前記誘電膜を、前記下部電極の上面と側面との角部を介して当該側面を覆うと共に前記保護領域も覆うように形成することによって、前記誘電膜の一部を利用して形成する工程を含む、請求項１２に記載の半導体装置の製造方法。

【請求項14】

前記上部電極を形成する工程は、前記下部電極の前記上面全域に対向するように前記上部電極を形成する工程を含む、請求項１３に記載の半導体装置の製造方法。

【請求項15】

前記保護膜を形成する工程は、前記下部電極の形成に先立って前記保護領域の全体を覆うように前記保護膜を形成する工程を含み、
前記下部電極を形成する工程は、前記保護膜を挟んで前記保護領域に対向するように前記下部電極を形成する工程を含む、請求項１２〜１４のいずれか一項に記載の半導体装置の製造方法。

【請求項16】

前記保護膜を形成する工程は、前記素子分離絶縁層と前記アクティブ領域との境界に至るように前記保護膜を形成する工程を含む、請求項１２〜１５のいずれか一項に記載の半導体装置の製造方法。

【請求項17】

前記犠牲領域を除去する工程は、前記保護膜をエッチングマスクとして利用してエッチングする工程を含む、請求項１６に記載の半導体装置の製造方法。

【請求項18】

前記絶縁層を形成する工程は、前記半導体層の表面全域にパッド酸化膜を形成した後、前記半導体層の前記アクティブ領域以外の領域を選択的に熱酸化することによって、当該領域に前記素子分離絶縁層としてのＬＯＣＯＳ膜を前記パッド酸化膜と一体的に形成する工程を含む、請求項１１〜１７のいずれか一項に記載の半導体装置の製造方法。

【請求項19】

前記絶縁層がＳｉＯ_２層からなり、
前記保護膜がＳｉ_３Ｎ_４膜またはＯＮＯ膜からなる、請求項１０〜１８のいずれか一項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、絶縁層上に形成されたキャパシタを備える半導体装置およびその製造方法に関する。

【背景技術】

【0002】

特許文献１は、ＬＯＣＯＳ（Local Oxidation Of Silicon）法により形成され、アクティブ領域を区画するフィールド酸化膜と、フィールド酸化膜の所定部分上に形成され、下部電極と上部電極との間に容量膜を挟み込んだ構造を有するキャパシタとを含む半導体装置を開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０−２６７８０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１のような半導体装置の製造工程において、たとえば、フィールド酸化膜上に下部電極および容量膜を形成した後、アクティブ領域の覆っていた熱酸化膜（パッド酸化膜）をウエットエッチングにより除去する工程が実行されると、エッチング液がフィールド酸化膜上にも拡がり、フィールド酸化膜の表面がサイドエッチングされて、微細な空洞が形成される場合がある。

【0005】

その空洞には、その後に堆積される上部電極用の電極材料等が入り込み、上部電極の形成工程を経た後、エッチング残渣として残存する。このエッチング残渣は、たとえば、その後のエッチング工程や洗浄工程等により空洞から剥がれてパーティクルとして半導体基板に付着するという問題がある。
このようなパーティクルの発生は、アクティブ領域上における短絡や半導体装置の動作不良等を引き起こす原因となるおそれがあるので、極力発生させないことが好ましい。

【0006】

そこで、本発明は、絶縁層上にキャパシタを形成するに当たり、エッチング残渣を起因とするパーティクルの発生を効果的に抑制することができ、優れた信頼性を発揮できる半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するための第１局面に係る半導体装置は、主面を有する半導体層と、前記半導体層の前記主面に選択的に埋め込まれた埋め込み部、および、前記埋め込み部と一体的に形成され、かつ前記半導体層の前記主面を被覆する嵩上げ部を含む絶縁層と、前記絶縁層の前記埋め込み部上に形成され、前記絶縁層の前記嵩上げ部の周縁から前記埋め込み部側に一定の距離を空けた位置に終端を有する下部電極と、前記下部電極上に形成された誘電膜と、前記誘電膜上に形成され、前記誘電膜を挟んで前記下部電極に対向する上部電極と、前記絶縁層に対してエッチング選択比を有する絶縁材料からなり、前記下部電極の終端を起点として前記絶縁層の前記嵩上げ部に向けて延び、前記絶縁層の前記埋め込み部および前記絶縁層の前記嵩上げ部を被覆する保護膜とを含む。

【0008】

この構成によれば、絶縁層に対して異なるエッチング選択比を有する保護膜が、下部電極の終端を起点として絶縁層の周縁へ向かって絶縁層を覆うように形成されている。したがって、製造工程時に、絶縁層と同じ材料からなる絶縁膜をウエットエッチングする場合でも、当該保護膜によって絶縁層がエッチング液に晒されることを防止することができる。そのため、絶縁層の表面がサイドエッチングされて、空洞が形成されることを抑制することができる。

【0009】

その結果、その空洞に入り込んだエッチング残渣を起因とするパーティクルの発生を抑制することができるので、優れた信頼性を発揮できる半導体装置を提供することができる。
とりわけ、この構成によれば、保護膜が、下部電極の終端を起点として絶縁層の嵩上げ部に向けて延び、絶縁層の埋め込み部および絶縁層の嵩上げ部を被覆しているから、サイドエッチングによる空洞が形成されやすい下部電極の終端直下の絶縁層がサイドエッチングされることを抑制することができる。よって、下部電極の終端直下の領域でエッチング残渣が発生してパーティクルが生じることを抑制することができる。

【0010】

上記目的を達成するための第２局面に係る半導体装置は、主面を有する半導体層と、前記半導体層の前記主面に選択的に埋め込まれた埋め込み部、および、前記埋め込み部と一体的に形成され、かつ前記半導体層の前記主面を被覆する嵩上げ部を含む絶縁層と、前記絶縁層に対してエッチング選択比を有する絶縁材料からなり、前記絶縁層の前記埋め込み部および前記絶縁層の前記嵩上げ部を被覆する保護膜と、前記絶縁層の前記埋め込み部と対向するように前記保護膜上に形成され、前記絶縁層の前記嵩上げ部の周縁から前記絶縁層の前記埋め込み部側に一定の距離を空けた位置に終端を有する下部電極と、前記下部電極上に形成された誘電膜と、前記誘電膜上に形成され、前記誘電膜を挟んで前記下部電極に対向する上部電極とを含む。
この構成によれば、第１局面に係る半導体装置について述べた作用効果と同様の作用効果を奏することができる。

【0011】

前記第１局面および第２局面に係る半導体装置において、前記誘電膜は、前記下部電極の上面および側面を接続する角部を介して前記下部電極の前記側面にも形成されており、前記保護膜は、前記下部電極の終端で前記誘電膜と一体化していてもよい。
この構成によれば、絶縁材料からなる誘電膜によって下部電極の表面が覆われるので、下部電極の短絡を防止することができる。

【0012】

前記第１局面および第２局面に係る半導体装置において、前記誘電膜は、前記下部電極の上面全域に形成されており、前記上部電極は、前記誘電膜を挟んで前記下部電極の前記上面全域に対向するように形成されていてもよい。
この構成によれば、上部電極を下部電極の上面全域に対向するように形成でき、キャパシタの容量を効果的に増加させることができる。

【0013】

前記第１局面および第２局面に係る半導体装置において、前記保護膜は、前記絶縁層の前記嵩上げ部の周縁および前記半導体層の前記主面の境界に至るまで形成されていてもよい。
この構成によれば、絶縁層の表面全域において、サイドエッチングの発生を抑制することができる。その結果、絶縁層の表面におけるエッチング残渣を起因とするパーティクルの発生を抑制することができる。
前記第１局面および第２局面に係る半導体装置において、前記保護膜は、前記絶縁層の前記嵩上げ部の周縁および前記半導体層の前記主面の境界を横切って前記半導体層の前記主面を被覆していてもよい。
この構成によれば、嵩上げ部を含む絶縁層の表面全域が保護膜によって完全に覆われているので、絶縁層の表面全域において、サイドエッチングの発生を効果的に抑制することができる。その結果、絶縁層の表面におけるエッチング残渣を起因とするパーティクルの発生を効果的に抑制することができる。

【0014】

前記第１局面および第２局面に係る半導体装置において、前記絶縁層は、ＬＯＣＯＳ膜からなっていてもよい。
前記第１局面および第２局面に係る半導体装置において、前記絶縁層は、前記半導体層にアクティブ領域を区画する素子分離絶縁層であってもよい。
前記第１局面および第２局面に係る半導体装置において、前記絶縁層がＳｉＯ_２層からなり、前記保護膜がＳｉ_３Ｎ_４膜またはＯＮＯ膜からなっていてもよい。
上記目的を達成するための一局面に係る半導体装置の製造方法は、半導体層上に、後工程で選択的に除去される犠牲領域および当該犠牲領域以外の保護領域が設定された絶縁層を形成する工程と、前記保護領域に、前記保護領域の周縁から内側に一定の距離を空けた位置に終端を有する下部電極を形成する工程と、前記下部電極上に誘電膜を形成する工程と、前記下部電極の終端と前記保護領域の周縁との間の領域を選択的に覆うように、前記絶縁層に対してエッチング選択比を有する絶縁材料からなる保護膜を形成する工程と、前記保護領域を前記保護膜で覆った状態で、前記犠牲領域を等方性エッチングによって除去する工程と、前記犠牲領域の除去後、前記半導体層の表面を覆うように電極材料を堆積し、当該電極材料における前記誘電膜上の部分を上部電極として残すように、前記上部電極以外の部分を選択的に除去する工程とを含む。

【0015】

この方法によれば、絶縁層の犠牲領域のエッチング時に、保護領域が保護膜で覆われているので、当該保護膜によって保護領域がエッチング液に晒されることを防止することができる。そのため、保護領域の表面がサイドエッチングされて、空洞が形成されることを抑制することができる。
その結果、その空洞に入り込んだエッチング残渣を起因とするパーティクルの発生を抑制することができるので、優れた信頼性を発揮できる半導体装置を提供することができる。

【0016】

前記半導体装置の製造方法において、前記絶縁層を形成する工程は、前記半導体層のアクティブ領域に前記犠牲領域としてのパッド絶縁膜を形成し、前記アクティブ領域以外の領域に前記保護領域としての素子分離絶縁層を形成する工程を含んでいてもよい。
前記半導体装置の製造方法において、前記保護膜を形成する工程は、前記保護膜を前記下部電極の終端を起点として前記アクティブ領域へ向かって形成する工程を含んでいてもよい。

【0017】

この方法によれば、サイドエッチングによる空洞が形成されやすい下部電極の終端直下の素子分離絶縁層がサイドエッチングされることを抑制することができる。その結果、下部電極の終端直下の領域でエッチング残渣が発生してパーティクルが生じることを効果的に抑制することができる。
前記半導体装置の製造方法において、前記保護膜を形成する工程は、前記誘電膜を、前記下部電極の上面と側面との角部を介して当該側面を覆うと共に前記保護領域も覆うように形成することによって、前記誘電膜の一部を利用して形成する工程を含んでいてもよい。

【0018】

この方法によれば、保護膜と誘電膜とを同時に形成することができるので、製造工程を簡略化することができる。また、製造後の半導体装置においては、絶縁材料からなる保護膜によって下部電極の表面を覆うこともできるので、下部電極の短絡を防止することができる。
前記半導体装置の製造方法において、前記上部電極を形成する工程は、前記下部電極の前記上面全域に対向するように前記上部電極を形成する工程を含んでいてもよい。

【0019】

この方法によれば、上部電極を下部電極の上面全域に対向するように形成でき、キャパシタの容量を効果的に増加させることができる。
前記半導体装置の製造方法において、前記保護膜を形成する工程は、前記下部電極の形成に先立って前記保護領域の全体を覆うように前記保護膜を形成する工程を含み、前記下部電極を形成する工程は、前記保護膜を挟んで前記保護領域に対向するように前記下部電極を形成する工程を含んでいてもよい。

【0020】

この方法のように、予め保護領域の全体を覆うように保護膜を形成することによっても、下部電極の終端直下の領域でのサイドエッチングを抑制することができる。しかも、下部電極の終端を介して連続する保護膜が、保護領域の表面に沿って形成されるので、下部電極の終端におけるステップカバレッジ（被膜性）を良好なものとすることができる。
前記半導体装置の製造方法において、前記保護膜を形成する工程は、前記素子分離絶縁層と前記アクティブ領域との境界に至るように前記保護膜を形成する工程を含んでいてもよい。

【0021】

この方法によれば、素子分離絶縁層の表面全域において、サイドエッチングの発生を抑制することができる。これにより、素子分離絶縁層の表面と誘電膜の上面との間の段差を小さくすることができる。その結果、上部電極用の電極材料の誘電膜上の部分（上部電極）と、素子分離絶縁層上の部分（除去部分）との段差を小さくできるので、後者の除去部分を除去する際のエッチング時間を短くすることができる。

【0022】

前記半導体装置の製造方法において、前記犠牲領域を除去する工程は、前記保護膜をエッチングマスクとして利用してエッチングする工程を含んでいてもよい。
この方法によれば、新たなエッチングマスクを形成することなく、犠牲領域を除去することができるので、製造工程を簡略化することができる。

【0023】

前記半導体装置の製造方法において、前記絶縁層を形成する工程は、前記半導体層の表面全域にパッド酸化膜を形成した後、前記半導体層の前記アクティブ領域以外の領域を選択的に熱酸化することによって、当該領域に前記素子分離絶縁層としてのＬＯＣＯＳ膜を前記パッド酸化膜と一体的に形成する工程を含んでいてもよい。
前記半導体装置の製造方法において、前記絶縁層がＳｉＯ_２層からなり、前記保護膜がＳｉ_３Ｎ_４膜またはＯＮＯ膜からなっていてもよい。

【図面の簡単な説明】

【0024】

【図1】図１は、本発明の第１実施形態に係る半導体装置の模式的な断面図である。

【図2A】図２Ａは、図１の半導体装置の製造工程を示す断面図である。

【図2B】図２Ｂは、図２Ａの次の製造工程を示す断面図である。

【図2C】図２Ｃは、図２Ｂの次の製造工程を示す断面図である。

【図2D】図２Ｄは、図２Ｃの次の製造工程を示す断面図である。

【図2E】図２Ｅは、図２Ｄの次の製造工程を示す断面図である。

【図2F】図２Ｆは、図２Ｅの次の製造工程を示す断面図である。

【図2G】図２Ｇは、図２Ｆの次の製造工程を示す断面図である。

【図2H】図２Ｈは、図２Ｇの次の製造工程を示す断面図である。

【図2I】図２Ｉは、図２Ｈの次の製造工程を示す断面図である。

【図2J】図２Ｊは、図２Ｉの次の製造工程を示す断面図である。

【図3】図３は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。

【図4A】図４Ａは、図３の半導体装置の製造工程を示す断面図である。

【図4B】図４Ｂは、図４Ａの次の製造工程を示す断面図である。

【図4C】図４Ｃは、図４Ｂの次の製造工程を示す断面図である。

【図4D】図４Ｄは、図４Ｃの次の製造工程を示す断面図である。

【図4E】図４Ｅは、図４Ｄの次の製造工程を示す断面図である。

【図4F】図４Ｆは、図４Ｅの次の製造工程を示す断面図である。

【図4G】図４Ｇは、図４Ｆの次の製造工程を示す断面図である。

【図4H】図４Ｈは、図４Ｇの次の製造工程を示す断面図である。

【図4I】図４Ｉは、図４Ｈの次の製造工程を示す断面図である。

【図4J】図４Ｊは、図４Ｉの次の製造工程を示す断面図である。

【図4K】図４Ｋは、図４Ｊの次の製造工程を示す断面図である。

【図5】図５は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。

【発明を実施するための形態】

【0025】

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な断面図である。
半導体装置１は、ｎ^＋型の半導体基板２と、半導体基板２上に形成されたｎ⁻型のエピタキシャル層３とを含む。半導体基板２の不純物濃度は、たとえば、１．０×１０^１７ｃｍ^-３〜１．０×１０^２０ｃｍ^-３であり、エピタキシャル層３の不純物濃度は、１．０×１０^１４ｃｍ^-３〜１．０×１０^１６ｃｍ^-３である。ｎ型の不純物としては、たとえば、Ｐ（リン），Ａｓ（砒素）等が挙げられる。なお、この実施形態では、半導体基板２およびエピタキシャル層３の積層構造物を、本発明の半導体層の一例として示している。

【0026】

エピタキシャル層３の表面には、素子分離領域４とアクティブ領域５とを区画する本発明の絶縁層の一例としての第１の素子分離絶縁層６１が選択的に形成されている。第１の素子分離絶縁層６１は、たとえば、エピタキシャル層３の表面を選択的に酸化させて形成されたＬＯＣＯＳ（Local Oxidation Of Silicon）酸化膜である。すなわち、第１の素子分離絶縁層６１は、ＳｉＯ_２を主成分として含む。

【0027】

第１の素子分離絶縁層６１は、エピタキシャル層３の表面に選択的に埋め込まれた埋め込み部と、第１の素子分離絶縁層６１の周縁部において、エピタキシャル層３の表面にオーバラップするように形成された嵩上げ部７とを含む。嵩上げ部７は、第１の素子分離絶縁層６１の埋め込み部と同じ絶縁材料で形成されており、第１の素子分離絶縁層６１の埋め込み部と一体的に連なるように形成されている。
嵩上げ部７は、エピタキシャル層３の表面に対してほぼ垂直な切断面を有しており、その膜厚は、たとえば、０．２μｍ〜１．０μｍである。嵩上げ部７の切断面により、素子分離領域４とアクティブ領域５との境界Ｂが設定される。なお、境界Ｂは、後述するように、半導体装置１の製造工程時において任意に定めることができる。第１の素子分離絶縁層６１の埋め込み部上には、キャパシタ８が形成されている。

【0028】

キャパシタ８は、第１の素子分離絶縁層６１の周縁（境界Ｂ）から内側に一定の距離を空けた位置に終端１０を有する下部電極９と、下部電極９上に形成された誘電膜１１と、下部電極９の終端１０（側面の下部）と境界Ｂとの間の領域を覆うように形成された保護膜１２と、誘電膜１１上に形成され、誘電膜１１を挟んで下部電極９と対向する上部電極１３とを含む。下部電極９は、たとえば、ポリシリコンを含む電極材料からなる。

【0029】

誘電膜１１は、下部電極９を覆うように、下部電極９の上面と側面との角部を介して当該側面にも形成されている。誘電膜１１の膜厚は、たとえば、０．０１μｍ〜０．０５μｍである。誘電膜１１は、Ｓｉ_３Ｎ_４膜またはＳｉ_３Ｎ_４膜を一対のＳｉＯ_２膜で挟み込んだＯＮＯ膜（酸化膜−窒化膜−酸化膜）からなることが好ましい。
保護膜１２は、下部電極９の終端１０で誘電膜１１と一体的に連なるように形成されており、誘電膜１１と同一厚さおよび同一材料で形成されている。また、保護膜１２は、下部電極９の終端１０を起点として、下部電極９と第１の素子分離絶縁層６１との間に向かって形成されている。保護膜１２は、第１の素子分離絶縁層６１の埋め込み部および嵩上げ部７を被覆している。このとき、保護膜１２の端部は、素子分離領域４とアクティブ領域５との境界Ｂに至るまで形成されている。保護膜１２の端部における切断面は、第１の素子分離絶縁層６１における嵩上げ部７の切断面とほぼ面一に形成されている。

【0030】

上部電極１３は、下部電極９の上面全域に対向するように形成されている。より具体的には、この実施形態では、上部電極１３の側面と下部電極９の側面とがほぼ面一となるように形成されている。上部電極１３は、たとえば、ポリシリコンまたはタングステンシリコンを含む電極材料からなる。このようにして、第１の素子分離絶縁層６１上に、キャパシタ８が形成される。

【0031】

なお、上部電極１３は、その側面が下部電極９の側面よりも外側に位置するように、端部が下部電極９の側面よりも外側に引き出されていてもよいし、その側面が下部電極９の側面よりも内側に位置するように、端部が下部電極９の側面よりも内側に後退していてもよい。
アクティブ領域５には、半導体素子の一例としてのＣＭＯＳ１４が形成されている。ＣＭＯＳ１４は、第２の素子分離絶縁層６２により互いに素子分離されたｎ型のｎ−ＭＯＳ領域１５とｐ型のｐ−ＭＯＳ領域１６とを含む。第２の素子分離絶縁層６２は、たとえば、エピタキシャル層３の表面を選択的に酸化させて形成されたＬＯＣＯＳ酸化膜であり、第１の素子分離絶縁層６１よりも小さく形成されている。第２の素子分離絶縁層６２は、第１の素子分離絶縁層６１と同様に、ＳｉＯ_２を主成分として含む。

【0032】

ｎ−ＭＯＳ領域１５におけるエピタキシャル層３の表面には、ｐ型ウェル領域１７が形成されている。ｐ型ウェル領域１７の素子分離領域４側の側面は、第１の素子分離絶縁層６１のアクティブ領域５側に形成された嵩上げ部７の底面からエピタキシャル層３の厚さ方向に向かって形成されている。また、ｐ型ウェル領域１７の素子分離領域４と反対側の側面は、第２の素子分離絶縁層６２の底面からエピタキシャル層３の厚さ方向に向かって形成されている。

【0033】

ｐ型ウェル領域１７の内方領域には、互いに間隔を空けて選択的に形成されたｎ^＋型ソース領域１８とｎ^＋型ドレイン領域１９とが形成されている。そして、ｎ−ＭＯＳ領域１５におけるエピタキシャル層３の表面には、ｎ−ＭＯＳ用ゲート酸化膜２０を介してｎ−ＭＯＳ用ゲート電極２１が形成されている。
ｐ型ウェル領域１７の不純物濃度は、たとえば、１．０×１０^１５ｃｍ^-３〜１．０×１０^１７ｃｍ^-３であり、ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９の不純物濃度は、たとえば、１．０×１０^１８ｃｍ^-３〜１．０×１０^２０ｃｍ^-３である。ｐ型の不純物としては、たとえば、Ｂ（ホウ素）またはＭｇ（マグネシウム）等が挙げられる。

【0034】

ｎ^＋型ソース領域１８とｎ^＋型ドレイン領域１９との間の領域がｎ−ＭＯＳ領域１５のｎ−ＭＯＳ用チャネル領域２２である。ｎ−ＭＯＳ用チャネル領域２２におけるチャネルの形成は、ｎ−ＭＯＳ用ゲート電極２１により制御される。ｎ−ＭＯＳ用ゲート電極２１は、ｎ−ＭＯＳ用ゲート酸化膜２０を介してｎ−ＭＯＳ用チャネル領域２２に対向するように形成されている。

【0035】

ｐ−ＭＯＳ領域１６におけるエピタキシャル層３の表面には、ｎ型ウェル領域２３が形成されている。ｎ型ウェル領域２３の側面は、互いに隣り合う第２の素子分離絶縁層６２の各底面からエピタキシャル層３の厚さ方向に向かって形成されている。また、ｎ型ウェル領域２３の素子分離領域４側の側面は、ｐ型ウェル領域１７の側面と接するように形成されている。

【0036】

ｎ型ウェル領域２３の内方領域には、互いに間隔を空けて選択的に形成されたｐ^＋型ソース領域２４とｐ^＋型ドレイン領域２５とが形成されている。そして、ｐ−ＭＯＳ領域１６におけるエピタキシャル層３の表面には、ｐ−ＭＯＳ用ゲート酸化膜２６を介してｐ−ＭＯＳ用ゲート電極２７が形成されている。
ｎ型ウェル領域２３の不純物濃度は、たとえば、１．０×１０^１５ｃｍ^-３〜１．０×１０^１７ｃｍ^-３であり、ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５の不純物濃度は、たとえば、１．０×１０^１８ｃｍ^-３〜１．０×１０^２０ｃｍ^-３である。

【0037】

ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５の間の領域がｐ−ＭＯＳ領域１６のｐ−ＭＯＳ用チャネル領域２８である。ｐ−ＭＯＳ用チャネル領域２８におけるチャネルの形成は、ｐ−ＭＯＳ用ゲート電極２７により制御される。ｐ−ＭＯＳ用ゲート電極２７は、ｐ−ＭＯＳ用ゲート酸化膜２６を介してｐ−ＭＯＳ用チャネル領域２８に対向するように形成されている。このようにして、アクティブ領域５に、ＣＭＯＳ１４が形成される。

【0038】

そして、キャパシタ８およびＣＭＯＳ１４を覆うように、層間絶縁膜２９がエピタキシャル層３上に形成されている。
次に、図２Ａ〜図２Ｊを参照して、半導体装置１の製造方法を説明する。図２Ａ〜図２Ｊは、半導体装置１の製造工程を示す断面図である。
半導体装置１を製造するには、たとえば、図２Ａに示すように、シリコン基板であるｎ^＋型の半導体基板２が準備される。次に、ｎ型の不純物イオンを注入しながらシリコンがエピタキシャル成長されて、半導体基板２上にｎ⁻型のエピタキシャル層３が形成される。次に、エピタキシャル層３上に、たとえば、熱酸化処理を施すことにより、ＳｉＯ_２を主成分とするパッド酸化膜５１が形成される。

【0039】

次に、図２Ｂに示すように、第１の素子分離絶縁層６１および第２の素子分離絶縁層６２を形成すべき領域に選択的に開口を有するハードマスク５２がパッド酸化膜５１を介してエピタキシャル層３上に形成される。
次に、図２Ｃに示すように、ハードマスク５２を介してエピタキシャル層３の表面に熱酸化処理が施される。これにより、第１の素子分離絶縁層６１および第２の素子分離絶縁層６２がパッド酸化膜５１と一体的に連なるように形成される。なお、第１の素子分離絶縁層６１および第２の素子分離絶縁層６２は、ＳｉＯ_２を主成分とするＬＯＣＯＳ酸化膜である。また、このとき、第１の素子分離絶縁層６１の周縁において、境界Ｂを任意の位置に設定することができる。第１の素子分離絶縁層６１および第２の素子分離絶縁層６２が形成された後、ハードマスク５２は除去される。

【0040】

次に、図２Ｄに示すように、第２の素子分離絶縁層６２により互いに素子分離されるようにｎ−ＭＯＳ領域１５のｐ型ウェル領域１７とｐ−ＭＯＳ領域１６のｎ型ウェル領域２３とが形成される。
ｐ型ウェル領域１７およびｎ型ウェル領域２３を形成するには、たとえば、ｐ型ウェル領域１７を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、イオン注入マスク（図示せず）を介して、ｐ型の不純物をエピタキシャル層３に注入して、ｐ型ウェル領域１７が形成される。ｐ型ウェル領域１７が形成された後、イオン注入マスク（図示せず）は除去される。

【0041】

次に、同様の方法で、ｎ型ウェル領域２３を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、イオン注入マスク（図示せず）を介して、ｎ型の不純物をエピタキシャル層３に注入して、ｎ型ウェル領域２３が形成される。ｎ型ウェル領域２３が形成された後、イオン注入マスク（図示せず）は除去される。このようにして、ｎ−ＭＯＳ領域１５のｐ型ウェル領域１７とｐ−ＭＯＳ領域１６のｎ型ウェル領域２３とが形成される。

【0042】

次に、図２Ｅに示すように、第１の素子分離絶縁層６１および第２の素子分離絶縁層６２を覆うように、下部電極９用の電極材料がエピタキシャル層３上に堆積されて電極材料層５３が形成される。電極材料層５３は、たとえば、ＣＶＤ法により形成される。次に、下部電極９を形成すべき領域に選択的に開口を有するハードマスク（図示せず）が電極材料層５３上に形成される。そして、ハードマスク（図示せず）を介して電極材料層５３の不要な部分がエッチングされる。これにより、第１の素子分離絶縁層６１の周縁（境界Ｂ）から内側に一定の距離を空けた位置に終端１０を有する下部電極９が形成される。下部電極９が形成された後、ハードマスク（図示せず）は除去される。

【0043】

次に、図２Ｆに示すように、ＣＶＤ法により、誘電膜１１用の絶縁材料が、下部電極９、第１の素子分離絶縁層６１および第２の素子分離絶縁層６２を覆うようにエピタキシャル層３上に堆積されて絶縁材料膜５４が形成される。絶縁材料膜５４は、第１の素子分離絶縁層６１および第２の素子分離絶縁層６２と異なるエッチング選択比を有する絶縁材料により形成されることが好ましい。絶縁材料膜５４としては、たとえば、Ｓｉ_３Ｎ_４膜またはＳｉ_３Ｎ_４膜を一対のＳｉＯ_２膜で挟み込んだＯＮＯ膜（酸化膜−窒化膜−酸化膜）を挙げることができる。

【0044】

ＯＮＯ膜が形成される場合は、ＳｉＯ_２膜をＣＶＤ法によりエピタキシャル層３上に堆積させた後、Ｓｉ_３Ｎ_４膜およびＳｉＯ_２膜をこの順でＣＶＤ法により堆積させることにより形成することができる。
次に、図２Ｇに示すように、アクティブ領域５を露出させる開口を有するハードマスク（図示せず）が絶縁材料膜５４を介してエピタキシャル層３上に選択的に形成される。そして、ハードマスク（図示せず）を介して絶縁材料膜５４の不要な部分にエッチング処理が施される。これにより、下部電極９を覆う誘電膜１１と、下部電極９の終端１０で誘電膜１１と一体的に連なる保護膜１２とが、第１の素子分離絶縁層６１上に形成される。誘電膜１１および保護膜１２が形成された後、ハードマスク（図示せず）は除去される。

【0045】

次に、誘電膜１１および保護膜１２をエッチングマスクとして、エピタキシャル層３にウエットエッチングが施されて、アクティブ領域５に形成されたパッド酸化膜５１が除去される。これにより、保護膜１２に覆われたパッド酸化膜５１の一部分は、第１の素子分離絶縁層６１と一体的に連なる嵩上げ部７として残存する。
この際、ウエットエッチングのエッチング液として、ＨＦ（フッ酸）が使用されることが好ましい。ＨＦ（フッ酸）は、パッド酸化膜５１をエッチング可能な液の中でも、パッド酸化膜５１に対するエッチングレートが比較的に速い。そのため、エッチングの処理時間を短縮しつつ、製造コストを低減することができる。

【0046】

次に、図２Ｈに示すように、エピタキシャル層３の表面に熱酸化処理を施すことにより、ｎ−ＭＯＳ用ゲート酸化膜２０およびｐ−ＭＯＳ用ゲート酸化膜２６がアクティブ領域５に形成される。次に、エピタキシャル層３を覆うように上部電極１３、ｎ−ＭＯＳ用ゲート電極２１およびｐ−ＭＯＳ用ゲート電極２７用の電極材料が堆積されて電極材料層５５が形成される。次に、各電極１３，２１，２７を形成すべき領域に選択的に開口を有するハードマスク（図示せず）が電極材料層５５上に形成される。そして、ハードマスク（図示せず）を介して、電極材料層５５の不要な部分にエッチング処理が施されて、図２Ｉに示すように、各電極１３，２１，２７が形成される。

【0047】

なお、各電極１３，２１，２７に対するエッチング処理は、ドライエッチングであってもよい。また、各電極１３，２１，２７を形成した後、ＨＦ（フッ酸）による洗浄処理を施してもよい。
次に、図２Ｊに示すように、ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９、ならびに、ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５が形成される。

【0048】

ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９を形成するには、たとえば、ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、イオン注入マスク（図示せず）を介して、ｎ型の不純物をエピタキシャル層３に注入して、ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９が形成される。ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９が形成された後、イオン注入マスク（図示せず）は除去される。

【0049】

次に、同様の方法で、ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、イオン注入マスク（図示せず）を介して、ｐ型の不純物をエピタキシャル層３に注入して、ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５が形成される。ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５が形成された後、イオン注入マスク（図示せず）は除去される。このようにして、ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９、ならびに、ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５が形成される。

【0050】

次に、エピタキシャル層３にウエットエッチングが施されて、アクティブ領域５に形成されたｎ−ＭＯＳ用ゲート酸化膜２０およびｐ−ＭＯＳ用ゲート酸化膜２６の不要な部分が除去される。この際、ウエットエッチングのエッチング液として、前述と同様にＨＦ（フッ酸）が使用されることが好ましい。これにより、エッチングの処理時間を短縮しつつ、製造コストを低減することができる。

【0051】

このようにして、キャパシタ８とＣＭＯＳ１４とが形成される。そして、キャパシタ８およびＣＭＯＳ１４を覆うように層間絶縁膜２９がエピタキシャル層３上に堆積されて、図１に示す半導体装置１が製造される。
以上のように、本発明の第１実施形態の製造方法によれば、下部電極９の終端１０と境界Ｂとの間の領域に、第１の素子分離絶縁層６１に対して異なるエッチング選択比を有する保護膜１２が形成される。したがって、第１の素子分離絶縁層６１と同じ材料からなるパッド酸化膜５１、ｎ−ＭＯＳ用ゲート酸化膜２０およびｐ−ＭＯＳ用ゲート酸化膜２６をウエットエッチングするとき（図２Ｇおよび図２Ｊ参照）、ならびに、上部電極１３、ｎ−ＭＯＳ用ゲート電極２１およびｐ−ＭＯＳ用ゲート電極２７の形成工程後に洗浄処理を行うとき（図２Ｉ参照）でも、保護膜１２によって第１の素子分離絶縁層６１がエッチング液に晒されることを防止することができる。

【0052】

また、下部電極９の終端１０において、保護膜１２は、下部電極９を覆うように形成された誘電膜１１と一体的に連なるように形成されるので、サイドエッチングによる空洞が形成されやすい下部電極９の終端１０直下の第１の素子分離絶縁層６１がサイドエッチングされることを効果的に抑制することができる。
より具体的には、従来の方法では、第１の素子分離絶縁層６１にサイドエッチングが発生した場合、下部電極９の終端１０直下の領域に、下部電極９の終端１０と第１の素子分離絶縁層６１とによって区画された空洞が形成されやすい。そのため、当該空洞に入り込んだ上部電極１３の電極材料５５等がエッチング残渣となり、パーティクル発生の原因となる。

【0053】

しかし、この実施形態の方法によれば、保護膜１２は、下部電極９の終端１０を起点として形成されているので、下部電極９の終端１０直下の領域における第１の素子分離絶縁層６１がサイドエッチングされることを効果的に抑制することができる。これにより、下部電極９の終端１０直下の領域でエッチング残渣が発生してパーティクルが生じることを効果的に抑制することができる。

【0054】

しかも、保護膜１２は、その端部が境界Ｂに至るまで形成されているので、第１の素子分離絶縁層６１の表面全域において、サイドエッチングされることを効果的に抑制することもできる。その結果、優れた信頼性を発揮できる半導体装置を提供することができる。 また、サイドエッチングの防止によって第１の素子分離絶縁層６１の表面位置が下がることを防止できる。これにより、第１の素子分離絶縁層６１の表面と誘電膜１１の上面との間の段差（高低差）を小さくすることができるので、図２Ｈの工程において、上部電極１３用の電極材料層５５の誘電膜１１上の部分（上部電極１３）と、第１の素子分離絶縁層６１上の部分（除去部分）との段差を小さくできる。そのため、上部電極１３用の電極材料層５５の不要な部分を除去する際のエッチング時間を短くすることができる。

【0055】

さらに、この方法によれば、下部電極９の表面は誘電膜１１によって覆われるので、下部電極９の短絡を防止することができる。また、上部電極１３を下部電極９の上面全域に対向するように形成できるので、キャパシタ８の容量を効果的に増加させることができる。
次に、図３を参照して、本発明の第２実施形態に係る半導体装置３１について説明する。

【0056】

図３は、本発明の第２実施形態に係る半導体装置３１を示す断面図である。半導体装置３１が前述の第１実施形態に係る半導体装置１と相違する点は、保護膜３２を挟んで第１の素子分離絶縁層６１上にキャパシタ３３が形成されている点である。その他の構成は、半導体装置１の場合と同等の構成である。図３において、前述の図１および図２Ａ〜図２Ｊに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

【0057】

半導体装置３１に係る第１の素子分離絶縁層６１上には、保護膜３２を挟んでキャパシタ３３が形成されている。保護膜３２は、第１の素子分離絶縁層６１を覆うように形成されている。また、保護膜３２の端部は、素子分離領域４とアクティブ領域５との境界Ｂに至るまで形成されている。
保護膜３２の端部における切断面は、第１の素子分離絶縁層６１における嵩上げ部７の切断面とほぼ面一になるように形成されている。保護膜３２は、Ｓｉ_３Ｎ_４を含む絶縁材料からなる。保護膜３２の膜厚は、たとえば、０．０１μｍ〜０．０５μｍに形成されることが好ましい。

【0058】

キャパシタ３３は、第１の素子分離絶縁層６１の周縁（境界Ｂ）から内側に一定の距離を空けた位置に終端３５を有する下部電極３４と、下部電極３４上に形成された誘電膜３６と、誘電膜３６上に形成され、誘電膜３６を挟んで下部電極３４と対向する上部電極３７とを含む。下部電極３４は、たとえば、ポリシリコンを含む電極材料からなる。
誘電膜３６は、下部電極３４の側面を露出させると共に、下部電極３４の上面全域を覆うように形成されている。誘電膜３６の膜厚は、たとえば、０．０１μｍ〜０．０５μｍである。誘電膜３６は、たとえば、Ｓｉ_３Ｎ_４膜またはＳｉ_３Ｎ_４膜を一対のＳｉＯ_２膜で挟み込んだＯＮＯ膜（酸化膜−窒化膜−酸化膜）からなることが好ましい。

【0059】

上部電極３７は、この実施形態では、誘電膜３６上において、その側面が下部電極３４の側面よりも内側に位置するように、端部が下部電極３４の側面よりも内側に後退して形成されている。上部電極３７は、たとえば、ポリシリコンまたはタングステンシリコンを含む電極材料からなる。このようにして、保護膜３２を挟んで第１の素子分離絶縁層６１上にキャパシタ３３が形成される。

【0060】

なお、上部電極３７は、前述の第１実施形態のように下部電極３４の側面と、上部電極３７の側面とが面一に形成されていてもよい。また、上部電極３７は、その端部が下部電極３４の側面よりも外側に引き出されていてもよい。
アクティブ領域５には、前述の第１実施形態と同様に、半導体素子の一例としてのＣＭＯＳ１４が形成されている。ＣＭＯＳ１４の構成は、前述の第１実施形態と同様の構成であるので、説明を省略する。

【0061】

次に、図４Ａ〜図４Ｋを参照して、半導体装置３１の製造工程を説明する。
図４Ａ〜図４Ｋは、図３の半導体装置３１の製造工程を示す断面図である。
半導体装置３１を製造するには、前述第１実施形態と同様に、図４Ａに示すように、ｎ^＋型の半導体基板２上にｎ⁻型のエピタキシャル層３が形成された後、エピタキシャル層３上に、たとえば、熱酸化処理を施すことにより、ＳｉＯ_２を主成分とするパッド酸化膜５１が形成される。

【0062】

次に、図４Ｂに示すように、第１の素子分離絶縁層６１および第２の素子分離絶縁層６２を形成すべき領域に選択的に開口を有するハードマスク５２がパッド酸化膜５１を介してエピタキシャル層３上に形成される。
次に、図４Ｃに示すように、ハードマスク５２を介してエピタキシャル層３の表面に熱酸化処理が施される。これにより、第１の素子分離絶縁層６１および第２の素子分離絶縁層６２がパッド酸化膜５１と一体的に連なるように形成される。なお、第１の素子分離絶縁層６１および第２の素子分離絶縁層６２は、ＳｉＯ_２を主成分とするＬＯＣＯＳ酸化膜である。また、このとき、第１の素子分離絶縁層６１の周縁において、境界Ｂを任意の位置に設定することができる。第１の素子分離絶縁層６１および第２の素子分離絶縁層６２が形成された後、ハードマスク５２は除去される。

【0063】

次に、図４Ｄに示すように、第２の素子分離絶縁層６２により互いに素子分離されたｎ−ＭＯＳ領域１５のｐ型ウェル領域１７とｐ−ＭＯＳ領域１６のｎ型ウェル領域２３とが形成される。
ｐ型ウェル領域１７およびｎ型ウェル領域２３を形成するには、たとえば、ｐ型ウェル領域１７を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、イオン注入マスク（図示せず）を介して、ｐ型の不純物をエピタキシャル層３に注入して、ｐ型ウェル領域１７が形成される。ｐ型ウェル領域１７が形成された後、イオン注入マスク（図示せず）は除去される。

【0064】

次に、同様の方法で、ｎ型ウェル領域２３を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、イオン注入マスク（図示せず）を介して、ｎ型の不純物をエピタキシャル層３に注入して、ｎ型ウェル領域２３が形成される。ｎ型ウェル領域２３が形成された後、イオン注入マスク（図示せず）は除去される。このようにして、ｎ−ＭＯＳ領域１５のｐ型ウェル領域１７とｐ−ＭＯＳ領域１６のｎ型ウェル領域２３とが形成される。

【0065】

次に、図４Ｅに示すように、第１の素子分離絶縁層６１および第２の素子分離絶縁層６２を覆うように、保護膜３２用の絶縁材料がエピタキシャル層３上に堆積されて絶縁材料膜５７が形成される。絶縁材料膜５７は、たとえば、ＣＶＤ法により保護膜３２用の絶縁材料を堆積させて形成される。次に、絶縁材料膜５７を介して第１の素子分離絶縁層６１を覆うようにハードマスク５８が選択的に形成される。

【0066】

次に、図４Ｆに示すように、ハードマスク５８を介して絶縁材料膜５７の不要な部分がエッチングされて、第１の素子分離絶縁層６１を覆う保護膜３２が形成される。保護膜３２が形成された後、ハードマスク５８は除去される。
次に、図４Ｇに示すように、ＣＶＤ法により、下部電極３４用の電極材料がエピタキシャル層３上に堆積されて電極材料層５９が形成される。また、同様にＣＶＤ法によって、電極材料層５９を覆うように誘電膜３６用の絶縁材料が堆積されて絶縁材料膜６０が形成される。絶縁材料膜６０としては、たとえば、Ｓｉ_３Ｎ_４膜またはＳｉ_３Ｎ_４膜を一対のＳｉＯ_２膜で挟み込んだＯＮＯ膜（酸化膜−窒化膜−酸化膜）を挙げることができる。

【0067】

ＯＮＯ膜が形成される場合は、ＳｉＯ_２膜をＣＶＤ法によりエピタキシャル層３上に堆積させた後、Ｓｉ_３Ｎ_４膜およびＳｉＯ_２膜をこの順でＣＶＤ法により堆積させることにより形成することができる。
次に、下部電極３４および誘電膜３６を形成すべき領域に選択的に開口を有するハードマスク（図示せず）が、絶縁材料膜６０上に形成される。そして、ハードマスク（図示せず）を介して絶縁材料膜６０および電極材料層５９にエッチング処理が施される。これにより、第１の素子分離絶縁層６１の周縁（境界Ｂ）から内側に一定の距離を空けた位置に終端３５を有する下部電極３４と、下部電極３４の上面全域を覆う誘電膜３６とが形成される。下部電極３４と誘電膜３６が形成された後、ハードマスク（図示せず）は除去される。

【0068】

次に、図４Ｈに示すように、保護膜３２をエッチングマスクとして、エピタキシャル層３にウエットエッチングが施されて、アクティブ領域５に形成されたパッド酸化膜５１が除去される。これにより、保護膜３２に覆われたパッド酸化膜５１の一部分は、第１の素子分離絶縁層６１と一体的に連なる嵩上げ部７として残存する。
次に、図４Ｉに示すように、エピタキシャル層３の表面に熱酸化処理を施すことにより、ｎ−ＭＯＳ用ゲート酸化膜２０およびｐ−ＭＯＳ用ゲート酸化膜２６がアクティブ領域５に形成される。

【0069】

次に、エピタキシャル層３を覆うように上部電極３７、ｎ−ＭＯＳ用ゲート電極２１およびｐ−ＭＯＳ用ゲート電極２７用の電極材料が堆積されて電極材料層６５が形成される。次に、各電極３７，２１，２７を形成すべき領域に選択的に開口を有するハードマスク（図示せず）が電極材料層６５上に形成される。そして、ハードマスク（図示せず）を介して、電極材料層６５の不要な部分にエッチング処理が施されて、図４Ｊに示すように、各電極３７，２１，２７が形成される。

【0070】

なお、各電極３７，２１，２７に対するエッチング処理は、ドライエッチングであってもよい。また、各電極３７，２１，２７を形成した後、ＨＦ（フッ酸）による洗浄処理を施してもよい。
次に、図４Ｋに示すように、ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９、ならびに、ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５が形成される。

【0071】

ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９を形成するには、たとえば、ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、イオン注入マスク（図示せず）を介して、ｎ型の不純物をエピタキシャル層３に注入して、ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９が形成される。ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９が形成された後、イオン注入マスク（図示せず）は除去される。

【0072】

次に、同様の方法で、ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、イオン注入マスク（図示せず）を介して、ｐ型の不純物をエピタキシャル層３に注入して、ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５が形成される。ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５が形成された後、イオン注入マスク（図示せず）は除去される。このようにして、ｎ^＋型ソース領域１８およびｎ^＋型ドレイン領域１９、ならびに、ｐ^＋型ソース領域２４およびｐ^＋型ドレイン領域２５が形成される。

【0073】

次に、エピタキシャル層３にウエットエッチングが施されて、アクティブ領域５に形成されたｎ−ＭＯＳ用ゲート酸化膜２０およびｐ−ＭＯＳ用ゲート酸化膜２６の不要な部分が除去される。この際、ウエットエッチングのエッチング液として、前述と同様にＨＦ（フッ酸）が使用されることが好ましい。これにより、エッチングの処理時間を短縮しつつ、製造コストを低減することができる。

【0074】

このようにして、キャパシタ３３とＣＭＯＳ１４とが形成される。そして、キャパシタ３３およびＣＭＯＳ１４を覆うように層間絶縁膜２９がエピタキシャル層３上に堆積されて、図３に示す半導体装置３１が製造される。
以上のように、本発明の第２実施形態の製造方法によれば、予め第１の素子分離絶縁層６１の表面を覆うように保護膜３２が形成されている。このように、予め第１の素子分離絶縁層６１の全体を覆うように保護膜３２を形成することによっても、下部電極３４の終端３５直下の領域でのサイドエッチングを効果的に抑制することができる。

【0075】

しかも、下部電極３４の終端３５を介して連続する保護膜３２が、第１の素子分離絶縁層６１の表面に沿って形成されるので、下部電極３４の終端３５におけるステップカバレッジ（被膜性）を良好なものとすることができる。したがって、下部電極３４の終端３５近傍においても保護膜３２を比較的厚く形成することができる。よって、サイドエッチングの抑制効果を一層向上させることができる。

【0076】

次に、図５を参照して、本発明の第３実施形態に係る半導体装置４１について説明する。
図５は、本発明の第３実施形態に係る半導体装置４１を示す断面図である。半導体装置４１が前述の第１実施形態に係る半導体装置１と相違する点は、ＬＯＣＯＳ酸化膜に替えて、トレンチに絶縁材料が埋め込まれた構成を有している点である。その他の構成は、半導体装置１の場合と同等の構成である。図５において、前述の図１〜図４Ｋに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。

【0077】

半導体装置４１に係るエピタキシャル層３の表面には、素子分離領域４とアクティブ領域５とを区画する第１の素子分離絶縁層６３が選択的に形成されている。
第１の素子分離絶縁層６３は、エピタキシャル層３の表面を厚さ方向に選択的に掘り下げて形成されたトレンチ４２と、トレンチ４２に埋め込まれた絶縁材料とを含む。トレンチ４２は、エピタキシャル層３の表面から厚さ方向に向けて開口が徐々に狭まる断面視テーパ形状に形成されている。トレンチ４２に埋め込まれる絶縁材料としては、ＳｉＯ_２を挙げることができる。

【0078】

なお、このとき形成される第１の素子分離絶縁層６３は、たとえば、シャロートレンチに絶縁材料を埋め込んで形成されたＳＴＩ（Shallow Trench Isolation）であってもよい。第１の素子分離絶縁層６３上には、キャパシタ４４が形成されている。
キャパシタ４４は、第１の素子分離絶縁層６３の周縁（境界Ｂ）から内側に一定の距離を空けた位置に終端４６を有する下部電極４５と、下部電極４５上に形成された誘電膜４７と、下部電極４５の終端４６と境界Ｂとの間の領域を覆うように形成され保護膜４８と、誘電膜４７上に形成され、誘電膜４７を挟んで下部電極４５と対向する上部電極４９とを含む。

【0079】

保護膜４８は、前述の第１実施形態と同様に、下部電極４５の終端４６で誘電膜４７と一体的に連なるように形成されており、誘電膜４７と同一厚さおよび同一材料で形成されている。また、保護膜４８は、下部電極４５の終端４６を起点として、下部電極４５と第１の素子分離絶縁層６３との間に向かって形成されている。このとき、保護膜４８の端部は、第１の素子分離絶縁層６３とアクティブ領域５との境界Ｂに至るまで形成されている。

【0080】

アクティブ領域５には、前述の第１および第２実施形態と同様に、半導体素子の一例としてのＣＭＯＳ１４が形成されている。第３実施形態に係るＣＭＯＳ１４は、第２の素子分離絶縁層６４により互いに素子分離されたｎ型のｎ−ＭＯＳ領域１５とｐ型のｐ−ＭＯＳ領域１６とを含む。
第２の素子分離絶縁層６４は、エピタキシャル層３の表面を厚さ方向に選択的に掘り下げて形成されたトレンチ４３と、トレンチ４３に埋め込まれた絶縁材料とを含む。第２の素子分離絶縁層６４は、第１の素子分離絶縁層６３よりも小さく形成されている。トレンチ４３は、エピタキシャル層３の表面から厚さ方向に向けて開口が徐々に狭まる断面視テーパ形状に形成されている。トレンチ４３に埋め込まれる絶縁材料としては、ＳｉＯ_２を挙げることができる。

【0081】

なお、このとき形成される第２の素子分離絶縁層６４は、たとえば、シャロートレンチに絶縁材料を埋め込んで形成されたＳＴＩ（Shallow Trench Isolation）であってもよい。
その他の構成は、第１および第２実施形態の構成と同様であるので、説明を省略する。

【0082】

以上のように、本発明の第３実施形態に係る半導体装置４１の構成によっても、前述の第１および第２実施形態と同様の効果を発揮することができる。 以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の第１実施形態および第２実施形態では、保護膜１２，３２の端部および嵩上げ部７の切断面がほぼ面一に形成されている構成について説明したが、保護膜１２，３２は、境界Ｂから内側に一定の距離を空けた位置に端部を有していてもよいし、境界Ｂから外側に一定の距離を空けた位置に端部を有していてもよい。

【0083】

この場合、保護膜１２，３２の端部は、境界Ｂを横切り嵩上げ部７をオーバラップするように形成されていることが好ましい。これにより、第１の素子分離絶縁層６３および嵩上げ部７を完全に保護膜１２，３２で覆うことができるので、第１の素子分離絶縁層６３および嵩上げ部７が形成された全領域におけるサイドエッチングの発生を効果的に抑制することができる。

【0084】

また、前述の第２実施形態では、第１実施形態と異なり、保護膜３２は、誘電膜３６と一体的に連なるように形成されていないが、第１実施形態のように、保護膜３２は、下部電極３４の終端３５で誘電膜３６と一体的に連なるように形成されていてもよい。またこのとき、保護膜３２は、誘電膜３６と同一厚さおよび同一材料で形成されていてもよい。
また、前述の第３実施形態では、第１の素子分離絶縁層６３の周縁部において、第１の素子分離絶縁層６３と一体的に連なる嵩上げ部７が形成されていないが、第１実施形態と同様に、エピタキシャル層３の表面にオーバラップするように嵩上げ部７が形成されていてもよい。

【0085】

また、前述の第３実施形態では、第１の素子分離絶縁層６３上にキャパシタ４４が形成された構成について説明したが、第２実施形態のように、保護膜４８を挟んでキャパシタ４４が第１の素子分離絶縁層６３上に形成された構成であってもよい。さらにこの場合において、保護膜４８は、第１実施形態のように、下部電極４５の終端４６で誘電膜４７と一体的に連なるように形成されていてもよい。

【0086】

また、前述の第１、第２および第３実施形態では、アクティブ領域５にＣＭＯＳ１４が形成された構成について説明したが、これに限定されるものではない。したがって、ＣＭＯＳ１４に替えて、ＢＪＴ（BipolarJunctionTransistor），ＩＧＢＴ（Insulated Gate Bipolar Transistor），ＪＦＥＴ（Junction Field Effect Transistor）、コントロールゲートおよびフローティングゲートを有する不揮発性メモリ等が形成された構成であってもよい。

【0087】

また、これらの半導体素子がエピタキシャル層３上に選択的に複数形成された構成であってもよい。その他、コンデンサ、レジスタ等の各種回路素子が形成されていてもよい。また、これらの半導体素子および回路素子等の組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。

【0088】

また、前述の第１、第２および第３実施形態では、キャパシタ８，３３，４４がいずれも第１の素子分離絶縁層６１，６３上に配置された構成について説明したが、本発明は、たとえばエピタキシャル層３上に形成された素子分離絶縁層ではない絶縁層上にキャパシタが配置された構成にも適用することができる。
また、前述の第１、第２および第３実施形態では、ｎ型の半導体基板２が形成された構成について説明したが、導電型を反転させたｐ型の半導体基板２が形成された構成であってもよい。この場合、他の不純物領域等の導電型も反転された構成となる。

【0089】

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴の例を以下に示す。
［項１］半導体層上に選択的に形成された絶縁層と、前記絶縁層上に形成され、前記絶縁層の周縁から内側に一定の距離を空けた位置に終端を有する下部電極と、前記下部電極上に形成された誘電膜と、前記誘電膜上に形成され、前記誘電膜を挟んで前記下部電極に対向する上部電極と、前記下部電極の終端を起点として前記絶縁層の周縁、および、前記下部電極と前記絶縁層との間へ向かって前記絶縁層を覆うように形成され、前記絶縁層に対してエッチング選択比を有する絶縁材料からなる保護膜とを含む、半導体装置。
この構成によれば、絶縁層に対して異なるエッチング選択比を有する保護膜が、下部電極の終端を起点として絶縁層の周縁へ向かって絶縁層を覆うように形成されている。したがって、製造工程時に、絶縁層と同じ材料からなる絶縁膜をウエットエッチングする場合でも、当該保護膜によって絶縁層がエッチング液に晒されることを防止することができる。そのため、絶縁層の表面がサイドエッチングされて、空洞が形成されることを抑制することができる。
その結果、その空洞に入り込んだエッチング残渣を起因とするパーティクルの発生を抑制することができるので、優れた信頼性を発揮できる半導体装置を提供することができる。
［項２］前記絶縁層は、前記半導体層にアクティブ領域を区画する素子分離絶縁層である、項１に記載の半導体装置。
［項３］前記保護膜は、前記下部電極の終端を起点として前記アクティブ領域へ向かって形成されている、項２に記載の半導体装置。
この構成によれば、サイドエッチングによる空洞が形成されやすい下部電極の終端直下の素子分離絶縁層がサイドエッチングされることを抑制することができる。その結果、下部電極の終端直下の領域でエッチング残渣が発生してパーティクルが生じることを効果的に抑制することができる。
［項４］前記保護膜は、前記素子分離絶縁層と前記アクティブ領域との境界に至るまで形成されている、項２または３に記載の半導体装置。
この構成によれば、素子分離絶縁層の表面全域において、サイドエッチングの発生を抑制することができる。その結果、素子分離絶縁層の表面におけるエッチング残渣を起因とするパーティクルの発生をより効果的に抑制することができる。
［項５］前記誘電膜は、前記下部電極の上面と側面との角部を介して当該側面にも形成されており、前記下部電極の終端で前記保護膜と一体化している、項１〜４のいずれか一項に
記載の半導体装置。
この構成によれば、絶縁材料からなる保護膜によって下部電極の表面が覆われるので、下部電極の短絡を防止することができる。
［項６］前記上部電極は、前記下部電極の前記上面全域に対向するように形成されている、項５に記載の半導体装置。
この構成によれば、上部電極を下部電極の上面全域に対向するように形成でき、キャパシタの容量を効果的に増加させることができる。
［項７］前記絶縁層がＳｉＯ_２層からなり、前記保護膜がＳｉ_３Ｎ_４膜またはＯＮＯ膜からなる、項１〜６のいずれか一項に記載の半導体装置。
［項８］前記絶縁層は、ＬＯＣＯＳ酸化膜からなる、項１〜７のいずれか一項に記載の半導体装置。
［項９］前記絶縁層は、前記半導体層に形成されたシャロートレンチに埋め込まれた埋め込み絶縁膜からなる、項１〜７のいずれか一項に記載の半導体装置。

【符号の説明】

【0090】

１ 半導体装置
２ 半導体基板
３ エピタキシャル層
４ 素子分離領域
５ アクティブ領域
８ キャパシタ
９ 下部電極
１０ 終端
１１ 誘電膜
１２ 保護膜
１３ 上部電極
１４ ＣＭＯＳ
１５ ｎ−ＭＯＳ領域
１６ ｐ−ＭＯＳ領域
３１ 半導体装置
３２ 保護膜
３３ キャパシタ
３４ 下部電極
３５ 終端
３６ 誘電膜
３７ 上部電極
４１ 半導体装置
４２ トレンチ
４４ キャパシタ
４５ 下部電極
４６ 終端
４７ 誘電膜
４８ 保護膜
４９ 上部電極
５１ パッド酸化膜
６１ 素子分離絶縁層
６３ 素子分離絶縁層
Ｂ 境界

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図4I】

【図4J】

【図4K】

【図5】