特許 6175196 柱状半導体メモリ装置と、その製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6175196

(24)【登録日】2017年7月14日

(45)【発行日】2017年8月2日

(54)【発明の名称】柱状半導体メモリ装置と、その製造方法

(51)【国際特許分類】

   H01L 21/8244 20060101AFI20170724BHJP

   H01L 27/11 20060101ALI20170724BHJP

   H01L 29/786 20060101ALI20170724BHJP

   H01L 21/336 20060101ALI20170724BHJP

【ＦＩ】

   H01L27/11

   H01L29/78 613B

   H01L29/78 616K

   H01L29/78 616L

   H01L29/78 616T

   H01L29/78 617K

   H01L29/78 618C

   H01L29/78 626A

【請求項の数】11

【全頁数】39

(21)【出願番号】特願2016-550653(P2016-550653)

(86)(22)【出願日】2015年7月8日

(86)【国際出願番号】JP2015069689

(87)【国際公開番号】WO2017006468

(87)【国際公開日】20170112

【審査請求日】2016年8月5日

(73)【特許権者】

【識別番号】311014428

【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド

【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．

(74)【代理人】

【識別番号】100095407

【弁理士】

【氏名又は名称】木村 満

(74)【代理人】

【識別番号】100109449

【弁理士】

【氏名又は名称】毛受 隆典

(74)【代理人】

【識別番号】100132883

【弁理士】

【氏名又は名称】森川 泰司

(72)【発明者】

【氏名】舛岡 富士雄

(72)【発明者】

【氏名】原田 望

【審査官】 加藤 俊哉

(56)【参考文献】

【文献】 特開２００３−２２４２１１（ＪＰ，Ａ）

【文献】 国際公開第２０１４／１８４９３３（ＷＯ，Ａ１）

【文献】 特開２０１４−０５３４２４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２４４

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／１１

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

基板上に、前記基板表面に対して垂直方向に立った第１の半導体柱および第２の半導体柱と、
前記第１の半導体柱の一部をチャネル領域として含む第１のＳＧＴ及び第２のＳＧＴと、
前記第１の半導体柱の一部をチャネル領域として含み、前記第１のＳＧＴ及び前記第２のＳＧＴの上方に形成されている第３のＳＧＴと、
前記第２の半導体柱の一部をチャネル領域として含む第４のＳＧＴ及び第５のＳＧＴと、
前記第２の半導体柱の一部をチャネル領域として含み、前記第４のＳＧＴ及び前記第５のＳＧＴの上方に形成されている第６のＳＧＴと、
前記第１のＳＧＴ及び前記第２のＳＧＴのうち上方にあるものと前記第３のＳＧＴとの間で、前記第１の半導体柱内に形成されている第１の絶縁層と、
前記第４のＳＧＴ及び前記第５のＳＧＴのうち上方にあるものと前記第６のＳＧＴとの間で、前記第２の半導体柱内に形成されている第２の絶縁層と、
を備え、
前記第１のＳＧＴおよび前記第４のＳＧＴが水平方向に並んで形成され、
前記第２のＳＧＴおよび前記第５のＳＧＴが水平方向に並んで形成され、
前記第３のＳＧＴおよび前記第６のＳＧＴが水平方向に並んで形成され、
前記第１のＳＧＴは、第１の不純物領域と、第２の不純物領域と、前記第１のＳＧＴのチャネル領域を囲む第１のゲート絶縁層と、前記第１のゲート絶縁層を囲む第１のゲート導体層と、を含み、
前記第２のＳＧＴは、第３の不純物領域と、第４の不純物領域と、前記第２のＳＧＴのチャネル領域を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲む第２のゲート導体層と、を含み、
前記第３のＳＧＴは、第５の不純物領域と、第６の不純物領域と、前記第３のＳＧＴのチャネル領域を囲む第３のゲート絶縁層と、前記第３のゲート絶縁層を囲む第３のゲート導体層と、を含み、
前記第４のＳＧＴは、第７の不純物領域と、第８の不純物領域と、前記第４のＳＧＴのチャネル領域を囲む第４のゲート絶縁層と、前記第４のゲート絶縁層を囲む第４のゲート導体層と、を含み、
前記第５のＳＧＴは、第９の不純物領域と、第１０の不純物領域と、前記第５のＳＧＴのチャネル領域を囲む第５のゲート絶縁層と、前記第５のゲート絶縁層を囲む第５のゲート導体層と、を含み、
前記第６のＳＧＴは、第１１の不純物領域と、第１２の不純物領域と、前記第６のＳＧＴのチャネル領域を囲む第６のゲート絶縁層と、前記第６のゲート絶縁層を囲む第６のゲート導体層と、を含み、
前記第２の不純物領域と、前記第３の不純物領域と、前記第５の不純物領域と、前記第４のゲート導体層と、前記第５のゲート導体層とが、電気的に接続し、
前記第８の不純物領域と、前記第９の不純物領域と、前記第１１の不純物領域と、前記第１のゲート導体層と、前記第２のゲート導体層とが、電気的に接続し、
前記第１の不純物領域と、前記第７の不純物領域とが、グランド配線導体層に接続し、
前記第４の不純物領域と、前記第１０の不純物領域とが、電源配線導体層に接続し、
前記第３のゲート導体層と、前記第６のゲート導体層とが、ワード配線導体層に接続し、
前記第６の不純物領域と、前記第１２の不純物領域とが、一方がビット配線導体層に接続すると、他方が反転ビット配線導体層に接続しており、
前記第１のゲート導体層に接続して第１の配線導体層が形成され、
前記第２の不純物領域に接続して第２の配線導体層が形成され、
前記第３の不純物領域に接続して第３の配線導体層が形成され、
前記第２のゲート導体層に接続して第４の配線導体層が形成され、
前記第５の不純物領域に接続して第５の配線導体層が形成され、
前記第３のゲート導体層と前記第６のゲート導体層とに接続して第６の配線導体層が形成され、
前記第４のゲート導体層に接続して第７の配線導体層が形成され、
前記第８の不純物領域に接続して第８の配線導体層が形成され、
前記第９の不純物領域に接続して第９の配線導体層が形成され、
前記第５のゲート導体層に接続して第１０の配線導体層が形成され、
前記第１１の不純物領域に接続して第１１の配線導体層が形成され、
平面視において、前記第２の配線導体層と、前記第３の配線導体層と、前記第５の配線導体層とが、前記第１の半導体柱を囲み、一方向に延び、且つ重なって形成され、
平面視において、前記第７の配線導体層と、前記第１０の配線導体層とが、前記第２の半導体柱を囲み、前記一方向に延び、且つ重なって形成され、
平面視において、前記第８の配線導体層と、前記第９の配線導体層と、前記第１１の配線導体層とが、前記第２の半導体柱を囲み、前記一方向とは反対の方向に延び、且つ重なって形成され、
平面視において、前記第１の配線導体層と、前記第４の配線導体層とが、前記第１の半導体柱を囲み、前記一方向とは反対の方向に延び、且つ重なって形成され、
前記第３の配線導体層と、前記第５の配線導体層とを接続する第１のコンタクトホールと、
前記第７の配線導体層と、前記第１０の配線導体層とを接続する第２のコンタクトホールと、
前記第９の配線導体層と、前記第１１の配線導体層とを接続する第３のコンタクトホールと、
前記第１の配線導体層と、前記第４の配線導体層とを接続する第４のコンタクトホールと、
前記第１のコンタクトホールと、前記第２のコンタクトホールとを介して、前記第２の配線導体層と、前記第３の配線導体層と、前記第５の配線導体層と、前記第７の配線導体層と、前記第１０の配線導体層とを接続する、第１の接続配線導体層と、
前記第３のコンタクトホールと、前記第４のコンタクトホールとを介して、前記第８の配線導体層と、前記第９の配線導体層と、前記第１１の配線導体層と、前記第１の配線導体層と、前記第４の配線導体層とを接続する、第２の接続配線導体層と、をさらに備え、
前記第１のＳＧＴと前記第２のＳＧＴは、一方が駆動用トランジスタ、他方が負荷用トランジスタであり、前記第４のＳＧＴと前記第５のＳＧＴは、一方が駆動用トランジスタ、他方が負荷用トランジスタであり、前記第３のＳＧＴと前記第６のＳＧＴは、選択トランジスタであり、こうして、ＳＲＡＭセル回路が形成されている、
ことを特徴とする柱状半導体メモリ装置。

【請求項2】

前記第１の半導体柱の底部から上方に順番に、前記第１の不純物領域と、前記第２の不純物領域と、前記第３の不純物領域と、前記第４の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域とが、形成され、
前記第２の半導体柱の底部から上方に順番に、前記第７の不純物領域と、前記第８の不純物領域と、前記第９の不純物領域と、前記第１０の不純物領域と、前記第１１の不純物領域と、前記第１２の不純物領域とが、形成され、
前記第１の不純物領域および前記第７の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱の外周部に連続して形成された第１の底部導体層と、
前記第４の不純物領域および前記第１０の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱を囲む第１２の配線導体層と、をさらに備え、
前記第１の底部導体層と、前記グランド配線導体層とが接続され、
前記第１２の配線導体層が、前記電源配線導体層に接続されている、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置。

【請求項3】

前記第１の半導体柱の底部から上方に順番に、前記第４の不純物領域と、前記第３の不純物領域と、前記第２の不純物領域と、前記第１の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域とが、形成され、
前記第２の半導体柱の底部から上方に順番に、前記第１０の不純物領域と、前記第９の不純物領域と、前記第８の不純物領域と、前記第７の不純物領域と、前記第１１の不純物領域と、前記第１２の不純物領域とが、形成され、
前記第４の不純物領域および前記第１０の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱の外周部に連続して形成された第２の底部導体層と、
前記第１の不純物領域および前記第７の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱を囲む第１３の配線導体層と、をさらに備え、
前記第２の底部導体層と、前記電源配線導体層とが接続され、
前記第１３の配線導体層が、前記グランド配線導体層に接続されている、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置。

【請求項4】

前記第１のコンタクトホールは、前記第４の不純物領域に接続する配線導体層をさらに貫通し、および／または、
前記第３のコンタクトホールは、前記第１０の不純物領域に接続する配線導体層をさらに貫通する、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置。

【請求項5】

前記第１の半導体柱の外周表層にあって、前記第２の不純物領域と前記第３の不純物領域とに繋がって形成された第１のシリサイド層と、
前記第２の半導体柱の外周表層にあって、前記第８の不純物領域と前記第９の不純物領域とに繋がって形成された第２のシリサイド層と、をさらに備える、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置。

【請求項6】

前記第２の配線導体層と前記第３の配線導体層との間に形成した、第１の層間絶縁層と、
前記第８の配線導体層と前記第９の配線導体層との間に形成した、第２の層間絶縁層と、
前記第２の配線導体層と、前記第１の層間絶縁層と、前記第３の配線導体層とを貫通した第１の貫通コンタクトホールと、
前記第８の配線導体層と、前記第２の層間絶縁層と、前記第９の配線導体層とを貫通した第２の貫通コンタクトホールと、
前記第１の貫通コンタクトホールに埋め込まれた第１の埋め込み導体層と、
前記第２の貫通コンタクトホールに埋め込まれた第２の埋め込み導体層と、をさらに備える、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置。

【請求項7】

基板上に、前記基板平面に対して垂直方向に立ち、その上下の半導体層を分離する内部絶縁層を有し、且つ隣接して並ぶ第１の半導体柱および第２の半導体柱を形成する工程と、
前記第１の半導体柱および前記第２の半導体柱のそれぞれを囲んでゲート絶縁層を形成する工程と、
前記ゲート絶縁層を囲んでゲート導体層を形成する工程と、
前記ゲート導体層を覆って被覆絶縁層を形成する工程と、
前記第１の半導体柱の底部にドナーまたはアクセプタ不純物を含む第１の不純物領域、および前記第２の半導体柱の底部に前記第１の不純物領域と同じ極性の不純物を含む第２の不純物領域を形成する工程と、
前記被覆絶縁層と前記ゲート導体層とをそれぞれエッチングして、前記第１の半導体柱を囲んで互いに重なった、前記被覆絶縁層の一部からなる第１の被覆絶縁層と、前記ゲート導体層の一部からなる第１のゲート導体層と、前記第２の半導体柱を囲んで互いに重なった、前記被覆絶縁層の別の一部からなる第２の被覆絶縁層と、前記ゲート導体層の別の一部からなる第２のゲート導体層とを形成する工程と、
前記第１の被覆絶縁層と、前記第２の被覆絶縁層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記ゲート絶縁層とのエッチングを行って、前記第１の半導体柱および前記第２の半導体柱の外周で前記内部絶縁層より下方に第１の開口部を形成する工程と、
第１の配線導体層と、第２の配線導体層と、第３の配線導体層と、第４の配線導体層とを形成する工程であって、前記第１の配線導体層および前記第２の配線導体層は、共に前記第１の開口部を囲み、共に前記第１の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第２の配線導体層は、前記第１の配線導体層の上方に位置し、前記第３の配線導体層および前記第４の配線導体層は、共に前記第１の開口部を囲み、共に前記第２の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第４の配線導体層は、前記第３の配線導体層の上方に位置する、工程と、
ドナーまたはアクセプタ不純物原子を前記第１の配線導体層から前記第１の半導体柱内部に熱拡散させて第３の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第３の配線導体層から前記第２の半導体柱内部に熱拡散させて第４の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第２の配線導体層から前記第１の半導体柱内部に熱拡散させて第５の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第４の配線導体層から前記第２の半導体柱内部に熱拡散させて第６の不純物領域を形成する工程と、
前記第２の配線導体層より上方で前記内部絶縁層より下方の前記第１の被覆絶縁層と、前記第４の配線導体層より上方で前記内部絶縁層より下方の前記第２の被覆絶縁層とをエッチングして、第２の開口部を形成する工程と、
前記第２の開口部を囲み、且つ前記第１のゲート導体層の側面に接触した第５の配線導体層と、前記第２の開口部を囲み、且つ前記第２のゲート導体層の側面に接触した第６の配線導体層とを形成する工程と、
前記第１の被覆絶縁層と、前記第２の被覆絶縁層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記ゲート絶縁層のエッチングを行って、前記内部絶縁層の上下の半導体層にまたがる前記第１の半導体柱および前記第２の半導体柱の外周に第３の開口部を形成する工程と、
第７の配線導体層と、第８の配線導体層と、第９の配線導体層と、第１０の配線導体層とを形成する工程であって、前記第７の配線導体層および前記第８の配線導体層は、共に前記第３の開口部を囲み、共に前記第１の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第８の配線導体層は、前記第１の配線導体層の上方に位置し、前記第９の配線導体層および前記第１０の配線導体層は、共に前記第３の開口部を囲み、共に前記第２の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第１０の配線導体層は、前記第３の配線導体層の上方に位置する、工程と、
ドナーまたはアクセプタ不純物原子を前記第７の配線導体層から前記第１の半導体柱内部に熱拡散させて第７の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第９の配線導体層から前記第２の半導体柱内部に熱拡散させて第８の不純物領域を形成し、ドナー不純物原子を前記第８の配線導体層から前記第１の半導体柱内部に熱拡散させて第９の不純物領域を形成し、ドナー不純物原子を前記第１０の配線導体層から前記第２の半導体柱内部に熱拡散させて第１０の不純物領域を形成する工程と、
前記第８の配線導体層および前記第１０の配線導体層より上方に、前記第１の半導体柱および前記第２の半導体柱の外周を囲み、且つ前記第１の半導体柱および前記第２の半導体柱上の前記ゲート導体層同士を接続する第１１の配線導体層を形成する工程と、
前記第１の半導体柱の頂部にドナー不純物を含む第１１の不純物領域を形成し、前記第２の半導体柱の頂部にドナー不純物を含む第１２の不純物領域を形成する工程と、
前記第１の配線導体層と、前記第２の配線導体層と、前記第８の配線導体層と、前記第２のゲート導体層と、前記第６の配線導体層とを接続する工程と、
前記第３の配線導体層と、前記第４の配線導体層と、前記第１０の配線導体層と、前記第１のゲート導体層と、前記第５の配線導体層とを接続する工程と、を備える、
ことを特徴とする柱状半導体メモリ装置の製造方法。

【請求項8】

前記第１の不純物領域から前記第８の不純物領域までを形成する各前記工程では、
前記第１の半導体柱内に、ドナー不純物原子を含んだ前記第１の不純物領域と、ドナー不純物原子を含んだ前記第３の不純物領域と、アクセプタ不純物原子を含んだ前記第５の不純物領域と、アクセプタ不純物原子を含んだ前記第７の不純物領域を形成し、
前記第２の半導体柱内に、ドナー不純物原子を含んだ前記第２の不純物領域と、ドナー不純物原子を含んだ前記第４の不純物領域と、アクセプタ不純物原子を含んだ前記第６の不純物領域と、アクセプタ不純物原子を含んだ前記第８の不純物領域を形成し、
前記第１の不純物領域と、前記第２の不純物領域とを、第１のグランド配線導体層に接続する工程と、
前記第７の不純物領域と、前記第８の不純物領域とを、第１の電源配線導体層に接続する工程と、
前記第１１の配線導体層を、第１のワード配線導体層に接続する工程と、
前記第１１の不純物領域および前記第１２の不純物領域の一方を第１のビット配線導体層に接続し、他方を第１の反転ビット配線導体層に接続する工程と、をさらに備える、
ことを特徴とする請求項７に記載の柱状半導体メモリ装置の製造方法。

【請求項9】

前記第１の不純物領域から前記第８の不純物領域までを形成する各前記工程では、
前記第１の半導体柱内に、アクセプタ不純物原子を含んだ前記第１の不純物領域と、アクセプタ不純物原子を含んだ前記第３の不純物領域と、ドナー不純物原子を含んだ前記第５の不純物領域と、ドナー不純物原子を含んだ前記第７の不純物領域を形成し、
前記第２の半導体柱内に、アクセプタ不純物原子を含んだ前記第２の不純物領域と、アクセプタ不純物原子を含んだ前記第４の不純物領域と、ドナー不純物原子を含んだ前記第６の不純物領域と、ドナー不純物原子を含んだ前記第８の不純物領域を形成し、
前記第１の不純物領域と、前記第２の不純物領域とを、第２の電源配線導体層に接続する工程と、
前記第７の不純物領域と、前記第８の不純物領域とを、第２のグランド配線導体層に接続する工程と、
前記第１１の配線導体層を、第２のワード配線導体層に接続する工程と、
前記第１１の不純物領域および前記第１２の不純物領域の一方を第２のビット配線導体層に接続し、他方を第２の反転ビット配線導体層に接続する工程と、をさらに備える、
ことを特徴とする請求項７に記載の柱状半導体メモリ装置の製造方法。

【請求項10】

前記第１の半導体柱の側面に、前記第３の不純物領域と、前記第５の不純物領域とに繋がった第１のシリサイド領域を形成する工程と、
前記第２の半導体柱の側面に、前記第４の不純物領域と、前記第６の不純物領域とに繋がった第２のシリサイド領域を形成する工程と、
前記第１のゲート導体層上に、前記第５の配線導体層を貫通する第１のコンタクトホールを形成する工程と、
前記第２のゲート導体層上に、前記第６の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
前記第１の半導体柱を囲む前記第２の配線導体層上に、前記第７の配線導体層と、前記第８の配線導体層とを、貫通する第３のコンタクトホールを形成する工程と、
前記第２の半導体柱を囲む前記第４の配線導体層上に、前記第９の配線導体層と、前記第１０の配線導体層とを、貫通する第４のコンタクトホールを形成する工程と、
平面視において、前記第３のコンタクトホールの外周を囲み、且つ前記第２の配線導体層上に第５のコンタクトホールを形成する工程と、
平面視において、前記第４のコンタクトホールの外周を囲み、且つ前記第１０の配線導体層上に第６のコンタクトホールを形成する工程と、
前記第３のコンタクトホールおよび前記第５のコンタクトホールの内部側面に第１のコンタクトホール側面絶縁層を形成する工程と、
前記第４のコンタクトホールおよび前記第６のコンタクトホールの内部側面に第２のコンタクトホール側面絶縁層を形成する工程と、
前記第１のコンタクトホールと、前記第４のコンタクトホールと、前記第６のコンタクトホールとを介して、前記第１のゲート導体層と、前記第５の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とを、接続する第１の配線導体層接続導体層を形成する工程と、
前記第２のコンタクトホールと、前記第３のコンタクトホールと、前記第５のコンタクトホールとを介して、前記第２のゲート導体層と、前記第６の配線導体層と、前記第１の配線導体層と、前記第２の配線導体層とを、接続する第２の配線導体層接続導体層を形成する工程と、をさらに備える、
ことを特徴とする請求項７に記載の柱状半導体メモリ装置の製造方法。

【請求項11】

前記第１の配線導体層と、前記第２の配線導体層とを貫通する第７のコンタクトホールを形成する工程と、
前記第３の配線導体層と、前記第４の配線導体層とを貫通する第８のコンタクトホールを形成する工程と、
前記第７のコンタクトホールと、前記第８のコンタクトホールとの内部に埋め込み導体層を充満させる工程と、をさらに備える、
ことを特徴とする請求項７に記載の柱状半導体メモリ装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、柱状半導体メモリ装置と、その製造方法に関する。

【背景技術】

【0002】

近年、代表的な柱状半導体装置であるＳＧＴ（Surrounding Gate MOS Transistor）は、高集積な半導体装置を提供する半導体素子として注目されている。そして、ＳＧＴを有する半導体メモリ装置の更なる高集積化、高性能化が求められている。

【0003】

通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に存在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。

【0004】

図６に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１００（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ^＋層１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ^＋層」と称する。）が形成されている。このソース、ドレインとなるＮ^＋層１０１ａ、１０１ｂ間のＳｉ柱１００の部分がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成されている。このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ^＋層１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、単一のＳｉ柱１００内に形成される。このため、平面視において、ＳＧＴの占有面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ^＋層の占有面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。

【0005】

ＳＧＴを有するＳＲＡＭ（Static Random Access Memory）回路の１つのメモリセルは、６個のＳＧＴを用いて形成される（例えば、特許文献２を参照）。通常、ＳＲＡＭのメモリセルを構成するＳＧＴは、それぞれ、異なる半導体柱に形成されている。

【0006】

ＳＲＡＭメモリセルの高密度化は、ＳＲＡＭ回路が組み込まれた半導体メモリ装置チップの低コスト化に繋がる。

【0007】

このため、高密度ＳＲＡＭセル回路の実現が求められている。また、ＳＲＡＭセル回路の高速化などの半導体メモリ装置チップの高性能化も求められている。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開平２−１８８９６６号公報

【特許文献2】米国特許出願公開第２０１０／０２１９４８３号明細書

【非特許文献】

【0009】

【非特許文献1】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

【非特許文献2】Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979)

【非特許文献3】T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: “Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI” IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)

【非特許文献4】R.Gandhi, Z. Chen, N Singh, K. Banerjee, S. Lee: " Vertical Si-Nanowire n-Type Tunneling FETs With Low Subthreshold Swing(<50mV/decade) at Room Temperature", IEEE Electron Device Letter, Vol.32, no.4, pp.437-439(2011)

【発明の概要】

【発明が解決しようとする課題】

【0010】

ＳＲＡＭセル回路の高密度化、高性能化の実現が求められている。

【課題を解決するための手段】

【0011】

本発明の第１の観点に係る、柱状半導体メモリ装置は、
基板上に、前記基板表面に対して垂直方向に立った第１の半導体柱および第２の半導体柱と、
前記第１の半導体柱の一部をチャネル領域として含む第１のＳＧＴ及び第２のＳＧＴと、
前記第１の半導体柱の一部をチャネル領域として含み、前記第１のＳＧＴ及び前記第２のＳＧＴの上方に形成されている第３のＳＧＴと、
前記第２の半導体柱の一部をチャネル領域として含む第４のＳＧＴ及び第５のＳＧＴと、
前記第２の半導体柱の一部をチャネル領域として含み、前記第４のＳＧＴ及び前記第５のＳＧＴの上方に形成されている第６のＳＧＴと、
前記第１のＳＧＴ及び前記第２のＳＧＴのうち上方にあるものと前記第３のＳＧＴとの間で、前記第１の半導体柱内に形成されている第１の絶縁層と、
前記第４のＳＧＴ及び前記第５のＳＧＴのうち上方にあるものと前記第６のＳＧＴとの間で、前記第２の半導体柱内に形成されている第２の絶縁層と、
を備え、
前記第１のＳＧＴおよび前記第４のＳＧＴが水平方向に並んで形成され、
前記第２のＳＧＴおよび前記第５のＳＧＴが水平方向に並んで形成され、
前記第３のＳＧＴおよび前記第６のＳＧＴが水平方向に並んで形成され、
前記第１のＳＧＴは、第１の不純物領域と、第２の不純物領域と、前記第１のＳＧＴのチャネル領域を囲む第１のゲート絶縁層と、前記第１のゲート絶縁層を囲む第１のゲート導体層と、を含み、
前記第２のＳＧＴは、第３の不純物領域と、第４の不純物領域と、前記第２のＳＧＴのチャネル領域を囲む第２のゲート絶縁層と、前記第２のゲート絶縁層を囲む第２のゲート導体層と、を含み、
前記第３のＳＧＴは、第５の不純物領域と、第６の不純物領域と、前記第３のＳＧＴのチャネル領域を囲む第３のゲート絶縁層と、前記第３のゲート絶縁層を囲む第３のゲート導体層と、を含み、
前記第４のＳＧＴは、第７の不純物領域と、第８の不純物領域と、前記第４のＳＧＴのチャネル領域を囲む第４のゲート絶縁層と、前記第４のゲート絶縁層を囲む第４のゲート導体層と、を含み、
前記第５のＳＧＴは、第９の不純物領域と、第１０の不純物領域と、前記第５のＳＧＴのチャネル領域を囲む第５のゲート絶縁層と、前記第５のゲート絶縁層を囲む第５のゲート導体層と、を含み、
前記第６のＳＧＴは、第１１の不純物領域と、第１２の不純物領域と、前記第６のＳＧＴのチャネル領域を囲む第６のゲート絶縁層と、前記第６のゲート絶縁層を囲む第６のゲート導体層と、を含み、
前記第２の不純物領域と、前記第３の不純物領域と、前記第５の不純物領域と、前記第４のゲート導体層と、前記第５のゲート導体層とが、電気的に接続し、
前記第８の不純物領域と、前記第９の不純物領域と、前記第１１の不純物領域と、前記第１のゲート導体層と、前記第２のゲート導体層とが、電気的に接続し、
前記第１の不純物領域と、前記第７の不純物領域とが、グランド配線導体層に接続し、
前記第４の不純物領域と、前記第１０の不純物領域とが、電源配線導体層に接続し、
前記第３のゲート導体層と、前記第６のゲート導体層とが、ワード配線導体層に接続し、
前記第６の不純物領域と、前記第１２の不純物領域とが、一方がビット配線導体層に接続すると、他方が反転ビット配線導体層に接続しており、
前記第１のゲート導体層に接続して第１の配線導体層が形成され、
前記第２の不純物領域に接続して第２の配線導体層が形成され、
前記第３の不純物領域に接続して第３の配線導体層が形成され、
前記第２のゲート導体層に接続して第４の配線導体層が形成され、
前記第５の不純物領域に接続して第５の配線導体層が形成され、
前記第３のゲート導体層と前記第６のゲート導体層とに接続して第６の配線導体層が形成され、
前記第４のゲート導体層に接続して第７の配線導体層が形成され、
前記第８の不純物領域に接続して第８の配線導体層が形成され、
前記第９の不純物領域に接続して第９の配線導体層が形成され、
前記第５のゲート導体層に接続して第１０の配線導体層が形成され、
前記第１１の不純物領域に接続して第１１の配線導体層が形成され、
平面視において、前記第２の配線導体層と、前記第３の配線導体層と、前記第５の配線導体層とが、前記第１の半導体柱を囲み、一方向に延び、且つ重なって形成され、
平面視において、前記第７の配線導体層と、前記第１０の配線導体層とが、前記第２の半導体柱を囲み、前記一方向に延び、且つ重なって形成され、
平面視において、前記第８の配線導体層と、前記第９の配線導体層と、前記第１１の配線導体層とが、前記第２の半導体柱を囲み、前記一方向とは反対の方向に延び、且つ重なって形成され、
平面視において、前記第１の配線導体層と、前記第４の配線導体層とが、前記第１の半導体柱を囲み、前記一方向とは反対の方向に延び、且つ重なって形成され、
前記第３の配線導体層と、前記第５の配線導体層とを接続する第１のコンタクトホールと、
前記第７の配線導体層と、前記第１０の配線導体層とを接続する第２のコンタクトホールと、
前記第９の配線導体層と、前記第１１の配線導体層とを接続する第３のコンタクトホールと、
前記第１の配線導体層と、前記第４の配線導体層とを接続する第４のコンタクトホールと、
前記第１のコンタクトホールと、前記第２のコンタクトホールとを介して、前記第２の配線導体層と、前記第３の配線導体層と、前記第５の配線導体層と、前記第７の配線導体層と、前記第１０の配線導体層とを接続する、第１の接続配線導体層と、
前記第３のコンタクトホールと、前記第４のコンタクトホールとを介して、前記第８の配線導体層と、前記第９の配線導体層と、前記第１１の配線導体層と、前記第１の配線導体層と、前記第４の配線導体層とを接続する、第２の接続配線導体層と、をさらに備え、
前記第１のＳＧＴと前記第２のＳＧＴは、一方が駆動用トランジスタ、他方が負荷用トランジスタであり、前記第４のＳＧＴと前記第５のＳＧＴは、一方が駆動用トランジスタ、他方が負荷用トランジスタであり、前記第３のＳＧＴと前記第６のＳＧＴは、選択トランジスタであり、こうして、ＳＲＡＭセル回路が形成されている、
ことを特徴とする。

【0013】

前記第１の半導体柱の底部から上方に順番に、前記第１の不純物領域と、前記第２の不純物領域と、前記第３の不純物領域と、前記第４の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域とが、形成され、
前記第２の半導体柱の底部から上方に順番に、前記第７の不純物領域と、前記第８の不純物領域と、前記第９の不純物領域と、前記第１０の不純物領域と、前記第１１の不純物領域と、前記第１２の不純物領域とが、形成され、
前記第１の不純物領域および前記第７の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱の外周部に連続して形成された第１の底部導体層と、
前記第４の不純物領域および前記第１０の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱を囲む第１２の配線導体層と、をさらに備え、
前記第１の底部導体層と、前記グランド配線導体層とが接続され、
前記第１２の配線導体層が、前記電源配線導体層に接続されている、
ことが望ましい。

【0014】

前記第１の半導体柱の底部から上方に順番に、前記第４の不純物領域と、前記第３の不純物領域と、前記第２の不純物領域と、前記第１の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域とが、形成され、
前記第２の半導体柱の底部から上方に順番に、前記第１０の不純物領域と、前記第９の不純物領域と、前記第８の不純物領域と、前記第７の不純物領域と、前記第１１の不純物領域と、前記第１２の不純物領域とが、形成され、
前記第４の不純物領域および前記第１０の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱の外周部に連続して形成された第２の底部導体層と、
前記第１の不純物領域および前記第７の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱を囲む第１３の配線導体層と、をさらに備え、
前記第２の底部導体層と、前記電源配線導体層とが接続され、
前記第１３の配線導体層が、前記グランド配線導体層に接続されている、
ことが望ましい。

【0015】

前記第１のコンタクトホールは、前記第４の不純物領域に接続する配線導体層をさらに貫通し、および／または、
前記第３のコンタクトホールは、前記第１０の不純物領域に接続する配線導体層をさらに貫通する、
ことが望ましい。

【0016】

前記第１の半導体柱の外周表層にあって、前記第２の不純物領域と前記第３の不純物領域とに繋がって形成された第１のシリサイド層と、
前記第２の半導体柱の外周表層にあって、前記第８の不純物領域と前記第９の不純物領域とに繋がって形成された第２のシリサイド層と、をさらに備える、
ことが望ましい。

【0017】

前記第２の配線導体層と前記第３の配線導体層との間に形成した、第１の層間絶縁層と、
前記第８の配線導体層と前記第９の配線導体層との間に形成した、第２の層間絶縁層と、
前記第２の配線導体層と、前記第１の層間絶縁層と、前記第３の配線導体層とを貫通した第１の貫通コンタクトホールと、
前記第８の配線導体層と、前記第２の層間絶縁層と、前記第９の配線導体層とを貫通した第２の貫通コンタクトホールと、
前記第１の貫通コンタクトホールに埋め込まれた第１の埋め込み導体層と、
前記第２の貫通コンタクトホールに埋め込まれた第２の埋め込み導体層と、をさらに備える、
ことが望ましい。

【0019】

本発明の第２の観点に係る、柱状半導体メモリ装置の製造方法は、
基板上に、前記基板平面に対して垂直方向に立ち、その上下の半導体層を分離する内部絶縁層を有し、且つ隣接して並ぶ第１の半導体柱および第２の半導体柱を形成する工程と、
前記第１の半導体柱および前記第２の半導体柱のそれぞれを囲んでゲート絶縁層を形成する工程と、
前記ゲート絶縁層を囲んでゲート導体層を形成する工程と、
前記ゲート導体層を覆って被覆絶縁層を形成する工程と、
前記第１の半導体柱の底部にドナーまたはアクセプタ不純物を含む第１の不純物領域、および前記第２の半導体柱の底部に前記第１の不純物領域と同じ極性の不純物を含む第２の不純物領域を形成する工程と、
前記被覆絶縁層と前記ゲート導体層とをそれぞれエッチングして、前記第１の半導体柱を囲んで互いに重なった、前記被覆絶縁層の一部からなる第１の被覆絶縁層と、前記ゲート導体層の一部からなる第１のゲート導体層と、前記第２の半導体柱を囲んで互いに重なった、前記被覆絶縁層の別の一部からなる第２の被覆絶縁層と、前記ゲート導体層の別の一部からなる第２のゲート導体層とを形成する工程と、
前記第１の被覆絶縁層と、前記第２の被覆絶縁層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記ゲート絶縁層とのエッチングを行って、前記第１の半導体柱および前記第２の半導体柱の外周で前記内部絶縁層より下方に第１の開口部を形成する工程と、
第１の配線導体層と、第２の配線導体層と、第３の配線導体層と、第４の配線導体層とを形成する工程であって、前記第１の配線導体層および前記第２の配線導体層は、共に前記第１の開口部を囲み、共に前記第１の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第２の配線導体層は、前記第１の配線導体層の上方に位置し、前記第３の配線導体層および前記第４の配線導体層は、共に前記第１の開口部を囲み、共に前記第２の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第４の配線導体層は、前記第３の配線導体層の上方に位置する、工程と、
ドナーまたはアクセプタ不純物原子を前記第１の配線導体層から前記第１の半導体柱内部に熱拡散させて第３の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第３の配線導体層から前記第２の半導体柱内部に熱拡散させて第４の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第２の配線導体層から前記第１の半導体柱内部に熱拡散させて第５の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第４の配線導体層から前記第２の半導体柱内部に熱拡散させて第６の不純物領域を形成する工程と、
前記第２の配線導体層より上方で前記内部絶縁層より下方の前記第１の被覆絶縁層と、前記第４の配線導体層より上方で前記内部絶縁層より下方の前記第２の被覆絶縁層とをエッチングして、第２の開口部を形成する工程と、
前記第２の開口部を囲み、且つ前記第１のゲート導体層の側面に接触した第５の配線導体層と、前記第２の開口部を囲み、且つ前記第２のゲート導体層の側面に接触した第６の配線導体層とを形成する工程と、
前記第１の被覆絶縁層と、前記第２の被覆絶縁層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記ゲート絶縁層のエッチングを行って、前記内部絶縁層の上下の半導体層にまたがる前記第１の半導体柱および前記第２の半導体柱の外周に第３の開口部を形成する工程と、
第７の配線導体層と、第８の配線導体層と、第９の配線導体層と、第１０の配線導体層とを形成する工程であって、前記第７の配線導体層および前記第８の配線導体層は、共に前記第３の開口部を囲み、共に前記第１の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第８の配線導体層は、前記第１の配線導体層の上方に位置し、前記第９の配線導体層および前記第１０の配線導体層は、共に前記第３の開口部を囲み、共に前記第２の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第１０の配線導体層は、前記第３の配線導体層の上方に位置する、工程と、
ドナーまたはアクセプタ不純物原子を前記第７の配線導体層から前記第１の半導体柱内部に熱拡散させて第７の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第９の配線導体層から前記第２の半導体柱内部に熱拡散させて第８の不純物領域を形成し、ドナー不純物原子を前記第８の配線導体層から前記第１の半導体柱内部に熱拡散させて第９の不純物領域を形成し、ドナー不純物原子を前記第１０の配線導体層から前記第２の半導体柱内部に熱拡散させて第１０の不純物領域を形成する工程と、
前記第８の配線導体層および前記第１０の配線導体層より上方に、前記第１の半導体柱および前記第２の半導体柱の外周を囲み、且つ前記第１の半導体柱および前記第２の半導体柱上の前記ゲート導体層同士を接続する第１１の配線導体層を形成する工程と、
前記第１の半導体柱の頂部にドナー不純物を含む第１１の不純物領域を形成し、前記第２の半導体柱の頂部にドナー不純物を含む第１２の不純物領域を形成する工程と、
前記第１の配線導体層と、前記第２の配線導体層と、前記第８の配線導体層と、前記第２のゲート導体層と、前記第６の配線導体層とを接続する工程と、
前記第３の配線導体層と、前記第４の配線導体層と、前記第１０の配線導体層と、前記第１のゲート導体層と、前記第５の配線導体層とを接続する工程と、を備える、
ことを特徴とする。

【0020】

前記第１の不純物領域から前記第８の不純物領域までを形成する各前記工程では、
前記第１の半導体柱内に、ドナー不純物原子を含んだ前記第１の不純物領域と、ドナー不純物原子を含んだ前記第３の不純物領域と、アクセプタ不純物原子を含んだ前記第５の不純物領域と、アクセプタ不純物原子を含んだ前記第７の不純物領域を形成し、
前記第２の半導体柱内に、ドナー不純物原子を含んだ前記第２の不純物領域と、ドナー不純物原子を含んだ前記第４の不純物領域と、アクセプタ不純物原子を含んだ前記第６の不純物領域と、アクセプタ不純物原子を含んだ前記第８の不純物領域を形成し、
前記第１の不純物領域と、前記第２の不純物領域とを、第１のグランド配線導体層に接続する工程と、
前記第７の不純物領域と、前記第８の不純物領域とを、第１の電源配線導体層に接続する工程と、
前記第１１の配線導体層を、第１のワード配線導体層に接続する工程と、
前記第１１の不純物領域および前記第１２の不純物領域の一方を第１のビット配線導体層に接続し、他方を第１の反転ビット配線導体層に接続する工程と、をさらに備える、
ことが望ましい。

【0021】

前記第１の不純物領域から前記第８の不純物領域までを形成する各前記工程では、
前記第１の半導体柱内に、アクセプタ不純物原子を含んだ前記第１の不純物領域と、アクセプタ不純物原子を含んだ前記第３の不純物領域と、ドナー不純物原子を含んだ前記第５の不純物領域と、ドナー不純物原子を含んだ前記第７の不純物領域を形成し、
前記第２の半導体柱内に、アクセプタ不純物原子を含んだ前記第２の不純物領域と、アクセプタ不純物原子を含んだ前記第４の不純物領域と、ドナー不純物原子を含んだ前記第６の不純物領域と、ドナー不純物原子を含んだ前記第８の不純物領域を形成し、
前記第１の不純物領域と、前記第２の不純物領域とを、第２の電源配線導体層に接続する工程と、
前記第７の不純物領域と、前記第８の不純物領域とを、第２のグランド配線導体層に接続する工程と、
前記第１１の配線導体層を、第２のワード配線導体層に接続する工程と、
前記第１１の不純物領域および前記第１２の不純物領域の一方を第２のビット配線導体層に接続し、他方を第２の反転ビット配線導体層に接続する工程と、をさらに備える、
ことが望ましい。

【0022】

前記第１の半導体柱の側面に、前記第３の不純物領域と、前記第５の不純物領域とに繋がった第１のシリサイド領域を形成する工程と、
前記第２の半導体柱の側面に、前記第４の不純物領域と、前記第６の不純物領域とに繋がった第２のシリサイド領域を形成する工程と、
前記第１のゲート導体層上に、前記第５の配線導体層を貫通する第１のコンタクトホールを形成する工程と、
前記第２のゲート導体層上に、前記第６の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
前記第１の半導体柱を囲む前記第２の配線導体層上に、前記第７の配線導体層と、前記第８の配線導体層とを、貫通する第３のコンタクトホールを形成する工程と、
前記第２の半導体柱を囲む前記第４の配線導体層上に、前記第９の配線導体層と、前記第１０の配線導体層とを、貫通する第４のコンタクトホールを形成する工程と、
平面視において、前記第３のコンタクトホールの外周を囲み、且つ前記第２の配線導体層上に第５のコンタクトホールを形成する工程と、
平面視において、前記第４のコンタクトホールの外周を囲み、且つ前記第１０の配線導体層上に第６のコンタクトホールを形成する工程と、
前記第３のコンタクトホールおよび前記第５のコンタクトホールの内部側面に第１のコンタクトホール側面絶縁層を形成する工程と、
前記第４のコンタクトホールおよび前記第６のコンタクトホールの内部側面に第２のコンタクトホール側面絶縁層を形成する工程と、
前記第１のコンタクトホールと、前記第４のコンタクトホールと、前記第６のコンタクトホールとを介して、前記第１のゲート導体層と、前記第５の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とを、接続する第１の配線導体層接続導体層を形成する工程と、
前記第２のコンタクトホールと、前記第３のコンタクトホールと、前記第５のコンタクトホールとを介して、前記第２のゲート導体層と、前記第６の配線導体層と、前記第１の配線導体層と、前記第２の配線導体層とを、接続する第２の配線導体層接続導体層を形成する工程と、をさらに備える、
ことが望ましい。

【0023】

前記第１の配線導体層と、前記第２の配線導体層とを貫通する第７のコンタクトホールを形成する工程と、
前記第３の配線導体層と、前記第４の配線導体層とを貫通する第８のコンタクトホールを形成する工程と、
前記第７のコンタクトホールと、前記第８のコンタクトホールとの内部に埋め込み導体層を充満させる工程と、をさらに備える、
ことが望ましい。

【発明の効果】

【0024】

本発明によれば、ＳＧＴを有する柱状半導体メモリ装置において、１つのメモリセルが少なくとも２個の半導体柱より形成される。これにより、高密度のＳＲＡＭセル回路が実現する。

【図面の簡単な説明】

【0025】

【図1A】図１Ａは、本発明の第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのＳＲＡＭセル回路図である。

【図1B】図１Ｂは、第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのＳＲＡＭセル回路模式構造図である。

【図2A】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2B】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2C】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2D】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2E】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2F】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2G】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2H】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2I】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2J】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2K】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2L】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図2M】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）である。

【図2N】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）である。

【図2P】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）である。

【図2Q】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）である。

【図2R】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）である。

【図2S】第１実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）である。

【図3A】第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置を説明するためのＳＲＡＭセル回路模式構造図である。

【図3B】第２実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）である。

【図4】第３実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）である。

【図5】第４実施形態に係るＳＧＴを有する柱状半導体メモリ装置の製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）である。

【図6】従来例のＳＧＴを示す模式構造図である。

【発明を実施するための形態】

【0026】

以下、本発明の実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置の製造方法について、図面を参照しながら説明する。

【0027】

（第１実施形態）
以下、図１Ａ、図１Ｂ、図２Ａ〜図２Ｓを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置の製造方法について説明する。

【0028】

図１Ａに、本実施形態のＳＲＡＭセル回路図を示す。本ＳＲＡＭセル回路は２個のインバータ回路を含んでいる。１つのインバータ回路は負荷用ＰチャネルＳＧＴ_ＬＰ１と、駆動用ＮチャネルＳＧＴ_ＤＮ１と、から構成されている。もう１つのインバータ回路は負荷用ＰチャネルＳＧＴ_ＬＰ２と、駆動用ＮチャネルＳＧＴ_ＤＮ２と、から構成されている。ＰチャネルＳＧＴ_ＬＰ１のゲートとＮチャネルＳＧＴ_ＤＮ１のゲートが接続されている。ＰチャネルＳＧＴ_ＬＰ２のゲートとＮチャネルＳＧＴ_ＤＮ２のゲートが接続されている。ＰチャネルＳＧＴ_ＬＰ１のドレインとＮチャネルＳＧＴ_ＤＮ１のドレインが接続されている。ＰチャネルＳＧＴ_ＬＰ２のドレインとＮチャネルＳＧＴ_ＤＮ２のドレインが接続されている。

【0029】

図１Ａに示すように、ＰチャネルＳＧＴ_ＬＰ１、ＬＰ２のソースは電源端子Ｖｄｄに接続されている。そして、ＮチャネルＳＧＴ_ＤＮ１、ＤＮ２のソースはグランド端子Ｖｓｓに接続されている。選択トランジスタとしてのＮチャネルＳＧＴ_ＳＮ１、ＳＮ２が２つのインバータ回路の両側に配置されている。ＮチャネルＳＧＴ_ＳＮ１、ＳＮ２のゲートはワード線端子ＷＬｔに接続されている。ＮチャネルＳＧＴ_ＳＮ１のドレインは、ＮチャネルＳＧＴ_ＤＮ１、ＰチャネルＳＧＴ_ＬＰ１のドレインと接続され、ＮチャネルＳＧＴ_ＳＮ１のソースは反転ビット線端子ＲＢＬｔに接続されている。ＮチャネルＳＧＴ_ＳＮ２のドレインは、ＮチャネルＳＧＴ_ＤＮ２、ＰチャネルＳＧＴ_ＬＰ２のドレインと接続され、ＮチャネルＳＧＴ_ＳＮ２のソースはビット線端子ＢＬｔに接続されている。
このように、本実施形態のＳＲＡＭセルを有する回路（以下、「ＳＲＡＭセル回路」という。）は、２個のＰチャネルＳＧＴ_ＬＰ１、ＬＰ２と、４個のＮチャネルＳＧＴ_ＤＮ１、ＤＮ２、ＳＮ１、ＳＮ２とからなる合計６個のＳＧＴから構成されている。そして、このＳＲＡＭセル回路は、ＰチャネルＳＧＴ_ＬＰ１、ＮチャネルＳＧＴ_ＤＮ１、ＳＮ１よりなる回路領域Ｃ１と、ＰチャネルＳＧＴ_ＬＰ２、ＮチャネルＳＧＴ_ＤＮ２、ＳＮ２よりなる回路領域Ｃ２とから構成されている。

【0030】

図１Ｂに第１実施形態に係るＳＲＡＭセル回路の模式構造図を示す。このＳＲＡＭセル回路は２個のＳｉ柱ＳＰ１、ＳＰ２より構成されている。
Ｓｉ柱ＳＰ１には、図１Ａで示したＮチャネルＳＧＴ_ＤＮ１が底部に形成され、ＮチャネルＳＧＴ_ＤＮ１の上部にＰチャネルＳＧＴ_ＬＰ１が形成され、ＰチャネルＳＧＴ_ＬＰ１の上部にＮチャネルＳＧＴ_ＳＮ１が形成されている。そして、Ｓｉ柱ＳＰ２には、図１Ａで示したＮチャネルＳＧＴ_ＤＮ２が底部に形成され、ＮチャネルＳＧＴ_ＤＮ２の上部にＰチャネルＳＧＴ_ＬＰ２が形成され、ＰチャネルＳＧＴ_ＬＰ２の上部にＮチャネルＳＧＴ_ＳＮ２が形成されている。
ＮチャネルＳＧＴ_ＤＮ１は、ゲートＧ１１で囲まれたチャネルとして機能するＳｉ柱ＳＰ１の一部と、ゲートＧ１１と、ゲートＧ１１の上下のＳｉ柱ＳＰ１内にあるソースＮ^＋層Ｎ１１とドレインＮ^＋層Ｎ１２とにより形成されている。そして、ＰチャネルＳＧＴ_ＬＰ１は、ゲートＧ１２で囲まれたチャネルとして機能するＳｉ柱ＳＰ１の一部と、ゲートＧ１２と、ゲートＧ１２の上下のＳｉ柱ＳＰ１内にあるドレインＰ^＋層Ｐ１１とソースＰ^＋層Ｐ１２とにより形成されている。ＮチャネルＳＧＴ_ＳＮ１は、ゲートＧ１３で囲まれたチャネルとして機能するＳｉ柱ＳＰ１の一部と、ゲートＧ１３と、ゲートＧ１３の上下のＳｉ柱ＳＰ１内にあるドレインＮ^＋層Ｎ１３とソースＮ^＋層Ｎ１４とにより形成されている。そして、Ｎ^＋層Ｎ１２とＰ^＋層Ｐ１１が接続されている。そして、Ｎ^＋層Ｎ１３とＰ^＋層Ｐ１２の間にＳｉＯ_２層Ｏｘ１が形成されている。
ＮチャネルＳＧＴ_ＤＮ２は、ゲートＧ２１で囲まれたチャネルとして機能するＳｉ柱ＳＰ２の一部と、ゲートＧ２１と、ゲートＧ２１の上下のＳｉ柱ＳＰ２内にあるソースＮ^＋層Ｎ２１とドレインＮ^＋層Ｎ２２とにより形成されている。そして、ＰチャネルＳＧＴ_ＬＰ２は、ゲートＧ２２で囲まれたチャネルとして機能するＳｉ柱ＳＰ２の一部と、ゲートＧ２２、ゲートＧ２２の上下のＳｉ柱ＳＰ２内にあるドレインＰ^＋層Ｐ２１とソースＰ^＋層Ｐ２２とにより形成されている。ＮチャネルＳＧＴ_ＳＮ２は、ゲートＧ２３で囲まれたチャネルとして機能するＳｉ柱ＳＰ２の一部と、ゲートＧ２３、ゲートＧ２３の上下のＳｉ柱ＳＰ２内にあるドレインＮ^＋層Ｎ２３とソースＮ^＋層Ｎ２４とにより形成されている。そして、Ｎ^＋層Ｎ２２とＰ^＋層Ｐ２１が接続されている。そして、Ｎ^＋層Ｎ２３とＰ^＋層Ｐ２２の間にＳｉＯ_２層Ｏｘ２が形成されている。

【0031】

図１Ｂに示すように、Ｎ^＋層Ｎ１２と、Ｐ^＋層Ｐ１１と、Ｎ^＋層Ｎ１３と、ゲートＧ２１とゲートＧ２２とが接続され、Ｎ^＋層Ｎ２２と、Ｐ^＋層Ｐ２１と、Ｎ^＋層Ｎ２３と、ゲートＧ１１とゲートＧ１２とが接続されている。そして、Ｎ^＋層Ｎ１１と、Ｎ^＋層Ｎ２１とがグランド端子Ｖｓｓに接続され、Ｐ^＋層Ｐ１２とＰ^＋層Ｐ２２が電源端子Ｖｄｄに接続され、ゲートＧ１３とゲートＧ２３とがワード線端子ＷＬｔに接続されている。そして、Ｎ^＋層Ｎ２４はビット線端子ＢＬｔに接続され、Ｎ^＋層Ｎ１４は反転ビット線端子ＲＢＬｔに接続されている。これにより、図１Ａに示したＳＲＡＭセル回路が形成される。図１Ｂに示すように、図１Ａにおける回路領域Ｃ１がＳｉ柱ＳＰ１に形成され、回路領域Ｃ２がＳｉ柱ＳＰ２に形成される。

【0032】

本実施形態では、図１Ｂに示すように、回路領域Ｃ１及び回路領域Ｃ２が、Ｓｉ柱ＳＰ１及びＳｉ柱ＳＰ２に同じ配置構成をして形成される。

【0033】

図２Ａ〜２Ｓに、本実施形態のＳＧＴを有する柱状半導体メモリ装置の製造工程を説明するための、平面図及び断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図を示す。存在するならば、（ｅ）は、（ａ）のＸ２−Ｘ２’線に沿う断面構造図を示し、（ｆ）は、（ａ）のＹ３−Ｙ３’線に沿う断面構造図を示す。

【0034】

図２Ａに示すように、Ｓｉ層基板１（以下、ｉ層基板１と呼ぶ）上に、積層されたＳｉＯ_２層２、ｉ層３、ＳｉＯ_２層４を形成する。

【0035】

次に、図２Ｂに示すように、レジスト層（図示せず）をマスクに、リソグラフィ法とＲＩＥ（Reactive Ion Etching）法を用いて、平面視において円形状のＳｉＯ_２層４ａ、４ｂを形成する。次に、レジスト層、ＳｉＯ_２層４ａ、４ｂをマスクに、ＲＩＥ法を用いて、ｉ層基板１、ＳｉＯ_２層２、ｉ層３をエッチングして、ｉ層基板１上にｉ層基板１ａを残して、Ｓｉ柱５ａ、５ｂを形成する。この結果、Ｓｉ柱５ａは、ｉ層６ａ、ＳｉＯ_２層２ａ、ｉ層３ａ、ＳｉＯ_２層４ａを含み、Ｓｉ柱５ｂは、ｉ層６ｂ、ＳｉＯ_２層２ｂ、ｉ層３ｂ、ＳｉＯ_２層４ｂを含む。

【0036】

次に、図２Ｃに示すように、例えば熱酸化により、Ｓｉ柱５ａのｉ層６ａ、３ａの側面と、Ｓｉ柱５ｂのｉ層６ｂ、３ｂの側面と、ｉ層基板１ａ上とにＳｉＯ_２層８を形成する。そして、イオン注入法を用いて、Ｓｉ柱５ａ、５ｂの外周部のｉ層基板１ａ表層にＮ^＋層９を形成する。そして、Ｓｉ柱５ａ、５ｂの外周部のＳｉＯ_２層８上に、ＳｉＯ_２層１０を形成する。

【0037】

次に、図２Ｄに示すように、熱処理を行い、Ｎ^＋層９内のドナー不純物を熱拡散させて、Ｎ^＋層９ａを形成する。そして、ＳｉＯ_２層１０より上のＳｉＯ_２層８を除去した後に、Ｓｉ柱５ａ、５ｂと、ＳｉＯ_２層１０を覆って、例えばＡＬＤ（Atomic Layer Deposition）法により、酸化ハフニウム（ＨｆＯ_２）層１１と、窒化チタン（ＴｉＮ）層１２と、ＳｉＯ_２層１３とを順次形成する。最終的に、ＨｆＯ_２層１１はＳＧＴのゲート絶縁層となり、ＴｉＮ層１２はＳＧＴのゲート導体層となる。

【0038】

次に、図２Ｅに示すように、リソグラフィ法とＲＩＥ法を用いて、ＴｉＮ層１２ａとＳｉＯ_２層１３ａを、Ｓｉ柱５ａの底部の外周を囲み、且つ平面視において、垂直方向（Ｙ１−Ｙ１’線方向）に延びるように形成し、ＴｉＮ層１２ｂとＳｉＯ_２層１３ｂを、Ｓｉ柱５ｂの底部の外周を囲み、且つ、平面視において、垂直方向（Ｙ２−Ｙ２’線方向）に延びるように形成する。平面視において、Ｓｉ柱５ａの底部の外周でＴｉＮ層１２ａとＳｉＯ_２層１３ａが延びる方向は、Ｓｉ柱５ｂの底部の外周でＴｉＮ層１２ｂとＳｉＯ_２層１３ｂが延びる方向とは、反対である。

【0039】

次に、図２Ｆに示すように、Ｓｉ柱５ａ、５ｂの外周に窒化シリコン（ＳｉＮ）層１５を形成する。続いて、ＳｉＮ層１５上にレジスト層１６を形成する。レジスト層１６は、レジスト材料をＳｉ柱５ａ、５ｂとＳｉＮ層１５との上表面に塗布した後、例えば２００℃の熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がＳｉ柱５ａ、５ｂの外側のＳｉＮ層１５上で均質に溜まるようにして形成する。続いて、フッ化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスがレジスト層１６内に含まれた水分によって電離され、フッ化水素イオン（ＨＦ_２^＋）（以下、「ＨＦイオン」と称する。）が形成される。このＨＦイオンがレジスト層１６内を拡散して、レジスト層１６に接触するＳｉＯ_２層１３ａ、１３ｂをエッチングする（ここでのエッチングのメカニズムは非特許文献２を参照のこと。）。一方、レジスト層１６に接触していないＳｉＯ_２層１３ａ、１３ｂは、殆どエッチングされずに残存する。その後、レジスト層１６を除去する。

【0040】

以上の結果、図２Ｇに示すように、ＳｉＯ_２層１３ａ、は、ＳｉＮ層１５に覆われたＳｉＯ_２層１３ｃと、Ｓｉ柱５ａの上部領域のＳｉＯ_２層１３ａに分離され、ＳｉＯ_２層１３ｂは、ＳｉＮ層１５に覆われたＳｉＯ_２層１３ｄと、Ｓｉ柱５ｂの上部領域のＳｉＯ_２層１３ｂに分離される。続いて、ＳｉＯ_２層１３ａ、１３ｂ、１３ｃ、１３ｄ、ＳｉＮ層１５をマスクとして用い、ＴｉＮ層１２ａ、１２ｂをエッチングすることで、Ｓｉ柱５ａの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１２ｃが、ＳｉＯ_２層１３ａで覆われたＴｉＮ層１２ａから分離され、同じくＳｉ柱５ｂの下方領域のＳｉＮ層１５で覆われたＴｉＮ層１２ｄが、ＳｉＯ_２層１３ｂで覆われたＴｉＮ層１２ｂから分離される。次に、ＳｉＯ_２層１３ａ、１３ｂと、ＴｉＮ層１２ａ、１２ｂと、ＳｉＯ_２層１３ｃ、１３ｄと、ＴｉＮ層１２ｃ、１２ｄと、ＳｉＮ層１５とをマスクとして用い、ＨｆＯ_２層１１をエッチングすることで、ＨｆＯ_２層１１が、Ｓｉ柱５ａ、５ｂの下方領域においてＨｆＯ_２層１１ｃと、Ｓｉ柱５ａ、５ｂの上方部のＨｆＯ_２層１１ａ、１１ｂに分離される。その後、Ｓｉ柱５ａのＴｉＮ層１２ａ、１２ｃの露出部、同じくＳｉ柱５ｂのＴｉＮ層１２ｂ、１２ｄの露出部をそれぞれ酸化することで、ＴｉＯ（酸化チタン）層１９ａ、１９ｃ、１９ｂ、１９ｄを形成する。こうして、Ｓｉ柱５ａ、５ｂ上に開口部１８ａ、１８ｂが形成される。

【0041】

次に、図２Ｈに示すように、例えば、ｉ層基板１ａ（図示せず、図２Ｂにおけるｉ層基板１ａに対応する）を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら２枚の平行金属板にＲＦ高周波電圧を印加することで対向金属板の材料原子をスパッタしてｉ層基板１ａ上に堆積させるバイアス・スパッタ法を用いて、Ｎｉ原子をｉ層基板１ａの上表面に垂直な方向から入射させ、ＳｉＮ層１５上にＮｉ層２０ａを形成する。同様に、バイアス・スパッタ法により、砒素（Ａｓ）不純物を含んだＮ型ポリＳｉ層２１ａ、ＳｉＯ_２層２２ａ、Ｎｉ層２０ｂ、ボロンＢ不純物を含んだＰ型ポリＳｉ層２１ｂ、ＳｉＯ_２層２２ｂを順次積層する。ここで、ＳｉＯ_２層２２ｂの上面は、Ｓｉ柱５ａ、５ｂの上部を覆ったＳｉＯ_２層１３ａ、１３ｂと接するように形成する。Ｎｉ原子、ポリＳｉ原子、ＳｉＯ_２原子は、ｉ層基板１ａの上表面に対して垂直な方向から入射するので、Ｓｉ柱５ａ、５ｂの外周部側面とＮｉ層２０ａ、２０ｂ、ポリＳｉ層２１ａ、２１ｂ、ＳｉＯ_２層２２ａ、２２ｂとの間に、密閉された空間２４ａ、２４ｂが形成される。その後、Ｎｉ層２０ａ、２０ｂ、ポリＳｉ層２１ａ、２１ｂ、ＳｉＯ_２層２２ａ、２２ｂよりなる積層膜と同時にＳｉ柱５ａ、５ｂ頂部上に形成された積層膜（図示せず）を除去する。

【0042】

次に、図２Ｉに示すように、例えば５５０℃の熱処理を行うことで、Ｎｉ層２０ａ、２０ｂのＮｉ原子をＮ型ポリＳｉ層２１ａ、Ｐ型ポリＳｉ層２１ｂ内に拡散させてニッケルシリサイド（ＮｉＳｉ）層２５ａ、２５ｂをそれぞれ形成する。ＮｉＳｉ層２５ａ、２５ｂは、Ｎ型ポリＳｉ層２１ａ、Ｐ型ポリＳｉ層２１ｂの体積より膨張する（この体積膨張については非特許文献３を参照のこと）。Ｎ型ポリＳｉ層２１ａ、Ｐ型ポリＳｉ層２１ｂはＳｉＮ層１５、ＳｉＯ_２層２２ａ、２２ｂにより挟まれているので、ＮｉＳｉ層２５ａ、２５ｂは、主に空間２４ａ、２４ｂ内に突出する。Ｎ型ポリＳｉ層２１ａに含まれているＡｓ原子と、Ｐ型ポリＳｉ層２１ｂに含まれているＢ原子は、ＮｉＳｉ層２５ａ、２５ｂより外側に押し出される（この押し出し現象については非特許文献３を参照のこと）。この不純物原子押し出し効果により、空間２４ａ、２４ｂ内に突き出したＮｉＳｉ層２５ａ、２５ｂの側面表層に不純物原子を多く含んだ突起部（図示せず）が形成される。そして、突起部側面がＳｉ柱５ａ、５ｂ側面の表面に接触する。

【0043】

次に、図２Ｊに示すように、熱処理を行って、ＮｉＳｉ層２５ａ、２５ｂのシリサイド化を拡張すると共に、不純物押し出し効果により突起部からＡｓ原子、Ｂ原子をＳｉ柱５ａ、５ｂ内に拡散させる。こうして、ＮｉＳｉ層２５ａ、２５ｂに接したＳｉ柱５ａ、５ｂの側面表層にそれぞれＮｉＳｉ層３４ａ、３４ｂが形成されると共に、Ｂ原子及びＡｓ原子が不純物押し出し効果によりＳｉ柱５ａ、５ｂ内部に拡散されてＳｉ柱５ａ、５ｂ内部にそれぞれ、Ｎ^＋層３２ａ、３２ｂ、Ｐ^＋層３３ａ、３３ｂが形成される。これにより、ｉ層６ａ、６ｂから、Ｎ^＋層３２ａ、３２ｂとＮ^＋層９ａとの間のｉ層２６ａ、２６ｂが分離される。次に、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２５ａ、２５ｂ、ＳｉＯ_２層２２ａ、２２ｂをパターン加工することで、Ｓｉ柱５ａの外周部に残存し、且つ平面視において垂直方向（Ｙ１−Ｙ１’線方向）に延びたＮｉＳｉ層２７ａ、２９ａ、ＳｉＯ_２層２８ａ、３０ａと、Ｓｉ柱５ｂの外周部に残存し、且つ平面視において垂直方向（Ｙ２−Ｙ２’線方向）に延びたＮｉＳｉ層２７ｂ、２９ｂ、ＳｉＯ_２層２８ｂ、３０ｂとを、それぞれ形成する。ＮｉＳｉ層２７ａ、２９ａ、ＳｉＯ_２層２８ａ、３０ａの延びる方向は、ＴｉＮ層１２ｃと反対方向であり、ＮｉＳｉ層２７ｂ、２９ｂ、ＳｉＯ_２層２８ｂ、３０ｂの延びる方向は、ＴｉＮ層１２ｄと反対方向である。

【0044】

次に、図２Ｋに示すように、ＳｉＮ層１５を形成した方法と同じ方法を用いることで、その上表面が、ＳｉＯ_２層３０ａ、３０ｂとＳｉＯ_２層２ａ、２ｂとの高さ方向の中間に位置するように、ＳｉＮ層３５を形成する。続いて、空間２４ａ、２４ｂを形成した方法と同じ方法を用いることで、ＴｉＮ層１２ａ、１２ｂの外周に開口部を形成する。続いて、ＴｉＮ層１２ａに接触したＮｉＳｉ層３６ａと、ＳｉＯ_２層１３ａに接触したＳｉＯ_２層３７ａと、ＴｉＮ層１２ｂに接触したＮｉＳｉ層３６ｂと、ＳｉＯ_２層１３ｂに接触したＳｉＯ_２層３７ｂとを形成する。

【0045】

次に、図２Ｌに示すように、ＳｉＮ層３５上に、その上表面が、ＳｉＯ_２層２ａ、２ｂより下部に位置するように、ＳｉＮ層３８を形成する。続いて、空間２４ａ、２４ｂを形成した方法と同じ方法を用いることで、ＳｉＯ_２層２ａ、２ｂの上下に上下端を持つ開口部をＳｉ柱５ａ、５ｂの外周部に形成する。そして、ＮｉＳｉ層２５ａ、２５ｂ、ＳｉＯ_２層２２ａ、２２ｂを形成したのと同じ方法を用いて、突起部にアクセプタ不純物が押し出されたＮｉＳｉ層４９ａ、ＳｉＯ_２層５０ａ、突起部にドナー不純物が押し出されたＮｉＳｉ層４９ｂ、ＳｉＯ_２層５０ｂを形成する。そして、ＮｉＳｉ層４９ａ、４９ｂからＳｉ柱５ａ、５ｂへのドナー不純物、アクセプタ不純物の熱拡散により、Ｓｉ柱５ａ、５ｂ内にＰ^＋層５２ａ、５２ｂ、Ｎ^＋層５３ａ、５３ｂを形成し、Ｐ^＋層５２ａ、５２ｂ、Ｎ^＋層５３ａ、５３ｂの側面表層にＮｉＳｉ層を形成する。ＳｉＯ_２層２ａ、２ｂではドナー不純物、アクセプタ不純物の熱拡散、およびＮｉシリサイド化がほとんどなされないので、Ｓｉ柱５ａでのＰ^＋層５２ａとＮ^＋層５３ａとは、ＳｉＯ_２層２ａにより分離され、同様に、Ｓｉ柱５ｂでのＰ^＋層５２ｂとＮ^＋層５３ｂとは、ＳｉＯ_２層２ｂにより分離される。また、上記の開口部の形成により、ＴｉＮ層１２ａ、１２ｂから、Ｐ^＋層３３ａ、３３ｂとＰ^＋層５２ａ、５２ｂとの間のＴｉＮ層４８ａ、４８ｂが分離される。

【0046】

図２Ｍに示すように、リソグラフィ法とＲＩＥエッチングにより、ＮｉＳｉ層４９ｂ、ＳｉＯ_２層５０ｂのパターンニング加工を行い、Ｓｉ柱５ａを囲み、且つ平面視において、ＮｉＳｉ層２７ａ、２９ａ、ＳｉＯ_２層２８ａ、３０ａと重なったＮｉＳｉ層５５ａ、ＳｉＯ_２層５６ａを形成する。また、同様に、Ｓｉ柱５ｂを囲み、且つ平面視において、ＮｉＳｉ層２７ｂ、２９ｂ、ＳｉＯ_２層２８ｂ、３０ｂと重なったＮｉＳｉ層５５ｂ、ＳｉＯ_２層５６ｂを形成する。そして、リソグラフィ法とＲＩＥエッチングにより、ＮｉＳｉ層４９ａとＳｉＯ_２層５０ａとに、開口部５７ａ、５７ｂ、５７ｃを形成する。開口部５７ａは、平面視において、ＴｉＮ層１２ｃ、ＳｉＯ_２層１３ｃ、ＳｉＮ層１５、３５、ＮｉＳｉ層３６ａ、ＳｉＯ_２層３７ａ、ＳｉＮ層３８が重なっている場所の上に形成される。開口部５７ｂは、平面視において、ＴｉＮ層１２ｄ、ＳｉＯ_２層１３ｄ、ＳｉＮ層１５、３５、ＮｉＳｉ層３６ｂ、ＳｉＯ_２層３７ｂ、ＳｉＮ層３８が重なっている場所の上に形成される。開口部５７ｃは、Ｎ^＋層９ａ、ＳｉＯ_２層８、１０、ＨｆＯ_２層１１ｃ、ＳｉＮ層１５、３５、３８が重なっている場所の上に形成される。最後に、ＳｉＮ層５９（図示せず）を、その上表面の位置が、ＳｉＯ_２層５６ａ、５６ｂの表面よりも高く、かつＳｉ柱５ａ、５ｂの頂部よりも低くなるように形成する。

【0047】

次に、図２Ｎに示すように、ＮｉＳｉ層３６ａ、３６ｂ、ＳｉＯ_２層３７ａ、３７ｂを形成したのと同様の方法を用いて、Ｓｉ柱５ａ、５ｂの外周を囲み、ＴｉＮ層１２ａ、１２ｂと接続したＮｉＳｉ層６０と、Ｓｉ柱５ａ、５ｂの外周を囲み、ＳｉＯ_２層１３ａ、１３ｂと接したＳｉＯ_２層６１を形成する。ＮｉＳｉ層６０と、ＳｉＯ_２層６１は、平面視において、Ｘ１−Ｘ１’線方向に延びている。

【0048】

次に、図２Ｐに示すように、ＳｉＯ_２層６３を、その上表面の位置が、ＳｉＯ_２層６１の表面よりも高く、かつＳｉ柱５ａ、５ｂの頂部よりも低くなるように形成する。その後、ＳｉＯ_２層６３をマスクとして用い、Ｓｉ柱５ａ、５ｂの頂部のＳｉＯ_２層４ａ、４ｂ、１３ａ、１３ｂ、ＴｉＮ層１２ａ、１２ｂ、ＨｆＯ_２層１１ａ、１１ｂをエッチングする。次に、ＳｉＯ_２層６３、１３ａ、１３ｂ、ＴｉＮ層１２ａ、１２ｂ、ＨｆＯ_２層１１ａ、１１ｂをマスクにして、リソグラフィ法とイオン注入法を用いて、Ｓｉ柱５ａ、５ｂの頂部に砒素（Ａｓ）をイオン注入してＮ^＋層６４ａ、６４ｂをそれぞれ形成する。

【0049】

次に、図２Ｑに示すように、ＳｉＯ_２層６５をＣＶＤ法、ＭＣＰ法によって全体に形成する。
続いて、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２９ａ上に、ＳｉＯ_２層６５、６３、ＳｉＮ層５９、ＳｉＯ_２層５６ａ、ＮｉＳｉ層５５ａ、ＳｉＯ_２層５０ａ、ＮｉＳｉ層４９ａ、ＳｉＮ層３８、３５、ＳｉＯ_２層３０ａを貫通させて、コンタクトホール６７ａを形成する。同じく、リソグラフィ法とＲＩＥ法とを用いて、ＮｉＳｉ層２９ｂ上に、ＳｉＯ_２層６５、６３、ＳｉＮ層５９、ＳｉＯ_２層５６ｂ、ＮｉＳｉ層５５ｂ、ＳｉＯ_２層５０ｂ、ＮｉＳｉ層４９ａ、ＳｉＮ層３８、３５、ＳｉＯ_２層３０ｂを貫通させて、コンタクトホール６７ｂを形成する。
続いて、平面視においてコンタクトホール６７ａの外側を囲んで、ＮｉＳｉ層５５ａ上に、ＳｉＯ_２層６５、６３、ＳｉＮ層５９、ＳｉＯ_２層５６ａを貫通させて、コンタクトホール６８ａを形成する。同じく、平面視においてコンタクトホール６７ｂの外側を囲んで、ＮｉＳｉ層５５ｂ上に、ＳｉＯ_２層６５、６３、ＳｉＮ層５９、ＳｉＯ_２層５６ｂを貫通させて、コンタクトホール６８ｂを形成する。
続いて、ＡＬＤ法によりコンタクトホール６７ａ、６８ａの内部全体にＳｉＯ_２層（図示せず）を被覆し、その後にＲＩＥ法によりＮｉＳｉ層２９ａ、５５ａ上面のＳｉＯ_２層を除去して、コンタクトホール６７ａ、６８ａの側面にＳｉＯ_２層６９ａ、７０ａを残存させる。また、ＳｉＯ_２層６９ａ、７０ａを形成したのと同じ方法を用いて、コンタクトホール６７ｂの側面にＳｉＯ_２層６９ｂと、コンタクトホール６８ｂの側面にＳｉＯ_２層７０ｂとを形成する。
続いて、リソグラフィ法とＲＩＥ法とを用いて、平面視において開口部５７ａの内側に位置させて、ＴｉＮ層１２ｃ上に、ＳｉＯ_２層６５、６３、ＳｉＮ層５９、３８、ＳｉＯ_２層３７ａ、ＮｉＳｉ層３６ａ、ＳｉＮ層３５、１５、ＳｉＯ_２層１３ｃを貫通させて、コンタクトホール７１ａを形成する。また、同様に、平面視において開口部５７ｂの内側に位置させて、ＴｉＮ層１２ｄ上に、ＳｉＯ_２層６５、６３、ＳｉＮ層５９、３８、ＳｉＯ_２層３７ｂ、ＮｉＳｉ層３６ｂ、ＳｉＮ層３５、１５、ＳｉＯ_２層１３ｃを貫通させて、コンタクトホール７１ｂを形成する。
続いて、コンタクトホール７１ａとコンタクトホール６７ｂ、６８ｂとを介して、ＴｉＮ層１２ｃとＮｉＳｉ層３６ａと、ＮｉＳｉ層２９ｂと、ＮｉＳｉ層５５ｂとを接続する配線金属層７２をＳｉＯ_２層６５上に形成する。ここでは、コンタクトホール６７ｂ内側のＮｉＳｉ層４９ａ側面にＳｉＯ_２層６９ｂが被覆されているので、配線金属層７２とＮｉＳｉ層４９ａはＳｉＯ_２層６９ｂにより絶縁されている。また、同様に、コンタクトホール７１ｂとコンタクトホール６７ａ、６８ａとを介して、ＴｉＮ層１２ｄとＮｉＳｉ層３６ｂと、ＮｉＳｉ層２９ａと、ＮｉＳｉ層５５ａとを接続する配線金属層７３を形成する。ここでは、コンタクトホール６７ａ内側のＮｉＳｉ層４９ａ側面にＳｉＯ_２層６９ａが被覆されているので、配線金属層７３とＮｉＳｉ層４９ａはＳｉＯ_２層６９ａにより絶縁されている。

【0050】

図２Ｒに示すように、全体にＳｉＯ_２層７５を形成する。その後、ＳｉＯ_２層７５、６５、６３、ＳｉＮ層５９、ＳｉＯ_２層５０ａを貫通させて、ＮｉＳｉ層４９ａ上に形成したコンタクトホール７７と、ＳｉＯ_２層７５、６５、６３、６１を貫通させて、ＮｉＳｉ層６０上に形成したコンタクトホール７８と、ＳｉＯ_２層７５、６５、６３、ＳｉＮ層５９、３８、３５、１５、ＨｆＯ_２層１１ｃ、ＳｉＯ_２層１０、８を貫通させて、Ｎ^＋層９ａ上に形成したコンタクトホール７９とを形成する。そして、コンタクトホール７７を介して、ＮｉＳｉ層４９ａと接続した電源配線金属層ＶＤＤと、コンタクトホール７８を介して、ＮｉＳｉ層６０と接続したワード配線金属層ＷＬと、コンタクトホール７９を介して、Ｎ^＋層９ａと接続したグランド配線金属層ＶＳＳとを形成する。電源配線金属層ＶＤＤ、ワード配線金属層ＷＬ、グランド配線金属層ＶＳＳは、平面視において、Ｘ１−Ｘ１’線方向に延びている。

【0051】

次に、図２Ｓに示すように、全体にＳｉＯ_２層８０を形成した後、ＳｉＯ_２層８０、ワード配線金属層ＷＬ、ＳｉＯ_２層７５、６５を貫通させて、Ｓｉ柱５ａの頂部のＮ^＋層６４ａ上にコンタクトホール８１ａを形成し、同様に、ＳｉＯ_２層８０、ワード配線金属層ＷＬ、ＳｉＯ_２層７５、６５を貫通させて、Ｓｉ柱５ｂの頂部のＮ^＋層６４ｂ上にコンタクトホール８１ｂを形成する。そして、ＡＬＤ法により、ＳｉＯ_２層（図示せず）をＳｉＯ_２層８０上とコンタクトホール８１ａ、８１ｂ内部に形成する。そして、ＲＩＥ法により、ＳｉＯ_２層８０上と、Ｎ^＋層６４ａ、６４ｂ上とのＳｉＯ_２層を除去する。そして、コンタクトホール８１ａを介して、Ｎ^＋層６４ａと接続した反転ビット配線金属層ＲＢＬと、コンタクトホール８１ｂを介して、Ｎ^＋層６４ｂと接続したビット配線金属層ＢＬとをＳｉＯ_２層８０上に形成する。ここでは、ワード配線金属層ＷＬと、反転ビット配線金属層ＲＢＬと、ビット配線金属層ＢＬは、それぞれＳｉＯ_２層８２ａ、８２ｂにより絶縁されている。これにより、図１Ｂに示したＳＲＡＭセル回路が形成される。

【0052】

図２Ｓに示すように、Ｓｉ柱５ａの下部には、Ｎ^＋層９ａ、３２ａをソース、ドレインとし、ＴｉＮ層１２ｃをゲートとし、Ｎ^＋層９ａ、３２ａ間のｉ層２６ａをチャネルにしたＳＧＴ（図１ＢのＮチャネルＳＧＴ_ＤＮ１に対応する）が形成され、Ｓｉ柱５ａの中間部には、Ｐ^＋層３３ａ、５２ａをドレイン、ソースとし、ＴｉＮ層４８ａをゲートとし、Ｐ^＋層３３ａ、５２ａ間のｉ層６ａをチャネルにしたＳＧＴ（図１ＢのＰチャネルＳＧＴ_ＬＰ１に対応する）が形成され、Ｓｉ柱５ａの上部には、Ｎ^＋層５３ａ、６４ａをドレイン、ソースとし、ＴｉＮ層１２ａをゲートとし、Ｎ^＋層５３ａ、６４ａ間のｉ層３ａをチャネルにしたＳＧＴ（図１ＢのＮチャネルＳＧＴ_ＳＮ１に対応する）が形成される。
同じく、Ｓｉ柱５ｂの下部には、Ｎ^＋層９ａ、３２ｂをソース、ドレインとし、ＴｉＮ層１２ｄをゲートとし、Ｎ^＋層９ａ、３２ｂ間のｉ層２６ｂをチャネルにしたＳＧＴ（図１ＢのＮチャネルＳＧＴ_ＤＮ２に対応する）が形成され、Ｓｉ柱５ｂの中間部には、Ｐ^＋層３３ｂ、５２ｂをドレイン、ソースとし、ＴｉＮ層４８ｂをゲートとし、Ｐ^＋層３３ｂ、５２ｂ間のｉ層６ｂをチャネルにしたＳＧＴ（図１ＢのＰチャネルＳＧＴ_ＬＰ２に対応する）が形成され、Ｓｉ柱５ｂの上部には、Ｎ^＋層５３ｂ、６４ｂをドレイン、ソースとし、ＴｉＮ層１２ｂをゲートとし、Ｎ^＋層５３ｂ、６４ｂ間のｉ層３ｂをチャネルにしたＳＧＴ（図１ＢのＮチャネルＳＧＴ_ＳＮ２に対応する）が形成される。
これらＳＧＴ（図１ＢのＳＧＴ_ＤＮ１、ＬＰ１、ＳＮ１、ＤＮ２、ＬＰ２、ＳＮ２に対応する）が接続配線されて、図１Ｂに模式構造図として示したＳＲＡＭセル回路が形成される。

【0053】

第１実施形態の柱状半導体メモリ装置、及びその製造方法によれば、以下の効果が奏される。
１．図２Ｓに示すように、６個のＳＧＴよりなるＳＲＡＭセル回路が、２個のＳｉ柱５ａ、５ｂに形成される。これにより、ＳＲＡＭセル回路の更なる高密度化が図れる。
２．図２Ｓに示すように、グランド配線金属層ＶＳＳに繋がったＮ^＋層９ａには、Ｓｉ柱５ａ、５ｂ間に素子分離領域を必要としない。これにより、ＳＲＡＭセル回路の更なる高密度化が図れる。
３．図２Ｓに示すように、Ｎ^＋層３２ａ、Ｐ^＋層３３ａの外周に繋がったＮｉＳｉ層３４ａと、Ｎ^＋層３２ｂ、Ｐ^＋層３３ｂの外周に繋がったＮｉＳｉ層３４ｂとを形成した。これにより、ＮｉＳｉ層２７ａとＮｉＳｉ層２９ａとが電気的に接続され、同じくＮｉＳｉ層２７ｂとＮｉＳｉ層２９ｂとが電気的に接続される。これにより、ＮｉＳｉ層２９ａ上に形成した、互いに重なったコンタクトホール６７ａ、６８ａだけで、配線金属層７３と、ＮｉＳｉ層２７ａ、２９ａとの電気的な接続がなされる、同様に、ＮｉＳｉ層２９ｂ上に形成した、互いに重なったコンタクトホール６７ｂ、６８ｂだけで、配線金属層７２と、ＮｉＳｉ層２７ｂ、２９ｂとの電気的な接続がなされる。これは、ＮｉＳｉ層２７ａ、２７ｂ上のそれぞれに、コンタクトホールを形成して、配線金属層７３、７２のそれぞれとの接続を行う場合と比べて、ＳＲＡＭセル回路の高密度化が図れる。
４．図２Ｓに示すように、平面視において、ＮｉＳｉ層２９ａ、４９ａ、５５ａが重なった領域のＮｉＳｉ層２９ａ上にコンタクトホール６７ａを形成し、このコンタクトホール６７ａを囲んで、底部のＮｉＳｉ層５５ａの上部表面が露出したコンタクトホール６８ａを形成し、コンタクトホール６７ａ側面にＳｉＯ_２層６９ａを形成することにより、配線金属層７３によるＮｉＳｉ層２９ａ、５５ａの接続を行った。これにより、平面視において、ＮｉＳｉ層４９ａと重ならない領域を設けたＮｉＳｉ層２９ａ上に別のコンタクトホールを設けて配線金属層７３との接続を行う場合と比べて、ＳＲＡＭセル回路の高密度化が図れる。同じく、コンタクトホール６７ｂ、６８ｂを介して、配線金属層７２とＮｉＳｉ層２９ｂ、５５ｂとの接続においても、ＳＲＡＭセル回路の高密度化が図れる。そして、平面視において、ワード配線金属層ＷＬと重なって形成したコンタクトホール８１ａ、８１ｂを介して行った、Ｎ^＋層６４ａと反転ビット配線金属層ＲＢＬとの接続と、Ｎ^＋層６４ｂとビット配線金属層ＢＬとの接続においても、同じくＳＲＡＭセル回路の高密度化が図れる。

【0054】

（第２実施形態）
以下、図３Ａ、図３Ｂを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置について説明する。図３Ａは本第２実施形態のＳＲＡＭセル回路の模式構造図を示す。図３Ｂは第２実施形態のＳＲＡＭセル回路の平面図及び断面構造図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＸ２−Ｘ２’線に沿う断面構造図、（ｆ）は（ａ）のＹ３−Ｙ３’線に沿う断面構造図を示す。

【0055】

図３Ａに示すように、第１実施形態の図１Ｂと比較すると、Ｓｉ柱ＳＰ１における、駆動用ＮチャネルＳＧＴ_ＤＮ１と負荷用ＰチャネルＳＧＴ_ＬＰ１との垂直方向における位置が逆になっている。同様に、Ｓｉ柱ＳＰ２における、駆動用ＮチャネルＳＧＴ_ＤＮ２と負荷用ＰチャネルＳＧＴ_ＬＰ２との垂直方向における位置が逆になっている。これにより、Ｓｉ柱ＳＰ１、ＳＰ２の底部にあるＰ^＋層Ｐ１２、Ｐ２１が電源端子Ｖｄｄに接続され、Ｓｉ柱ＳＰ１、ＳＰ２の上部にあるＮ^＋層Ｎ１１、Ｎ２２はグランド端子Ｖｓｓに接続されている。これ以外は、図１Ｂと同じである。

【0056】

図３Ｂに示すように、Ｓｉ柱５ａの垂直方向において、Ｓｉ柱５ａの底部にＰ^＋層８５があり（図２ＳではＮ^＋層９ａがある）、ゲートＴｉＮ層１２ｃの上端部の位置にＰ^＋層８６ａがあり（図２ＳではＮ^＋層３２ａがある）、このＰ^＋層８６ａの上にＮ^＋層８７ａがあり（図２ＳではＰ^＋層３３ａがある）、ゲートＴｉＮ層４８ａの上端部の位置にＮ^＋層８８ａがある（図２ＳではＰ^＋層５２ａがある）。同じく、Ｓｉ柱５ｂの垂直方向において、その底部にＰ^＋層８５があり（図２ＳではＮ^＋層９ａがある）、ゲートＴｉＮ層１２ｄの上端部の位置にＰ^＋層８６ｂがあり（図２ＳではＮ^＋層３２ｂがある）、このＰ^＋層８６ｂの上にＮ^＋層８７ｂがあり（図２ＳではＰ^＋層３３ｂがある）、ゲートＴｉＮ層４８ｂの上端部の位置にＮ^＋層８８ｂがある（図２ＳではＰ^＋層５２ｂがある）。そして、Ｐ^＋層８５はコンタクトホール７９を介して電源配線金属層ＶＤＤに接続され（図２Ｓではグランド配線金属層ＶＳＳに接続される）、ＮｉＳｉ層４９ａはコンタクトホール７７を介してグランド配線金属層ＶＳＳに接続される（図２Ｓでは電源配線金属層ＶＤＤに接続される）。

【0057】

本第２実施形態では図３Ａに示すように、第１実施形態と比べて、Ｓｉ柱５ａ、５ｂに形成するインバータ回路が、垂直方向において上下が逆になっているだけで、図３Ｂに示すように、第１実施形態と、Ｓｉ柱５ａ、５ｂにおけるインバータ回路のＳＧＴ配置の変更があるも、平面図、断面構造図ともに同じである。これにより、第１実施形態と同じく、ＳＲＡＭセル回路の高密度化が実現できる。

【0058】

（第３実施形態）
以下、図４を参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図を示す。

【0059】

図４に示すように、Ｓｉ柱５ａにおけるＮ^＋層３２ａとＰ^＋層３３ａとの間にＳｉＯ_２層９０ａを形成し、コンタクトホール６７ａ底部に接し、ＮｉＳｉ層２７ａ、２９ａ、ＳｉＯ_２層３０ａ、２８ａを貫通して、繋がった例えばタングステン（Ｗ）導体層９１ａを形成する。同じく、Ｓｉ柱５ｂにおけるＮ^＋層３２ｂとＰ^＋層３３ｂとの間にＳｉＯ_２層９０ｂを形成し、コンタクトホール６７ｂ底部に接し、ＮｉＳｉ層２７ｂ、２９ｂ、ＳｉＯ_２層３０ｂ、２８ｂを貫通して、繋がった例えばタングステン（Ｗ）導体層９１ｂを形成する。それ以外の工程は、第１実施形態において、説明したものと同じである。

【0060】

図４に示すように、Ｗ導体層９１ａによりＮｉＳｉ層２７ａ、２９ａが接続され、Ｗ導体層９１ｂによりＮｉＳｉ層２７ｂ、２９ｂが接続される。これにより、Ｓｉ柱５ａではＳｉＯ_２層９０ａによりＮ^＋層３２ａとＰ^＋層３３ａとが、分離されても、Ｗ導体層９１ａを介して、ＮｉＳｉ層２７ａ、２９ａが接続される。同じく、Ｓｉ柱５ｂではＳｉＯ_２層９０ｂによりＮ^＋層３２ｂとＰ^＋層３３ｂとが、分離されても、Ｗ導体層９１ｂを介して、ＮｉＳｉ層２７ｂ、２９ｂが接続される。

【0061】

本第３実施形態によれば、図４に示すように、ＳｉＯ_２層９０ａ、９０ｂ、およびＷ導体層９１ａ、９１ｂが形成されるに伴うＳＲＡＭセル回路の平面視における減少は生じない。これにより、第１実施形態と同じく、ＳＲＡＭセル回路の高密度化が実現できる。

【0062】

そして、本第３実施形態による、Ｓｉ柱５ａ、５ｂにＳｉＯ_２層９０ａ、９０ｂを設けることは、ＳＲＡＭセル回路領域の周辺に、例えばロジック回路を形成する場合において、１つのＳｉ柱に独立した３個のＳＧＴを形成できるので、高密度ロジック回路を設計できる利点がある。

【0063】

（第４実施形態）
以下、図５を参照しながら、本発明の第４実施形態に係る、ＳＧＴを有する柱状半導体メモリ装置について説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１’線に沿う断面構造図、（ｃ）は（ａ）のＹ１−Ｙ１’線に沿う断面構造図、（ｄ）は（ａ）のＹ２−Ｙ２’線に沿う断面構造図、（ｅ）は（ａ）のＸ２−Ｘ２’線に沿う断面構造図、（ｆ）は（ａ）のＹ３−Ｙ３’線に沿う断面構造図を示す。

【0064】

図５に示すように、図２Ｓとくらべて、Ｓｉ柱５ａ、５ｂの底部にあるＮ^＋層９ａが、Ｐ^＋層９４に置き換わり、Ｓｉ柱５ａにおけるＰ^＋層９４をソースとし、Ｎ^＋層３２ａをドレインとしたＳＧＴと、Ｓｉ柱５ｂにおけるＰ^＋層９４をソースとし、Ｎ^＋層３２ｂをドレインとしたＳＧＴとが、トンネル動作ＳＧＴとなっている（トンネル動作ＳＧＴについては非参考文献４を参照）。

【0065】

本第４実施形態によれば、駆動用ＳＧＴがトンネル動作ＳＧＴになることにより、より低電圧駆動、または高速動作の高密度ＳＲＡＭセル回路が実現する。

【0066】

なお、第１実施形態では、ｉ層基板１上にＳｉ柱５ａ、５ｂを形成してＳＲＡＭセル回路を形成したが、ｉ層基板１の代わりにＳｉＯ_２基板を有するＳＯＩ（Silicon on Insulator）基板を用いてもよい。ＳＯＩ基板は、ＳｉＯ_２以外の絶縁材料層であってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。

【0067】

なお、第１実施形態では、ゲートＴｉＮ層１２ｃ、１２ｄはＳｉ柱５ａ、５ｂを囲んだゲート導体層の部分と、Ｓｉ柱５ａ、５ｂの底部の外周に水平に延びるゲート配線導体層の部分とからなっている。Ｓｉ柱５ａ、５ｂの外周部に繋がった配線導体層は、ＴｉＮ層１２ａ、１２ｂに接続したＮｉＳｉ層６０、ＴｉＮ層４８ａ、４８ｂに接続したＮｉＳｉ層３６ａ、３６ｂのように、ゲート導体層部分とゲート配線導体層部分を別々に形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。

【0068】

なお、第１実施形態では、ゲート導体層として機能するＴｉＮ層１２ａ、１２ｂとこれらを接続するゲート配線導体層として機能するＮｉＳｉ層６０を別々に形成したが、一体に形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。

【0069】

また、第１実施形態において、Ｓｉ柱５ａ、５ｂの間に存在する底部Ｎ^＋層９ａ表層にシリサイド層、またはタングステン（Ｗ）のような金属層を形成して、Ｓｉ柱５ａ、５ｂ底部のＮ^＋層９ａ間の低抵抗化を行ってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。

【0070】

また、第１実施形態では、Ｎｉ層２０ａ、２０ｂのＮｉ原子によるＮ型ポリＳｉ層２１ａ、Ｐ型ポリＳｉ層２１ｂのシリサイド化に伴ってＮｉＳｉ層２５ａ、２５ｂを空間２４ａ、２４ｂ内へ突起させた。このＮｉ層２０ａ、２０ｂの代わりに、チタン（Ｔｉ）、コバルト（Ｃｏ）などの他の金属層を用いてシリサイド層の空間２４ａ、２４ｂ内への突起を行ってもよい。このことは、ＮｉＳｉ層３６ａ、３６ｂ、４９ａ、４９ｂ、６０の形成においても同様である。また、このことは、本発明に係るその他の実施形態においても同様に適用可能である。

【0071】

また、第１実施形態では、Ｎｉ層２０ａ、２０ｂの上にドナー不純物を含んだＮ型ポリＳｉ層２１ａと、アクセプタ不純物を含んだＰ型ポリＳｉ層２１ｂとを形成したが、Ｎｉ層２０ａとＮ型ポリＳｉ層２１ａとの上下関係と、Ｎｉ層２０ｂとＰ型ポリＳｉ層２１ｂとの上下関係は、どちらでもよい。このことは、ＮｉＳｉ層４９ａ、４９ｂの形成においても同様である。また、複数層のＮｉ層とポリＳｉ層からＮｉＳｉ層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。

【0072】

また、第１実施形態では、砒素（Ａｓ）不純物を含んだＮ型ポリＳｉ層２１ａ、ボロンＢ不純物を含んだＰ型ポリＳｉ層２１ｂを形成したが、Ａｓ原子以外のドナー不純物、Ｂ原子以外のアクセプタ不純物を、イオン注入法などによりポリＳｉ層に導入してもよい。このことは、ＮｉＳｉ層４９ａ、４９ｂの形成においても同様である。また、このことは、本発明に係るその他の実施形態においても適用可能である。

【0073】

また、第１実施形態では、Ｓｉ柱５ａ、５ｂ側面表面とＮｉＳｉ層２５ａ、２５ｂとの接続、Ｓｉ柱５ａ、５ｂ内でのＮｉＳｉ層３４ａ、３４ｂの形成、Ｎ^＋層３２ａ、３２ｂ、Ｐ^＋層３３ａ、３３ｂの形成は、図２Ｉ及び図２Ｊにおける熱処理によって行った。これら、Ｓｉ柱５ａ、５ｂ側面表面とＮｉＳｉ層３４ａ、３４ｂとの接続、Ｓｉ柱５ａ、５ｂ内のＮｉＳｉ層３４ａ、３４ｂの形成、Ｎ^＋層３２ａ、３２ｂ、Ｐ^＋層３３ａ、３３ｂの形成は、ＳＲＡＭセル回路を製造する最終工程までに行われればよい。このことは、外周部にＮｉＳｉ層を有したＰ^＋層５２ａ、５２ｂ、Ｎ^＋層５３ａ、５３ｂの形成においても同様である。このことは、本発明に係るその他の実施形態においても適用可能である。

【0074】

また、第１実施形態では、Ｎ型ポリＳｉ層２１ａ、Ｐ型ポリＳｉ層２１ｂを用いたが、アモルファス層であってもよい。このことは、ＮｉＳｉ層４９ａ、４９ｂの形成においても同様である。また、このことは、本発明に係るその他の実施形態においても適用可能である。

【0075】

また、第１実施形態では、ＳｉＮ層１５、３５、３８、５９はＳｉＮ単体材料層を用いて説明したが、複合材料層、例えば、下部にＳｉＯ_２層、上部にＳｉＮ層を有する複合材料層を用いてもよい。また、ＳｉＮ層１５、３５、３８、５９に換えて、ＨＦイオンの拡散係数が小さい絶縁材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。

【0076】

また、第１実施形態では、平面視において、Ｓｉ柱５ａ、５ｂに重なって、Ｘ１−Ｘ１’線方向に繋がったワード配線金属層ＷＬを形成し、その後にＳｉＯ_２層８０を形成し、そして、Ｓｉ柱５ａ、５ｂの頂部のＮ^＋層６４ａ、６４ｂと、反転ビット配線金属層ＲＢＬと、ビット配線金属層ＢＬとを、内部側面にＳｉＯ_２層８２ａ、８２ｂを形成したコンタクトホール８１ａ、８１ｂを介して、接続した。これに対し、Ｎ^＋層６４ａ、６４ｂ上に、反転ビット配線金属層ＲＢＬと、ビット配線金属層ＢＬとを形成した後に、ＳｉＯ_２層の被覆、コンタクトホールの形成、ワード配線金属層ＷＬの形成を行っても、ＳＲＡＭセル回路の集積度は減少しない。このことは、本発明に係るその他の実施形態においても適用可能である。

【0077】

また、第１実施形態では、図２Ｑに示したように、ＡＬＤ法によりコンタクトホール６７ａ、６８ａの内部全体にＳｉＯ_２層（図示せず）を被覆し、その後にＲＩＥ法によりＮｉＳｉ層２９ａ、５５ａ上面のＳｉＯ_２層を除去して、コンタクトホール６７ａ、６８ａの側面にＳｉＯ_２層６９ａ、７０ａを残存させた。これに対して、ＲＩＥ法を用いてコンタクトホール６７ａ、６８ａ形成する時に、エッチングガスに酸素を混入させて、コンタクトホール６７ａ、６８ａの側面にＳｉＯ_２層６９ａ、７０ａを残存させてもよい。このことは、本発明に係るその他の実施形態においても適用可能である。

【0078】

また、第１実施形態では、ゲート導体層がＴｉＮ層１２ｃ、１２ｄ、４８ａ、４８ｂ、１２ａ、１２ｂからなる形態とした。しかしこれに限られず、ゲート導体層は、他の金属材料からなる形態でもよい。また、ゲート導体層は、金属層と例えばポリＳｉ層などからなる多層構造からなる形態でもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。

【0079】

また、第１実施形態では、２つのＳｉ柱５ａ、５ｂのそれぞれに３つのＳＧＴを形成した。これに対し、Ｓｉ柱５ａ、５ｂのそれぞれに、例えば駆動用ＳＧＴを新たに加えて形成しても良い。駆動用ＳＧＴを新たに追加することにより、集積度の低下なく、ＳＲＡＭセル回路の高速化が図れる。このように、Ｓｉ柱５ａ、５ｂのそれぞれに３個以上のＳＧＴを形成してもよい。このことは、本発明に係るその他の実施形態においても適用可能である。

【0080】

また、第１実施形態では、ＴｉＮ層４８ａ、４８ｂ、１２ａ、１２ｂにＮｉＳｉ層３６ａ、３６ｂ、６０を接続させた場合について説明したが、ＮｉＳｉ層は、例えばＴｉＮ層のような金属層を用いて、熱処理による金属層の塑性変形による水平方向への突き出しによる、金属層とＴｉＮ層との接続を行ってもよい。このことは、本発明に係るその他の実施形態においても適用可能である。

【0081】

なお、第３実施形態では、Ｗ導体層９１ａ、９１ｂとコンタクトホール６７ａ、６７ｂとは直接接続されているが、コンタクトホール６７ａ、６７ｂをＳｉＯ_２層３０ａ、３０ｂまで貫通させた上で、コンタクトホール６７ａ、６７ｂをＮｉＳｉ層２９ａ、２９ｂを介して間接的にＷ導体層９１ａ、９１ｂに接続してもよい。この場合でも、ＮｉＳｉ層２７ａ、２９ａ、２７ｂ、２９ｂは低抵抗であるので、ＮｉＳｉ層２７ａ、２９ａと配線金属層７３との接続、及びＮｉＳｉ層２７ｂ、２９ｂと配線金属層７２との接続を低抵抗で行うことができる。

【0082】

また、第４実施形態では、第１実施形態における駆動用ＳＧＴをトンネル動作ＳＧＴとした場合について説明したが、このことは、本発明に係るその他の実施形態においても適用可能である。

【0083】

また、上記各実施形態では、半導体柱としてＳｉ（シリコン）柱を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、シリコン以外の半導体材料からなる半導体柱を用いた、トンネル動作ＳＧＴを含めたＳＧＴを有する半導体装置にも適用可能である。

【0084】

また、上記各実施形態でのＳＲＡＭセル回路は、回路領域Ｃ１、Ｃ２が、ＣＭＯＳインバータ回路と選択ＮチャネルＳＧＴからなる回路構成の場合であるが、他の回路構成であっても、回路領域Ｃ１、Ｃ２が同じ回路構成でＳＲＡＭセル回路を形成するものであれば、本発明を適用することができる。

【0085】

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
［付記１］
基板上に、前記基板表面に対して垂直方向に立った第１の半導体柱および第２の半導体柱と、
前記第１の半導体柱内に互いに離れて形成された、ソースとなる第１の不純物領域およびドレインとなるドナー不純物を含む第２の不純物領域と、
前記垂直方向において、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の部分を囲んだ第１のゲート絶縁層と、
前記第１のゲート絶縁層を囲んだ第１のゲート導体層と、
前記第１の半導体柱内で前記第１の不純物領域及び前記第２の不純物領域より上方または下方に互いに離れて形成された、ドレインとなるアクセプタ不純物を含む第３の不純物領域およびソースとなるアクセプタ不純物を含む第４の不純物領域と、
前記垂直方向において、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の部分を囲んだ第２のゲート絶縁層と、
前記第２のゲート絶縁層を囲んだ第２のゲート導体層と、
前記第１の半導体柱内で前記第１の不純物領域、前記第２の不純物領域、前記第３の不純物領域、及び前記第４の不純物領域より上方に形成された第１の絶縁層と、
前記第１の半導体柱内で前記第１の絶縁層より上方に互いに離れて形成された、ドレインとなるドナー不純物を含んだ第５の不純物領域およびソースとなるドナー不純物を含んだ第６の不純物領域と、
前記垂直方向において、前記第５の不純物領域と前記第６の不純物領域との間の前記第１の半導体柱の部分を囲んだ第３のゲート絶縁層と、
前記第３のゲート絶縁層を囲んだ第３のゲート導体層と、
前記第２の半導体柱内に互いに離れて形成された、ソースとなる第７の不純物領域およびドレインとなるドナー不純物を含む第８の不純物領域と、
前記垂直方向において、前記第７の不純物領域と前記第８の不純物領域との間の前記第２の半導体柱の部分を囲んだ第４のゲート絶縁層と、
前記第４のゲート絶縁層を囲んだ第４のゲート導体層と、
前記第２の半導体柱内で前記第７の不純物領域及び前記第８の不純物領域より上方または下方に互いに離れて形成された、ドレインとなるアクセプタ不純物を含む第９の不純物領域およびソースとなるアクセプタ不純物を含む第１０の不純物領域と、
前記垂直方向において、前記第９の不純物領域と前記第１０の不純物領域との間の前記第１の半導体柱の部分を囲んだ第５のゲート絶縁層と、
前記第５のゲート絶縁層を囲んだ第５のゲート導体層と、
前記第２の半導体柱内で、前記第７の不純物領域、前記第８の不純物領域、前記第９の不純物領域、及び前記第１０の不純物領域より上方に形成された第２の絶縁層と、
前記第２の半導体柱内で前記第２の絶縁層より上方に互いに離れて形成された、ドレインとなるドナー不純物を含んだ第１１の不純物領域およびソースとなるドナー不純物を含んだ第１２の不純物領域と、
前記垂直方向において、前記第１１の不純物領域と前記第１２の不純物領域との間の前記第２の半導体柱の部分を囲んだ第６のゲート絶縁層と、
前記第６のゲート絶縁層を囲んだ第６のゲート導体層と、
前記第１のゲート導体層に接続している第１の配線導体層と、
前記第２の不純物領域に接続している第２の配線導体層と、
前記第３の不純物領域に接続している第３の配線導体層と
前記第２のゲート導体層に接続している第４の配線導体層と、
前記第５の不純物領域に接続している第５の配線導体層と、
前記第３のゲート導体層と前記第６のゲート導体層とに接続している第６の配線導体層と、
前記第４のゲート導体層に接続している第７の配線導体層と、
前記第８の不純物領域に接続している第８の配線導体層と、
前記第９の不純物領域に接続している第９の配線導体層と、
前記第５のゲート導体層に接続している第１０の配線導体層と、
前記第１１の不純物領域に接続している第１１の配線導体層と、を備え、
前記第１の不純物領域と、前記第２の不純物領域と、前記第１のゲート絶縁層と、前記第１のゲート導体層とより、第１のＳＧＴ（Surrounding Gate MOS Transistor)が構成され、
前記第３の不純物領域と、前記第４の不純物領域と、前記第２のゲート絶縁層と、前記第２のゲート導体層とより、第２のＳＧＴが構成され、
前記第５の不純物領域と、前記第６の不純物領域と、前記第３のゲート絶縁層と、前記第３のゲート導体層とより、第３のＳＧＴが構成され、
前記第７の不純物領域と、前記第８の不純物領域と、前記第４のゲート絶縁層と、前記第４のゲート導体層とより、第４のＳＧＴが構成され、
前記第９の不純物領域と、前記第１０の不純物領域と、前記第５のゲート絶縁層と、前記第５のゲート導体層とより、第５のＳＧＴが構成され、
前記第１１の不純物領域と、前記第１２の不純物領域と、前記第６のゲート絶縁層と、前記第６のゲート導体層とより、第６のＳＧＴが構成され、
前記第１のＳＧＴおよび前記第４のＳＧＴが水平方向に並んで形成され、
前記第２のＳＧＴおよび前記第５のＳＧＴが水平方向に並んで形成され、
前記第３のＳＧＴおよび前記第６のＳＧＴが水平方向に並んで形成され、
前記第２の不純物領域と、前記第３の不純物領域と、前記第５の不純物領域と、前記第４のゲート導体層と、前記第５のゲート導体層とが、電気的に接続し、
前記第８の不純物領域と、前記第９の不純物領域と、前記第１１の不純物領域と、前記第１のゲート導体層と、前記第２のゲート導体層とが、電気的に接続し、
前記第１の不純物領域と、前記第７の不純物領域とが、グランド配線導体層に接続し、
前記第４の不純物領域と、前記第１０の不純物領域とが、電源配線導体層に接続し、
前記第３のゲート導体層と、前記第６のゲート導体層とが、ワード配線導体層に接続し、
前記第６の不純物領域と、前記第７の不純物領域とが、一方がビット配線導体層に接続すると、他方が反転ビット配線導体層に接続して、
ＳＲＡＭセル回路が形成されている、
ことを特徴とする柱状半導体メモリ装置。
［付記２］
前記第１の不純物領域がドナー不純物を含み、
前記第７の不純物領域がドナー不純物を含む、
ことを特徴とする付記１に記載の柱状半導体メモリ装置。
［付記３］
前記第１の半導体柱の底部から上方に順番に、前記第１の不純物領域と、前記第２の不純物領域と、前記第３の不純物領域と、前記第４の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域とが、形成され、
前記第２の半導体柱の底部から上方に順番に、前記第７の不純物領域と、前記第８の不純物領域と、前記第９の不純物領域と、前記第１０の不純物領域と、前記第１１の不純物領域と、前記第１２の不純物領域とが、形成され、
前記第１の不純物領域および前記第７の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱の外周部に連続して形成された第１の底部導体層と、
前記第４の不純物領域および前記第１０の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱を囲む第１２の配線導体層と、をさらに備え、
前記第１の底部導体層と、前記グランド配線導体層とが接続され、
前記第１２の配線導体層が、前記電源配線導体層に接続されている、
ことを特徴とする付記２に記載の柱状半導体メモリ装置。
［付記４］
前記第１の半導体柱の底部から上方に順番に、前記第４の不純物領域と、前記第３の不純物領域と、前記第２の不純物領域と、前記第１の不純物領域と、前記第５の不純物領域と、前記第６の不純物領域とが、形成され、
前記第２の半導体柱の底部から上方に順番に、前記第１０の不純物領域と、前記第９の不純物領域と、前記第８の不純物領域と、前記第７の不純物領域と、前記第１１の不純物領域と、前記第１２の不純物領域とが、形成され、
前記第４の不純物領域および前記第１０の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱の外周部に連続して形成された第２の底部導体層と、
前記第１の不純物領域および前記第７の不純物領域に接続し、且つ前記第１の半導体柱および前記第２の半導体柱を囲む第１３の配線導体層と、をさらに備え、
前記第２の底部導体層と、前記電源配線導体層とが接続され、
前記第１３の配線導体層が、前記グランド配線導体層に接続されている、
ことを特徴とする付記２に記載の柱状半導体メモリ装置。
［付記５］
平面視において、前記第２の配線導体層と、前記第３の配線導体層と、前記第５の配線導体層とが、前記第１の半導体柱を囲み、一方向に延び、且つ重なって形成され、
平面視において、前記第７の配線導体層と、前記第１０の配線導体層とが、前記第２の半導体柱を囲み、前記一方向に延び、且つ重なって形成され、
平面視において、前記第８の配線導体層と、前記第９の配線導体層と、前記第１１の配線導体層とが、前記第２の半導体柱を囲み、前記一方向とは反対の方向に延び、且つ重なって形成され、
平面視において、前記第１の配線導体層と、前記第４の配線導体層とが、前記第１の半導体柱を囲み、前記一方向とは反対の方向に延び、且つ重なって形成され、
前記第２の配線導体層と、前記第３の配線導体層と、前記第５の配線導体層とを接続する第１のコンタクトホールと、
前記第７の配線導体層と、前記第１０の配線導体層とを接続する第２のコンタクトホールと、
前記第８の配線導体層と、前記第９の配線導体層と、前記第１１の配線導体層とを接続する第３のコンタクトホールと、
前記第１の配線導体層と、前記第４の配線導体層とを接続する第４のコンタクトホールと、
前記第１のコンタクトホールと、前記第２のコンタクトホールとを介して、前記第２の配線導体層と、前記第３の配線導体層と、前記第５の配線導体層と、前記第７の配線導体層と、前記第１０の配線導体層とを接続する、第１の内部配線導体層と、
前記第３のコンタクトホールと、前記第４のコンタクトホールとを介して、前記第８の配線導体層と、前記第９の配線導体層と、前記第１１の配線導体層と、前記第１の配線導体層と、前記第４の配線導体層とを接続する、第２の内部配線導体層と、をさらに備える、
ことを特徴とする付記２に記載の柱状半導体メモリ装置。
［付記６］
前記第１の半導体柱の外周表層にあって、前記第２の不純物領域と前記第３の不純物領域とに繋がって形成された第１のシリサイド層と、
前記第２の半導体柱の外周表層にあって、前記第８の不純物領域と前記第９の不純物領域とに繋がって形成された第２のシリサイド層と、をさらに備える、
ことを特徴とする付記２に記載の柱状半導体メモリ装置。
［付記７］
前記第２の配線導体層と前記第３の配線導体層との間に形成した、第１の層間絶縁層と、
前記第８の配線導体層と前記第９の配線導体層との間に形成した、第２の層間絶縁層と、
前記第２の配線導体層と、前記第１の層間絶縁層と、前記第３の配線導体層とを貫通した第１の貫通コンタクトホールと、
前記第８の配線導体層と、前記第２の層間絶縁層と、前記第９の配線導体層とを貫通した第２の貫通コンタクトホールと、
前記第１の貫通コンタクトホールに埋め込まれた第１の埋め込み導体層と、
前記第２の貫通コンタクトホールに埋め込まれた第２の埋め込み導体層と、をさらに備える、
ことを特徴とする付記２に記載の柱状半導体メモリ装置。
［付記８］
前記第１の不純物領域がアクセプタ不純物を含み、
前記第７の不純物領域がアクセプタ不純物を含み、
前記第１のＳＧＴが、第１のトンネル動作ＳＧＴであり、
前記第４のＳＧＴが、第２のトンネル動作ＳＧＴである、
ことを特徴とする付記１に記載の柱状半導体メモリ装置。
［付記９］
基板上に、前記基板平面に対して垂直方向に立ち、その上下の半導体層を分離する内部絶縁層を有し、且つ隣接して並ぶ第１の半導体柱および第２の半導体柱を形成する工程と、
前記第１の半導体柱および前記第２の半導体柱のそれぞれを囲んでゲート絶縁層を形成する工程と、
前記ゲート絶縁層を囲んでゲート導体層を形成する工程と、
前記ゲート導体層を覆って被覆絶縁層を形成する工程と、
前記第１の半導体柱の底部にドナーまたはアクセプタ不純物を含む第１の不純物領域、および前記第２の半導体柱の底部に前記第１の不純物領域と同じ極性の不純物を含む第２の不純物領域を形成する工程と、
前記被覆絶縁層と前記ゲート導体層とをそれぞれエッチングして、前記第１の半導体柱を囲んで互いに重なった、前記被覆絶縁層の一部からなる第１の被覆絶縁層と、前記ゲート導体層の一部からなる第１のゲート導体層と、前記第２の半導体柱を囲んで互いに重なった、前記被覆絶縁層の別の一部からなる第２の被覆絶縁層と、前記ゲート導体層の別の一部からなる第２のゲート導体層とを形成する工程と、
前記第１の被覆絶縁層と、前記第２の被覆絶縁層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記ゲート絶縁層とのエッチングを行って、前記第１の半導体柱および前記第２の半導体柱の外周で前記内部絶縁層より下方に第１の開口部を形成する工程と、
第１の配線導体層と、第２の配線導体層と、第３の配線導体層と、第４の配線導体層とを形成する工程であって、前記第１の配線導体層および前記第２の配線導体層は、共に前記第１の開口部を囲み、共に前記第１の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第２の配線導体層は、前記第１の配線導体層の上方に位置し、前記第３の配線導体層および前記第４の配線導体層は、共に前記第１の開口部を囲み、共に前記第２の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第４の配線導体層は、前記第３の配線導体層の上方に位置する、工程と、
ドナーまたはアクセプタ不純物原子を前記第１の配線導体層から前記第１の半導体柱内部に熱拡散させて第３の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第３の配線導体層から前記第２の半導体柱内部に熱拡散させて第４の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第２の配線導体層から前記第１の半導体柱内部に熱拡散させて第５の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第４の配線導体層から前記第２の半導体柱内部に熱拡散させて第６の不純物領域を形成する工程と、
前記第２の配線導体層より上方で前記内部絶縁層より下方の前記第１の被覆絶縁層と、前記第４の配線導体層より上方で前記内部絶縁層より下方の前記第２の被覆絶縁層とをエッチングして、第２の開口部を形成する工程と、
前記第２の開口部を囲み、且つ前記第１のゲート導体層の側面に接触した第５の配線導体層と、前記第２の開口部を囲み、且つ前記第２のゲート導体層の側面に接触した第６の配線導体層とを形成する工程と、
前記第１の被覆絶縁層と、前記第２の被覆絶縁層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記ゲート絶縁層のエッチングを行って、前記内部絶縁層の上下の半導体層にまたがる前記第１の半導体柱および前記第２の半導体柱の外周に第３の開口部を形成する工程と、
第７の配線導体層と、第８の配線導体層と、第９の配線導体層と、第１０の配線導体層とを形成する工程であって、前記第７の配線導体層および前記第８の配線導体層は、共に前記第３の開口部を囲み、共に前記第１の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第８の配線導体層は、前記第１の配線導体層の上方に位置し、前記第９の配線導体層および前記第１０の配線導体層は、共に前記第３の開口部を囲み、共に前記第２の半導体柱の側面に接触し、平面視において互いに重なり、且つ互いに絶縁されており、前記第１０の配線導体層は、前記第３の配線導体層の上方に位置する、工程と、
ドナーまたはアクセプタ不純物原子を前記第７の配線導体層から前記第１の半導体柱内部に熱拡散させて第７の不純物領域を形成し、ドナーまたはアクセプタ不純物原子を前記第９の配線導体層から前記第２の半導体柱内部に熱拡散させて第８の不純物領域を形成し、ドナー不純物原子を前記第８の配線導体層から前記第１の半導体柱内部に熱拡散させて第９の不純物領域を形成し、ドナー不純物原子を前記第１０の配線導体層から前記第２の半導体柱内部に熱拡散させて第１０の不純物領域を形成する工程と、
前記第８の配線導体層および前記第１０の配線導体層より上方に、前記第１の半導体柱および前記第２の半導体柱の外周を囲み、且つ前記第１の半導体柱および前記第２の半導体柱上の前記ゲート導体層同士を接続する第１１の配線導体層を形成する工程と、
前記第１の半導体柱の頂部にドナー不純物を含む第１１の不純物領域を形成し、前記第２の半導体柱の頂部にドナー不純物を含む第１２の不純物領域を形成する工程と、
前記第１の配線導体層と、前記第２の配線導体層と、前記第８の配線導体層と、前記第２のゲート導体層と、前記第６の配線導体層とを接続する工程と、
前記第３の配線導体層と、前記第４の配線導体層と、前記第１０の配線導体層と、前記第１のゲート導体層と、前記第５の配線導体層とを接続する工程と、を備える、
ことを特徴とする柱状半導体メモリ装置の製造方法。
［付記１０］
前記第１の不純物領域から前記第８の不純物領域までを形成する各前記工程では、
前記第１の半導体柱内に、ドナー不純物原子を含んだ前記第１の不純物領域と、ドナー不純物原子を含んだ前記第３の不純物領域と、アクセプタ不純物原子を含んだ前記第５の不純物領域と、アクセプタ不純物原子を含んだ前記第７の不純物領域を形成し、
前記第２の半導体柱内に、ドナー不純物原子を含んだ前記第２の不純物領域と、ドナー不純物原子を含んだ前記第４の不純物領域と、アクセプタ不純物原子を含んだ前記第６の不純物領域と、アクセプタ不純物原子を含んだ前記第８の不純物領域を形成し、
前記第１の不純物領域と、前記第２の不純物領域とを、第１のグランド配線導体層に接続する工程と、
前記第７の不純物領域と、前記第８の不純物領域とを、第１の電源配線導体層に接続する工程と、
前記第１１の配線導体層を、第１のワード配線導体層に接続する工程と、
前記第１１の不純物領域および前記第１２の不純物領域の一方を第１のビット配線導体層に接続し、他方を第１の反転ビット配線導体層に接続する工程と、をさらに備える、
ことを特徴とする付記９に記載の柱状半導体メモリ装置の製造方法。
［付記１１］
前記第１の不純物領域から前記第８の不純物領域までを形成する各前記工程では、
前記第１の半導体柱内に、アクセプタ不純物原子を含んだ前記第１の不純物領域と、アクセプタ不純物原子を含んだ前記第３の不純物領域と、ドナー不純物原子を含んだ前記第５の不純物領域と、ドナー不純物原子を含んだ前記第７の不純物領域を形成し、
前記第２の半導体柱内に、アクセプタ不純物原子を含んだ前記第２の不純物領域と、アクセプタ不純物原子を含んだ前記第４の不純物領域と、ドナー不純物原子を含んだ前記第６の不純物領域と、ドナー不純物原子を含んだ前記第８の不純物領域を形成し、
前記第１の不純物領域と、前記第２の不純物領域とを、第２の電源配線導体層に接続する工程と、
前記第７の不純物領域と、前記第８の不純物領域とを、第２のグランド配線導体層に接続する工程と、
前記第１１の配線導体層を、第２のワード配線導体層に接続する工程と、
前記第１１の不純物領域および前記第１２の不純物領域の一方を第２のビット配線導体層に接続し、他方を第２の反転ビット配線導体層に接続する工程と、をさらに備える、
ことを特徴とする付記９に記載の柱状半導体メモリ装置の製造方法。
［付記１２］
前記第１の半導体柱の側面に、前記第３の不純物領域と、前記第５の不純物領域とに繋がった第１のシリサイド領域を形成する工程と、
前記第２の半導体柱の側面に、前記第４の不純物領域と、前記第６の不純物領域とに繋がった第２のシリサイド領域を形成する工程と、
前記第１のゲート導体層上に、前記第５の配線導体層を貫通する第１のコンタクトホールを形成する工程と、
前記第２のゲート導体層上に、前記第６の配線導体層を貫通する第２のコンタクトホールを形成する工程と、
前記第１の半導体柱を囲む前記第２の配線導体層上に、前記第７の配線導体層と、前記第８の配線導体層とを、貫通する第３のコンタクトホールを形成する工程と、
前記第２の半導体柱を囲む前記第４の配線導体層上に、前記第９の配線導体層と、前記第１０の配線導体層とを、貫通する第４のコンタクトホールを形成する工程と、
平面視において、前記第３のコンタクトホールの外周を囲み、且つ前記第２の配線導体層上に第５のコンタクトホールを形成する工程と、
平面視において、前記第４のコンタクトホールの外周を囲み、且つ前記第１０の配線導体層上に第６のコンタクトホールを形成する工程と、
前記第３のコンタクトホールおよび前記第５のコンタクトホールの内部側面に第１のコンタクトホール側面絶縁層を形成する工程と、
前記第４のコンタクトホールおよび前記第６のコンタクトホールの内部側面に第２のコンタクトホール側面絶縁層を形成する工程と、
前記第１のコンタクトホールと、前記第４のコンタクトホールと、前記第６のコンタクトホールとを介して、前記第１のゲート導体層と、前記第５の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とを、接続する第１の配線導体層接続導体層を形成する工程と、
前記第２のコンタクトホールと、前記第３のコンタクトホールと、前記第５のコンタクトホールとを介して、前記第２のゲート導体層と、前記第６の配線導体層と、前記第１の配線導体層と、前記第２の配線導体層とを、接続する第２の配線導体層接続導体層を形成する工程と、をさらに備える、
ことを特徴とする付記９に記載の柱状半導体メモリ装置の製造方法。
［付記１３］
前記第１の配線導体層と、前記第２の配線導体層とを貫通する第７のコンタクトホールを形成する工程と、
前記第３の配線導体層と、前記第４の配線導体層とを貫通する第８のコンタクトホールを形成する工程と、
前記第７のコンタクトホールと、前記第８のコンタクトホールとの内部に埋め込み導体層を充満させる工程と、をさらに備える、
ことを特徴とする付記９に記載の柱状半導体メモリ装置の製造方法。

【産業上の利用可能性】

【0086】

本発明に係る、柱状半導体メモリ装置の製造方法によれば、高集積度な半導体装置が得られる。

【符号の説明】

【0087】

ＬＰ１、ＬＰ２ ＰチャネルＳＧＴ
ＤＮ１、ＤＮ２、ＳＮ１、ＳＮ２ ＮチャネルＳＧＴ
ＢＬｔ ビット線端子
ＲＢＬｔ 反転ビット線端子
ＷＬｔ ワード線端子
Ｖｓｓ グランド端子
Ｖｄｄ 電源端子
Ｃ１、Ｃ２ 回路領域
Ｇ１１、Ｇ１２、Ｇ１３、Ｇ２１、Ｇ２２、Ｇ２３ ゲート
１、１ａ ｉ層基板
３、３ａ、３ｂ、６ａ、６ｂ、２６ａ、２６ｂ ｉ層
Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４、９、９ａ、３２ａ、３２ｂ、５３ａ、５３ｂ、６４ａ、６４ｂ、８７ａ、８７ｂ、８８ａ、８８ｂ Ｎ^＋層
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、３３ａ、３３ｂ、５２ａ、５２ｂ、８５、８６ａ、８６ｂ、９４ Ｐ^＋層
Ｏｘ１、Ｏｘ２、２、２ａ、２ｂ、４、４ａ、４ｂ、８、１０、１３、１３ａ、１３ｂ、１３ｃ、１３ｄ、２２ａ、２２ｂ、２８ａ、２８ｂ、３０ａ、３０ｂ、３７ａ、３７ｂ、５０ａ、５０ｂ、５６ａ、５６ｂ、６１、６３、６５、６９ａ、６９ｂ、７０ａ、７０ｂ、７５、８０、８２ａ、８２ｂ、９０ａ、９０ｂ ＳｉＯ_２層
ＳＰ１、ＳＰ２、５ａ、５ｂ Ｓｉ柱
１１、１１ａ、１１ｂ、１１ｃ ＨｆＯ_２層
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ、４８ａ、４８ｂ ＴｉＮ層
１５、３５、３８、５９ ＳｉＮ層
２５ａ、２５ｂ、２７ａ、２７ｂ、２９ａ、２９ｂ、３４ａ、３４ｂ、３６ａ、３６ｂ、４９ａ、４９ｂ、５５ａ、５５ｂ、６０ ＮｉＳｉ層
１６ レジスト層
１９ａ、１９ｂ、１９ｃ、１９ｄ ＴｉＯ層
２４ａ、２４ｂ 空間
１８ａ、１８ｂ、５７ａ、５７ｂ、５７ｃ 開口部
２０ａ、２０ｂ Ｎｉ層
２１ａ Ｎ型ポリＳｉ層
２１ｂ Ｐ型ポリＳｉ層
６７ａ、６７ｂ、６８ａ、６８ｂ、７１ａ、７１ｂ、７７、７８、７９、８１ａ、８１ｂ コンタクトホール
７２、７３ 配線金属層
９１ａ、９１ｂ Ｗ導体層
ＶＤＤ 電源配線金属層
ＶＳＳ グランド配線金属層
ＷＬ ワード配線金属層
ＢＬ ビット配線金属層
ＲＢＬ 反転ビット配線金属層

【図1A】

【図1B】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図2J】

【図2K】

【図2L】

【図2M】

【図2N】

【図2P】

【図2Q】

【図2R】

【図2S】

【図3A】

【図3B】

【図4】

【図5】

【図6】