特許 6179111 ＣＭＯＳ積分器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6179111

(24)【登録日】2017年7月28日

(45)【発行日】2017年8月16日

(54)【発明の名称】ＣＭＯＳ積分器

(51)【国際特許分類】

   H03K 4/06 20060101AFI20170807BHJP

【ＦＩ】

   H03K4/06 924

【請求項の数】5

【全頁数】10

(21)【出願番号】特願2013-16930(P2013-16930)

(22)【出願日】2013年1月31日

(65)【公開番号】特開2014-150340(P2014-150340A)

(43)【公開日】2014年8月21日

【審査請求日】2015年12月18日

(73)【特許権者】

【識別番号】000003193

【氏名又は名称】凸版印刷株式会社

(72)【発明者】

【氏名】岡田 俊

【審査官】 小林 正明

(56)【参考文献】

【文献】 特開平６−２１７８３（ＪＰ，Ａ）

【文献】 特開２００５−２６０３０７（ＪＰ，Ａ）

【文献】 特開２００５−２３３６９８（ＪＰ，Ａ）

【文献】 特開昭６０−０５７７２２（ＪＰ，Ａ）

【文献】 特開２０１３−３１０８２（ＪＰ，Ａ）

【文献】 特開平５−２４３９４４（ＪＰ，Ａ）

【文献】 特開昭５８−１７０１１９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ４／０６

Ｈ０３Ｋ １７／６８７

(57)【特許請求の範囲】

【請求項1】

二つの入力信号がそれぞれ別の二つのスイッチを経由し、該二つのスイッチの出力端子が共通の抵抗の一端に接続され、前記共通の抵抗の他端はオペアンプの反転入力端子に接
続され、前記オペアンプの非反転入力端子に基準電圧が印加され、前記反転入力端子がコンデンサを経由して該オペアンプの出力端子に接続され、前記二つのスイッチはそれぞれ、集積回路チップ上でＮチャンネルＭＯＳとＰチャンネルＭＯＳとを並列接続して形成した二つのトランスファゲートで構成されるＣＭＯＳ積分器であって、
前記二つのトランスファゲートにはそれぞれ、入力端子がハイインピーダンス状態であるダミーのトランスファゲートが隣設され、かつ、前記ダミーのトランスファゲートに印加する信号が前記二つのトランスファゲートに印加する信号の反転信号であり、前記ダミーのトランスファゲートの出力端子は前記二つのスイッチのトランスファゲートの出力端子が接続されている前記共通の抵抗の一端に接続されたことを特徴とするＣＭＯＳ積分器。

【請求項2】

前記コンデンサにはトランスファゲートによるスイッチＳＷ１が並列接続されたことを特徴とする請求項１に記載のＣＭＯＳ積分器。

【請求項3】

前記二つのスイッチのトランスファゲートと、それに隣設された前記ダミーのトランスファゲートとは同一形状で形成されたことを特徴とする請求項１または２に記載のＣＭＯＳ積分器。

【請求項4】

前記二つのスイッチのトランスファゲートと、それに隣設された前記ダミーのトランスファゲートとは、それぞれのゲートにＤ−Ｆｌｉｐ Ｆｌｏｐ回路の出力と反転出力とが接続され、クロック信号で同期し、前記Ｄ−Ｆｌｉｐ Ｆｌｏｐ回路のデータ入力信号でＯＮ、ＯＦＦすることを特徴とする請求項１乃至３の何れか一項に記載のＣＭＯＳ積分器。

【請求項5】

前記オペアンプの非反転入力には基準電圧が印加され、ひとつの入力信号は基準電圧に信号が加算され、他の入力信号は基準電圧から信号を減算された信号であることを特徴とする請求項１乃至４の何れか一項に記載のＣＭＯＳ積分器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、カップリングノイズの発生を防止したＣＭＯＳ積分器に関する。

【背景技術】

【0002】

ＣＭＯＳ積分器は、入力信号を積分した信号を出力する回路で、ＣＭＯＳで構成されている。図４は、一般的なＣＭＯＳ積分器を例示した説明図で、図（ａ）は回路構成、図（ｂ）は回路動作を各信号の時間変化で示している。

【0003】

二つの入力信号Ｖｉｎ１、Ｖｉｎ２がそれぞれ別のスイッチＳＷ２、ＳＷ３を経由し共通の抵抗Ｒの一端に接続され、抵抗Ｒの他端はオペアンプＡＭＰ１の反転入力ＩＮＮに入力し、反転入力ＩＮＮからコンデンサＣ１を経由してオペアンプＡＭＰ１の出力Ｖｏｕｔに接続されている。コンデンサＣ１にはトランスファゲートによるスイッチＳＷ１が並列接続され、オペアンプＡＭＰ１の非反転入力ＩＮＰには基準電圧Ｖｒｅｆが印加されている。スイッチＳＷ１は、コンデンサＣ１を放電するために利用され、初期化などに利用される。高抵抗を利用する場合もあるが、この場合は出力に誤差が発生する。

【0004】

このような回路構成に対し、二つの入力信号のうちのひとつの入力信号Ｖｉｎ１は基準電圧Ｖｒｅｆに信号αが加算され、他の入力信号Ｖｉｎ２は基準電圧Ｖｒｅｆから信号αを減算された信号で、入力される。以下に回路動作を説明する。

【0005】

すべてのスイッチがＯＦＦとした状態では、ノードＡは、電気的に浮いておりハイインピーダンス状態である。スイッチＳＷ１をＯＮとすると、コンデンサＣ１が放電されると共に、出力Ｖｏｕｔと反転入力端子ＩＮＮが接続される。出力Ｖｏｕｔは、ノードＢが基準電圧Ｖｒｅｆとなっているので基準電圧Ｖｒｅｆとなる。

【0006】

つぎに、スイッチＳＷ１をＯＦＦとし、ＳＷ２をＯＮとする。このタイミングをスイッチ切り替えタイミング１（Ｔ１）とする。この場合、抵抗とコンデンサに流れる電流が等しく、コンデンサの電荷ｑは，（Ｃ１×（Ｖｒｅｆ−Ｖｏｕｔ））であるから、
（（Ｖｒｅｆ＋α）−Ｖｒｅｆ）／Ｒ１＝ｄ／ｄｔ（Ｃ１×（Ｖｒｅｆ−Ｖｏｕｔ））Ｖｒｅｆは、時間経過に対し一定である。
よって、 ｄ／ｄｔ（Ｖｏｕｔ）＝−α／（Ｒ１Ｃ１）
信号αがパルスで、大きさが時間経過に対して一定で、Ｔ１からの経過時間をｔとして、ｔで積分すれば、初期状態がＶｏｕｔ＝Ｖｒｅｆであるから、
Ｖｏｕｔ＝−（α／（Ｒ１Ｃ１））ｔ＋Ｖｒｅｆ ・・・（式１）
となる。図（ｂ）に示すように、出力電圧はＶｒｅｆから減少していく。

【0007】

つぎに、スイッチＳＷ２をＯＦＦとし、スイッチＳＷ３をＯＮとする。このタイミングをスイッチ切り替えタイミング２（Ｔ２）とする。Ｔ２での出力電圧ＶｏｕｔをＶｔ２＝−（α／（Ｒ１Ｃ１））Ｔ２＋Ｖｒｅｆとする。この場合、抵抗とコンデンサに流れる電流は、
（（Ｖｒｅｆ−α）−Ｖｒｅｆ）／Ｒ１＝ｄ／ｄｔ（Ｃ１×（Ｖｒｅｆ−Ｖｏｕｔ））よって、 ｄ／ｄｔ（Ｖｏｕｔ）＝α／（Ｒ１Ｃ１）
同様にｔで積分すれば、初期状態がＴ２で、Ｖｔ２であることから、
Ｖｏｕｔ＝（α／（Ｒ１Ｃ１））ｔ＋Ｖｔ２−（α／（Ｒ１Ｃ１））Ｔ２
＝（α／（Ｒ１Ｃ１））ｔ−２（α／（Ｒ１Ｃ１））Ｔ２＋Ｖｒｅｆ・・（式２）
となる。図（ｂ）に示すように、出力電圧はＶｒｅｆに向かって上昇していく。時間経過
ｔが２×Ｔ２で、Ｖｒｅｆとなる。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００９−０３３３０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかし、以上のような回路構成では、スイッチング時にカップリングノイズが発生してしまう。図５は、従来のＣＭＯＳ積分器の一例で、スイッチング時のカップリングノイズ発生要因の説明図である。図５（ａ）に示すスイッチＳＷ２で説明する。図５（ｃ）に示すように、スイッチＳＷ２は、ＮチャンネルＭＯＳトランジスタＮ１と、ＰチャンネルＭＯＳトランジスタＰ１とを並列接続したトランスファゲートとし、トランスファゲートを介して入力電圧ＶｉｎをノードＡに入力している。ノードＡと、Ｐ１のゲートの接続されたノードＩＮＡとの間と、ノードＡと、Ｎ１のゲートの接続されたノードＩＮＢとの間には、それぞれ寄生容量Ｃｐ、Ｃｎが発生している。ノードＩＮＢには、ノードＩＮＡに印加した信号の反転した信号が印加される。図５（ｂ）、（ｃ）に示すように、この状態でスイッチＳＷ２がＯＦＦからＯＮに変化する場合、ノードＩＮＡに対し、Ｃｐ、ノードＡ、Ｃｎを経由してノードＩＮＢに高電圧が印加される。スイッチＳＷ２がＯＮからＯＦＦに変化した場合、逆にノードＩＮＢに対し、Ｃｎ、ノードＡ、Ｃｐを経由してノードＩＮＡに高電圧が印加される。したがってスイッチがＯＮ、ＯＦＦに切り替わるときには、寄生容量に瞬時に高い電圧変化が起こり、カップリングノイズが発生する。このため、図（ｂ）に示すように、ノードＡには、ノイズが発生する。

【0010】

トランスファゲートはＯＮ状態では抵抗値を少なくするように設計する。このためＭＯＳトランジスタのドレイン−ソース間のチャンネル長を短くし、チャンネル幅を広くとる必要がある。しかし、このようにすると、寄生容量は大きくなってしまう。さらに、Ｐ形半導体とＮ形半導体のキャリアの移動度が異なることから、トランスファゲートの抵抗の対称性をとると、チャンネル幅を異なるように設計する必要がある。このようにすると、寄生容量Ｃｎ、Ｃｐは異なることになり、寄生容量Ｃｎ、Ｃｐに印加する電位の逆位相から、ノイズを相殺させるようにしようとすると、抵抗を減少し、対称性を得ることと相反することとなる。

【0011】

このようなカップリングノイズにより、ＣＭＯＳ積分器の入力に電位ゆれが生じてしまう。図６は、カップリングノイズ発生時のＣＭＯＳ積分器の出力Ｖｏｕｔの挙動を時間変化で示した説明図である。図６では、図４のスイッチ切り替えタイミング１（Ｔ１）と、スイッチ切り替えタイミング２（Ｔ２）とで発生したカップリングノイズにより、電位のゆれがノードＡで発生した例を示す。この電位ゆれにより、出力が誤動作を起こしている。Ｔ１では、式１に示すとおり、カップリングノイズ無しの場合、初期状態のＶｒｅｆとなるが、Ｖｒｅｆよりも低く出力されている。この状態で出力が減少し、Ｔ２で再びカップリングノイズがノードＡで発生し、高い値にずれているが、Ｔ２での式２に示す初期状態よりも低い値となっている。

【0012】

これは、Ｔ２でのカップリングノイズが、スイッチＳＷ３による逆相のノイズの影響で、Ｔ１でのノイズより量が減ったため、Ｔ２での式２に示す初期状態に至らなかったと考える。このようにして、カップリングノイズにより、ＣＭＯＳ積分器の出力に誤差が発生してしまう。

【0013】

以上のような問題に対し、図７に示すようにノードＡに安定化容量Ｃ２を追加し、ノー
ドＡの電位ゆれを防ぐ手法が考えられるが、カップリングノイズを完全に防ぐ為には、大容量の安定化容量が必要となり、チップ面積が増大する。

【0014】

本発明のＣＭＯＳ積分器は、このような問題を解決するもので、スイッチによる入力信号の切り替えによって発生するカップリングノイズを抑え、カップリングノイズによる出力の誤差を低減したＣＭＯＳ積分器を提供することを課題とする。

【課題を解決するための手段】

【0015】

本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
二つの入力信号がそれぞれ別の二つのスイッチを経由し、該二つのスイッチの出力端子が共通の抵抗の一端に接続され、前記共通の抵抗の他端はオペアンプの反転入力端子に接続され、前記オペアンプの非反転入力端子に基準電圧が印加され、前記反転入力端子がコンデンサを経由して該オペアンプの出力端子に接続され、前記二つのスイッチはそれぞれ、集積回路チップ上でＮチャンネルＭＯＳとＰチャンネルＭＯＳとを並列接続して形成した二つのトランスファゲートで構成されるＣＭＯＳ積分器であって、
前記二つのトランスファゲートにはそれぞれ、入力端子がハイインピーダンス状態であるダミーのトランスファゲートが隣設され、かつ、前記ダミーのトランスファゲートに印加する信号が前記二つのトランスファゲートに印加する信号の反転信号であり、前記ダミーのトランスファゲートの出力端子は前記二つのスイッチのトランスファゲートの出力端子が接続されている前記共通の抵抗の一端に接続されたことを特徴とするＣＭＯＳ積分器としたものである。

【0016】

本発明の請求項２の発明は、上記のＣＭＯＳ積分器であって、
前記コンデンサにはトランスファゲートによるスイッチＳＷ１が並列接続されたことを特徴とする請求項１に記載のＣＭＯＳ積分器としたものである。

【0017】

本発明の請求項３の発明は、上記のＣＭＯＳ積分器であって、
前記二つのスイッチのトランスファゲートと、それに隣設された前記ダミーのトランスファゲートとは同一形状で形成されたことを特徴とする請求項１または２に記載のＣＭＯＳ積分器としたものである。

【0018】

本発明の請求項４の発明は、上記のＣＭＯＳ積分器であって、
前記二つのスイッチのトランスファゲートと、それに隣設された前記ダミーのトランスファゲートとは、それぞれのゲートにＤ−Ｆｌｉｐ Ｆｌｏｐ回路の出力と反転出力とが接続され、クロック信号で同期し、前記Ｄ−Ｆｌｉｐ Ｆｌｏｐ回路のデータ入力信号でＯＮ、ＯＦＦすることを特徴とする請求項１乃至３の何れか一項に記載のＣＭＯＳ積分器としたものである。

【0019】

本発明の請求項５の発明は、
前記オペアンプの非反転入力には基準電圧が印加され、ひとつの入力信号は基準電圧に信号が加算され、他の入力信号は基準電圧から信号を減算された信号であることを特徴とする請求項１乃至４の何れか一項に記載のＣＭＯＳ積分器としたものである。

【発明の効果】

【0020】

本発明のＣＭＯＳ積分器は、このような構成であるので、スイッチによる入力信号の切り替えによって発生するカップリングノイズを抑え、カップリングノイズによる出力の誤差を低減したＣＭＯＳ積分器とすることができる。

【図面の簡単な説明】

【0021】

【図1】本発明のＣＭＯＳ積分器の一例の構成の説明図である。

【図2】図１のＣＭＯＳ積分器の動作を説明する図である。

【図3】本発明のＣＭＯＳ積分器の他の例を示す説明図である。

【図4】従来のＣＭＯＳ積分器を例示した説明図で、図（ａ）は回路構成、図（ｂ）は回路動作の説明図である。

【図5】従来のＣＭＯＳ積分器の一例で、カップリングノイズ発生要因の説明図である。

【図6】カップリングノイズ発生時のＣＭＯＳ積分器の出力を時間変化で示した説明図である。

【図7】カップリングノイズを低減したＣＭＯＳ積分器の例の説明図である。

【発明を実施するための形態】

【0022】

以下本発明を実施するための形態につき説明する。図１は、本発明のＣＭＯＳ積分器の一例の構成の説明図で、図２は、動作を説明する図である。

【0023】

本発明のＣＭＯＳ積分器は、二つの入力信号Ｖｉｎ１、Ｖｉｎ２がそれぞれ別のスイッチＳＷ２、ＳＷ３を経由し共通の抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端はオペアンプＡＭＰ１の反転入力ＩＮＮに入力し、反転入力ＩＮＮからコンデンサＣ１を経由してオペアンプＡＭＰ１の出力Ｖｏｕｔに接続されている。そして、二つのスイッチＳＷ２、ＳＷ３はそれぞれ、ＮチャンネルＭＯＳとＰチャンネルＭＯＳとを並列接続し、トランジスタのゲートに印加する信号ＳＷＩＮ１、ＳＷＩＮ２でＯＮ、ＯＦＦするトランスファゲートで形成された、ＣＭＯＳ積分器であることを前提とする。本発明のＣＭＯＳ積分器は、二つのトランスファゲートにはそれぞれ、トランスファゲートに印加する信号ＳＷＩＮ１、ＳＷＩＮ２の反転信号でＯＮ、ＯＦＦするダミーのトランスファゲートで形成されたスイッチＳＷ４、ＳＷ５が隣設され、ダミーのトランスファゲートＳＷ４、ＳＷ５の一端が抵抗Ｒ１の一端に接続されている。スイッチＳＷ２とスイッチＳＷ４とは、ペアとなっている。同様にスイッチＳＷ３とスイッチＳＷ５とは、ペアとしている。

【0024】

このような構成から、スイッチＳＷ２に印加される信号ＳＷＩＮ１が、高電圧から低電圧に変化し（図２（ａ）、（ｂ）、（ｃ））、ＯＦＦからＯＮに変化した場合（立ち下り）、ＳＷ２のノードＩＮＡに対し、Ｃｐ、ノードＡ、Ｃｎを経由してノードＩＮＢに高電圧が印加される。同時に、スイッチＳＷ４には信号ＳＷＩＮ１が反転して信号ＳＷＩＮ１Ｂが印加され、低電圧から高電圧に変化し（立ち上り）、ＯＮからＯＦＦに切り替わり、ＳＷ４のノードＩＮＢに対し、Ｃｎ、ノードＡ、Ｃｐを経由してノードＩＮＡに高電圧が印加される。すなわち、ノードＡに対して同じタイミングで、スイッチＳＷ２では立ち下がり、スイッチＳＷ４では立ち上がる。これにより、スイッチＳＷ２で発生するカップリングノイズと、スイッチＳＷ４で発生するカップリングノイズとは相互で逆相となり、キャンセルされる。スイッチＳＷ２に印加される信号ＳＷＩＮ１が、低電圧から高電圧に変化し（図２（ａ）、（ｂ）、（ｃ））、ＯＮからＯＦＦに変化した場合（立ち上がり）も同様にして、カップリングノイズをキャンセルできる。

【0025】

スイッチＳＷ３も同様にして、カップリングノイズがキャンセルされる。すなわち、
スイッチＳＷ３に印加される信号ＳＷＩＮ２が、ＳＷＩＮ１と同様に高電圧から低電圧に変化し（図２（ａ）、（ｂ）、（ｃ））、ＯＦＦからＯＮに変化した場合（立ち下り）、ＳＷ３のノードＩＮＡに対し、Ｃｐ、ノードＡ、Ｃｎを経由してノードＩＮＢに高電圧が印加される。同時に、スイッチＳＷ５には信号ＳＷＩＮ２が反転して信号ＳＷＩＮ２Ｂ印加され、低電圧から高電圧に変化し（立ち上り）、ＯＮからＯＦＦに切り替わり、ＳＷ５のノードＩＮＢに対し、Ｃｎ、ノードＡ、Ｃｐを経由してノードＩＮＡに高電圧が印加される。すなわち、ノードＡに対して同じタイミングで、スイッチＳＷ３では立ち下がり、スイッチＳＷ５では立ち上がる。これにより、スイッチＳＷ３で発生するカップリングノイズと、スイッチＳＷ５で発生するカップリングノイズとは相互で逆相となり、キャンセルされる。スイッチＳＷ３に印加される信号ＳＷＩＮ２が、低電圧から高電圧に変化し（
図２（ａ）、（ｂ）、（ｃ））、ＯＮからＯＦＦに変化した場合（立ち上がり）も同様にして、カップリングノイズをキャンセルできる。

【0026】

以上のように、ＳＷＩＮ１とＳＷＩＮ１Ｂ、ＳＷＩＮ２とＳＷＩＮ２Ｂを同じタイミングで、逆位相で切替えるとノイズが±０となり、ノードＡの電位ゆれが軽減される。

【0027】

なお、ＳＷＩＮ１ＢとＳＷＩＮ２Ｂの入力電圧側はハイインピーダンスとなっている為、回路動作に影響は与えない。

【0028】

このようにして本発明のＣＭＯＳ積分器は、スイッチの切り替えによるカップリングノイズを抑え、カップリングノイズによる出力の誤差を低減できる。

【0029】

ペアとなるトランスファゲートと、それに隣接されたダミーのトランスファゲートとは、同一形状でチップに形成したほうが好ましい。カップリングノイズを相互で逆相とし、キャンセルするためには、同じ特性を持ったほうが効率がよい。

【0030】

なお、スイッチの切り替えを、Ｄ−Ｆｌｉｐ Ｆｌｏｐ回路を用いて同期を取り実施することもできる。図３は、この実施の形態の構成を示す説明図である。この場合の構成は、トランスファゲートによるスイッチＳＷ２、スイッチＳＷ３と、それに隣接されたダミーのトランスファゲートによるスイッチＳＷ４、ＳＷ５とは、それぞれのゲートにＤ−Ｆｌｉｐ Ｆｉｏｐ回路の出力Ｑと反転出力ＱＢとを接続し、クロック信号ＣＬＫ１、ＣＬＫ２で同期し、Ｄ−Ｆｌｉｐ Ｆｌｏｐ回路のデータ入力信号ＤをそれぞれＳＷＩＮ１、ＳＷＩＮ２として、ＯＮ、ＯＦＦすることができる。

【0031】

以上の実施の形態で示したすべての例で、オペアンプの非反転入力には基準電圧を印加し、二つの入力信号のうち、ひとつの入力信号は基準電圧に信号を加算し、他の入力信号は基準電圧から信号を減算された信号とすることで、カップリングノイズによる出力の誤差を低減した、積分された信号を得ることができる。

【符号の説明】

【0032】

Ｖｉｎ１、Ｖｉｎ２・・・入力電圧
Ｖｒｅｆ・・・基準電圧
Ｖｏｕｔ・・・出力電圧
ＩＮＰ・・・非反転入力
ＩＮＮ・・・反転入力
ＶＤＤ・・・電源電圧
ＶＳＳ・・・接地
Ｒ１・・・抵抗
Ｃ１、Ｃ２・・・コンデンサ
Ｃｎ、Ｃｐ・・・寄生容量
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４・・・スイッチ
ＳＷＩＮ１、ＳＷＩＮ２・・・ゲートに印加する信号
ＳＷＩＮ１Ｂ、ＳＷＩＮ２Ｂ・・・ゲートに印加する反転信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】