特許 6181196 トランジスタ、メモリセルおよび半導体構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6181196

(24)【登録日】2017年7月28日

(45)【発行日】2017年8月16日

(54)【発明の名称】トランジスタ、メモリセルおよび半導体構造

(51)【国際特許分類】

   H01L 27/1159 20170101AFI20170807BHJP

   H01L 21/8242 20060101ALI20170807BHJP

   H01L 27/108 20060101ALI20170807BHJP

   H01L 21/8239 20060101ALI20170807BHJP

   H01L 27/105 20060101ALI20170807BHJP

   H01L 29/78 20060101ALI20170807BHJP

   H01L 21/336 20060101ALI20170807BHJP

【ＦＩ】

   H01L27/1159

   H01L27/108 671B

   H01L27/105 441

   H01L29/78 301G

   H01L29/78 301V

【請求項の数】18

【全頁数】13

(21)【出願番号】特願2015-543051(P2015-543051)

(86)(22)【出願日】2013年10月15日

(65)【公表番号】特表2015-535146(P2015-535146A)

(43)【公表日】2015年12月7日

(86)【国際出願番号】US2013065102

(87)【国際公開番号】WO2014081518

(87)【国際公開日】20140530

【審査請求日】2015年7月6日

(31)【優先権主張番号】13/682,190

(32)【優先日】2012年11月20日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー， インク．

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】ラマスワミ，ドゥライ ヴィシャーク ニルマル

(72)【発明者】

【氏名】プラール，カーク ディ．

(72)【発明者】

【氏名】キニー，ウェイン

【審査官】 安田 雅彦

(56)【参考文献】

【文献】 特開平０５−１７５５０９（ＪＰ，Ａ）

【文献】 特開２００７−１１０１２５（ＪＰ，Ａ）

【文献】 特開平０７−０９９３１０（ＪＰ，Ａ）

【文献】 特表２００８−５３５２４６（ＪＰ，Ａ）

【文献】 特開２００７−０４３１６６（ＪＰ，Ａ）

【文献】 特開平１１−０６８１０５（ＪＰ，Ａ）

【文献】 特開平１１−０４０６８３（ＪＰ，Ａ）

【文献】 特開２０００−０１２７０８（ＪＰ，Ａ）

【文献】 特開平１１−０６８１０４（ＪＰ，Ａ）

【文献】 特開２０００−２５２３７２（ＪＰ，Ａ）

【文献】 特開平１０−１８９９６６（ＪＰ，Ａ）

【文献】 特開平０９−０５５４９５（ＪＰ，Ａ）

【文献】 特開２０１２−１７４８６６（ＪＰ，Ａ）

【文献】 特開２００２−２０３９５８（ＪＰ，Ａ）

【文献】 特開２００８−０２７９５５（ＪＰ，Ａ）

【文献】 特開２００７−００５５１０（ＪＰ，Ａ）

【文献】 特開２００４−０７９６５９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００４／００５７２７４（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５８５−１１５９７

Ｈ０１Ｌ ２７／１０−１０８

Ｈ０１Ｌ ２１／８２３９−８２４６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８８−７９２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／４０−５１

(57)【特許請求の範囲】

【請求項1】

半導体ベースと、
前記半導体ベースへと伸びるゲートであって、前記ゲートに隣接する前記ベースの第一領域は、導電性を有するようにドープされたソース領域であり、前記ゲートに隣接し、かつ、前記第一領域から間隔をあけられた前記ベースの第二領域は、導電性を有するようにドープされたドレイン領域である、ゲートと、
前記ソース領域および前記ゲートの間の第一断片と、前記ドレイン領域および前記ゲートの間の第二断片と、前記第一断片および第二断片の間の第三断片と、を含むゲート誘電体と、
を含み、
前記ゲート誘電体の少なくとも一部は強誘電性材料を含み、
前記強誘電性材料は、前記第一断片内にあり、
前記ゲート誘電体の前記第二断片および前記第三断片の全体は、非強誘電性材料からなる、
ことを特徴とする半導体構造。

【請求項2】

前記強誘電性材料は、前記第一断片の全体を構成する、
ことを特徴とする請求項１に記載の半導体構造。

【請求項3】

前記第一断片は、前記半導体ベースに直接接する非強誘電性材料をさらに含み、前記強誘電性材料は、前記第一断片の前記非強誘電性材料と前記ゲートとの間に配置される、
ことを特徴とする請求項１に記載の半導体構造。

【請求項4】

前記第一、第二および第三断片の前記非強誘電性材料は、二酸化シリコンもしくは窒化シリコンから成る、
ことを特徴とする請求項３に記載の半導体構造。

【請求項5】

前記ソース領域は、前記ソース領域内の比較的浅い位置と比較して、前記ソース領域内の比較的深い位置においてドーパント濃度がより低い、ドーパント勾配を含む、
ことを特徴とする請求項１に記載の半導体構造。

【請求項6】

前記ドレイン領域は、前記ソース領域の少なくとも一部よりも、より高濃度にドープされる、
ことを特徴とする請求項１に記載の半導体構造。

【請求項7】

前記ドレイン領域の全体は、前記ソース領域のいかなる部分よりも、より高濃度にドープされる、
ことを特徴とする請求項１に記載の半導体構造。

【請求項8】

前記ドレイン領域に電気的に結合された電荷格納デバイスをさらに含む、
ことを特徴とする請求項１に記載の半導体構造。

【請求項9】

前記非強誘電性材料は、前記第一の断片に沿うよりも、前記第二および第三断片に沿ってより厚く、前記ドレイン領域は、前記ソース領域よりもより高濃度にドープされる、
ことを特徴とする請求項３に記載の半導体構造。

【請求項10】

ゲートと、
ソース領域と、
ドレイン領域と、
前記ソースおよびドレイン領域の間のチャネル領域と、
前記ゲートと、前記ソース、ドレインおよびチャネル領域と、の間のゲート誘電体と、を含み、
前記ゲート誘電体は、前記ソース領域と前記ゲートとの間の第一断片と、前記ドレイン領域と前記ゲートとの間の第二断片と、前記第一断片と前記第二断片との間の第三断片と、を含み、
前記第二断片および前記第三断片の全体は非強誘電性材料から成り、前記第一断片は少なくとも強誘電性材料を含む、
ことを特徴とするトランジスタ。

【請求項11】

前記強誘電性材料は、前記第一断片の全体を構成する、
ことを特徴とする請求項１０に記載のトランジスタ。

【請求項12】

前記第一断片は、半導体ベースに直接接する非強誘電性材料をさらに含み、前記強誘電性材料は、前記第一断片の前記非強誘電性材料と前記ゲートとの間に配置される、
ことを特徴とする請求項１０に記載のトランジスタ。

【請求項13】

前記第一、第二および第三断片の前記非強誘電性材料は、二酸化シリコンもしくは窒化シリコンから成る、
ことを特徴とする請求項１２に記載のトランジスタ。

【請求項14】

前記強誘電性材料は、Ｈｆ、Ｚｒ、およびＴｉのうちの一つを含んで構成される酸化物材料である、
ことを特徴とする請求項１０に記載のトランジスタ。

【請求項15】

前記ゲートおよびゲート誘電体は、半導体材料内に埋め込まれ、
前記ソースおよびドレイン領域は、前記半導体材料の導電性を有するようにドープされた領域に対応する、
ことを特徴とする請求項１０に記載のトランジスタ。

【請求項16】

ゲートと、
ソース領域と、
ドレイン領域と、
前記ソースおよびドレイン領域の間のチャネル領域と、
前記ゲートと、前記ソース、ドレインおよびチャネル領域と、の間のゲート誘電体と、
を含むトランジスタと、
前記トランジスタの前記ドレイン領域に電気的に結合された電荷格納デバイスと、
を有するメモリセルであって、
前記ゲート誘電体は、前記ソース領域と前記ゲートとの間の第一断片と、前記ドレイン領域と前記ゲートとの間の第二断片と、前記第一断片と前記第二断片との間の第三断片と、を含み、前記第二断片および前記第三断片の全体は非強誘電性材料から成り、前記第一断片は少なくとも強誘電性材料を含む、
ことを特徴とするメモリセル。

【請求項17】

前記第一断片は、半導体ベースに直接接する非強誘電性材料をさらに含み、前記強誘電性材料は、前記第一断片に位置する非強誘電性材料と前記ゲートとの間に配置される、
ことを特徴とする請求項１６に記載のメモリセル。

【請求項18】

前記電荷格納デバイスはキャパシタである、
ことを特徴とする請求項１６に記載のメモリセル。

【発明の詳細な説明】

【技術分野】

【0001】

トランジスタ、メモリセルおよび半導体構造。

【背景技術】

【0002】

メモリは、集積回路の一タイプであって、データを格納するためにコンピュータシステムにおいて使用される。集積メモリは、個々のメモリセルの一つ以上のアレイで通常作製される。メモリセルは、揮発性、半揮発性、不揮発性でありうる。不揮発性メモリセルは、長期間データを格納することができ、幾つかの実施例においては、電源がなくてもデータを格納することができる。揮発性メモリは、データが消失するため、データ格納を維持するためにはリフレッシュ／書き換えられる。

【0003】

メモリセルは、少なくとも二つの異なる選択可能な状態で情報を保持、または格納するように構成される。２進法においては、状態は、“０”もしくは“１”のいずれかと考えられる。他の記数法においては、少なくとも幾つかの個々のメモリセルは、３つ以上の選択可能な状態の情報を格納するように構成されてもよい。

【0004】

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、メモリの一タイプであって、多数の電子システムで利用されている。ＤＲＡＭセルは、電荷格納デバイス（例えばキャパシタ）と組み合わせるトランジスタを含んでもよい。ＤＲＡＭは、素早い読み出し／書き込みができるという利点を有するが、高い揮発性を有し（毎秒数百回のリフレッシュを必要とするものが多い）、電源がないと消去されるという欠点を有する。

【0005】

改良型メモリデバイスを開発することが望まれている。

【図面の簡単な説明】

【0006】

【図1】例示的な一実施形態のメモリセルへと組み込まれた例示的な一実施形態のトランジスタを示す半導体構造の一部の断面図である。

【図2】二つの異なる例示的メモリ状態における図１のメモリセルを示す。

【図3】例示的実施形態のメモリセルに組み込まれた例示的実施形態のトランジスタを示す。

【図4】例示的実施形態のメモリセルに組み込まれた例示的実施形態のトランジスタを示す。

【図5】例示的実施形態のメモリセルに組み込まれた例示的実施形態のトランジスタを示す。

【図6】例示的実施形態のメモリセルに組み込まれた例示的実施形態のトランジスタを示す。

【図7】例示的実施形態のメモリセルに組み込まれた例示的実施形態のトランジスタを示す。

【図8】図１の例示的実施形態のトランジスタを含む別の実施形態のメモリセルを示す。

【発明を実施するための形態】

【0007】

幾つかの実施形態は、ゲート誘電体へと組み込まれた強誘電性材料を含むトランジスタを含む。幾つかの実施形態においては、当該トランジスタは、メモリセルに組み込まれてもよい。例示的実施形態は、図１−図８を参照して記述される。

【0008】

図１を参照すると、例示的な実施形態のメモリセル４０が半導体構造１０の一部として示される。

【0009】

構造１０はベース１２を含む。ベース１２は、半導体材料を含み、幾つかの実施形態においては、単結晶シリコンを含むか、単結晶シリコンで実質的に構成されるか、単結晶シリコンで構成されてもよい。幾つかの実施形態においては、ベース１２は、半導体基板を含むものと考えられてもよい。“半導体基板”という用語は、半導電性ウェーハ（単独もしくは他の材料を含むアセンブリのいずれか）および半導電性材料層（単独もしくは他の材料を含むアセンブリのいずれか）などのバルク半導電性材料を含むがそれに限定はされない半導電性材料を含む任意の構造を意味する。“基板”という用語は、上述された半導体基板を含むがそれに限定はされない任意の支持構造のことを称する。幾つかの実施形態においては、ベース１２は、集積回路作製に関連付けられる一つ以上の材料を含む半導体基板に対応することがある。材料のうちのいくつかは、ベース１２の示された領域の下にある、および／もしくはベース１２の示された領域に横方向に隣接することがあり、例えば、耐火金属材料、バリア材料、拡散材料、絶縁体材料などのうちの一つ以上に対応してもよい。

【0010】

トランジスタゲート１４は、ベース１２へと伸びる。トランジスタゲートは、ゲート材料１６を含む。当該ゲート材料は、任意の適切な組成物もしくは組成物の組み合わせであってもよく、幾つかの実施形態においては、種々の金属（例えば、タングステン、チタンなど）、金蔵含有化合物（例えば、金属窒化物、金属炭化物、金属ケイ化物など）および導電性を有するようにドープされた半導体材料（例えば、導電性を有するようにドープされたシリコン、導電性を有するようにドープされたゲルマニウムなど）のうちの一つ以上を含むか、実質的にそれらで構成されるか、それらで構成されてもよい。幾つかの例示的実施形態においては、ゲート材料１６は、窒化チタン、窒化チタンアルミニウム、窒化タングステン、銅および窒化タンタルのうちの一つ以上を含むか、それらで実質的に構成されるか、それらで構成されてもよい。

【0011】

ゲート誘電体１８は、ゲート材料１４とベース１２との間にある。ゲート誘電体は、図１の断面に沿って、上方に開放する容器２４として構成され、ゲート１４は、当該容器内にある。ゲート誘電体は、図１の実施形態において二つの別々の材料２０、２２を含み、この二つの材料は、其々、第一の材料および第二の材料と称されることがある。第一の材料２０は、容器２４の外側の境界を形成し、半導体ベース１２に直接接する。第二の材料２２は、第一の材料２０およびゲート１４の間にある。幾つかの実施形態においては、第一の材料２０は、非強誘電性材料であって、第二の材料は強誘電性材料である。当該実施形態においては、第一の材料２０は、二酸化シリコンおよび窒化シリコンのうちの一方もしくは双方を含むか、それらで本質的に構成されるか、それらで構成されてもよい。第二の材料２２は、イットリウムをドープした酸化ジルコニウム、イットリウムをドープした酸化ハフニウム、マグネシウムをドープした酸化ジルコニウム、マグネシウムをドープした酸化ハフニウム、シリコンをドープした酸化ハフニウム、シリコンをドープした酸化ジルコニウム、バリウムをドープした酸化チタンのうちの一つ以上を含むか、それらで本質的に構成されるか、それらで構成されてもよい。このように、幾つかの実施形態においては、第一の材料２０は、シリコン、窒素および酸素のうちの一つ以上を含み、第二の材料２２は、Ｈｆ、Ｚｒ、Ｓｉ、Ｏ、Ｙ、Ｂａ、ＭｇおよびＴｉのうちの一つ以上を含んでもよい。

【0012】

幾つかの実施形態においては、強誘電性材料２２は、約１０オングストロームから約２００オングストロームの範囲内の厚さを有し、非強誘電性材料２０は、約１０オングストロームから約２０オングストロームの範囲内の厚さを有してもよい。

【0013】

構造１０は、ベース１２へと伸びる導電性を有するようにドープされたソース領域２６と、ベースへと伸びる導電性を有するようにドープされたドレイン領域２８とを含む。ソース領域およびドレイン領域の下側の境界は、破線で図示されている。ソース領域およびドレイン領域は、双方ともゲート１４に隣接し、ゲート誘電体１８によってゲートから間隔をあけられている。ソース領域およびドレイン領域は、ゲート１４下に伸びるチャネル領域３０によって互いから間隔をあけられている。

【0014】

幾つかの実施形態においては、ソース領域２６は、ゲート１４に隣接するベースの第一領域と称され、ドレイン領域２８は、ゲートに隣接するベースの第二領域と称されてもよい。当該ベースの第一領域および第二領域は、チャネル領域３０を含むベースの介在領域によって互いから間隔をあけられている。

【0015】

ゲート誘電体１８は、ソース領域２６およびゲート１４の間の第一断片２３、ドレイン領域２８およびゲート１４の間の第二断片２５、第一断片および第二断片の間の第三断片２７を含むものと考えられてもよい。幾つかの実施形態においては、断片２３は、容器２４の実質的に垂直な第一の脚部に対応すると考えられてもよく、断片２５は、容器の実質的に垂直な第二の脚部に対応すると考えられてもよく、断片２７は、容器の底部を含むと考えられてもよい。

【0016】

示された実施形態においては、ゲート誘電体１８の第一、第二および第三断片（２３、２５および２７）のうちの全ては、強誘電性材料２２を含む。他の実施形態においては（そのうちのいくつかは図４−図６を参照して以下に議論される）、強誘電性材料２２は、当該断片のうちの一つ以上から省略されてもよい。

【0017】

幾つかの実施形態においては、非強誘電性材料２０は、強誘電性材料とベースとの間の成分の望ましくない拡散を防ぐため、および／もしくは、強誘電性材料とベースとの間の望ましくない反応もしくは他の相互作用を防ぐために、強誘電性材料２２とベース１２との間にバリアを提供する。当該実施形態においては、非強誘電性材料２０は、半導体ベース１２に対して、（ソース領域２６およびドレイン領域２８は、ベースの一部と考えられる）容器２４の境界を形成するために、（示されるように）ゲート誘電体の外端に全体的に沿って提供されてもよい。幾つかの実施形態においては、拡散および／もしくは他の相互作用は、少なくとも幾つかの非強誘電性材料がない場合でさえも、強誘電性材料２２に対して問題はない。したがって、非強誘電性材料２０のうちの幾らかもしくは全ては、断片２３、２５、２７のうちの一つ以上から省略されてもよい。

【0018】

示された実施形態においては、非強誘電性材料２０は、容器２４の全体にわたって実質的に均一な厚さである。他の実施形態においては（そのうちの一つは図７を参照して以下に議論される）、非強誘電性材料２０は、容器２４の或る領域に沿って別の領域とは異なる厚さを有してもよい。

【0019】

示された実施形態においては、ソース領域２６は、回路３２に電気的に結合され、ドレイン領域２８は、回路３４に電気的に結合され、ゲート１４は、回路３６に電気的に結合される。トランジスタ３８は、ソース／ドレイン領域２６および２８と共にゲート１４を含み、当該トランジスタは、回路３２、３４、３６を介して集積回路へと組み込まれる。

【0020】

図１の実施形態は、メモリセル４０の一部としてトランジスタ３８を利用するが、他の実施形態においては、トランジスタ３８は、他の用途で利用されてもよい。例えば、トランジスタ３８は、従来のトランジスタの代替として論理回路もしくは他の回路で利用されてもよい。

【0021】

ゲート誘電体１８の強誘電性材料２２は、二つの安定な配向のうちのいずれかへと分極され、この二つの安定な配向は、メモリセル４０の二つの選択可能な状態を可能にすることがある。例示的なメモリ状態は図２に示され、このメモリ状態は、“メモリ状態１”および“メモリ状態２”と標記される。図２に示されたメモリセルは、ｎ型にドープされたソース領域２６およびドレイン領域２８と、ｐ型にドープされたチャネル領域を有する。他の実施形態においては、ソースおよびドレイン領域は、ｐ型にドープされてもよいし、チャネル領域はｎ型にドープされてもよい。

【0022】

メモリ状態１およびメモリ状態２は、強誘電性材料２２内の電荷の配向に関して、互いに異なる。このような電荷の配向は、図２の図面においては、“＋”および“−”で示される。具体的には、図２のメモリ状態は、強誘電性材料２２内の電荷分極に関して、互いに異なるように示される。両頭矢印４１は、メモリセル４０が示されたメモリ状態の間で可逆的に遷移してもよいことを図示するために、図２内に提供される。

【0023】

示された実施形態においては、強誘電性材料内の分極変化は、特に、ゲート１４およびソース領域２６の間の領域２３内に生じる（分極変化は、幾つかの実施形態においては、チャネルに隣接するなどの他の領域内に生じてもよいし、または、図２に示されるように領域２３内のみに生じてもよい）。メモリ状態１は、ｎ型にドープされたソース領域２６に沿って分極した強誘電性材料の“＋”成分を含み、メモリ状態２は、ｎ型にドープされたソース領域２６に沿って分極した強誘電性材料の“−”成分を含む。強誘電性材料の“−”成分は、ｎ型にドープされたソース領域２６内の空乏領域４２を誘発するように示される（空乏領域の境界は、破線４３で図示される）。示された実施形態においては、空乏領域４２は、ソース領域２６内で深く、具体的には、チャネル領域３０との界面を形成するソース領域の一部に沿っている。トランジスタ３８は、空乏領域のない類似のトランジスタと比較すると、さらに長い有効なチャネル長を有するが、それによって短チャネル効果が減少し、それによって、より高い集積レベルにするためメモリセルの拡張性を改良する可能性がある。

【0024】

示された実施形態においては、非強誘電性材器料２０は、強誘電性材料２２とソース領域２６との間にあり、それによって、空乏領域４２は、非強誘電性材料２０の断片によって、強誘電性材料２２から間隔をあけられる。他の実施形態においては、非強誘電性材料２０は省略されてもよく、空乏領域４２は、強誘電性材料２２と直接接触してもよい。

【0025】

図２のメモリセル４０は、実質的に不揮発性であって、電源がなくても格納された情報を保持するという利点を有する可能性がある。

【0026】

メモリセル４０は、任意の適切な動作でプログラムされ、幾つかの例示的実施形態においては、約１０ボルト以下のゲート１４およびソース２６間の電圧差を利用してプログラムされ、幾つかの例示的実施形態においては、約５ボルト以下の電圧差を利用して、幾つかの例示的実施形態においては、約０．５ボルトから約５ボルトの間の電圧差を利用してプログラムされうる。

【0027】

ソース領域２６およびドレイン領域２８内で使用されるドーパント濃度は、任意の適切なドーパント濃度であってもよい。幾つかの実施形態においては、ドレイン領域は、ソース領域の少なくとも一部よりも、より高濃度にドープされてもよい。幾つかの実施形態においては、ドレイン領域の全体は、ソース領域のどの部分よりもより高濃度にドープされてもよい。幾つかの実施形態においては、ドレイン領域の比較的高濃度のドーピングによって、トランジスタ３８のドレイン側の動作に対して、強誘電性分極の影響を軽減するが、ソース領域の少なくともいくらかの比較的低濃度のドーピングによって、ソース領域のより高濃度のドーピングで生じうる影響と比較して、トランジスタのソース側の強誘電性分極の影響をさらに強めることを可能にする。“比較的高濃度のドーピング”および“比較的低濃度のドーピング”という用語は、互いに対するものとして使用されるため、“比較的高濃度のドーピング”という用語は、“比較的低濃度のドーピング”という用語によって示されるドーピングよりもより高濃度のドーピングを意味する。

【0028】

幾つかの実施形態においては、ドレイン領域２８は、ｎ型にドープされ、ドレイン領域のうちの幾らかもしくはその全ては、例えば、約１×１０^１８原子／ｃｍ^３から約１×１０^２０原子／ｃｍ^３の範囲内のドーパント濃度など、少なくとも約１×１０^２０原子／ｃｍ^３のドーパント濃度を含んでもよい。幾つかの実施形態においては、ソース領域２６は、ｎ型にドープされ、ソース領域のうちの少なくともいくらかは、例えば、約１×１０^１６原子／ｃｍ^３から約１×１０^１９．５原子／ｃｍ^３の範囲内のドーパント濃度など、約１×１０^２０原子／ｃｍ^３に満たないドーパント濃度を含んでもよい。

【0029】

幾つかの実施形態においては、ソース領域２６は、ドーパント濃度がソース領域のより浅い位置と比較して、ソース領域のより深い位置でより低密度であるような、ドーパント濃度の勾配を含んでもよい。図３は、ソース領域内の深さが深くなるとドーパント濃度が減少する例示的な実施形態のメモリセル４０ａを示す構造１０ａを示す（ドーパント濃度は、［ドーパント］として示される）。図３の構造は、図２のメモリ状態２と類似するメモリ状態のプログラミング中、ソース領域内の空乏領域４２を形成する位置に、より低濃度のドーパントを有利に含んでもよい。

【0030】

図１に示される例示的実施形態のメモリセル４０は、誘電体材料１８の断片２３、２５および２７の全ての内に強誘電性材料２２と非強誘電性材料２０の双方を含む。図４は、断片２３内のみに強誘電性材料２２を有する別の例示的実施形態のメモリセル４０ｂを示す。

【0031】

メモリセル４０ｂは、構造１０ｂの一部であって、ゲート誘電体１８ｂを含むトランジスタ３８ｂを含む。ゲート誘電体１８ｂは、強誘電性材料２２とソース領域２６との間に非強誘電性材料２０を含み、断片２５および断片２７（即ち、ドレイン領域２８およびチャネル領域３０に沿った断片）にわたってさらに非強誘電性材料５０を含む。非強誘電性材料５０は、任意の適切な組成もしくは組成の組み合わせを含んでもよい。幾つかの実施形態においては、非強誘電性材料５０は非強誘電性材料２０と同一の組成を含み、他の実施形態においては、非強誘電性材料２０とは異なる組成を含んでもよい。幾つかの実施形態においては、非強誘電性材料５０は、第二の二酸化物および第二の窒化物のうちの一方もしくはその双方を含むか、実質的にそれらで構成されるか、それらで構成されてもよい。

【0032】

図４のメモリセル４０ｂは、図１の上述された実施形態と同様に、ソース領域２６およびゲート誘電体の界面の全体に沿って、かつ、ドレイン領域２８およびゲート誘電体の界面の全体に沿って、非強誘電性材料を含む。図５は、図４のメモリセルに類似するメモリセルを示しているが、ソース領域とゲート誘電体との界面は強誘電性材料を含む。具体的には、図５は、ゲート誘電体１８ｃを有するトランジスタ３８ｃを有するメモリセル４０ｃを含む構造１０ｃを示す。ゲート誘電体１８ｃは、強誘電性材料２２および非強誘電性材料５０を含む。強誘電性材料２２は、ソース領域２６およびゲート１４の双方と直接接触する。

【0033】

示された実施形態においては、ソース領域とトランジスタゲートとの間のゲート誘電体の断片の一部（即ち、ゲート誘電体の断片２３の一部）は、強誘電性材料で構成され、ゲート誘電体の残部（即ち、断片２５および断片２７とともに断片２３の残部）は、非強誘電性材料で構成される。示された実施形態においては、ゲート誘電体１８ｃとソース領域２６の間の界面の一部だけは強誘電性材料２２で構成される。他の実施形態においては、ゲート誘電体とソース領域との間の界面の全体は、強誘電性材料で構成されてもよい。

【0034】

図６は、別の例示的実施形態のメモリセル４０ｄを示す構造１０ｄを示す。メモリセルは、ゲート誘電体１８ｄを有するトランジスタ３８ｄを含む。ゲート誘電体は、ソース領域２６およびゲート１４の間の断片（即ち、断片２３）の全体にわたって、かつ、ドレイン領域２８およびゲート１４の間の断片（即ち、断片２５）の全体にわたって非強誘電性材料５０を含む。ゲート誘電体は、チャネル領域３０に沿った断片（即ち、断片２７）の少なくとも一部の内に強誘電性材料２２をさらに含む。それによって、強誘電性材料およびソース領域および／もしくはドレイン領域との結合を除く、チャネル領域と強誘電性材料の選択的結合を可能とし、それによって特定の用途に対してメモリセルの動作特性を調整することを可能とすることができる。さらに、トランジスタ３８ｄがメモリセルの一部として以外に、集積回路用途における従来のトランジスタの代替として利用される場合には、チャネル領域に対する選択的結合は、特定の用途に対して当該トランジスタの動作態様を調整することを可能にする。

【0035】

図６の実施形態は、強誘電性材料２２とベース１２との間に提供される非強誘電性材料２０を示す。他の実施形態においては、非強誘電性材料２０は、強誘電性材料２２がベース１２と直接接触するように省略されてもよい。

【0036】

別の例示的実施形態のメモリセル４０ｅは、ゲート誘電体１８ｅを有するトランジスタ３８ｅを含む構造１０ｅの一部として図７に示される。図７のメモリセル４０ｅは、メモリセル４０ｅがゲート誘電体の全ての断片２３、２５および２７内に非強誘電性材料２０と強誘電性材料２２の双方を含むという点で図１のメモリセル４０に類似している。しかしながら、図１の実施形態とは異なり、図７の実施形態は、断片２３および２５内（即ち、ゲート誘電体によって画定される容器２４の実質的に垂直な脚部に沿って）よりも断片２７内（即ち、ゲート誘電体によって画定される容器２４の底部に沿って）でより厚みのある非強誘電性材料２０を有する。それによって、強誘電性材料２２とチャネル３０の間の結合を軽減するか排除することができ、それは幾つかの実施形態で望まれることがある。幾つかの実施形態においては、非強誘電性材料２０は、断片２３および２５内において約１０オングストロームから約２０オングストロームの範囲内の厚さを有し、容器２４の底部に沿って約２５オングストロームから約５０オングストロームの範囲内の厚さを有してもよい。

【0037】

幾つかの実施形態においては、上述されたメモリセルは、ＤＲＡＭ型セルを含んでもよい。例えば、回路３４は、電荷格納デバイス（例えば、キャパシタなど）に対応し、回路３２は、アクセス／センス線（例えば、ビット線など）に対応し、回路３６は、図１−図７の断面に対して、ページ内外に伸びるワード線を含んでもよい。図８は、ＤＲＡＭ型メモリセル８０に組み込まれた図１のトランジスタ３８を含む構造１０ｆを示す。

【0038】

図８のＤＲＡＭ型セルは、ある意味では、揮発性メモリ記憶コンポーネント（キャパシタ７０、当該コンポーネントは、異なるメモリ状態としてキャパシタの異なる電荷状態を利用することによってデータを格納する）および不揮発性メモリ記憶コンポーネント（トラジスタ３８、当該コンポーネントは、図２を参照して上述されたように、異なるメモリ状態として、強誘電性材料２２の異なる分極配向を利用することによってデータを格納する）の双方を含むものと考えられてもよい。

【0039】

揮発性メモリ記憶コンポーネントは、従来のＤＲＡＭと類似する、迅速な読み出し／書き込み特性を有するが、不揮発性メモリ記憶コンポーネントは、セルに従来のＤＲＡＭを超える性能を持たせることを可能とすることがある。例えば、幾つかの実施形態においては、停電の起きたときにも情報が安定しているように、セルは、不揮発性メモリ記憶コンポーネントが揮発性メモリ記憶コンポーネントからの情報をバックアップするように構成されることがある。別の実施例として、幾つかの実施形態においては、セルは、不揮発性メモリ記憶コンポーネントが揮発性メモリ記憶コンポーネントによって行われる動作とは別の動作に対して、および／もしくは揮発性メモリ記憶コンポーネントの動作に改変を加えるもしくは重複する動作に対して利用されるように構成されることがある。このようにすると、他の場合には従来の集積回路の論理およびメモリ態様の双方を含むこととなる動作を、図８に示されたタイプのメモリセル８０を含むＤＲＡＭアレイが実施することを可能にし、それによって、図８に示されるタイプのメモリセル８０を含むＤＲＡＭアレイを従来のＤＲＡＭ回路で達成されうるよりも高い集積レベルにすることを可能にすることがある。

【0040】

上述されたデバイスは、電子システムに組み込まれてもよい。当該電子システムは、例えば、メモリモジュール、デバイスドライバ、電源モジュール、通信モデム、プロセッサモジュールおよびアプリケーション特化モジュールで利用されてもよいし、マルチレイヤ、マルチチップモジュールを含んでもよい。電子システムは、例えば、時計、テレビ、携帯電話、パーソナルコンピュータ、乗用車、産業制御システム、航空機などの広範囲のシステムのうちのいずれのシステムであってもよい。

【0041】

図面における種々の実施形態の特定の方向は、例示する目的のためだけのものであって、実施形態は、幾つかの用途において、示された方向に対して回転されてもよい。本明細書で提供された記述およびそれに続く請求項は、種々の特徴間の記述された関係を有する任意の構造に関し、当該構造が図面の特定の方向にあるか否かや当該方向に対して回転されているか否かは問わない。

【0042】

添付の図面の断面図は、断面平面内の形体のみを示すが、図面を簡略化するために、断面平面より背後にある材料は示していない。

【0043】

ある構造が別の構造“上（ｏｎ）”もしくは“接して（ａｇａｉｎｓｔ）”いるものとして上記で称されるとき、この構造は別の構造上に直接存在するか、または、中間構造が存在してもよい。対照的に、ある構造が別の構造の“直接上（ｄｉｒｅｃｔｌｙ ｏｎ）”もしくは“直接、接して（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）”いるものとして称されるとき、中間構造は存在しない。ある構造が、別の構造に対して“接続される（ｃｏｎｎｅｃｔｅｄ）”もしくは“結合される（ｃｏｕｐｌｅｄ）”ものとして称されるとき、別の構造に対して直接接続されるか結合されるか、または中間構造が存在してもよい。対照的に、ある構造が別の構造に対して、“直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）”か“直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）”ものとして称されるとき、中間構造は存在しない。

【0044】

幾つかの実施形態においては、半導体構造は、半導体ベースと、ベースへと伸びるゲートと、を含む。ゲートに隣接するベースの第一領域は、導電性を有するようにドープされたソース領域であって、ゲートに隣接し、かつ、第一領域から間隔をあけられたベースの第二領域は、導電性を有するようにドープされたドレイン領域である。ゲート誘電体は、ソース領域およびゲートの間の第一断片と、ドレイン領域およびゲート間の第二断片と、第一断片および第二断片の間の第三断片とを含む。ゲート誘電体の少なくとも一部は、強誘電性材料を含む。

【0045】

幾つかの実施形態においては、トランジスタはゲート、ソース領域、ドレイン領域、ならびにソースおよびドレイン領域間のチャネル領域を含む。トランジスタは、ゲートとソース、ドレインおよびチャネル領域間にゲート誘電体も含む。ゲート誘電体は、ソース領域およびゲート間に強誘電性材料を含む。

【0046】

幾つかの実施形態においては、半導体構造は、半導体ゲートと、ベースへと伸びるゲートとを含む。ゲートの一側のベース領域は、導電性を有するようにドープされたソース領域であって、前記一側に対して、ゲートの反対側にあるベース領域は、導電性を有するようにドープされたドレイン領域である。ドレイン領域は、ソース領域よりもより高濃度にドープされる。構造は、ソース領域およびゲートの間の第一断片と、ドレイン領域およびゲート間の第二断片と、第一断片および第二断片の間の第三断片とを含むゲート誘電体を含む。ゲート誘電体は、断面に沿って、その中にゲートを有する、上方に開放する容器として構成される。ゲート誘電体の第一断片は、容器の実質的に垂直な第一の脚部を含む。ゲート誘電体の第二断片は、容器の実質的に垂直な第二の脚部を含む。ゲート誘電体の第三断片は、容器の底部を含む。ゲート誘電体は、強誘電性材料に直接接する非強誘電性材料を含み、非強誘電性材料は、半導体ベースに直接接する容器の境界である。非強誘電性材料は、容器の実質的に垂直な第一断片および第二の脚部に沿うよりも、容器の底部に沿ってより厚い。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】