特許 6182297 周波数測定回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6182297

(24)【登録日】2017年7月28日

(45)【発行日】2017年8月16日

(54)【発明の名称】周波数測定回路

(51)【国際特許分類】

   G01R 23/10 20060101AFI20170807BHJP

   G01R 23/06 20060101ALI20170807BHJP

   G01R 23/15 20060101ALI20170807BHJP

【ＦＩ】

   G01R23/10 H

   G01R23/06 E

   G01R23/15 N

【請求項の数】13

【全頁数】20

(21)【出願番号】特願2012-154856(P2012-154856)

(22)【出願日】2012年7月10日

(65)【公開番号】特開2014-16285(P2014-16285A)

(43)【公開日】2014年1月30日

【審査請求日】2015年7月3日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(74)【代理人】

【識別番号】100085501

【弁理士】

【氏名又は名称】佐野 静夫

(74)【代理人】

【識別番号】100134555

【弁理士】

【氏名又は名称】林田 英樹

(72)【発明者】

【氏名】星野 聖彰

【審査官】 越川 康弘

(56)【参考文献】

【文献】 特開２０１１−０８０９１１（ＪＰ，Ａ）

【文献】 特開２０１０−２３７２１５（ＪＰ，Ａ）

【文献】 特開平０５−０６０８０６（ＪＰ，Ａ）

【文献】 特開平０２−２４５６７２（ＪＰ，Ａ）

【文献】 特開昭６０−０８５３７３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｒ ２３／１０

Ｇ０１Ｒ ２３／０６

Ｇ０１Ｒ ２３／１５

(57)【特許請求の範囲】

【請求項1】

ゲート信号によって定まるゲート期間毎に第１入力信号のパルス数をカウントして第１カウント値を出力する第１カウンタ部と、
前記ゲート期間毎に第２入力信号のパルス数をカウントして第２カウント値を出力する第２カウンタ部と、
前記第１カウント値から前記第２カウント値を差し引いて差分カウント値を出力する減算部と、
前記ゲート期間毎に得られる一連の前記差分カウント値にローパスフィルタ処理を施して出力信号を生成するローパスフィルタ部と、
前記ローパスフィルタ部のサンプリング動作を制御するためのサンプリング信号を生成するサンプリング信号生成部と 、
を有し、
前記第１カウンタ部は、
前記第１入力信号のパルス数をカウントする第１アップカウンタと、
前記第１アップカウンタのカウント値をロードして保持する第１レジスタと、
前記ゲート信号を前記第１入力信号に同期化させて前記第１アップカウンタのクリア動作と前記第１レジスタのロード動作を制御するための第１カウンタクリア信号を生成する第１同期化回路と、を含み、
前記第２カウンタ部は、
前記第２入力信号のパルス数をカウントする第２アップカウンタと、
前記第２アップカウンタのカウント値をロードして保持する第２レジスタと、
前記ゲート信号を前記第２入力信号に同期化させて前記第２アップカウンタのクリア動作と前記第２レジスタのロード動作を制御するための第２カウンタクリア信号を生成する第２同期化回路と、を含み、
前記サンプリング信号生成部は、前記第１カウンタクリア信号及び前記第２カウンタクリア信号をさらに前記ローパスフィルタ部の動作基準となるクロック信号に同期化し直した上で所定の信号遅延を与えることにより、前記サンプリング信号を生成することを特徴とする周波数測定回路。

【請求項2】

前記第１カウンタ部及び前記第２カウンタ部は、いずれも、短ゲートタイムカウンタ部であることを特徴とする請求項１に記載の周波数測定回路。

【請求項3】

前記第１カウンタ部は、
前記第１入力信号のパルス数をカウントする第３アップカウンタと、
前記ゲート信号の論理反転信号を前記第１入力信号に同期化させて前記第３アップカウンタのクリア動作と前記第１レジスタのロード動作を制御するための第３カウンタクリア信号を生成する第３同期化回路と、
前記第１カウンタクリア信号及び前記第３カウンタクリア信号の少なくとも一方の入力を受けて前記第１アップカウンタのカウント値と前記第３アップカウンタのカウント値のいずれかを選択出力する第１セレクタと、
を含み、
前記第１レジスタは、前記第１同期化回路及び前記第３同期化回路のそれぞれと同期して、前記第１セレクタから選択出力される前記第１アップカウンタのカウント値と前記第３アップカウンタのカウント値を順次ロードして保持し、
前記第２カウンタ部は、
前記第２入力信号のパルス数をカウントする第４アップカウンタと、
前記ゲート信号の論理反転信号を前記第２入力信号に同期化させて前記第４アップカウンタのクリア動作と前記第２レジスタのロード動作を制御するための第４カウンタクリア信号を生成する第４同期化回路と、
前記第２カウンタクリア信号及び前記第４カウンタクリア信号の少なくとも一方の入力を受けて前記第２アップカウンタのカウント値と前記第４アップカウンタのカウント値のいずれかを選択出力する第２セレクタと、
を含み、
前記第２レジスタは、前記第２同期化回路及び前記第４同期化回路のそれぞれと同期して、前記第２セレクタから選択出力される前記第２アップカウンタのカウント値と前記第４アップカウンタのカウント値を順次ロードして保持する、
ことを特徴とする請求項１または請求項２に記載の周波数測定回路。

【請求項4】

前記クロック信号を分周して前記ゲート信号を生成するゲート信号生成部をさらに有することを特徴とする請求項１〜請求項３のいずれか一項に記載の周波数測定回路。

【請求項5】

前記ローパスフィルタ部は、デジタルフィルタ回路を含むことを特徴とする請求項１〜請求項４のいずれか一項に記載の周波数測定回路。

【請求項6】

前記ローパスフィルタ部は、サンプル／ホールド回路と、アナログフィルタ回路と、を含むことを特徴とする請求項１〜請求項４のいずれか一項に記載の周波数測定回路。

【請求項7】

前記サンプル／ホールド回路は、
前記第１入力信号、前記第２入力信号、または、前記クロック信号に応じて動作するフリップフロップと、
前記サンプリング信号に応じて前記フリップフロップのデータ入力端を前記減算部の出力端に接続するか前記フリップフロップの出力端に接続するかを切り替えるセレクタと、
を含むことを特徴とする請求項６に記載の周波数測定回路。

【請求項8】

前記サンプル／ホールド回路は、前記サンプリング信号に応じて前記差分カウント値を保持するフリップフロップを含むことを特徴とする請求項６に記載の周波数測定回路。

【請求項9】

前記サンプル／ホールド回路は、前記サンプリング信号に応じて前記減算部の出力端と前記アナログフィルタ回路との間を導通／遮断するスイッチを含むことを特徴とする請求項６に記載の周波数測定回路。

【請求項10】

前記ローパスフィルタ部は、複数のフィルタ回路を多段に接続して成ることを特徴とする請求項１〜請求項９のいずれか一項に記載の周波数測定回路。

【請求項11】

請求項１〜請求項１０のいずれか一項に記載の周波数測定回路を集積化して成ることを特徴とする半導体装置。

【請求項12】

第１入力信号と第２入力信号との差分周波数に応じた出力信号を生成する請求項１〜請求項１０のいずれか一項に記載の周波数測定回路と、
前記出力信号に応じた演算処理を行う処理装置と、
を有することを特徴とする電子機器。

【請求項13】

第１入力信号と第２入力信号との差分周波数に応じた出力信号を生成する請求項１１に記載の半導体装置と、
前記出力信号に応じた演算処理を行う処理装置と、
を有することを特徴とする電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、周波数測定回路に関するものである。

【背景技術】

【0002】

従来より、短ゲートタイムカウンタ部とローパスフィルタ部を用いて入力信号の周波数を測定する周波数測定回路が提案されている。

【0003】

なお、上記に関連する従来技術の一例としては、特許文献１〜特許文献３を挙げることができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１０−２３７２１５号公報

【特許文献2】特開２００９−２５０８０７号公報

【特許文献3】特開２００９−２５０８０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記の従来技術では、２入力信号の差分周波数を測定することについて何ら考慮されていなかった。

【0006】

本発明は、本願の発明者により見出された上記の問題点に鑑み、２入力信号の差分周波数を測定することが可能な周波数測定回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る周波数測定回路は、ゲート信号によって定まるゲート期間毎に第１入力信号のパルス数をカウントして第１カウント値を出力する第１カウンタ部と、前記ゲート期間毎に第２入力信号のパルス数をカウントして第２カウント値を出力する第２カウンタ部と、前記第１カウント値から前記第２カウント値を差し引いて差分カウント値を出力する減算部と、前記ゲート期間毎に得られる一連の前記差分カウント値にローパスフィルタ処理を施して出力信号を生成するローパスフィルタ部と、を有する構成（第１の構成）とされている。

【0008】

なお、上記第１の構成から成る周波数測定回路において、前記第１カウンタ部及び前記第２カウンタ部は、いずれも、短ゲートタイムカウンタ部である構成（第２の構成）にするとよい。

【0009】

また、上記第２の構成から成る周波数測定回路において、前記第１カウンタ部及び前記第２カウンタ部は、それぞれ、各入力信号のパルス数をカウントするアップカウンタと、前記アップカウンタのカウント値をロードして保持するレジスタと、前記ゲート信号を各入力信号に同期化させて前記アップカウンタのクリア動作と前記レジスタのロード動作を制御するためのカウンタクリア信号を生成する同期化回路と、を含む構成（第３の構成）にするとよい。

【0010】

また、上記第３の構成から成る周波数測定回路において、前記第１カウンタ部及び前記第２カウンタ部は、それぞれ、前記アップカウンタと前記同期化回路を複数個ずつ含み、前記レジスタは、各アップカウンタのカウント値を順次ロードして保持する構成（第４の構成）にするとよい。

【0011】

また、上記第１〜第４いずれかの構成から成る周波数測定回路は、クロック信号を分周して前記ゲート信号を生成するゲート信号生成部をさらに有する構成（第５の構成）にするとよい。

【0012】

また、上記第１〜第５いずれかの構成から成る周波数測定回路は、前記ローパスフィルタ部のサンプリング動作を制御するためのサンプリング信号を生成するサンプリング信号生成部をさらに有する構成（第６の構成）にするとよい。

【0013】

また、上記第６の構成から成る周波数測定回路において、前記サンプリング信号生成部は、前記第１カウンタ部及び前記第２カウンタ部の内部で各々生成される前記カウンタクリア信号を監視して前記サンプリング信号を生成する構成（第７の構成）にするとよい。

【0014】

また、上記第６の構成から成る周波数測定回路において、前記サンプリング信号生成部は、前記クロック信号のパルス数を監視して前記サンプリング信号を生成する構成（第８の構成）にするとよい。

【0015】

また、上記第６の構成から成る周波数測定回路において、前記サンプリング信号生成部は、前記ゲート信号のパルスエッジを監視して前記サンプリング信号を生成する構成（第９の構成）にするとよい。

【0016】

また、上記第１〜第９いずれかの構成から成る周波数測定回路において、前記ローパスフィルタ部は、デジタルフィルタ回路を含む構成（第１０の構成）にするとよい。

【0017】

また、上記第１〜第９いずれかの構成から成る周波数測定回路において、前記ローパスフィルタ部は、サンプル／ホールド回路と、アナログフィルタ回路と、を含む構成（第１１の構成）にするとよい。

【0018】

また、上記第１１の構成から成る周波数測定回路において、前記サンプル／ホールド回路は、前記第１入力信号、前記第２入力信号、または、前記クロック信号に応じて動作するフリップフロップと、前記サンプリング信号に応じて前記フリップフロップのデータ入力端を前記減算部の出力端に接続するか前記フリップフロップの出力端に接続するかを切り替えるセレクタと、を含む構成（第１２の構成）にするとよい。

【0019】

また、上記第１１の構成から成る周波数測定回路において、前記サンプル／ホールド回路は、前記サンプリング信号に応じて前記差分カウント値を保持するフリップフロップを含む構成（第１３の構成）にするとよい。

【0020】

また、上記第１１の構成から成る周波数測定回路において、前記サンプル／ホールド回路は、前記サンプリング信号に応じて前記減算部の出力端と前記アナログフィルタ回路との間を導通／遮断するスイッチを含む構成（第１４の構成）にするとよい。

【0021】

また、上記第１〜第１４いずれかの構成から成る周波数測定回路において、前記ローパスフィルタ部は、複数のフィルタ回路を多段に接続して成る構成（第１５の構成）にするとよい。

【0022】

また、本発明に係る半導体装置は、上記第１〜第１５いずれかの構成から成る周波数測定回路を集積化して成る構成（第１６の構成）とされている。

【0023】

また、本発明に係る電子機器は、第１入力信号と第２入力信号との差分周波数に応じた出力信号を生成する上記第１〜第１５いずれかの構成から成る周波数測定回路と、前記出力信号に応じた演算処理を行う処理装置とを有する構成（第１７の構成）とされている。

【0024】

また、本発明に係る電子機器は、第１入力信号と第２入力信号との差分周波数に応じた出力信号を生成する上記第１６の構成から成る半導体装置と、前記出力信号に応じた演算処理を行う処理装置と、を有する構成（第１８の構成）とされている。

【発明の効果】

【0025】

本発明によれば、２入力信号の差分周波数を測定することのできる周波数測定回路を適用することが可能となる。

【図面の簡単な説明】

【0026】

【図1】周波数測定回路の第１実施形態を示すブロック図

【図2】周波数測定回路の第２実施形態を示すブロック図

【図3】第１実施形態と第２実施形態の出力比較結果を示す波形図

【図4】周波数測定回路２００の第１構成例を示すブロック図

【図5】周波数測定動作を説明するためのタイミングチャート

【図6】周波数測定回路２００の第２構成例を示すブロック図

【図7】ローパスフィルタ部２４０の一構成例を示すブロック図

【図8】サンプル／ホールド回路２４１の第１構成例を示す図

【図9】サンプル／ホールド回路２４１の第２構成例を示す図

【図10】サンプル／ホールド回路２４１の第３構成例を示す図

【図11】電子機器（リモコン）の一構成例を示すブロック図

【図12】電子機器（リモコン）の一構成例を示す外観図

【発明を実施するための形態】

【0027】

＜第１実施形態＞
図１は、周波数測定回路の第１実施形態を示すブロック図である。第１実施形態の周波数測定回路１００は、カウンタ部１１０及び１２０と、ローパスフィルタ部１３０及び１４０と、減算部１５０と、を有する。

【0028】

カウンタ部１１０は、ゲート信号Ｓｇ（周波数：ｆｇ）によって定まるゲート期間Ｔｇ（＝１／ｆｇ）毎に、入力信号ＩＮ１（周波数：ｆ１）のパルス数をカウントしてカウント値Ｄ１（ｘビット）を出力する。

【0029】

カウンタ部１２０は、上記のゲート期間Ｔｇ毎に、入力信号ＩＮ２（周波数：ｆ２）のパルス数をカウントしてカウント値Ｄ２（ｘビット）を出力する。

【0030】

ローパスフィルタ部１３０は、ゲート期間Ｔｇ毎に得られる一連のカウント値Ｄ１にローパスフィルタ処理（カットオフ周波数：ｆｃ）を施して、ローパスフィルタ処理済みのカウント値Ｄ１Ｌ（ｙビット）を出力するデジタルフィルタ回路である。

【0031】

ローパスフィルタ部１４０は、ゲート期間Ｔｇ毎に得られる一連のカウント値Ｄ２にローパスフィルタ処理（カットオフ周波数：ｆｃ）を施して、ローパスフィルタ処理済みのカウント値Ｄ２Ｌ（ｙビット）を出力するデジタルフィルタ回路である。

【0032】

なお、ローパスフィルタ部１３０及び１４０としては、それぞれ、ＩＩＲ［infinite impulse response］フィルタ回路やＦＩＲ［finite impulse response］フィルタ回路などを用いることができる。

【0033】

減算部１５０は、カウント値Ｄ１Ｌからカウント値Ｄ２Ｌを差し引いて差分カウント値を生成し、これを出力信号ＯＵＴ（ｚビット）として出力する。

【0034】

上記構成から成る周波数測定回路１００では、カウンタ部１１０及び１２０として、比較的短いゲート期間Ｔｇ（１ｓ以下）で入力信号ＩＮ１及びＩＮ２のパルス数をカウントする方式のカウンタ部（いわゆる短ゲートタイムカウンタ部）が用いられている。このような方式を採用したカウンタ部１１０及び１２０からゲート期間Ｔｇ毎に出力される一連のカウント値Ｄ１及びＤ２は、ある種のパルス列として振る舞い、入力信号ＩＮ１及びＩＮ２の周波数変化に応じて各々の頻度（粗密）が変化する。

【0035】

入力信号ＩＮ１及びＩＮ２の周波数に関する情報は、パルス列として振る舞うカウント値Ｄ１及びＤ２の周波数スペクトルの低域成分に存在する。従って、ローパスフィルタ部１３０及び１４０を用いて、カウント値Ｄ１及びＤ２から低域成分を抽出する（量子化誤差に起因する高調波成分を除去する）ことにより、入力信号ＩＮ１及びＩＮ２の周波数に関する情報を抽出（復調）することができる。

【0036】

さらに、周波数測定回路１００では、減算部１５０を用いて、ローパスフィルタ処理が施されたカウント値Ｄ１Ｌ及びＤ２Ｌの差分演算処理を行うことにより、入力信号ＩＮ１及びＩＮ２の差分周波数に応じた出力信号ＯＵＴが生成される。

【0037】

このように、第１実施形態の周波数測定回路１００であれば、入力信号ＩＮ１及びＩＮ２の差分周波数を精度良く測定することが可能となる。

【0038】

ただし、第１実施形態の周波数測定回路１００では、カウンタ部１１０及び１２０毎にローパスフィルタ部１３０及び１４０が必要となるので、回路規模の増大を招きやすい。

【0039】

＜第２実施形態＞
図２は、周波数測定回路の第２実施形態を示すブロック図である。第２実施形態の周波数測定回路２００は、カウンタ部２１０及び２２０と、減算部２３０と、ローパスフィルタ部２４０と、を有する。

【0040】

カウンタ部２１０は、ゲート信号Ｓｇ（周波数：ｆｇ）によって定まるゲート期間Ｔｇ（＝１／ｆｇ）毎に、入力信号ＩＮ１（周波数：ｆ１）のパルス数をカウントしてカウント値Ｄ１（Ｘビット）を出力する。

【0041】

カウンタ部２２０は、上記のゲート期間Ｔｇ毎に、入力信号ＩＮ２（周波数：ｆ２）のパルス数をカウントしてカウント値Ｄ２（Ｘビット）を出力する。

【0042】

なお、カウンタ部２１０及び２２０としては、第１実施形態のカウンタ部１１０及び１２０と同様、いずれも短ゲートタイムカウンタ部が用いられている。

【0043】

減算部２３０は、カウント値Ｄ１からカウント値Ｄ２を差し引いて差分カウント値Ｄ３（Ｙビット）を出力する。

【0044】

ローパスフィルタ部２４０は、ゲート期間Ｔｇ毎に得られる一連の差分カウント値Ｄ３にローパスフィルタ処理（カットオフ周波数：ｆｃ）を施して、出力信号ＯＵＴ（Ｚビット）を生成するデジタルフィルタ回路である。

【0045】

なお、ローパスフィルタ部２４０としては、第１実施形態のローパスフィルタ部１３０及び１４０と同様、ＩＩＲフィルタ回路やＦＩＲフィルタ回路を用いることができる。

【0046】

上記構成から成る周波数測定回路２００であれば、第１実施形態よりも回路規模を縮小しつつ、入力信号ＩＮ１及びＩＮ２の差分周波数を精度良く測定することが可能となる。

【0047】

例えば、ｆ１＝６０〜１００ｋＨｚ、ｆ２＝５０〜２００ｋＨｚ、ｆｇ＝１００Ｈｚ、ｆｃ＝１００Ｈｚとした場合、回路内部のデータ幅は、第１実施形態では、ｘ＝１１ビット（２０４８階調）、ｙ＝１１ビット（２０４８階調）、ｚ＝９ビット（５１２階調）に設計すればよく、第２実施形態では、Ｘ＝１１ビット、Ｙ＝９ビット、Ｚ＝９ビットに設計すればよい。

【0048】

ローパスフィルタ部２４０をデジタルフィルタ回路によって構成する際、データ幅１ビット当たり、３つのフリップフロップが必要になると仮定して計算すると、第１実施形態では、６６個（＝１１ビット×３個×２系統）のフリップフロップが必要となる。一方、第２実施形態では、２７個（＝９ビット×３個×１系統）のフリップフロップで足りる。

【0049】

また、ゲート信号Ｓｇを高周波数化して、カウンタ部（１１０、１２０、２１０、２２０）をさらに低ビット化する構成も考えられる。例えば、ｆ１＝６０〜１００ｋＨｚ、ｆ２＝５０〜２００ｋＨｚ、ｆｇ＝１０ｋＨｚ、ｆｃ＝１００Ｈｚとした場合、回路内部のデータ幅は、第１実施形態では、ｘ＝４ビット（１６階調）、ｙ＝１６ビット（６５５３６階調）、ｚ＝１５ビット（３２７６８階調）に設計すればよく、第２実施形態では、Ｘ＝４ビット、Ｙ＝３ビット、Ｚ＝１５ビットに設計すればよい。

【0050】

この場合、第１実施形態では、９６個（＝１６ビット×３個×２系統）のフリップフロップが必要となる。一方、第２実施形態では、４５個（＝１５ビット×３個×１系統）のフリップフロップで足りる。

【0051】

このように、第２実施形態の周波数測定回路２００であれば、第１実施形態の周波数測定回路１００と比べて、差分周波数の測定精度を何ら損なうことなく、その回路規模を大幅に縮小することが可能となる。

【0052】

図３は、第１実施形態と第２実施形態の出力比較結果を示す波形図である。なお、図３下段には第１実施形態の出力挙動（破線）のみが描写されており、図３中段には第２実施形態の出力挙動（実線）のみが描写されている。また、図３上段には、第１実施形態の出力挙動（破線）と第２実施形態の出力挙動（実線）が重ねて描写されている。なお、各図の横軸は時間を示しており、左端が０ｓ、右端が１０ｓとなっている。

【0053】

また、各図の縦軸は出力信号ＯＵＴを示している。例えば、ｆ１＝１００ｋＨｚでカウント値Ｄ１が１０００となり、ｆ２＝８０ｋＨｚでカウント値Ｄ２が８００となる場合、差分カウント値Ｄ３は２００となる。さらに、図３の例では、差分カウント値Ｄ３にローパスフィルタ処理を施した上で２ビット拡張を行うことにより出力信号ＯＵＴが得られる場合が示されており、出力信号ＯＵＴのデータ値「２００」と「２０１」との間が４段階に階調化されている。

【0054】

図３で示すように、第１実施形態と第２実施形態の出力精度を比較すべく、入力信号ＩＮ１及びＩＮ２にノイズを混入させて各々の出力特性を比較したところ、全く同じ精度でローパスフィルタ処理を実施し得ることが確認された。

【0055】

図４は、周波数測定回路２００の第１構成例を示すブロック図である。第１構成例の周波数測定回路２００は、先述の回路ブロック２１０〜２４０に加えて、さらに、ゲート信号生成部２５０と、サンプリング信号生成部２６０と、を有する。

【0056】

カウンタ部２１０は、アップカウンタ２１１と、レジスタ２１２と、同期化回路２１３と、を含む。

【0057】

アップカウンタ２１１は、入力信号ＩＮ１のパルス数をカウントしてカウント値Ｃ１を出力する。アップカウンタ２１１のカウント値Ｃ１は、カウンタクリア信号Ｓ１に応じてゼロ値にクリアされる。

【0058】

レジスタ２１２は、入力信号ＩＮ１に同期して動作し、カウンタクリア信号Ｓ１に応じてアップカウンタ２１１のカウント値Ｃ１をロードすることにより、先述のカウント値Ｄ１として保持する。

【0059】

同期化回路２１３は、ゲート信号Ｓｇを入力信号ＩＮ１に同期化させてアップカウンタ２１１のクリア動作とレジスタ２１２のロード動作を制御するためのカウンタクリア信号Ｓ１を生成する。入力信号ＩＮ１に対してゲート信号Ｓｇが非同期で入力される場合にはこのような同期化回路２１３が必要となる。カウンタクリア信号Ｓ１を用いてアップカウンタ２１１のクリア動作とレジスタ２１２のロード動作を行うことにより、カウント値Ｄ１は、ゲート信号Ｓｇの周波数ｆｇに応じた所定のゲート期間Ｔｇ（例えばｆｇ＝１００ＨｚのときにはＴｇ＝１０ｍｓ）毎に更新されるようになる。

【0060】

カウンタ部２２０は、アップカウンタ２２１と、レジスタ２２２と、同期化回路２２３と、を含む。

【0061】

アップカウンタ２２１は、入力信号ＩＮ２のパルス数をカウントしてカウント値Ｃ２を出力する。アップカウンタ２２１のカウント値Ｃ２は、カウンタクリア信号Ｓ２に応じてゼロ値にクリアされる。

【0062】

レジスタ２２２は、入力信号ＩＮ２に同期して動作し、カウンタクリア信号Ｓ２に応じてアップカウンタ２２１のカウント値Ｃ２をロードすることにより、先述のカウント値Ｄ２として保持する。

【0063】

同期化回路２２３は、ゲート信号Ｓｇを入力信号ＩＮ２に同期化させてアップカウンタ２２１のクリア動作とレジスタ２２２のロード動作を制御するためのカウンタクリア信号Ｓ２を生成する。入力信号ＩＮ２に対してゲート信号Ｓｇが非同期で入力される場合にはこのような同期化回路２２３が必要となる。カウンタクリア信号Ｓ２を用いてアップカウンタ２２１のクリア動作とレジスタ２２２のロード動作を行うことにより、カウント値Ｄ２は、上記のゲート期間Ｔｇ毎に更新されるようになる。

【0064】

減算部２３０は、先にも述べたように、カウント値Ｄ１からカウント値Ｄ２を差し引いて差分カウント値Ｄ３を出力する。

【0065】

ローパスフィルタ部２４０は、先にも述べたように、ゲート期間Ｔｇ毎に得られる一連の差分カウント値Ｄ３にローパスフィルタ処理を施して、出力信号ＯＵＴを生成するデジタルフィルタ回路である。なお、ローパスフィルタ部２４０を動作するためには、クロック信号ＣＬＫとサンプリング信号Ｓ３が必要となる。なお、クロック信号ＣＬＫに代えて入力信号ＩＮ１や入力信号ＩＮ２をローパスフィルタ部２４０に入力しても構わない。

【0066】

ゲート信号生成部２５０は、クロック信号ＣＬＫ（例えば１ＭＨｚ）を分周してゲート信号Ｓｇ（例えば１００Ｈｚ）を生成するクロック分周部である。

【0067】

サンプリング信号生成部２６０は、カウンタ部２１０及び２２０の内部で各々生成されるカウンタクリア信号Ｓ１及びＳ２を監視して、ローパスフィルタ部２４０のサンプリング動作を制御するためのサンプリング信号Ｓ３を生成する。なお、サンプリング信号Ｓ３の生成に際しては、ローパスフィルタ部２４０の動作基準となるクロック信号ＣＬＫに合わせてゲート信号Ｓｇを同期化する必要があり、かつ、カウンタ部２１０及び２２０の動作に必要な時間を確保するための信号遅延も必要となる。そこで、第１構成例のサンプリング信号生成部２６０では、ゲート信号Ｓｇを入力信号ＩＮ１及びＩＮ２に同期化することで生成されたカウンタクリア信号Ｓ１及びＳ２をさらにクロック信号ＣＬＫに同期化し直した上で所定の信号遅延を与えることにより、サンプリング信号Ｓ３が生成される。

【0068】

図５は、周波数測定回路２００による周波数測定動作を説明するためのタイミングチャートであり、上から順番に、ゲート信号Ｓｇ、入力信号ＩＮ１、遅延ゲート信号Ｓｇ１１〜Ｓｇ１３、カウンタクリア信号Ｓ１、カウント値Ｃ１及びＤ１、入力信号ＩＮ２、遅延ゲート信号Ｓｇ２１〜Ｓｇ２１、カウンタクリア信号Ｓ２、カウント値Ｃ２及びＤ２、クロック信号ＣＬＫ、遅延カウンタクリア信号Ｓ１ｄ１〜Ｓ１ｄ３、レジスタ有効信号Ｓ１ｅ、遅延カウンタクリア信号Ｓ２ｄ１〜Ｓ２ｄ３、レジスタ有効信号Ｓ２ｅ、及び、サンプリング信号Ｓ３が描写されている。

【0069】

遅延ゲート信号Ｓｇ１１〜Ｓｇ１３は、いずれも同期化回路２１３の内部で生成される信号である。遅延ゲート信号Ｓｇ１１は、ゲート信号Ｓｇを入力信号ＩＮ１に同期して１回遅延させることにより生成される。遅延ゲート信号Ｓｇ１２は、ゲート信号Ｓｇを入力信号ＩＮ１に同期して２回遅延させる（遅延ゲート信号Ｓｇ１１を入力信号ＩＮ１に同期してさらに１回遅延させる）ことにより生成される。遅延ゲート信号Ｓｇ１３は、ゲート信号Ｓｇを入力信号ＩＮ１に同期して３回遅延させる（遅延ゲート信号Ｓｇ１２を入力信号ＩＮ１に同期してさらに１回遅延させる）ことにより生成される。カウンタクリア信号Ｓ１は、遅延ゲート信号Ｓｇ１２の立上りに同期してハイレベルとなり、遅延ゲート信号Ｓｇ１３の立上りに同期してローレベルとなる。なお、同期化回路２１３の内部遅延段数については、適切なメタステーブル対策が実施され得る限り、任意に設計すればよい。

【0070】

アップカウンタ２１１は、カウンタクリア信号Ｓ１がローレベルである間、入力信号ＩＮ１にパルスが生成される毎に、カウント値Ｃ１を１つずつインクリメントしていく。ただし、入力信号ＩＮ１にパルスが立ち上がった時点でカウンタクリア信号Ｓ１がハイレベルである場合、カウント値Ｃ１はゼロ値にクリアされる。

【0071】

レジスタ２１２は、入力信号ＩＮ１に同期して動作しており、入力信号ＩＮ１にパルスが立ち上がった時点でカウンタクリア信号Ｓ１がハイレベルである場合には、クリア直前のカウント値Ｃ１をロードすることにより、先述のカウント値Ｄ１として減算部２３０に保持出力する。

【0072】

遅延ゲート信号Ｓｇ２１〜Ｓｇ２３は、いずれも同期化回路２２３の内部で生成される信号である。遅延ゲート信号Ｓｇ２１は、ゲート信号Ｓｇを入力信号ＩＮ２に同期して１回遅延させることにより生成される。遅延ゲート信号Ｓｇ２２は、ゲート信号Ｓｇを入力信号ＩＮ２に同期して２回遅延させる（遅延ゲート信号Ｓｇ２１を入力信号ＩＮ２に同期してさらに１回遅延させる）ことにより生成される。遅延ゲート信号Ｓｇ２３は、ゲート信号Ｓｇを入力信号ＩＮ２に同期して３回遅延させる（遅延ゲート信号Ｓｇ２２を入力信号ＩＮ２に同期してさらに１回遅延させる）ことにより生成される。カウンタクリア信号Ｓ２は、遅延ゲート信号Ｓｇ２２の立上りに同期してハイレベルとなり、遅延ゲート信号Ｓｇ２３の立上りに同期してローレベルとなる。なお、同期化回路２２３の内部遅延段数については、適切なメタステーブル対策が実施され得る限り、任意に設計すればよい。

【0073】

アップカウンタ２２１は、カウンタクリア信号Ｓ２がローレベルである間、入力信号ＩＮ２にパルスが生成される毎に、カウント値Ｃ２を１つずつインクリメントしていく。ただし、入力信号ＩＮ２にパルスが立ち上がった時点でカウンタクリア信号Ｓ２がハイレベルである場合、カウント値Ｃ２はゼロ値にクリアされる。

【0074】

レジスタ２２２は、入力信号ＩＮ２に同期して動作しており、入力信号ＩＮ２にパルスが立ち上がった時点でカウンタクリア信号Ｓ２がハイレベルである場合には、クリア直前のカウント値Ｃ２をロードすることにより、先述のカウント値Ｄ２として減算部２３０に保持出力する。

【0075】

遅延カウンタクリア信号Ｓ１ｄ１〜Ｓ１ｄ３、レジスタ有効信号Ｓ１ｅ、遅延カウンタクリア信号Ｓ２ｄ１〜Ｓ２ｄ３、及び、レジスタ有効信号Ｓ２ｅは、いずれもサンプリング信号生成部２６０の内部で生成される信号である。

【0076】

遅延カウンタクリア信号Ｓ１ｄ１は、カウンタクリア信号Ｓ１をクロック信号ＣＬＫに同期して１回遅延させることにより生成される。遅延カウンタクリア信号Ｓ１ｄ２は、カウンタクリア信号Ｓ１をクロック信号ＣＬＫに同期して２回遅延させる（遅延カウンタクリア信号Ｓ１ｄ１をクロック信号ＣＬＫに同期してさらに１回遅延させる）ことにより生成される。遅延カウンタクリア信号Ｓ１ｄ３は、カウンタクリア信号Ｓ１をクロック信号ＣＬＫに同期して３回遅延させる（遅延カウンタクリア信号Ｓ１ｄ２をクロック信号ＣＬＫに同期してさらに１回遅延させる）ことにより生成される。レジスタ有効信号Ｓ１ｅは遅延カウンタクリア信号Ｓ１ｄ２の立下りに同期してハイレベルとなり、遅延カウンタクリア信号Ｓ１ｄ３の立下りに同期してローレベルとなる。

【0077】

遅延カウンタクリア信号Ｓ２ｄ１は、カウンタクリア信号Ｓ２をクロック信号ＣＬＫに同期して１回遅延させることにより生成される。遅延カウンタクリア信号Ｓ２ｄ２は、カウンタクリア信号Ｓ２をクロック信号ＣＬＫに同期して２回遅延させる（遅延カウンタクリア信号Ｓ２ｄ１をクロック信号ＣＬＫに同期してさらに１回遅延させる）ことにより生成される。遅延カウンタクリア信号Ｓ２ｄ３は、カウンタクリア信号Ｓ２をクロック信号ＣＬＫに同期して３回遅延させる（遅延カウンタクリア信号Ｓ２ｄ２をクロック信号ＣＬＫに同期してさらに１回遅延させる）ことにより生成される。レジスタ有効信号Ｓ２ｅは遅延カウンタクリア信号Ｓ２ｄ２の立下りに同期してハイレベルとなり、遅延カウンタクリア信号Ｓ２ｄ３の立下りに同期してローレベルとなる。

【0078】

なお、上記したサンプリング信号生成部２６０の内部遅延段数については、適切なメタステーブル対策が実施され得る限り、任意に設計すればよい。

【0079】

サンプリング信号Ｓ３は、レジスタ有効信号Ｓ１ｅ及びＳ２ｅの双方がハイレベル（レジスタ有効時の論理レベル）となったときにハイレベルとされる。レジスタ有効信号Ｓ１ｅ及びＳ２ｅには異なるタイミングでパルスが発生するので、片方のパルスが発生したことを記録しておき、両方のパルスが発生したときにのみサンプリング信号Ｓ３をハイレベルとするように構成すればよい。このためには、レジスタ有効信号Ｓ１ｅにパルスが発生したことを記録しておく第１記録素子と、レジスタ有効信号Ｓ２ｅにパルスが発生したことを記録しておく第２記録素子と、を用意しておき、レジスタ有効信号Ｓ１ｅ及びＳ２ｅのパルス発生を示すフラグ（例えばハイレベル）が両方の記録素子に記録されたことをもって、サンプリング信号Ｓ３をハイレベルとすると共に、両方の記録素子をクリアする構成とすればよい。なお、ローパスフィルタ部２４０は、サンプリング信号Ｓ３がハイレベル（サンプリング動作時の論理レベル）となったときに、差分カウント値Ｄ３のサンプリング動作を行う。

【0080】

このように、第１構成例のサンプリング信号生成部２６０では、ゲート信号Ｓｇを入力信号ＩＮ１及びＩＮ２に同期化することで生成されたカウンタクリア信号Ｓ１及びＳ２をさらにクロック信号ＣＬＫに同期化し直した上で所定の信号遅延を与えることにより、サンプリング信号Ｓ３が生成される。

【0081】

ただし、入力信号ＩＮ１及びＩＮ２の周波数可変範囲が予め決まっている場合には、ゲート信号Ｓｇのパルスエッジが到来してから、カウンタ部２１０及び２１２双方の出力が有効となるまでの最大所要時間を予め算出することができるので、より簡易にサンプリング信号Ｓ３を生成することが可能である。

【0082】

例えば、サンプリング信号生成部２６０は、ゲート信号Ｓｇの立上りエッジ到来後におけるクロック信号ＣＬＫのパルス数（ゲート信号Ｓｇの立上りエッジ到来後における経過時間に相当）を監視してサンプリング信号Ｓ３を生成する構成としてもよいし、或いは、より簡易にゲート信号Ｓｇの立下りエッジを監視してサンプリング信号Ｓ３を生成する構成としてもよい。

【0083】

図６は、周波数測定回路２００の第２構成例を示すブロック図である。第２構成例の周波数測定回路２００は、基本的に第１構成例（図４）と同様の構成であるが、カウンタ部２１０及び２２０は、それぞれ、アップカウンタと同期化回路を複数個（図６では２個）ずつ含み、レジスタ２１２及び２２２は、各アップカウンタのカウント値を順次ロードして保持する点に特徴を有している。そこで、第１構成例と同様の構成要素については、図４と同一の符号を付すことで重複した説明を割愛し、以下では、第２構成例の特徴部分について重点的な説明を行う。

【0084】

カウンタ部２１０は、アップカウンタ２１１ａ及び２１１ｂと、レジスタ２１２と、同期化回路２１３ａ及び２１３ｂと、セレクタ２１４と、論理和演算器２１５と、を含む。

【0085】

アップカウンタ２１１ａは、入力信号ＩＮ１のパルス数をカウントしてカウント値Ｃ１ａを出力する。アップカウンタ２１１ａのカウント値Ｃ１ａは、カウンタクリア信号Ｓ１ａに応じてゼロ値にクリアされる。

【0086】

アップカウンタ２１１ｂは、入力信号ＩＮ１のパルス数をカウントしてカウント値Ｃ１ｂを出力する。アップカウンタ２１１ｂのカウント値Ｃ１ｂは、カウンタクリア信号Ｓ１ｂに応じてゼロ値にクリアされる。

【0087】

レジスタ２１２は、入力信号ＩＮ１に同期して動作し、カウンタクリア信号Ｓ１に応じてカウント値Ｃ１をロードすることにより、先述のカウント値Ｄ１として保持する。

【0088】

同期化回路２１３ａは、ゲート信号Ｓｇを入力信号ＩＮ１に同期化させてアップカウンタ２１１ａのクリア動作とレジスタ２１２のロード動作を制御するためのカウンタクリア信号Ｓ１ａを生成する。入力信号ＩＮ１に対してゲート信号Ｓｇが非同期で入力される場合には、このような同期化回路２１３ａが必要となる。なお、カウンタクリア信号Ｓ１ａの生成動作については、カウンタクリア信号Ｓ１の生成動作（図５を参照）と同一であるため、重複した説明は割愛する。

【0089】

同期化回路２１３ｂは、反転ゲート信号ＳｇＢ（ゲート信号Ｓｇの論理反転信号）を入力信号ＩＮ１に同期化させてアップカウンタ２１１ｂのクリア動作とレジスタ２１２のロード動作を制御するためのカウンタクリア信号Ｓ１ｂを生成する。入力信号ＩＮ１に対して反転ゲート信号ＳｇＢが非同期で入力される場合には、このような同期化回路２１３が必要となる。なお、カウンタクリア信号Ｓ１ｂの生成動作については、カウンタクリア信号Ｓ１の生成動作（図５を参照）と同一であるため、重複した説明は割愛する。

【0090】

セレクタ２１４は、カウンタクリア信号Ｓ１ａ及びＳ１ｂの入力を受けて動作する構成であり、カウンタクリア信号Ｓ１ａのパルスが到来したときにカウント信号Ｃ１ａをカウント信号Ｃ１として選択出力し、カウンタクリア信号Ｓ１ｂのパルスが到来したときにカウント信号Ｃ１ｂをカウント信号Ｃ１として選択出力する。

【0091】

なお、レジスタ２１２のロードタイミングは、カウンタクリア信号Ｓ１ａ及びＳ１ｂによって決まるので、セレクタ２１４の選択信号として、カウンタクリア信号Ｓ１ａ及びＳ１ｂの一方のみを用いる構成としてもよい。また、セレクタ２１４の選択信号としては、図５の遅延ゲート信号Ｓｇ１２やＳｇ１３に相当する信号を用いることも可能である。

【0092】

論理和演算器２１５は、カウンタクリア信号Ｓ１ａ及びＳ１ｂの論理和演算を行うことによりカウンタクリア信号Ｓ１を生成する。このようにして生成されたカウンタクリア信号Ｓ１を用いてレジスタ２１２のロード動作を行うことにより、カウント値Ｄ１は、第１構成例（図４）と比べて、１／２のゲート期間Ｔｇ（例えばｆｇ＝１００ＨｚのときにはＴｇ＝５ｍｓ）毎に更新されるようになる。

【0093】

カウンタ部２２０は、アップカウンタ２２１ａ及び２２１ｂと、レジスタ２２２と、同期化回路２２３ａ及び２２３ｂと、セレクタ２２４と、論理和演算器２２５と、を含む。

【0094】

アップカウンタ２２１ａは、入力信号ＩＮ２のパルス数をカウントしてカウント値Ｃ２ａを出力する。アップカウンタ２２１ａのカウント値Ｃ２ａは、カウンタクリア信号Ｓ２ａに応じてゼロ値にクリアされる。

【0095】

アップカウンタ２２１ｂは、入力信号ＩＮ２のパルス数をカウントしてカウント値Ｃ２ｂを出力する。アップカウンタ２２１ｂのカウント値Ｃ２ｂは、カウンタクリア信号Ｓ２ｂに応じてゼロ値にクリアされる。

【0096】

レジスタ２２２は、入力信号ＩＮ２に同期して動作し、カウンタクリア信号Ｓ２に応じてカウント値Ｃ２をロードすることにより、先述のカウント値Ｄ２として保持する。

【0097】

同期化回路２２３ａは、ゲート信号Ｓｇを入力信号ＩＮ２に同期化させてアップカウンタ２２１ａのクリア動作とレジスタ２２２のロード動作を制御するためのカウンタクリア信号Ｓ２ａを生成する。入力信号ＩＮ２に対してゲート信号Ｓｇが非同期で入力される場合には、このような同期化回路２２３ａが必要となる。なお、カウンタクリア信号Ｓ２ａの生成動作については、カウンタクリア信号Ｓ２の生成動作（図５を参照）と同一であるため、重複した説明は割愛する。

【0098】

同期化回路２２３ｂは、反転ゲート信号ＳｇＢを入力信号ＩＮ２に同期化させてアップカウンタ２２１ｂのクリア動作とレジスタ２２２のロード動作を制御するためのカウンタクリア信号Ｓ２ｂを生成する。入力信号ＩＮ２に対して反転ゲート信号ＳｇＢが非同期で入力される場合には、このような同期化回路２２３が必要となる。なお、カウンタクリア信号Ｓ２ｂの生成動作については、カウンタクリア信号Ｓ２の生成動作（図５を参照）と同一であるため、重複した説明は割愛する。

【0099】

セレクタ２２４は、カウンタクリア信号Ｓ２ａ及びＳ２ｂの入力を受けて動作する構成であり、カウンタクリア信号Ｓ２ａのパルスが到来したときにカウント信号Ｃ２ａをカウント信号Ｃ２として選択出力し、カウンタクリア信号Ｓ２ｂのパルスが到来したときにカウント信号Ｃ２ｂをカウント信号Ｃ２として選択出力する。

【0100】

なお、レジスタ２２２のロードタイミングは、カウンタクリア信号Ｓ２ａ及びＳ２ｂによって決まるので、セレクタ２２４の選択信号として、カウンタクリア信号Ｓ２ａ及びＳ２ｂの一方のみを用いる構成としてもよい。また、セレクタ２２４の選択信号としては、図５の遅延ゲート信号Ｓｇ２２やＳｇ２３に相当する信号を用いることも可能である。

【0101】

論理和演算器２２５は、カウンタクリア信号Ｓ２ａ及びＳ２ｂの論理和演算を行うことによりカウンタクリア信号Ｓ２を生成する。このようにして生成されたカウンタクリア信号Ｓ２を用いてレジスタ２２２のロード動作を行うことにより、カウント値Ｄ２は、第１構成例（図４）と比べて、１／２のゲート期間Ｔｇ毎に更新されるようになる。

【0102】

上記したように、第２構成例の周波数測定回路２００であれば、カウンタ部２１０及び２２０に２個ずつ設けられたアップカウンタのカウント値を交互に切り替えながら順次ロードすることにより、第１構成例と比べて１／２のゲート期間Ｔｇ毎に、カウント値Ｄ１及びＤ２を更新することができるので、周波数測定回路２００の更なる高精度化（応答性向上）を測ることが可能となる。

【0103】

なお、カウンタ部２１０及び２２０に各々設けられるアップカウンタの個数は、２個に限定されるものではなく、３個以上であっても構わない。カウンタ部２１０及び２２０にｍ個ずつのアップカウンタを設ける場合には、ｍ系統のゲート信号Ｓｇ１〜Ｓｇｍを用意すればよい。

【0104】

＜ローパスフィルタ部の変形＞
上記の実施形態では、ローパスフィルタ部（１３０、１４０、２４０）としてデジタルフィルタ回路（ＩＩＲフィルタ回路やＦＩＲフィルタ回路など）を用いた構成を例に挙げたが、ローパスフィルタ部（１３０、１４０、２４０）の構成はこれに限定されるものではなく、デジタルフィルタ回路に代えてアナログフィルタ回路を用いてもよいし、或いは複数のフィルタ回路（デジタル／アナログを問わない）を多段に接続しても構わない。

【0105】

図７は、ローパスフィルタ部２４０の一構成例（アナログ構成）を示すブロック図である。本構成例のローパスフィルタ部２４０は、サンプル／ホールド回路２４１と、アナログフィルタ回路２４２と、を含む。

【0106】

サンプル／ホールド回路２４１は、アナログフィルタ回路２４２の前段に設けられており、サンプリング信号Ｓ３とクロック信号ＣＬＫに応じて、差分カウント値Ｄ３のサンプリング処理とホールド処理を行う。

【0107】

アナログフィルタ回路２４２は、サンプル／ホールド２４１の出力信号にローパスフィルタ処理を施して出力信号ＯＵＴを生成する回路であり、例えば、抵抗とキャパシタから成るＲＣフィルタ回路を用いることができる。

【0108】

図８は、サンプル／ホールド回路２４１の第１構成例（クロック同期型）を示す図である。第１構成例のサンプル／ホールド回路２４１は、フリップフロップ２４１ａと、セレクタ２４１ｂと、を含む。

【0109】

フリップフロップ２４１ａは、クロック信号ＣＬＫに同期してセレクタ２４１ｂの出力信号をアナログフィルタ回路２４２にラッチ出力する。なお、クロック信号ＣＬＫに代えて入力信号ＩＮ１や入力信号ＩＮ２をフリップフロップ２４１ａに入力しても構わない。

【0110】

セレクタ２４１ｂは、サンプリング信号Ｓ３に応じてフリップフロップ２４１ａのデータ入力端を減算部２３０の出力端（差分カウント値Ｄ３の印加端）に接続するかフリップフロップ２４１ａの出力端に接続するかを切り替える。フリップフロップ２４１ａのデータ入力端が減算部２３０の出力端に接続されている期間は、差分カウント値Ｄ３のサンプリング期間に相当し、フリップフロップ２４１ａのデータ入力端がフリップフロップ２４１ａの出力端に接続されている期間は、差分カウント値Ｄ３のホールド期間に相当する。

【0111】

図９は、サンプル／ホールド回路２４１の第２構成例（クロック非同期型）を示す図である。第２構成例のサンプル／ホールド回路２４１はフリップフロップ２４１ｃを含む。

【0112】

フリップフロップ２４１ｃは、サンプリング信号Ｓ３に同期して差分カウント値Ｄ３をアナログフィルタ回路２４２にラッチ出力する。すなわち、サンプリング信号Ｓ３のパルスエッジが到来した時点で、減算器２３０から入力されている差分カウント値Ｄ３がサンプリングされ、以後、次にサンプリング信号Ｓ３のパルスエッジが到来するまで、サンプリング済みの差分カウント値Ｄ３がホールド出力される。このように、クロック非同期式であれば、クロック信号ＣＬＫの入力を必要としないので、サンプル／ホールド回路２４１の回路構成を簡略化することができる。

【0113】

図１０は、サンプル／ホールド回路２４１の第３構成例（クロック非同期型）を示す図である。第３構成例のサンプル／ホールド回路２４１は、スイッチ２４１ｄを含む。

【0114】

スイッチ２４１ｄは、サンプリング信号Ｓ３に応じて減算部２３９の出力端（差分カウント値Ｄ３の印加端）とアナログフィルタ回路２４２との間を導通／遮断する。スイッチ２４１ｄのオン期間は、差分カウント値Ｄ３のサンプリング期間に相当し、スイッチ２４１ｄのオフ期間は、差分カウント値Ｄ３のホールド期間に相当する。第３構成例を採用すれば、第２構成例よりもサンプル／ホールド回路２４１の回路構成を簡略化することが可能となる。

【0115】

＜電子機器（リモコン）への適用＞
図１１及び図１２は、それぞれ、周波数測定回路が搭載される電子機器（リモコン）の一構成例を示すブロック図及び外観図である。本構成例のリモコン１は、その内部に、ＭＥＭＳ［micro electro mechanical systems］モーションセンサ１０及び２０と、差分周波数測定ＩＣ３０と、マイコン４０と、を有する。

【0116】

ＭＥＭＳモーションセンサ１０及び２０は、それぞれ、リモコン１に設けられたボタンの動き（押し具合）に応じて、互いに異なる出力特性（感受性）を持って周波数が変化する入力信号ＩＮ１及びＩＮ２を生成する。例えば、或るボタンが押下されたとき、ＭＥＭＳモーションセンサ１０は、ボタンの動きに対して入力信号ＩＮ１の周波数を比較的緩慢に変化させる一方、ＭＥＭＳモーションセンサ２０は、ボタンの動きに対して入力信号ＩＮ２の周波数を比較的急峻に変化させる。その結果、入力信号ＩＮ１及びＩＮ２の差分周波数は、ボタンの動きに応じて変化することになる。

【0117】

差分周波数測定ＩＣ３０は、先の周波数測定回路１００や２００を集積化して成り、入力信号ＩＮ１及びＩＮ２の差分周波数に応じた出力信号ＯＵＴを生成するモノリシック半導体装置である。

【0118】

マイコン４０は、出力信号ＯＵＴに応じた演算処理を行い、ボタンが押されているか否かをデジタル的に検出するだけでなく、ボタンがどの程度の力で押されているかをアナログ的に検出する。

【0119】

本構成例のリモコン１であれば、例えば、ボタンを強く押下したときには第１の処理を行う一方、ボタンを弱く押下したときには第２の処理を行うというように、単一のボタンに複数の機能を持たせることができるので、リモコン１の多機能化と小型化を両立することが可能となる。

【0120】

＜その他の変形例＞
なお、上記の実施形態では、本発明に係る周波数測定回路をリモコンに適用した構成を例に挙げたが、本発明の適用対象はこれに限定されるものではなく、本発明に係る周波数測定回路は、２入力信号の差分周波数を測定する必要のある電子機器全般（光波長測定機器、高周波測定機器、脈拍測定機器など）に広く適用することが可能である。

【0121】

また、本発明の応用回路例としては、入力信号源としてセンサ以外の発振回路（ＶＣＯ［voltage controlled oscilator］やＰＬＬ［phase loked loop］など）が接続される場合や、入力信号源が電子機器の外部に設けられている場合（電子機器が差分周波数測定器として提供される場合）が考えられる。また、本発明に係る周波数測定回路を半導体装置として実現するのではなく、市販のディスクリート部品を用いて組み立てることも可能である。さらに、周波数測定回路の出力信号を用いて演算処理を行う処理装置としては、マイコンに限らず、ＤＳＰ［digital signal processor］やＦＰＧＡ［field-programmable gate array］、或いは、パソコンなどを用いることもできる。

【0122】

このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【産業上の利用可能性】

【0123】

本発明は、２入力信号の差分周波数を測定する周波数測定回路の小型化や高精度化を実現するために利用することが可能である。

【符号の説明】

【0124】

１ 電子機器（リモコン）
１０、２０ ＭＥＭＳモーションセンサ
３０ 差分周波数測定ＩＣ
４０ マイコン
１００ 周波数測定回路
１１０、１２０ カウンタ部（短ゲートタイムカウンタ部）
１３０、１４０ ローパスフィルタ部
１５０ 減算部
２００ 周波数測定回路
２１０、２２０ カウンタ部（短ゲートタイムカウンタ部）
２１１、２１１ａ、２１１ｂ、２２１、２２１ａ、２２１ｂ アップカウンタ
２１２、２２２ レジスタ
２１３、２１３ａ、２１３ｂ、２２３、２２３ａ、２２３ｂ 同期化回路
２１４、２２４ セレクタ
２１５、２２５ 論理和演算器
２３０ 減算部
２４０ ローパスフィルタ部
２４１ サンプル／ホールド回路
２４１ａ フリップフロップ
２４１ｂ セレクタ
２４１ｃ フリップフロップ
２４１ｄ スイッチ
２４２ アナログフィルタ回路
２５０ ゲート信号生成部（クロック分周部）
２６０ サンプリング信号生成部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】