特許 6182528 構成コマンドを伝えるためのメモリシステム及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6182528

(24)【登録日】2017年7月28日

(45)【発行日】2017年8月16日

(54)【発明の名称】構成コマンドを伝えるためのメモリシステム及び方法

(51)【国際特許分類】

   G06F 13/16 20060101AFI20170807BHJP

【ＦＩ】

   G06F13/16 510G

【請求項の数】6

【全頁数】13

(21)【出願番号】特願2014-522930(P2014-522930)

(86)(22)【出願日】2012年7月23日

(65)【公表番号】特表2014-523600(P2014-523600A)

(43)【公表日】2014年9月11日

(86)【国際出願番号】US2012047864

(87)【国際公開番号】WO2013016291

(87)【国際公開日】20130131

【審査請求日】2015年7月13日

(31)【優先権主張番号】13/554,897

(32)【優先日】2012年7月20日

(33)【優先権主張国】US

(31)【優先権主張番号】102011108172.4

(32)【優先日】2011年7月22日

(33)【優先権主張国】DE

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ株式会社

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】インゴルフ イー フランク

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特表２００８−５１２７４９（ＪＰ，Ａ）

【文献】 特表２００７−５０７０４９（ＪＰ，Ａ）

【文献】 特開平１１−２８２５９１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １３／１６

Ｇ０６Ｆ １２／００

Ｇ１１Ｃ ５／００

(57)【特許請求の範囲】

【請求項1】

メモリシステムであって、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の第１及び第２のセットであって、各ＤＲＡＭが、少なくとも第１及び第２のアドレス可能モードレジスタを有し、前記第２のモードレジスタのバイナリアドレスが、前記第１のモードレジスタの反転されたバイナリアドレスである、前記ＤＲＡＭの第１及び第２のセットと、
入力と、第１のアドレスラインを介してＤＲＡＭの前記第１のセットに結合される出力と、第２のアドレスラインを介してＤＲＡＭの前記第２のセットに結合される反転された出力とを有するシステムレジスタであって、前記システムレジスタが、アドレスビットと構成ビットとを含むモードレジスタセットコマンドを前記入力で受信するように構成され、前記モードレジスタセットコマンドを非反転で前記出力を介して前記ＤＲＡＭの第１のセットに、及び反転された形式で前記反転された出力を介して前記ＤＲＡＭの第２のセットに出力するように構成される、前記システムレジスタと、
前記システムレジスタの前記入力に結合されるように構成されるコントローラであって、各モードレジスタセットコマンドを前記システムレジスタに送るように構成され、各モードレジスタセットコマンドの後にそのコマンドの反転されたコピーが続く、前記コントローラと、
を含み、
前記ＤＲＡＭが、前記第２のアドレス指定可能なモードレジスタに対する如何なるアクセスも無視するように構成される、メモリシステム。

【請求項2】

請求項１に記載のメモリシステムであって、
各ＤＲＡＭが、第１のアドレス可能モードレジスタと第２のアドレス指定可能なモードレジスタとの複数の対を含み、対において前記第２のモードレジスタのバイナリアドレスが前記第１のモードレジスタの反転されたバイナリアドレスである、メモリシステム。

【請求項3】

請求項２に記載のメモリシステムであって、
前記第１又は第２のアドレス指定可能なモードレジスタの特定の１つへのアクセスが、前記ＤＲＡＭによりオペレーションが実行されない（ＮＯＰ）アクセスと考えられ、前記システムレジスタが、前記モードレジスタの前記特定の１つのアドレスを含むモードレジスタセットコマンドを前記システムレジスタのための構成情報として扱うように構成される、メモリシステム。

【請求項4】

請求項３に記載のメモリシステムであって、
前記構成情報が、クロックイネーブル（ＣＫＥ）とソフトリセットとソフトパワーダウンとのうちの１つを含む、メモリシステム。

【請求項5】

メモリシステムにおいてアドレス指定可能なモードレジスタにモードレジスタセットコマンドを伝えるための方法であって、前記メモリシステムがシステムレジスタとＤＲＡＭの第１及び第２のセットとを有し、各ＤＲＡＭが第１及び第２のアドレス可能モードレジスタの少なくとも１つの対を有し、対における前記第２のモードレジスタのバイナリアドレスが前記第１のモードレジスタの反転されたバイナリアドレスであり、前記方法が、
前記システムレジスタによりアドレスビットと構成ビットとを含むモードレジスタセットコマンドを受け取る工程と、
前記システムレジスタから前記モードレジスタセットコマンドを非反転で前記ＤＲＡＭの第１のセットに送る工程と、
前記システムレジスタから前記モードレジスタセットコマンドを反転された形式で前記ＤＲＡＭの第２のセットに送る工程と、
前記システムレジスタにより前記モードレジスタセットコマンドを反転された形式で受け取る工程と、
前記反転されたモードレジスタセットコマンドを前記システムレジスタから前記ＤＲＡＭの第１のセットに送る工程と、
前記反転されたモードレジスタセットコマンドを前記システムレジスタから反転された形式で前記ＤＲＡＭの第２のセットに送る工程と、
アドレスされる前記第１のモードレジスタにおいて前記モードレジスタセットコマンドに含まれる前記構成ビットをストアする工程と、
を含む、方法。

【請求項6】

メモリシステムにおいてシステムレジスタにレジスタ制御ワードを送るための方法であって、前記メモリシステムが前記システムレジスタとＤＲＡＭの第１及び第２のセットとを有し、各ＤＲＡＭが第１及び第２のアドレス可能モードレジスタの少なくとも１つの対を有し、対における前記第２のモードレジスタのバイナリアドレスが前記第１のモードレジスタの反転されたバイナリアドレスであり、前記方法が、
前記システムレジスタによりアドレスビットと構成ビットとを含むモードレジスタセットコマンドを受け取る工程であって、前記アドレスビットがアドレス指定可能なモードレジスタの特定の１つを指定し、前記アドレス指定可能なモードレジスタの前記特定の１つに対するアクセスがＤＲＡＭによりＮＯＰアクセスと考えられ、前記構成ビットが前記システムレジスタのためのレジスタ制御ワードアドレスと構成データとを含む、前記受け取る工程と、
前記システムレジスタにおいて前記モードレジスタの前記特定の１つのアドレスを検出する工程と、
前記レジスタ制御ワードアドレスにおいて前記システムレジスタにおける構成データをストアする工程と、
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、構成コマンドを伝えるためのメモリシステム及び方法に関連する。更に具体的には、本発明は、システムレジスタとダイナミックランダムアクセスメモリ（ＤＲＡＭ）の２セット又は１セットとを含むメモリシステムに関連する。本発明は更に、アドレス指定可能なモードレジスタにモードレジスタセットコマンドを伝えるための方法、及びシステムレジスタにレジスタ制御ワードを送るための方法に関連する。

【背景技術】

【0002】

メモリシステムは、例えば、コンピュータ、特に、大量のメモリを要するサーバーコンピュータ、において用いられる。このようなメモリシステムは更にメモリモジュールを含み得、これはデュアルインラインメモリモジュール（ＤＩＭＭ）として実現され得る。メモリコントローラがメモリモジュールを駆動し得る。コントローラ出力は、必要とされるコマンド／アドレス信号（ＣＡ）を、容量性及び抵抗性負荷及びクロック信号に関連して必要とされるタイミングを考慮して全ての関連するメモリモジュールに提供する必要がある。

【0003】

所謂レジスタードメモリモジュールは、更に、メモリコントローラに対する負荷要件を緩和するシステムレジスタを含む。ＲＤＩＭＭと呼ぶこともあるレジスタードＤＩＭＭが、幾つかのＤＲＡＭチップを保持し得、システムからの大量のアドレスライン静電容量を軽減するためアドレス／コマンドレジスタを用いる。

【0004】

レジスタードＤＩＭＭにおいて、全てのコマンドは、ＤＲＡＭデバイスに進む前にＤＩＭＭ上のシステムレジスタを通過する必要がある。このようなコマンドは、データを書き込むため又は読み出すためであり得る。

【0005】

従来技術に従って、レジスタードＤＩＭＭにおけるシステムレジスタは、スイッチングノイズを低減するため及びマザーボード終端電圧（ＶＴＴ）レギュレータへの終端電流を低減するため、メモリモジュールの半分に対する、或いは、言い換えると、ＤＲＡＭの１つのセット又は１つのバンクに対するＤＲＡＭアドレスラインにおけるアドレス反転を用いる。

【0006】

メモリシステムが構成コマンドにより構成され得る。従って、レジスタードＤＩＭＭにおいて、システムレジスタは、１つ又は複数の構成レジスタを含み、ＤＲＡＭは１つ又は複数のモードレジスタを含む。

【0007】

ＤＲＡＭのための構成コマンドは、モードレジスタセットコマンド（ＭＲＳコマンド）と呼ばれ、例えば、種々のモード、開始状態更新、を制御するため、及び他のオペレーションに実行するため、メモリに送られる。ＭＲＳコマンドが、構成データ自体のためのモードレジスタ及び構成ビットを示すアドレスビットを含む。ＤＩＭＭ又はＲＤＩＭＭにおいて、ＤＩＭＭに含まれる、及び同じモードレジスタアドレスに対する各ＤＲＡＭに含まれる全てのＤＲＡＭに、同じＭＲＳコマンドが送信されるべきである。

【0008】

そのため、レジスタードＤＩＭＭにおいてＤＲＡＭを構築するとき、コントローラはＭＲＳコマンドをシステムレジスタに送信し、システムレジスタは、そのコマンドを全てのＤＲＡＭアドレスラインを介して全てのＤＲＡＭに送信する。アドレスが反転されたレジスタードＤＩＭＭの場合、ＭＲＳコマンドは、反転された及び非反転アドレスラインを介して送信され得る。同じ論理レベルを全てのＤＲＡＭに同時に（従来技術に従って）送るため、ＭＲＳコマンドを送るためアドレス反転がディセーブルにされる。

【0009】

従って、システムレジスタは、マザーボードコントローラホストからＤＲＡＭへ進むＭＲＳコマンドを検出する必要がある。この検出又はデコードは、情報がレジスタを介して伝播される前にリアルタイムで成される必要がある。

【0010】

ＭＲＳコマンドが検出されると、システムレジスタは、３サイクルの第１のサイクルの間、関連するチップ選択信号がＤＲＡＭに伝播することを阻止し、これはその後、アドレス反転をディセーブルし、全ての信号を両方の側に対して同じレベルで駆動する。これは、スイッチングノイズを増大させ、ＤＲＡＭに対するチップ選択信号を阻止するためレジスタからの高速アクションを必要とする。増大されるスイッチングノイズに起因して、レジスタは、信号に一層多くのセトリング時間を与えるためその出力タイミングをコマンド毎に１クロック（１Ｔタイミング）からコマンド毎に３クロック（３Ｔタイミング）に変える必要がある。このメカニズムは、レジスタ複雑性を増大させ、レジスタのレイテンシーに対する不利な点を有する。

【0011】

レジスタードＤＩＭＭにおけるシステムレジスタの構成が、通常オペレーションの間用いられないアクセスメカニズムを用いて、コントローラからレジスタまで情報を送信することにより（従来技術に従って）実行される。メモリモジュールに対する通常アクセスは概して、アドレス及びコマンド信号線のアドレス／コマンド情報と同時にチップ選択信号を低にプルすることにより開始される。この信号組み合わせは、システムレジスタにより捕捉され、ＤＲＡＭに送信される。メモリモジュールが、各々それ自体のチップ選択信号を有する２つの所謂ランクで構成され得るため、各モジュールは、メモリコントローラに対する接続において２つのチップ選択信号のセットを必要とする。通常オペレーションの間、両方のチップ選択信号は、決して同時に低にプルされない。

【0012】

両方のチップ選択信号を同時に低にプルすることにより、コントローラは、システムレジスタに対する構成書き込みを開始する。このアクセスは、ＤＲＡＭがそれを誤ってＤＲＡＭアクセスと解釈し得るため、ＤＲＡＭまで通過されてはいけない。従って、システムレジスタは、チップ選択出力を高に保つことによりアクセスを阻止する。この阻止は、リアルタイムで成されるべきであり、レジスタ性能を制限する。

【発明の概要】

【0013】

１つの側面において、メモリシステムが提供される。メモリシステムは、システムレジスタとＤＲＡＭの第１及び第２のセットとを含む。各ＤＲＡＭは、少なくとも第１及び第２のアドレス可能モードレジスタを含む。第２のモードレジスタのバイナリアドレスは、第１のモードレジスタの反転されたバイナリアドレスである。システムレジスタは、コントローラに結合されるように構成される入力を含む。システムレジスタは、出力と反転された出力とを含む。出力は、第１のアドレスラインを介してＤＲＡＭの第１のセットに結合される。反転された出力は、第２のアドレスラインを介してＤＲＡＭの第２のセットに結合される。

【0014】

システムレジスタは、入力でアドレスビット及び構成ビットを含むモードレジスタセットコマンドを受信するように構成される。システムレジスタは更に、モードレジスタセットコマンドを非反転出力を介してＤＲＡＭの第１のセットに出力するように、及び反転された形式でモードレジスタセットコマンドを反転された出力を介してＤＲＡＭの第２のセットに出力するように構成される。

【0015】

言い換えると、ＭＲＳコマンドを送信する間アドレス反転はオンに保たれる。従って、ＭＲＳコマンドのリアルタイムで伝送を検出することは必ずしも必要ではない。スイッチングノイズが低減され、終端電流が低減される。信号に一層多くのセトリング時間を与えるために出力タイミングがコマンド毎に３サイクル（３Ｔタイミング）に変えられることは必ずしも必要ではない。

【0016】

別の例として、メモリシステムはコントローラを更に含む。コントローラは、システムレジスタに、各モードレジスタセットコマンド、及びその後コマンドの反転されたコピーを送るように構成され得る。更に、ＤＲＡＭは、第２のアドレス指定可能なモードレジスタに対する如何なるアクセスを無視するように構成され得る。

【0017】

これは、例えば、コントローラがまず、第１のモードレジスタを示すアドレスビットと構成ビットとを含むモードレジスタセット（ＭＲＳ）コマンドを送ることを意味する。システムレジスタは、この第１のコマンドを非反転出力を介してＤＲＡＭの第１のセットに送り、第１のセットはＭＲＳコマンドに含まれる構成ビットを受け取り、それらをアドレスビットにより指定される第１のモードレジスタにストアする。システムレジスタは、反転された出力を介して反転されたこの第１のコマンドをＤＲＡＭの第２のセットにも送り、第２のセットは、反転された形式でＭＲＳコマンドに含まれる構成ビットを受け取る。しかし、反転されたアドレスビットを示す第２の（ダミー）モードレジスタ及び従って、第２のセットのＤＲＡＭＳが、コマンドを無視する。

【0018】

コントローラはその後、コマンドの反転されたコピーを送る。そのため、コマンドが、第２のモードレジスタのバイナリアドレスは、第１のモードレジスタの反転されたバイナリアドレスであるため、第２のアドレス可能モードレジスタを示すアドレスビットを含む。システムレジスタは、反転されたコピーを非反転出力を介してＤＲＡＭの第１のセットに送る元の構成ビットの反転されたコピーを受け取る。しかし、アドレスビットも反転され、そのため第２の（ダミー）モードレジスタを示し、従って、第１のセットのＤＲＡＭＳが、コマンドを無視する。システムレジスタは、反転されたコピーを反転された反転された出力を介してＤＲＡＭの第２のセットにも送る。第２のセットは、ＭＲＳコマンドに含まれる構成ビットを受け取る。それらの元の形式で（２回反転される）。アドレスビットに含まれるＭＲＳコマンドも２回反転され、そのため、それらの元の形式で第１のモードレジスタを示す。第２のセットのＤＲＡＭは、従って、第１のモードレジスタで構成ビットをストアし得るアドレスビットにより指定される。

【0019】

２つのコマンドが送られた後、両方のセットのＤＲＡＭにおける第１のアドレス可能モードレジスタは、ストアされた同じ構成ビットを有し得る。第２のモードレジスタは両方のセットで無視される。

【0020】

アドレス反転が保たれ得、及びの代わりに３クロックタイミング（３Ｔタイミング）、２クロックタイミング（２Ｔタイミング）が達成される。

【0021】

別の例では、ＤＲＡＭは、第２のアドレス指定可能なモードレジスタに対するアクセスを、反転された構成ビットを有する第１のアドレス可能モードレジスタに対するアクセスとして扱うように構成され得る。本発明のこの側面に従って、コントローラは、モードレジスタセットコマンドを１度のみ送る。

【0022】

これは、システムレジスタが、例えば、第１のモードレジスタ及び構成ビットを示すアドレスビットを含むモードレジスタセット（ＭＲＳ）コマンドを受け取ることを意味する。システムレジスタは、出力を介して、アドレスビットにより指定される第１のモードレジスタにおいてそこに含まれる構成ビットをストアする第１のセットのＤＲＡＭに非反転コマンドを送る。

【0023】

システムレジスタは、反転された出力を介して、コマンドを反転された形式で第２のセットのＤＲＡＭに送る。反転されたアドレスビットは、第２のモードレジスタを示し、従って、第２のセットのＤＲＡＭは、コマンドを対応する第１のモードレジスタに対するアクセスとして扱い、ＭＲＳコマンドに含まれる構成ビットを反転された形式で、そのため元の形式で、ストアする。その後、ＤＲＡＭの両方のセットの第１のモードレジスタは、同じ構成ビットを含む。

【0024】

アドレス変換が保たれ得、３クロックタイミング（３Ｔタイミング）の代わりに、１クロックタイミング（１Ｔタイミング）が達成される。

【0025】

別の例では、各ＤＲＡＭは、第１及び第２のアドレス可能モードレジスタの複数の対を含み得、対の、第２のモードレジスタのバイナリアドレスは、第１のモードレジスタの反転されたバイナリアドレスであり得る。例えば、８つの対がある場合、第１の対において、第１のアドレス可能モードレジスタは、バイナリアドレス「００００」を有し、対応する第２のアドレス指定可能なモードレジスタは、アドレス「１１１Ｔ１」を有する。別の対は「０００１」及び「１１１０」等となり得る。ＤＲＡＭ毎にモードレジスタの８つの対を備える例において、ＤＲＡＭ毎に８つの異なるモードレジスタが、異なるモードレジスタ設定に用いられ得、本発明の用語では、これらは第１のモードレジスタである。他の８つのモードレジスタは、構成データをストアするために用いられず、本発明の用語では、これらは第２のモードレジスタである。

【0026】

別の例では、第１のアドレス可能モードレジスタの特定の１つへのアクセスは、ＤＲＡＭにより「オペレーションが実行されない（ｎｏ ｏｐｅｒａｔｉｏｎ ｐｅｒｆｏｒｍｅｄ）」アクセスと考えられ得る。代わりに、第１のアドレス可能モードレジスタの特定の一つのアドレスは、コントローラからシステムレジスタに構成情報を送るために用いられる。

【0027】

モードレジスタの８つの対を備える例において、ＤＲＡＭ毎に、ＭＲＳコマンドが、第１のアドレス可能モードレジスタ「０１１１」の８番目のアドレスを含み得る。ＤＲＡＭはコマンドを「オペレーションが実行されない」と考えるこのアドレスを含むように構成され得る。このコマンドは、そのため、構成ビットの場所に、システムレジスタに対する構成データとしてレジスタ制御ワード（ＲＣＷ）アドレス及びレジスタ制御ワードを含み得る。

【0028】

この構成情報が、例えば、クロックイネーブル、ソフトリセット、又はソフトパワーダウンのために用いられ得る。そのため、従来技術とは異なり、これらの機能のための専用ピンを提供することが必要ではなくなる。

【0029】

更に、モードレジスタセットコマンドを、メモリシステムにおけるアドレス指定可能なモードレジスタに伝えるための或る方法が提供される。メモリシステムは、システムレジスタとＤＲＡＭの第１及び第２のセットとを含む。各ＤＲＡＭが、少なくとも一対の第１及び第２のアドレス可能モードレジスタを含み、第２のモードレジスタのバイナリアドレスは、第１のモードレジスタの反転されたバイナリアドレスである。

【0030】

システムレジスタは、アドレスビット及び構成ビットを含むモードレジスタセットコマンドを受け取る。システムレジスタは、モードレジスタセットコマンドを第１のセットのＤＲＡＭに送る。システムレジスタは、モードレジスタセットコマンドを反転された形式でＤＲＡＭの第２のセットに送る。

【0031】

一例として、システムレジスタは、モードレジスタセットコマンドを第２の時間反転された形式で受け取る。システムレジスタは、反転されたモードレジスタセットコマンドを第１のセットのＤＲＡＭに送り得る。システムレジスタは、反転されたモードレジスタセットコマンドを反転された形式で第２のセットのＤＲＡＭに送り得る。レジスタセットコマンドに含まれる構成ビットは、第１のモードレジスタにストアされ得、これらは、ＤＲＡＭの両方のセットにおいてアドレスされる。

【0032】

別の例では、ＤＲＡＭは、そこに含まれるアドレスが第２のモードレジスタのアドレスである場合、モードレジスタセットコマンドを反転するように構成される。反転の後、アドレスは、第１のモードレジスタのアドレスであり、構成ビットは、第１のモードレジスタアドレスされたにストアされる。

【0033】

１つの側面において、メモリシステムにおいてレジスタ制御ワードをシステムレジスタに送るための方法が提供される。メモリシステムは、システムレジスタ及びＤＲＡＭの第１及び第２のセットを含む。各ＤＲＡＭが、第１及び第２のアドレス可能モードレジスタの少なくとも一つの対を含む。第２のモードレジスタ対のバイナリアドレスは、第１のモードレジスタの反転されたバイナリアドレスである。システムレジスタは、アドレスビット及び構成ビットを含むモードレジスタセットコマンドを受け取る。アドレスビットが、ＤＲＡＭによりオペレーションが実行されない（NＯＰ：no operation performed）アクセスであると考えられる、アドレス指定可能なモードレジスタの特定の１つを指定する。構成ビットが、システムレジスタのためのレジスタ制御ワードアドレス及び構成データを含む。システムレジスタは、モードレジスタの特定の一つのアドレスを検出する。システムレジスタは、レジスタ制御ワードアドレスにおいて構成レジスタに構成データをストアする。

【0034】

そのため、システムレジスタは、選択出力を高に保つことによりチップアクセスを阻止する必要がない。リアルタイム阻止が必要とされず、レジスタ性能が向上される。

【図面の簡単な説明】

【0035】

例示の実施例を添付の図面を参照して説明する。

【0036】

【図1】図１は、メモリシステムの簡略化した概略図の一例である。

【0037】

【図2】図２は、システムレジスタの簡略化した概略図の一例である。

【0038】

【図3】図３は、ＭＲＳコマンド及びＭＲＳコマンドに対する変化の簡略化した例を示す例示の表である。

【0039】

【図4】図４は、ＭＲＳコマンド及びＭＲＳコマンドに対する変化の簡略化した例を示す例示の表である。

【0040】

【図5】図５は、システムレジスタの構成に用いられるＭＲＳコマンド及びコマンドに対する変化の簡略化した例を示す例示の表である。

【発明を実施するための形態】

【0041】

図１は概して、メモリシステム１０及びメモリコントローラ１２を含む電子デバイスを示す。例示の実施例において、メモリコントローラ１２はメモリシステム１０の一部ではない。他の実施例において、コントローラはメモリシステムに含まれ得る。

【0042】

メモリシステム１０は、システムレジスタ１４と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１６Ａ及び１６ＢのＤＲＡＭの第１のセットと、ＤＲＡＭ１６Ｃ及び１６ＤのＤＲＡＭの第２のセットとを含む。各ＤＲＡＭ１６Ａ〜１６Ｄは、それぞれ１８Ａ〜１８Ｄの多数のモードレジスタを含む。各ＤＲＡＭにおいて、例えば、１６モードレジスタ、即ち、ＭＲ０〜ＭＲ１５、があり得る。各ＤＲＡＭに８モードレジスタのみ場合もあり得る。各ＤＲＡＭにおいて少なくとも２つのモードレジスタがある。モードレジスタは、モードレジスタの対、及び更に具体的には、第１のアドレス可能モードレジスタ及び第２のアドレス指定可能なモードレジスタの対、を形成し得る。対において第２のモードレジスタのバイナリアドレスは、第１のモードレジスタの反転されたバイナリアドレスであり得る。各ＤＲＡＭが、同じアドレス下でアドレス指定可能なモードレジスタを含むことを理解されたい。各ＤＲＡＭにおいてＭＲ０は、例えば、バイナリアドレス「００００」を有し得、ＭＲ１５はバイナリアドレス「１１１１」を有し得る。

【0043】

メモリ１６Ａ〜１６Ｄは、ＲＤＩＭＭ（レジスタードＤＩＭＭ）とも呼ばれるデュアルインラインメモリモジュール（ＤＩＭＭ）上でシステムレジスタ１４と共に実現され得る。図１に示すメモリシステム１０は、メモリコントローラ１２により制御される１つのＲＤＩＭＭのみを含む。当業者であれば、メモリコントローラ１２は複数のメモリモジュールを制御し得、複数のメモリモジュールは各々、システムレジスタと各々多数モードレジスタを備える複数のＤＲＡＭとを含むことが明らかであろう。

【0044】

システムレジスタ１４は入力２０を含み、入力２０は、ライン２２によりメモリコントローラ１２と接続される。ライン２２は更に、ＤＲＡＭバンクアドレスラインを含み得る。メモリコントローラ１２は更に、クロックが送信されるライン２４によりシステムレジスタ１４に接続される。当業者であれば、メモリコントローラ１２が、データ及びストローブラインによりＤＲＡＭ１６Ａ〜１６Ｄに直に接続され得ることも理解されたい。これらの接続は本発明には重要ではなく、簡略化した表示では省略している。

【0045】

システムレジスタ１４は、第１のアドレスライン２７によりＤＲＡＭ１６Ａ及び１６Ｂの第１のセットに結合される出力２６を含む。システムレジスタ１４は更に、クロックライン２８によりＤＲＡＭ１６Ａ及び１６Ｂと接続される。

【0046】

システムレジスタ１４は更に、第２のアドレスライン３１によりＤＲＡＭ１６Ｃ及び１６Ｄの第２のセットに結合される、反転された出力３０を含む。システムレジスタ１４は更に、クロックライン３２によりＤＲＡＭ１６Ｃ及び１６Ｄと接続される。ＤＲＡＭの各セットは更に、２つ以上のＤＲＡＭを含み得る。

【0047】

オペレーションにおいて、バイナリモードレジスタセット（ＭＲＳ）コマンドが、ライン２２を介して、いわゆるＤＢ信号として、メモリコントローラ１２からシステムレジスタ１４に送られる。ライン２２はＤＲＡＭバンクアドレスラインであり得る。システムレジスタ１４は、受け取ったＭＲＳコマンドを、出力２６を介していわゆるＱＡ信号として非反転形式でライン２７でＤＲＡＭ１６Ａ及び１６Ｂに、及び更に具体的にはモードレジスタ１８Ａ及び１８Ｂに、送るように構成され得る。ライン２７はＤＲＡＭバンクアドレスラインであり得る。システムレジスタ１４は受け取ったＭＲＳコマンドを、反転された出力３０を介していわゆるＱＢ信号として反転された形式でライン３１でＤＲＡＭ１６Ｃ及び１６Ｄに、及び更に具体的にはモードレジスタ１８Ｃ及び１８Ｄに、送るように構成され得る。ライン３１はＤＲＡＭバンクアドレスラインであり得る。

【0048】

図２は、システムレジスタ１４を更に詳細に示す。クロックライン２４、２８及び３２は示されていない。システムレジスタ１４は、４つの増幅器３４Ａ、３４Ｂ、３４Ｃ、及び３４Ｄと、４つの反転増幅器３６Ａ、３６Ｂ、３６Ｃ、及び３６Ｄとを含む。システムレジスタ１４は、図１に示す入力２０に対応する４つの入力２０Ａ、２０Ｂ、２０Ｃ、及び２０Ｄを更に含む、これらは、図１のライン２２に対応するそれぞれ、ライン２２Ａ、２２Ｂ、２２Ｃ、及び２２Ｄに接続される。ＤＲＡＭバンクアドレス信号ＤＢＡ０、ＤＢＡ１、ＤＢＧ０、及びＤＢＧ１が、それぞれ、ライン２２Ａ、２２Ｂ、２２Ｃ、及び２２Ｄを介して送信される。

【0049】

システムレジスタ１４は更に、図１に示す出力２６に対応する４つの出力２６Ａ、２６Ｂ、２６Ｃ、及び２６Ｄを含み、これらは、図１のライン２７に対応する、それぞれ、ライン２７Ａ、２７Ｂ、２７Ｃ、及び２７Ｄに接続される。出力信号ＱＡＢＡ０、ＱＡＢＡ１、ＱＡＢＧ０、及びＱＡＢＧ１が、それぞれ、ライン２７Ａ、２７Ｂ、２７Ｃ、及び２７Ｄを介して送信される。システムレジスタ１４は更に、図１に示す出力３０に対応する４つの反転された出力３０Ａ、３０Ｂ、３０Ｃ、及び３０Ｄを含み、これらは、それぞれ、ライン３１Ａ、３ＩＢ、３１Ｃ、及び３１Ｄに接続される。出力信号ＱＢＢＡ０、ＱＢＢＡ１、ＱＢＢＧ０、及びＱＢＢＧ１は、それぞれ、ライン３１Ａ、３ＩＢ、３１Ｃ、及び３１Ｄを介して送信される。

【0050】

オペレーションにおいて、信号ＤＢＡ０は、ライン２２Ａを介して、システムレジスタ１４に入力され、出力信号ＱＡＢＡ０として出力２６Ａで出力され、出力信号ＱＡＢＡ０は、ＤＲＡＭの第１のバンク又はセットのＤＲＡＭ１６Ａ及び１６Ｂに送信される。信号ＤＢＡ０は更に、出力３０Ａにおいて信号ＱＢＢＡ０として反転された形式で出力され、ＤＲＡＭの第２のセットのＤＲＡＭ１６Ｃ及び１６Ｄに送信される。

【0051】

信号ＤＢＡ１が、入力２０Ｂにおいてレジスタ１４に入力され、出力２６Ｂを介して信号ＱＡＢＡ１としてＤＲＡＭ１６Ａ〜１６Ｂに、及び反転された形式で出力３０Ｂを介して信号ＱＢＢＡ１としてＤＲＡＭ１６Ｃ及び１６Ｄに送信される。同様に、信号ＤＢＧ０及びＤＢＧ１が、システムレジスタ１４に入力され、非反転形式で信号ＱＡＢＧ０及びＱＡＢＧ１としてＤＲＡＭ１６Ａ及び１６Ｂに、及び反転された形式で信号ＱＢＢＧ０及びＱＢＢＧ１としてＤＲＡＭ１６Ｃ及び１６Ｄに出力される。

【0052】

図３〜図５は、本発明の一実施例に従ったＭＲＳコマンドに対する変化を図示する。システムレジスタ１４は、その入力２０においてコントローラ１２から第１のＭＲＳコマンドを受け取る。ＭＲＳコマンドは、図３の表の３番目のラインに示すように、アドレスビット「０００１」及び構成ビット「１１１１１１１１１１１１」を含み得る。このコマンドは、表の次のラインに示すように出力２６においてＤＲＡＭ１６Ａ及び１６Ｂの第１のセットに反転されずに出力され得る。このコマンドは更に、表の５番目のラインにアドレス「１０００」及び構成ビット「００００００００００００」で示すように、反転された出力３０においてＤＲＡＭ１６Ｃ及び１６Ｄの第２のセットに反転された形式で出力され得る。

【0053】

その後コントローラ１２は、第１のＭＲＳコマンドの反転されたコピーである第２のＭＲＳコマンドを送り得る。反転されたコピーのアドレスビット及び構成ビットを、図３において「第２のコマンド」のヘッドラインの下に示す。このコマンドは、表の次のラインに示すように非反転出力２６においてＤＲＡＭ１６Ａ及び１６Ｂの第１のセットに出力され得る。このコマンドは更に、図３の表の最後のラインに示すように、反転された出力３０においてＤＲＡＭ１６Ｃ及び１６Ｄの第２のセットに反転された形式で出力され得る。

【0054】

コマンドに含まれる構成ビットは、第１のモードレジスタのアドレスでのみストアされ得る。アドレス「０００１」は第１のモードレジスタのアドレスであり、アドレス「１１１０」は第２のモードレジスタのアドレスである。そのため、第１のコマンドの後、構成ビット「１１１１１１１１１１１１」が、第１のセットのＤＲＡＭのアドレス「０００１」を有する全ての第１のモードレジスタにストアされ得る。アドレスビット「１１１０」が第２のモードレジスタを示すため、第２のセットのＤＲＡＭのモードレジスタには何もストアされない。

【0055】

第２のコマンドの後、構成ビット「１１１１１１１１１１１１」が、第２のセットのＤＲＡＭのアドレス「０００１」を有する全ての第１のモードレジスタにストアされ得る。アドレスビット「１１１０」が第２のモードレジスタを示すため、第１のセットのＤＲＡＭのモードレジスタには何もストアされない。

【0056】

２つのコマンドの後、両方のセットの全てのＤＲＡＭにおけるアドレス「０００１」を有する全ての第１のモードレジスタは、同じ構成ビットを含み得る。

【0057】

別の実施例において、ＭＲＳコマンドが、コントローラ１２からシステムレジスタ１４まで一度だけ送られ得る。ＭＲＳコマンドは、図４の表の２番目のラインに示すように、アドレスビット「０００１」及び構成ビット「１１１１１１１１１１１１」を含み得る。このコマンドは、表の次のラインに示すように、非反転出力２６においてＤＲＡＭ１６Ａ及び１６Ｂの第１のセットに出力され得る。このコマンドは更に、表の最後から２番目のラインに示すように、反転された出力３０においてＤＲＡＭ１６Ｃ及び１６Ｄの第２のセットに反転された形式で出力され得る。

【0058】

本発明の実施例に従って、ＤＲＡＭは、コマンドに含まれるアドレスが第２のモードレジスタのアドレスを含むか否かを検出するように構成される。この場合、コマンドは反転され得る。また、コマンドに含まれる構成ビットは、第１のモードレジスタのアドレスにおいてのみストアされ得る。

【0059】

そのため、構成ビット「１１１１１１１１１１１１」は、第１のセットのＤＲＡＭのアドレス「０００１」を有する全ての第１のモードレジスタにストアされ得る。第２のセットのＤＲＡＭは、第２のモードレジスタを示すアドレス「１１１０」を検出し得、そのため、図４の表の最後のラインに示すようにコマンドを反転し得る。その後、第２のセットのＤＲＡＭは、アドレス「０００１」を有する全ての第１のモードレジスタにおける構成ビット「１１１１１１１１１１１１」をストアし得る。

【0060】

言い換えると、両方のセットの全てのＤＲＡＭにおいてアドレス「０００１」を有する全ての第１のモードレジスタは、同じ構成ビットを含むことになる。

【0061】

本発明の別の実施例に従って、レジスタ制御ワードが、ＭＲＳコマンドを用いてシステムレジスタに送られ得る。コントローラ１２は、図５の２番目のラインに示すようにアドレスビット「０１１１」及び構成ビット「１０１０１１１１１１１１」を含むＭＲＳコマンドを送り得る。このコマンドは、表の次のラインに示すように、非反転出力２６においてＤＲＡＭ１６Ａ及び１６Ｂ第１のセットに出力され得る。このコマンドは更に、表の４番目のラインに示すように、反転された出力３０においてＤＲＡＭ１６Ｃ及び１６Ｄの第２のセットに反転された形式で出力され得る。アドレスビット「０１１１」は、第１のモードレジスタを示し得るが、全てのＤＲＡＭにより「オペレーションが実行されない」アクセスと考えられる。言い換えると、ＤＲＡＭはこのコマンドに反応しない。（反転された）アドレスビット「１０００」は、第２のモードレジスタを示し得、従って、ＤＲＡＭにより考慮されない。しかし、システムレジスタ１４は、アドレスビット「０１１１」を、レジスタワードが送られるという情報とみなすように構成され得、これは、システムレジスタ自体のための構成情報を意味する。そして、構成ビットの最初の４つのビット「０１０１」は、レジスタ制御ワードアドレスであり得、更なるビット「１１１１１１１１」は、システムレジスタ自体のための構成データを表し得る。

【0062】

本発明に従って、メモリシステムは、ＭＲＳアクセスの間、アドレス反転をオンに保ち得る。そのため、ＶＴＴレギュレータのシグナルインテグリティ及び電流は阻害されない。電圧ＶＴＴは通常、動作電圧の半分であり、従って、例えば５００ｍＶ〜６００ｍＶの範囲である。従来技術において、アドレス反転はオフにされる必要があり、タイミングは、コマンド毎に１クロックからコマンド毎に３クロックに変えられる必要があった。複数の連続するＭＲＳコマンドの場合、従来技術に従ったメモリシステムは、ＶＴＴレギュレータが大量の出力スイッチングを同時に同じレベルにサポートするのに充分に強いことを確実にする必要があった。これに対し、本発明に従ったシステムでは、ＭＲＳコマンドの間大量の出力の同時スイッチングをサポートするためＶＴＴレギュレータを大きくすることは必要とされない。

【0063】

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

【図1】

【図2】

【図3】

【図4】

【図5】