特許 6182921 ＭＯＳ型半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6182921

(24)【登録日】2017年8月4日

(45)【発行日】2017年8月23日

(54)【発明の名称】ＭＯＳ型半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20170814BHJP

【ＦＩ】

   H01L29/78 652E

   H01L29/78 653B

   H01L29/78 653A

【請求項の数】5

【全頁数】12

(21)【出願番号】特願2013-58527(P2013-58527)

(22)【出願日】2013年3月21日

(65)【公開番号】特開2014-183292(P2014-183292A)

(43)【公開日】2014年9月29日

【審査請求日】2015年12月10日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100161562

【弁理士】

【氏名又は名称】阪本 朗

(72)【発明者】

【氏名】井上 正範

【審査官】 早川 朋一

(56)【参考文献】

【文献】 特開昭６３−０８０５７１（ＪＰ，Ａ）

【文献】 特開平１０−２０９４３２（ＪＰ，Ａ）

【文献】 特開２００７−０８８０１０（ＪＰ，Ａ）

【文献】 特開２０１２−２５３２７６（ＪＰ，Ａ）

【文献】 特開平０５−２０６４０７（ＪＰ，Ａ）

【文献】 特開２００９−２１８３０４（ＪＰ，Ａ）

【文献】 米国特許第６３０３４１０（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２９／０６−２９／１０

(57)【特許請求の範囲】

【請求項1】

第１導電型ドレイン領域と、
該第１導電型ドレイン領域上に配置される第１導電型ドリフト領域と、
該第１導電型ドリフト領域の表面層に選択的に配置される第２導電型ウェル領域と、
該第２導電型ウェル領域の表面層に選択的に配置される第１導電型ソース領域と、
該第１導電型ソース領域と前記第１導電型ドリフト領域の表面層とに挟まれる前記第２導電型ウェル領域の表面に配置される絶縁膜と、
該絶縁膜の上面に配置されるゲート電極と、
該ゲート電極と前記絶縁膜を挟んで隣り合う前記第２導電型ウェル領域の表面層にチャネル形成領域と、を有し、
該チャネル形成領域内の表面には段差を備え、
該段差は前記チャネル形成領域の周辺長方向に沿って全長に亘って形成され、前記第１導電型ドリフト領域の主面に平行で該主面に直交する方向の高さが低い低部と、前記第１導電型ドリフト領域の前記主面に平行で前記主面に直交する方向の高さが前記低部より高い高部と、を備えることを特徴とするＭＯＳ型半導体装置。

【請求項2】

前記段差の前記低部側表面に前記第１導電型ソース領域を有することを特徴とする請求項１記載のＭＯＳ型半導体装置。

【請求項3】

前記段差の前記高部側表面に前記第１導電型ソース領域を有することを特徴とする請求項１記載のＭＯＳ型半導体装置。

【請求項4】

前記ＭＯＳ型半導体装置がＭＯＳＦＥＴであることを特徴とする請求項１乃至３のいずれか一項に記載のＭＯＳ型半導体装置。

【請求項5】

前記段差の高さは０．１μｍ以上１０μｍ以下であることを特徴とする請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）などのＭＯＳ型半導体装置に関する。

【背景技術】

【0002】

世の中の省エネルギー化の動きに合わせて、ＭＯＳＦＥＴはオン抵抗（Ｒｏｎ）低減を目的として、図１３（ａ）から図１３（ｂ）へというように、ＭＯＳ構造を含む表面セルパターン（１０１、１０２）の微細化が進んでいる。図１３（ａ）の破線枠で示すセルパターン１０１の２分の１ピッチサイズの拡大断面図を図２に、図１３（ｂ）の破線枠で示すセルパターン１０２の２分の１ピッチサイズの拡大断面図を図３にそれぞれ示す。セルピッチｂはセルピッチａより小さい。従って、セルピッチｂのＭＯＳ構造のチャネル長Ｌ_２は、セルピッチａのＭＯＳ構造のチャネル長Ｌ_１より短いので、図１３（ｂ）のＭＯＳＦＥＴは図１３（ａ）のＭＯＳＦＥＴよりオン抵抗を低減することができる。

【0003】

ＭＯＳＦＥＴの重要な特性であるオン抵抗（Ｒｏｎ）を大まかに分離すると、図１２のＭＯＳＦＥＴの要部断面図で示すように、Ｒｃｈ（チャネル抵抗）、Ｒｊｆｅｔ（接合ＦＥＴに基づく抵抗）、Ｒｅｐｉ（エピタキシャル成長により形成されたｎ型ドリフト層２の抵抗）の三つの抵抗成分となる。すなわち、１つは、ＭＯＳ構造のｎチャネル５の抵抗成分であるＲｃｈである。次に、隣り合うｐ型ボディ領域３に挟まれたｎ型ドリフト層２の表面層の抵抗であるＲｊｆｅｔである。さらに、耐圧に依存するｎ型ドリフト層２の抵抗のＲｅｐｉである。また、ＲｊｆｅｔとＲｅｐｉは、擬平面接合（Ｑｕａｓｉ−Ｐｌａｎｅ−Ｊｕｎｃｔｉｏｎ）の形状とも関連して定まる。それぞれのオン抵抗（Ｒｏｎ）成分を低減する方法として従来から知られている方法について説明する。

【0004】

Ｒｃｈ（チャネル抵抗）の低減については、前述のようにセルパターンの微細化によりチャネル長Ｌを短くする方法およびセルピッチ縮小による系列回路増加などがよく知られている一般的な方法である。

【0005】

Ｒｊｆｅｔ（接合ＦＥＴに基づく抵抗）の低減については、接合ＦＥＴ領域（ｐ型ボディ領域３の間）の幅Ｂ_Ｌ、その不純物濃度の最適化およびセルピッチ縮小による系列回路増加などの方法が行われる。いずれもセルパターンの微細化が関係する。

【0006】

Ｒｅｐｉ（ｎ型ドリフト層２の抵抗）の低減としては、以下の方法がある。ｐ型ボディ領域３を稠密に配置して平面に近い擬平面接合とする。この擬平面接合により、ｐ型ボディ領域３による接合面を、本来の平面接合に十分近づけて、接合面を平面に近い波型の形状とする。これにより、ｐｎ接合面の形状によって決まる耐圧を平面接合による理論耐圧に近い値まで増加させることができる。従来は、ｎ型ドリフト層２の比抵抗を、理論耐圧が得られる比抵抗値よりも高くしてオン抵抗を犠牲にすることにより、高い耐圧を維持していた。しかしながら、ｐ型ボディ領域３のｐｎ接合を擬平面接合とすることにより、同耐圧での低比抵抗化を可能とし、その結果、ｎ型ドリフト層２の抵抗成分（Ｒｅｐｉ）の低減を図ることができる。

【0007】

これら三つの抵抗成分の低減には、いずれもセルパターンの微細化が共通の要件である。前述の図１３（ａ）から図１３（ｂ）への従来のＭＯＳＦＥＴのセルパターンの微細化もこの流れに沿ったものである。

【0008】

このようなＭＯＳＦＥＴのセルパターンの微細化とオン抵抗（Ｒｏｎ）の低減およびＳＯＡの改善に関して、次のような文献の存在が知られている。ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａ Ｔｒａｎｓｉｓｔｏｒ）デバイスに関して、チャネル長（Ｌ）を長く（Ｒｃｈを大きく）してＳＯＡを改善する方法の記載がある（特許文献１）。また、同じくＩＧＢＴに関するデバイスであるが、ｎチャネルのプレーナ部分とゲートトレンチの側壁の垂直部分のｎチャネルを組み合わせた非直線状のチャネル形状が記載されている（特許文献２）。さらに、前述したオン抵抗（Ｒｏｎ）とＳＯＡのトレードオフが顕在化するという課題に対する解決策として、ｐ型ボディ領域３内の対向するチャネルのゲート閾値電圧（Ｖｔｈ）をそれぞれ変えることで、チャネルコンダクタンスＧｄを下げることが記載されている（特許文献３）。また、プレーナ型ＭＯＳＦＥＴのセルパターンを微細化する技術について記載された文献がある（特許文献４）。浅いトレンチに関する技術について記載された文献もある（特許文献５）。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００１−２４１８４号公報

【特許文献2】特開２０１０−２７２７４１号公報

【特許文献3】特表２００４−５１１０８４号公報

【特許文献4】特開２００３−００８０１４号公報

【特許文献5】特開平８−２３６７６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、オン抵抗（Ｒｏｎ）の低減を目的にして、セル構造の微細化が図られたＭＯＳＦＥＴは、その安全動作領域（ＳＯＡ：Ｓａｆｅ Ｏｐｅｒａｔｉｏｎ Ａｒｅａ）に関しては、図４、図５に○印で示すように、高電圧側で、安全動作領域（以降ＳＯＡ）が小さくなるという問題が生じることがある。図４、図５は、定格電圧が２５０Ｖ、定格電流が図４は１３Ａ、図５は４２ＡのＭＯＳＦＥＴにおけるＳＯＡを示すＶｄｓ−Ｉｄ特性図である。図４は図１３（ａ）のＭＯＳＦＥＴに、図５は図１３（ｂ）のＭＯＳＦＥＴにそれぞれ対応する。

【0011】

例えば、図４で２０Ｖと２５０Ｖを比較するとＳＯＡは１０００Ｗから７５０Ｗへダウン、図５で１０Ｖと２５０Ｖの比較から１０００Ｗから１２５Ｗへそれぞれダウンしている。

【0012】

前述した問題に関してさらに詳述する。このように、ＳＯＡが小さくなる原因は、セル構造（セルパターン）の微細化を行った従来のＭＯＳＦＥＴの飽和領域での発熱分布をそれぞれ示す図６（ＭＯＳＦＥＴの定格２５０Ｖ、１３Ａ）、図７（ＭＯＳＦＥＴの定格２５０Ｖ、４２Ａ）のように、デバイスチップ内に局所発熱が起こっているためであると考えられる。図６、図７は、それぞれ図４、図５に対応する樹脂封止タイプ（パッケージ型：ＴＯ２２０）のＭＯＳＦＥＴの飽和領域での通電時の発熱状態を示す上面図である。図６、図７は、ＭＯＳＦＥＴチップの発熱状態について、発熱温度が高い領域部分がより黒く見えるようにハッチングを描くとともに封止樹脂を除いて図案化したものである。それぞれのハッチングに対応する温度範囲を図６、図７に記入した。図６と図７の比較では、図６が図７より、高発熱領域が広いことが分かる。なお、図６、図７の各上面図には、参考までに半導体装置の各要素名（ＭＯＳＦＥＴチップ、ゲート端子、ドレイン端子、ソース端子、ソース、ゲート接続ワイヤ、金属フレーム等）について記入されている。

【0013】

ＭＯＳＦＥＴチップにこのような局所発熱が起きる理由を、図８、図９のＭＯＳＦＥＴのゲート電圧Ｖｇに対するチャネルコンダクタンスＧｄ（ドレイン−ソース間電流Ｉｄの勾配）と温度特性との関係を表す図を参照して説明する。図８は図６にかかるＭＯＳＦＥＴに、図９は図７にかかるＭＯＳＦＥＴにそれぞれ対応する。

【0014】

温度（接合温度）に対する、ゲート閾値電圧Ｖｔｈおよびキャリア移動度の依存性と、各ＭＯＳＦＥＴデバイスのドレイン−ソース間電流（Ｉｄ）（以降、単に電流（Ｉｄ）と略記）のゲート電圧（Ｖｇ）への依存性を組み合わせると、順方向伝達特性図（図８、図９）が得られる。すなわち、この特性図は所定のゲート電圧Ｖｇにおいて、どれくらいの電流（Ｉｄ）がＭＯＳＦＥＴのチャネルを通して流れるかを、異なる温度（接合温度）をパラメータとして、ゲート電圧（Ｖｇ）に対してプロットしたものである。一般的に、チャネルコンダクタンス（Ｇｄ）（この曲線の勾配）は温度とともに減少する。図８と図９ではともに、異なる温度で形成された複数のプロット線が１つの点を通って交差することを示している。この複数のＩｄ−Ｖｇ曲線が交差する点をクロスポイントと呼ぶ。

【0015】

クロスポイントより下の電流（Ｉｄ）およびＶｇでは、Ｉｄは一定のＶｇに対して温度の上昇とともにより増加する（正の温度係数）。例えば、ＭＯＳＦＥＴのある箇所、すなわち１つの単位セルあるいは複数に隣り合うセルを考える。ここでセルとは、１つのゲートを含むＭＯＳＦＥＴの単位であり、例えば図１はセルの半分を示す。クロスポイントよりも下のＩｄもしくはＶｇでは、何らかの原因で、ある特定の箇所に電流が集中すると、その箇所の温度（接合温度）が上昇する。すると、ゲート電圧が一定の場合、Ｉｄ−Ｖｇ特性が正の温度係数を有するために、その箇所の電流が増加するようになる。その結果、より多くの電流が特定の箇所に集中されるようになるため、Ｉｄに正帰還が働き、温度の上昇に対してＭＯＳＦＥＴの電流動作が不安定になる。

【0016】

一方、クロスポイントよりも上のＩｄもしくはＶｇでは、Ｉｄは一定のＶｇに対して温度の上昇とともに減少する（負の温度係数）。これにより、ある箇所で電流が集中し温度が上昇しても、その箇所の電流は減少するので、Ｉｄには負帰還が働く。その結果、ＭＯＳＦＥＴの電流動作は温度の上昇に対して安定になる。

【0017】

クロスポイントより下のＩｄおよびＶｇにおける動作の不安定性について説明する。クロスポイントより下で動作する場合、何らかのウェハプロセスの不具合またはパッケージングの不均質性に起因して、デバイスチップの局所領域の温度が高くなると、ゲート閾値電圧（Ｖｔｈ）が下がる。ゲート閾値電圧（Ｖｔｈ）が下がると、ゲート駆動が強くなって、電流（Ｉｄ）を上昇させる。この上昇する電流（Ｉｄ）によって、局所領域においてさらに熱が発生し、ゲート閾値電圧（Ｖｔｈ）がさらに下がる。こうして正帰還ループが生じる結果、ホット・スポッティングおよび最終的にはデバイスの熱暴走などによる故障または破壊に至ることになる。

【0018】

図９は、図８よりセルパターンの微細化がよりいっそう進められている従来のＭＯＳＦＥＴデバイス（図１３（ｂ））の順方向伝達特性図を示している。図８（ＭＯＳＦＥＴの定格２５０Ｖ、１３Ａ）と図９（ＭＯＳＦＥＴの定格２５０Ｖ、４２Ａ）に示すように、デバイスチップのセルパターンの微細化を進めるにつれて、図８より図９の「正」の温度係数の領域（クロスポイントより下の領域）が広くなっていることが分かる。

【0019】

１つのデバイス内でも当然ゲート閾値電圧（Ｖｔｈ）バラツキがあり、最もゲート閾値電圧（Ｖｔｈ）が低いところからドレイン−ソース間電流（Ｉｄ）（以降、電流（Ｉｄ））が流れ始める。こうして電流（Ｉｄ）が局部的に流れることにより、その局部エリアは発熱するが、このときチャネルコンダクタンスの温度係数が正であるとさらに電流が流れやすくなり電流集中によりＳＯＡが小さくなる。逆に温度係数が負であれば温度上昇に伴い電流（Ｉｄ）が流れにくくなり、電流（Ｉｄ）はデバイス内で均一化される。その結果、デバイス全体で均一に電流（Ｉｄ）を流すためデバイスサイズに応じたＳＯＡが広く確保されるのだと考えられる。

【0020】

ところが、前述の図１３（ａ）から図１３（ｂ）への微細化のように、単なるセルパターンの微細化のみでは、たとえ、オン抵抗（Ｒｏｎ）が小さくなると、同時にＳＯＡも小さくなる（悪化する）。よって、前述のように、オン抵抗（Ｒｏｎ）とＳＯＡのトレードオフが顕在化することが新たな問題となるのである。

【0021】

本発明は、以上説明した点を考慮してなされたものであり、本発明の目的は、低オン特性を維持したまま、高電圧域の安全動作領域を拡大することのできるＭＯＳ型半導体装置を提供することである。

【課題を解決するための手段】

【0022】

本発明は、前述の課題を解決するために、第１導電型ドレイン領域と、該第１導電型ドレイン領域上に配置される第１導電型ドリフト領域と、該第１導電型ドリフト領域の表面層に選択的に配置される第２導電型ウェル領域と、該第２導電型ウェル領域の表面層に選択的に配置される第１導電型ソース領域と、該第１導電型ソース領域と前記第１導電型ドリフト領域の表面層とに挟まれる前記第２導電型ウェル領域の表面に配置される絶縁膜と、該絶縁膜の上面に配置されるゲート電極と、該ゲート電極と前記絶縁膜を挟んで隣り合う前記第２導電型ウェル領域の表面層にチャネル形成領域と、を有し、該チャネル形成領域内の表面には段差を備え、該段差は前記チャネル形成領域の周辺長方向に沿って全長に亘って形成され、前記第１導電型ドリフト領域の主面に平行で該主面に直交する方向の高さが低い低部と、前記第１導電型ドリフト領域の前記主面に平行で前記主面に直交する方向の高さが前記低部より高い高部と、を備えることを特徴とするＭＯＳ型半導体装置とする。前記段差の低部側表面に前記第１導電型ソース領域を有することが好ましい。前記段差の高部側表面に前記第１導電型ソース領域を有することも好ましい。前記ＭＯＳ型半導体装置がＭＯＳＦＥＴであることが好適である。前記段差の高さは０．１μｍ以上１０μｍ以下であることが好ましい。

【発明の効果】

【0023】

本発明によれば、低オン特性を維持したまま、高電圧域の安全動作領域を拡大することのできるＭＯＳ型半導体装置を提供することができる。

【図面の簡単な説明】

【0024】

【図1】本発明にかかるプレーナ形ＭＯＳＦＥＴの要部断面図である。

【図2】従来のＭＯＳＦＥＴの要部断面図である。

【図3】従来のＭＯＳＦＥＴの要部断面図である。

【図4】従来のＭＯＳＦＥＴの安全動作領域（ＳＯＡ）を示す図である。

【図5】従来のＭＯＳＦＥＴの安全動作領域（ＳＯＡ）を示す図である。

【図6】従来のＭＯＳＦＥＴの飽和領域での発熱分布を示す上面図である。

【図7】従来のＭＯＳＦＥＴの飽和領域での発熱分布を示す上面図である。

【図8】従来のＭＯＳＦＥＴのＶｇ−Ｉｄ特性の温度依存性を示す特性図である。

【図9】従来のＭＯＳＦＥＴのＶｇ−Ｉｄ特性の温度依存性を示す特性図である。

【図10】本発明にかかるＭＯＳＦＥＴと従来のＭＯＳＦＥＴの、各Ｖｇ−Ｉｄ特性の温度依存性を示す特性図である。

【図11】本発明にかかるＭＯＳＦＥＴと従来のＭＯＳＦＥＴのＳＯＡ比較図である。

【図12】ＭＯＳＦＥＴのオン抵抗の主要な３つの抵抗成分を示す要部断面図である。

【図13】従来のＭＯＳＦＥＴの、セルピッチの異なる要部断面図である。

【図14】本発明にかかるプレーナ形ＭＯＳＦＥＴの要部断面図である。

【発明を実施するための形態】

【0025】

以下、本発明のＭＯＳ型半導体装置にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

【実施例1】

【0026】

図１は本発明にかかるプレーナ型縦型パワーＭＯＳＦＥＴの１／２セル構造を示す要部断面図である。このプレーナ型縦型パワーＭＯＳＦＥＴの構造について以下説明する。実施例１のプレーナ型縦型パワーＭＯＳＦＥＴの定格電圧は３０Ｖ〜６００Ｖ（実施例１では２５０Ｖ）で、定格電流は１Ａ〜１００Ａ（実施例１では４２Ａ）である。ドレイン領域でもあるｎ型低抵抗領域１は例えば、不純物濃度：７×１０^１７ａｔｍ／ｃｍ^−３〜６×１０^１９ａｔｍ／ｃｍ^−３にされる。このｎ型低抵抗領域１（ドレイン領域）上にエピタキシャル成長法などにより堆積され、電圧支持機能を備えるｎ型ドリフト層２（例えば、不純物濃度：７．８×１０^１６ａｔｍ／ｃｍ^−３〜８．５×１０^１３ａｔｍ／ｃｍ^−３、厚み：３μｍ〜５０μｍ）を有する。実施例１では、例えば不純物濃度８．８×１０^１４ａｔｍ／ｃｍ^−３で、厚み２５μｍである。ｎ型ドリフト層２の表面層にイオン注入によりウェル状に選択的に形成されるｐ型ボディ領域３ａ（例えば、不純物濃度：１×１０^１６ａｔｍ／ｃｍ^−３〜５×１０^１８ａｔｍ／ｃｍ^−３、厚み：１μｍ〜１０μｍ）を有する。実施例１では、例えば不純物濃度８×１０^１６ａｔｍ／ｃｍ^−３で、厚み３．５μｍである。該ｐ型ボディ領域３ａ内の表面層に形成されるｎ型ソース領域４は例えば、不純物濃度：１×１０^１９ａｔｍ／ｃｍ^−３〜１×１０^２２ａｔｍ／ｃｍ^−３、厚み：０．１μｍ〜２．０μｍにされる。実施例１では、例えば不純物濃度１×１０^２２ａｔｍ／ｃｍ^−３で、厚み０．３μｍである。さらに、半導体基板表面に露出するｎ型ドリフト層２の表面層とｎ型ソース領域４の表面層とに挟まれた箇所に、ｐ型ボディ領域３ａの表面に沿ったチャネル形成領域５ａを備える。また、チャネル形成領域５ａの表面上には、ゲート絶縁膜９（例えば、厚み：１００Å〜１２００Å）を介して堆積されるポリシリコンからなるゲート電極６とを備える。実施例１では、ゲート絶縁膜９の厚さは、例えば１０００Åである。また、以上の構造により、Ｖｔｈは０．５Ｖ〜６．０Ｖに調整され、実施例１では、例えば３．５Ｖである。前記ｎ型低抵抗領域１の裏面側にはドレイン電極８が設けられ、前記ｎ型ソース領域の表面にはソース電極７が設けられる。前記ｎ型ドリフト層２は前記ｎ型低抵抗領域１と同電位であり、ドレイン領域でもある。

【0027】

このプレーナ型ＭＯＳＦＥＴ２００ａは、ゲート閾値電圧Ｖｔｈ以上のゲート電圧がゲート電極６とソース電極７間に印加されると前記チャネル形成領域５ａにｎチャネルが形成される。これにより、ｎ型ソース領域４とｎ型ドリフト層２およびドレイン領域１を結ぶｎ型の電子の通路が形成される。

【0028】

図１に示す本発明のプレーナ型ＭＯＳＦＥＴ２００ａの特徴的な構造は、前記チャネル形成領域５ａの表面が平坦面ではなく、ｎ型ドリフト層２側の表面がｎ型ソース領域４側の表面より高い段差を有することである。チャネル形成領域５ａの表面にこのような段差を設けることにより、セルピッチを大きくすることなく、チャネル長（Ｌ）を長くすることができる。ここでチャネル長とは、チャネル形成領域で、電流が流れる方向の距離である。また、このチャネル形成領域の前記チャネル長の方向に対して、その直角の方向の全長をチャネル周辺長とする。図１４は前記図１とは逆に、ｎ型ドリフト層２側の表面がｎ型ソース領域４側の表面より低い段差を有するチャネル形成領域５ｂである点が異なるプレーナ型ＭＯＳＦＥＴ２００ｂである。このチャネル形成領域５ｂの段差の高さはいずれも０．１μｍ〜１０．０μｍ程度とすることが好ましい。段差の高さの下限値を０．１μｍとする理由は、ＳＯＡ改善効果が有意差として確認できるのは後述するＧｄを１０％以上低減させた場合である。一般的なＭＯＳでチャネル長の最少値は１．０μｍ程度でありＧｄを１０％低減するためにはチャンネル長を１０％長くすれば良く、このための段差の最小値が０．１μｍである。同じく上限値を１０．０μｍとする理由は、段差部は全てｐ型ボディ領域で覆われている必要があり、一般的なＭＯＳのｐ型ボディ領域の最大厚みが段差の上限値である。より好ましくは、０．１μｍ以上３．０μｍ以下である。

【0029】

後述する原理により、チャネル長（Ｌ）が長くなるように段差を形成することにより、セルピッチを広げずに高電圧側ＳＯＡの低下を抑制することができる。従来のチャネル形成領域のように、段差を設けないで単純に（直線的に）チャネル長（Ｌ）を長くすると、セルピッチの増加につながり、セル密度が低下し電流経路（チャネル幅またはチャネルの周辺長（Ｚ））が減ってオン抵抗（Ｒｏｎ）が増加する。

【0030】

前述したように、セルピッチを広げることなくチャネル長（Ｌ）を長くする構成を備える本発明にかかるＭＯＳＦＥＴによれば、オン抵抗の増加を抑えつつ、ＳＯＡを拡大させることができる理由について以下説明する。

【0031】

ＭＯＳＦＥＴの高電圧域のＳＯＡが縮小することを示すＶｇ−Ｉｄ特性に関して、ゲート電圧（Ｖｇ）を増加させたときの、電流（Ｉｄ）の増加の仕方（ドレイン−ソース間電流Ｉｄの勾配）は、チャネルコンダクタンス（Ｇｄ）と等価であると考えられる。すなわち、チャネルコンダクタンス（Ｇｄ）を式で表すと次の式（１）のようになる。

【0032】

【数1】

【0033】

Ｖｔｈが温度の上昇に対して減少するため、Ｖｇ−Ｖｔｈは増加する。μ_ｎは温度の上昇に対して減少するものの、それよりもＶｔｈの減少の方が大きいため、この式（１）は温度に対して負の特性を示す。そのため、温度が上昇するほどチャネルコンダクタンス（Ｇｄ）が大きくなり電流（Ｉｄ）が増加する。

【0034】

これに対して、分母のチャネル長（Ｌ）を大きくすれば、チャネルコンダクタンス（Ｇｄ）は減少する。これにより、Ｖｔｈ減少によるＧｄの増加を緩和することができる。
以上より、チャネル長（Ｌ）を長くすることがＶｇ−Ｉｄ特性の温度係数の「負」の領域を広くする（すなわち、Ｖｇ−Ｉｄ特性の温度特性クロスポイントを低電流（Ｉｄ）側に下げる）ことになり、ＳＯＡを拡大させることができる。

【0035】

本発明のＭＯＳＦＥＴ（図１）と従来のＭＯＳＦＥＴ（図１３（ｂ））のＶｇ−Ｉｄ特性を図１０に、本発明について×と☆印で、従来のＭＯＳＦＥＴについて□と○印でそれぞれ比較して示す。本発明のＭＯＳＦＥＴ（図１）はチャネル長（Ｌ）が長くされているので、図１０の矢印に示すようにＶｇ−Ｉｄ特性の温度特性の正／負のクロスポイントを低電流（Ｉｄ）側に下げることができる。この結果、図１１の本発明のＭＯＳＦＥＴ（図１）と従来のＭＯＳＦＥＴ（図１３（ｂ））にかかるＳＯＡを破線と実線とで比較して示すＶｄｓ−Ｉｄ特性図のように、本発明のＭＯＳＦＥＴがＳＯＡ（破線）を従来に比べて拡大できることが分かる。図１１から、前述のＳＯＡ拡大の効果はドレインーソース間電圧（Ｖｄｓ）の高電圧側で特に顕著であることも示されている。理想的にはデバイスサイズとフレームの熱抵抗から決まるパワー一定のＳＯＡが得られる。

【0036】

また、本発明にかかるチャネル形成領域表面に形成される段差部では、Ｓｉ半導体基板の面方位が変わるので、移動度μが低下することにより、チャネルコンダクタンス（Ｇｄ）を低く抑える効果も奏することができる。

【0037】

以上説明した本発明の実施例にかかるＭＯＳＦＥＴによれば、低オン抵抗特性を維持したまま、高電圧域のＳＯＡを拡大できる。ただし、チャネル抵抗Ｒｃｈは若干増加するので、特に高耐圧品（５００Ｖ以上）のデバイスの場合より効果が大きく有効である。また、高電圧域を使用するリニアーレギュレータ用途などにも適している。

【符号の説明】

【0038】

１： ｎ型低抵抗領域、ドレイン領域
２： ｎ型ドリフト層
３、３ａ： ｐ型ボディ領域
４： ｎ型ソース領域
５： ｎチャネル
５ａ、５ｂ：チャネル形成領域
６： ゲート電極
７： ソース電極
８： ドレイン電極
９： ゲート絶縁膜
１０１、１０２：セルパターン
２００ａ、２００ｂ：プレーナ型ＭＯＳＦＥＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】