特許 6185511 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6185511

(24)【登録日】2017年8月4日

(45)【発行日】2017年8月23日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20170814BHJP

   H01L 21/8234 20060101ALI20170814BHJP

   H01L 27/088 20060101ALI20170814BHJP

   H01L 27/06 20060101ALI20170814BHJP

   H01L 29/872 20060101ALI20170814BHJP

   H01L 29/861 20060101ALI20170814BHJP

   H01L 29/868 20060101ALI20170814BHJP

   H01L 29/739 20060101ALI20170814BHJP

   H01L 29/47 20060101ALI20170814BHJP

   H01L 29/41 20060101ALI20170814BHJP

【ＦＩ】

   H01L29/78 657D

   H01L29/78 653A

   H01L29/78 652J

   H01L27/088 A

   H01L27/06 102A

   H01L29/86 301F

   H01L29/91 C

   H01L29/91 K

   H01L29/78 655D

   H01L29/48 F

   H01L29/44 L

【請求項の数】5

【全頁数】19

(21)【出願番号】特願2015-106860(P2015-106860)

(22)【出願日】2015年5月26日

(65)【公開番号】特開2016-225327(P2016-225327A)

(43)【公開日】2016年12月28日

【審査請求日】2016年10月4日

(73)【特許権者】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110000110

【氏名又は名称】特許業務法人快友国際特許事務所

(72)【発明者】

【氏名】妹尾 賢

(72)【発明者】

【氏名】添野 明高

(72)【発明者】

【氏名】平林 康弘

(72)【発明者】

【氏名】久野 敬史

(72)【発明者】

【氏名】山下 侑佑

(72)【発明者】

【氏名】町田 悟

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 特開２０１３−０４８２３０（ＪＰ，Ａ）

【文献】 特開平０７−２２６５２１（ＪＰ，Ａ）

【文献】 特開２０１３−０９８３１５（ＪＰ，Ａ）

【文献】 特開２０１５−０９０９１７（ＪＰ，Ａ）

【文献】 国際公開第２０１４／０９７４５４（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

同一半導体基板にＩＧＢＴ領域とダイオード領域が形成されており、前記半導体基板の表面に表面電極が形成されている半導体装置であり、
前記ＩＧＢＴ領域は、
ｎ型のドリフト領域と、
前記ドリフト領域の表面側に形成されているｎ型のバリア領域と、
前記バリア領域の表面側に形成されているｐ型のボディ領域と、
前記ボディ領域の表面側に形成されており、前記表面電極に導通しているｎ型のエミッタ領域と、
前記ボディ領域の表面側であって前記エミッタ領域と異なる位置に形成されており、前記ボディ領域より不純物濃度が高く、前記表面電極に導通しているｐ型のボディコンタクト領域と、
前記半導体基板の表面から前記エミッタ領域と前記ボディ領域と前記バリア領域を貫通して前記ドリフト領域に達する深さまで延びている複数のゲートトレンチと、
前記ゲートトレンチと前記ゲートトレンチの間において前記半導体基板の表面から前記ボディ領域を貫通して前記バリア領域に達する深さまで延びており、前記表面電極と前記バリア領域に導通しているｎ型のピラー領域を備えており、
前記ダイオード領域は、
ｎ型のドリフト領域と、
前記ドリフト領域の表面側に形成されているｎ型のバリア領域と、
前記バリア領域の表面側に形成されているｐ型のアノード領域と、
前記アノード領域の表面側の少なくとも一部に形成されており、前記アノード領域より不純物濃度が高く、前記表面電極に導通しているｐ型のアノードコンタクト領域と、
前記半導体基板の表面から少なくとも前記アノード領域と前記バリア領域を貫通して前記ドリフト領域に達する深さまで延びている複数のゲートトレンチと、
前記ゲートトレンチと前記ゲートトレンチの間において前記半導体基板の表面から前記アノードコンタクト領域と前記アノード領域を貫通して前記バリア領域に達する深さまで延びており、前記表面電極と前記バリア領域に導通しているｎ型のピラー領域を備えており、
前記半導体基板を平面視したときに、前記ピラー領域が前記半導体基板の表面に露出しているピラー露出範囲と、前記アノードコンタクト領域の深部側に前記ピラー領域が接しているピラー接触範囲と、前記アノードコンタクト領域の深部側に前記アノード領域が接しているアノード接触範囲が存在しており、
前記ピラー接触範囲と前記アノード接触範囲が並ぶ方向における前記ピラー接触範囲の幅が前記アノード接触範囲の幅より狭いことを特徴とする半導体装置。

【請求項2】

前記半導体基板の表面から前記半導体基板の深さ方向に離れるに従って前記ピラー接触範囲の幅が減少しており、
前記ピラー接触範囲の下端部の幅が前記ピラー接触範囲の上端部の幅の１／２より大きい、請求項１に記載の半導体装置。

【請求項3】

前記半導体基板の表面から前記半導体基板の深さ方向に離れるに従って前記アノードコンタクト領域の不純物濃度が連続的に低下しており、
前記アノードコンタクト領域の下端部の不純物濃度が、前記アノードコンタクト領域の上端部の不純物濃度の１／２より高い、請求項１又は２に記載の半導体装置。

【請求項4】

前記ピラー領域は、前記半導体基板の表面から前記半導体基板の深さ方向に離れるに従って不純物濃度が連続的に低下している濃度低下範囲を備えている、請求項１から３のいずれか一項に記載の半導体装置。

【請求項5】

前記ダイオード領域に形成されている複数の前記ピラー領域のうち前記ＩＧＢＴ領域に最も近い前記ピラー領域における前記ピラー接触範囲の幅が、前記最も近いピラー領域以外のピラー領域における前記ピラー接触範囲の幅より狭い、請求項１から４のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示する技術は、半導体装置に関する。

【背景技術】

【0002】

図１１に示すように、特許文献１に開示されている半導体装置１０１は、半導体基板１０２と、半導体基板１０２の表面１５０に形成されている表面電極１０５と、半導体基板１０２の裏面１６０に形成されている裏面電極１０６を備えている。同一の半導体基板１０２にＩＧＢＴ領域１０３とダイオード領域１０４が形成されている。

【0003】

ＩＧＢＴ領域１０３は、ｎ型のドリフト領域１１３と、ドリフト領域１１３の表面側に形成されているｎ型のバリア領域１１５と、バリア領域１１５の表面側に形成されているｐ型のボディ領域１１６と、ボディ領域１１６の表面側に形成されており、表面電極１０５に導通しているｎ型のエミッタ領域１１７と、ボディ領域１１６の表面側であってエミッタ領域１１７と異なる位置に形成されており、ボディ領域１１６より不純物濃度が高く、表面電極１０５に導通しているｐ型のボディコンタクト領域１１８を備えている。また、ＩＧＢＴ領域１０３は、半導体基板１０２の表面１５０からエミッタ領域１１７とボディ領域１１６とバリア領域１１５を貫通してドリフト領域１１３に達する深さまで延びている複数のゲートトレンチ１３０を備えている。また、ＩＧＢＴ領域１０３は、ゲートトレンチ１３０とゲートトレンチ１３０の間において半導体基板１０２の表面１５０からボディ領域１１６を貫通してバリア領域１１５に達する深さまで延びており、表面電極１０５とバリア領域１１５に導通しているｎ型のピラー領域１２０を備えている。

【0004】

ダイオード領域１０４は、ｎ型のドリフト領域１１３と、ドリフト領域１１３の表面側に形成されているｎ型のバリア領域１２５と、バリア領域１２５の表面側に形成されているｐ型のアノード領域１２３と、アノード領域１２３の表面側に形成されており、アノード領域１２３より不純物濃度が高く、表面電極１０５に導通しているｐ型のアノードコンタクト領域１２４を備えている。また、ダイオード領域１０４は、半導体基板１０２の表面１５０からアノードコンタクト領域１２４とアノード領域１２３とバリア領域１２５を貫通してドリフト領域１１３に達する深さまで延びている複数のゲートトレンチ１３０を備えている。また、ダイオード領域１０４は、ゲートトレンチ１３０とゲートトレンチ１３０の間において半導体基板１０２の表面１５０からアノード領域１２３を貫通してバリア領域１２５に達する深さまで延びており、表面電極１０５とバリア領域１２５に導通しているｎ型のピラー領域１２０を備えている。この半導体装置１０１ではアノードコンタクト領域１２４とピラー領域１２０が離間している。

【0005】

なお、ドリフト領域１１３の裏面側にｎ型のバッファ領域１１２が形成されている。ＩＧＢＴ領域１０３は、バッファ領域１１２の裏面側に形成されているｐ型のコレクタ領域１１１を備えている。ダイオード領域１０４は、バッファ領域１１２の裏面側に形成されているｎ型のカソード領域１２１を備えている。ゲートトレンチ１３０の内部には、ゲート電極１３２とゲート絶縁膜１３１が形成されている。ゲート電極１３２の上に層間絶縁膜１３３が配置されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１３−０４８２３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記の半導体装置１０１では、ＩＧＢＴ領域１０３に電流が流れやすくするために、ＩＧＢＴ領域１０３のゲートトレンチ１３０に沿って形成されるチャネルの密度（ＩＧＢＴ領域１０３の単位面積あたりのチャネルの数）を高めることが考えられる。そのために、ＩＧＢＴ領域１０３におけるゲートトレンチ１３０とゲートトレンチ１３０の間隔を狭くし、半導体基板１０２の単位面積あたりのゲートトレンチ１３０の数を増やしてゲートトレンチ１３０の密度を高くすることが考えられる。

【0008】

複数のゲートトレンチ１３０を形成する際、ＩＧＢＴ領域１０３におけるゲートトレンチ１３０とダイオード領域１０４におけるゲートトレンチ１３０を通常は同じ工程で形成するので、ＩＧＢＴ領域１０３のゲートトレンチ１３０の密度を高くすると、それに伴ってダイオード領域１０４のゲートトレンチ１３０の密度も高くしないと、ダイオード領域１０４の耐圧が落ちてしまう。ダイオード領域１０４のゲートトレンチ１３０の密度が高くなると、ダイオード領域１０４におけるゲートトレンチ１３０とゲートトレンチ１３０の間隔が狭くなる。

【0009】

ダイオード領域１０４におけるゲートトレンチ１３０とゲートトレンチ１３０の間隔が狭くなると、そのゲートトレンチ１３０とゲートトレンチ１３０の間にピラー領域１２０を形成するための領域が狭くなる。また、アノードコンタクト領域１２４を形成するための領域も狭くなる。その結果、ダイオード領域１０４にアノードコンタクト領域１２４とピラー領域１２０を形成したときに、アノードコンタクト領域１２４とピラー領域１２０の間隔が密になり、アノードコンタクト領域１２４とピラー領域１２０が重なって両者が接触することが考えられる。ｐ型のアノードコンタクト領域１２４とｎ型のピラー領域１２０が接触すると、アノードコンタクト領域１２４とピラー領域１２０によってｐｎ接合のダイオードが形成される。

【0010】

このような半導体装置において、ダイオードをターンオンすると（ダイオード領域１０４に対する順方向の電圧を印加すると）、接触によってｐｎ接合のダイオードを形成しているアノードコンタクト領域１２４からピラー領域１２０に正孔が流れ込み、半導体基板１０２に余分な正孔が蓄積される。そうすると、ダイオードをリカバリしたときに（ダイオード領域１０４に対する逆方向の電圧を印加したときに）、半導体基板１０２に蓄積されていた正孔が表面電極１０５に吐き出されるまでに時間を要することになり、スイッチング速度が遅くなることがある。

【0011】

そこで本明細書は、ゲートトレンチの密度を高くしたとしてもアノードコンタクト領域からピラー領域へ流れ込む正孔の量を抑制できる技術を提供する。

【課題を解決するための手段】

【0012】

本明細書に開示する半導体装置では、同一半導体基板にＩＧＢＴ領域とダイオード領域が形成されており、半導体基板の表面に表面電極が形成されている。ＩＧＢＴ領域は、ｎ型のドリフト領域と、ドリフト領域の表面側に形成されているｎ型のバリア領域と、バリア領域の表面側に形成されているｐ型のボディ領域と、ボディ領域の表面側に形成されており、表面電極に導通しているｎ型のエミッタ領域と、ボディ領域の表面側であってエミッタ領域と異なる位置に形成されており、ボディ領域より不純物濃度が高く、表面電極に導通しているｐ型のボディコンタクト領域を備えている。また、ＩＧＢＴ領域は、半導体基板の表面からエミッタ領域とボディ領域とバリア領域を貫通してドリフト領域に達する深さまで延びている複数のゲートトレンチと、ゲートトレンチとゲートトレンチの間において半導体基板の表面からボディ領域を貫通してバリア領域に達する深さまで延びており、表面電極とバリア領域に導通しているｎ型のピラー領域を備えている。ダイオード領域は、ｎ型のドリフト領域と、ドリフト領域の表面側に形成されているｎ型のバリア領域と、バリア領域の表面側に形成されているｐ型のアノード領域と、アノード領域の表面側の少なくとも一部に形成されており、アノード領域より不純物濃度が高く、表面電極に導通しているｐ型のアノードコンタクト領域を備えている。また、ダイオード領域は、半導体基板の表面から少なくともアノード領域とバリア領域を貫通してドリフト領域に達する深さまで延びている複数のゲートトレンチと、ゲートトレンチとゲートトレンチの間において半導体基板の表面からアノードコンタクト領域とアノード領域を貫通してバリア領域に達する深さまで延びており、表面電極とバリア領域に導通しているｎ型のピラー領域を備えている。半導体基板を平面視したときに、ピラー領域が半導体基板の表面に露出しているピラー露出範囲と、アノードコンタクト領域の深部側にピラー領域が接しているピラー接触範囲と、アノードコンタクト領域の深部側にアノード領域が接しているアノード接触範囲が存在している。ピラー接触範囲とアノード接触範囲が並ぶ方向におけるピラー接触範囲の幅がアノード接触範囲の幅より狭いことを特徴とする。

【0013】

この半導体装置では、ダイオード領域において、アノードコンタクト領域の一端部がピラー領域に接しており、他端部がゲートトレンチまで延びていてもよい。すなわち、アノードコンタクト領域がアノード領域の表面側の全幅にわたって形成されていてもよい。

【0014】

上記の半導体装置では、アノードコンタクト領域とピラー領域が接することを許容しているので、アノードコンタクト領域とピラー領域を形成するためのゲートトレンチとゲートトレンチの間の領域を狭くすることができる。そのため、ゲートトレンチの数を増やしてゲートトレンチの密度を高くすることができる。

【0015】

また、上記の半導体装置では、ｐ型のアノードコンタクト領域とｎ型のピラー領域が接することによってｐｎ接合のダイオードが形成されている。この半導体装置において、ダイオードをターンオンすると（ダイオード領域に対する順方向の電圧を印加すると）、ｐｎ接合のダイオードを形成しているアノードコンタクト領域からピラー領域に正孔が流れ込む。このとき、上記の構成によれば、アノードコンタクト領域の深部側においてピラー領域が接しているピラー接触範囲の幅がアノードコンタクト領域の深部側においてアノード領域が接しているアノード接触範囲の幅より狭いので、アノードコンタクト領域とピラー領域の接触面積を収縮することができる。これによって、アノードコンタクト領域からピラー領域へ流れ込む正孔の量を抑制することができる。上記の半導体装置によれば、ゲートトレンチの密度を高くしたとしてもアノードコンタクト領域からピラー領域へ流れ込む正孔の量を抑制できる。

【0016】

その結果、半導体基板に余分な正孔が蓄積されず、ダイオードをリカバリしたときに（ダイオード領域に対する逆方向の電圧を印加したときに）、半導体基板に蓄積されていた正孔が表面電極に吐き出されるまでの時間が短くなるので、スイッチング速度を速くすることができる。

【図面の簡単な説明】

【0017】

【図1】第１実施例に係る半導体装置の断面図である。

【図2】図１の要部IIの断面図である。

【図3】図２のIII−III断面における不純物濃度のプロファイルを示した図である。

【図4】図２に記載されている半導体基板を平面視した図である。

【図5】図２の要部Vの断面図である。

【図6】図２のVI−VI断面における不純物濃度のプロファイルを示した図である。

【図7】第２実施例に係る半導体装置の断面図である。

【図8】第３実施例に係る半導体装置の要部の断面図である。

【図9】不純物濃度のプロファイルの一例を示した図である。

【図10】他の実施例に係る半導体装置の断面図である。

【図11】従来の半導体装置の断面図である。

【発明を実施するための形態】

【0018】

図１に示すように、第１実施例に係る半導体装置１は、半導体基板２と、半導体基板２の表面５０に形成されている表面電極５と、半導体基板２の裏面６０に形成されている裏面電極６を備えている。

【0019】

半導体基板２は、ＩＧＢＴ領域３とダイオード領域４を備えている。ＩＧＢＴ領域３とダイオード領域４は、隣接して形成されている。同一の半導体基板２にＩＧＢＴ領域３とダイオード領域４が形成されている。ＩＧＢＴ領域３とダイオード領域４は、横方向（ｘ方向）に並んで形成されている。半導体基板２には半導体素子が形成されている。半導体基板２のＩＧＢＴ領域３にＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。半導体基板２のダイオード領域４にＦＷＤ（Free Wheeling Diode）が形成されている。ＩＧＢＴとＦＷＤは、逆並列の状態で形成されている。これによって、ＲＣ−ＩＣＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）が形成されている。

【0020】

表面電極５と裏面電極６は、例えばアルミニウム（Ａｌ）、アルミシリコン（ＡｌＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、及び、金（Ａｕ）等の金属を一つ又は複数用いて形成されている。表面電極５は、半導体基板２の表面５０を覆っている。裏面電極６は、半導体基板２の裏面６０を覆っている。表面電極５と裏面電極６のそれぞれは、半導体基板２のＩＧＢＴ領域３とダイオード領域４にわたって形成されている。

【0021】

半導体基板２のＩＧＢＴ領域３には、裏面６０側から表面５０側に向かって順に、コレクタ領域１１、バッファ領域１２、ドリフト領域１３、バリア領域１５、ボディ領域１６、エミッタ領域１７、及び、ボディコンタクト領域１８が形成されている。また、半導体基板２のダイオード領域４には、裏面６０側から表面５０側に向かって順に、カソード領域２１、バッファ領域１２、ドリフト領域１３、バリア領域２５、アノード領域２３、及び、アノードコンタクト領域２４が形成されている。バッファ領域１２とドリフト領域１３は、ＩＧＢＴ領域３とダイオード領域４に共通して形成されている。また、半導体基板２には、複数のピラー領域２０が形成されている。また、半導体基板２には、複数のゲートトレンチ３０が形成されている。

【0022】

［ＩＧＢＴ領域３］
コレクタ領域１１は、ｐ型の領域である。コレクタ領域１１は、不純物濃度が高い。コレクタ領域１１は、バッファ領域１２の裏面側に形成されている。コレクタ領域１１は、半導体基板２の裏面６０に露出する範囲に形成されている。コレクタ領域１１は、裏面電極６にオーミック接触する。コレクタ領域１１は、裏面電極６に導通している。

【0023】

バッファ領域１２は、ｎ型の領域である。バッファ領域１２は、コレクタ領域１１の表面側に形成されている。バッファ領域１２は、コレクタ領域１１とドリフト領域１３の間に形成されている。

【0024】

ドリフト領域１３は、ｎ型の領域である。ドリフト領域１３の不純物濃度は、バッファ領域１２の不純物濃度より低い。ドリフト領域１３は、バッファ領域１２の表面側に形成されている。ドリフト領域１３は、バッファ領域１２とバリア領域１５の間に形成されている。

【0025】

バリア領域１５は、ｎ型の領域である。バリア領域１５の不純物濃度は、ドリフト領域１３の不純物濃度より高い。バリア領域１５は、ドリフト領域１３の表面側に形成されている。バリア領域１５は、ドリフト領域１３とボディ領域１６の間に形成されている。バリア領域１５の横方向（ｘ方向）の端部は、ゲートトレンチ３０に接している。

【0026】

ボディ領域１６は、ｐ型の領域である。ボディ領域１６の不純物濃度は、コレクタ領域１１の不純物濃度より低い。ボディ領域１６は、バリア領域１５の表面側に形成されている。ボディ領域１６は、バリア領域１５とエミッタ領域１７及びボディコンタクト領域１８との間に形成されている。ボディ領域１６は、ゲートトレンチ３０に接する範囲に形成されている。ゲートトレンチ３０内のゲート電極３２がオン電位になると、ゲートトレンチ３０に接するボディ領域１６にチャネルが形成される。

【0027】

エミッタ領域１７は、ｎ型の領域である。エミッタ領域１７の不純物濃度は、バリア領域１５の不純物濃度より高い。エミッタ領域１７は、ボディ領域１６の表面側に形成されている。エミッタ領域１７は、ゲートトレンチ３０に接する範囲に形成されている。エミッタ領域１７は、半導体基板２の表面５０に露出する範囲に島状に形成されている。エミッタ領域１７は、表面電極５にオーミック接触する。エミッタ領域１７は、表面電極５に導通している。

【0028】

ボディコンタクト領域１８は、ｐ型の領域である。ボディコンタクト領域１８の不純物濃度は、ボディ領域１６の不純物濃度より高い。ボディコンタクト領域１８は、ボディ領域１６の表面側に形成されている。ボディコンタクト領域１８は、エミッタ領域１７と異なる位置に形成されている。ボディコンタクト領域１８は、半導体基板２の表面５０に露出する範囲に島状に形成されている。ボディコンタクト領域１８は、表面電極５にオーミック接触する。ボディコンタクト領域１８は、表面電極５に導通している。

【0029】

［ダイオード領域４］
カソード領域２１は、ｎ型の領域である。カソード領域２１の不純物濃度は、バッファ領域１２の不純物濃度より高い。カソード領域２１は、バッファ領域１２の裏面側に形成されている。カソード領域２１は、半導体基板２の裏面６０に露出する範囲に形成されている。カソード領域２１は、裏面電極６にオーミック接触する。カソード領域２１は、裏面電極６に導通している。

【0030】

バッファ領域１２は、ｎ型の領域である。バッファ領域１２は、カソード領域２１の表面側に形成されている。バッファ領域１２は、カソード領域２１とドリフト領域１３の間に形成されている。ドリフト領域１３は、バッファ領域１２とバリア領域２５の間に形成されている。バッファ領域１２とドリフト領域１３は、ＩＧＢＴ領域３とダイオード領域４にわたって形成されている。

【0031】

バリア領域２５は、ｎ型の領域である。バリア領域２５の不純物濃度は、ドリフト領域１３の不純物濃度より高い。バリア領域２５は、ドリフト領域１３の表面側に形成されている。バッファ領域１２とバリア領域２５の間にドリフト領域１３が形成されている。バリア領域２５は、ドリフト領域１３とアノード領域２３の間に形成されている。バリア領域２５の横方向（ｘ方向）の端部は、ゲートトレンチ３０に接している。

【0032】

アノード領域２３は、ｐ型の領域である。アノード領域２３の不純物濃度は、ボディ領域１６の不純物濃度と同等である。アノード領域２３は、バリア領域２５の表面側に形成されている。アノード領域２３は、バリア領域２５とアノードコンタクト領域２４の間に形成されている。アノード領域２３は、ゲートトレンチ３０に接する範囲に形成されている。

【0033】

アノードコンタクト領域２４は、ｐ型の領域である。アノードコンタクト領域２４の不純物濃度は、アノード領域２３の不純物濃度より高い。アノードコンタクト領域２４は、アノード領域２３の表面側に形成されている。アノードコンタクト領域２４は、半導体基板２の表面５０に露出する範囲に島状に形成されている。アノードコンタクト領域２４は、表面電極５にオーミック接触する。アノードコンタクト領域２４は、表面電極５に導通している。

【0034】

図２に示すように、アノードコンタクト領域２４は、半導体基板２の表面５０から半導体基板２の深さ方向（ｚ方向）に離れるに従って、ＩＧＢＴ領域３とダイオード領域４が並んでいる方向（ｘ方向）の幅が減少するように形成されている。アノードコンタクト領域２４の下端部２４２のｘ方向の幅が上端部２４１のｘ方向の幅より狭い。

【0035】

図３に示すように、アノードコンタクト領域２４の不純物濃度は、半導体基板２の深さ方向（ｚ方向）に沿って連続的に変化している。半導体基板２の表面５０から半導体基板２の深さ方向（ｚ方向）に離れるに従ってアノードコンタクト領域２４の不純物濃度が連続的に低下している。アノードコンタクト領域２４の下端部２４２の不純物濃度は、アノードコンタクト領域２４の上端部２４１の不純物濃度より低い。ただし、アノードコンタクト領域２４の下端部２４２の不純物濃度は、アノードコンタクト領域２４の上端部２４１の不純物濃度の１／２より高い。

【0036】

図１に示すように、複数のゲートトレンチ３０は、ｘ方向に等間隔で形成されている。ゲートトレンチ３０は、半導体基板２の表面５０から裏面６０側に（ｚ方向に）延びている。ＩＧＢＴ領域３では、ゲートトレンチ３０は、半導体基板２の表面５０からエミッタ領域１７とボディ領域１６とバリア領域１５を貫通してドリフト領域１３に達する深さまで延びている。ダイオード領域４では、ゲートトレンチ３０は、半導体基板２の表面５０からアノード領域２３とバリア領域２５を貫通してドリフト領域１３に達する深さまで延びている。ゲートトレンチ３０の内部には、ゲート電極３２とゲート絶縁膜３１が形成されている。

【0037】

ゲート電極３２は、ゲートトレンチ３０の内部に収容されている。ゲート電極３２は、ゲート絶縁膜３１より内側に収容されている。ゲート電極３２は、例えばアルミニウム（Ａｌ）やポリシリコン（Ｐｏｌｙ Ｓｉ）から形成されている。ゲート電極３２の上に層間絶縁膜３３が配置されている。層間絶縁膜３３は、ゲート電極３２と表面電極５を絶縁している。

【0038】

ゲート絶縁膜３１は、例えば酸化シリコン（ＳｉＯ_２）から形成されている。ゲート絶縁膜３１は、ゲートトレンチ３０の内面を覆っている。ゲート絶縁膜３１は、ゲート電極３２と半導体基板２の間に配置されている。ゲート絶縁膜３１は、ゲート電極３２と半導体基板２を絶縁している。

【0039】

ピラー領域２０は、ゲートトレンチ３０とゲートトレンチ３０の間に形成されている。ピラー領域２０は、ｎ型の領域である。ピラー領域２０の不純物濃度は、バリア領域１５、２５の不純物濃度と同等である。ピラー領域２０の不純物濃度は、ドリフト領域１３の不純物濃度より高い。ＩＧＢＴ領域３では、ピラー領域２０は、半導体基板２の表面５０からボディコンタクト領域１８とボディ領域１６を貫通してバリア領域１５に達する位置まで延びている。ダイオード領域４では、ピラー領域２０は、半導体基板２の表面５０からアノードコンタクト領域２４とアノード領域２３を貫通してバリア領域２５に達する位置まで延びている。ピラー領域２０は、表面電極５とバリア領域１５又は２５に接続されている。ピラー領域２０は、表面電極５にショットキー接触する。ピラー領域２０は、表面電極５とバリア領域１５又は２５に導通している。

【0040】

図２に示すように、ピラー領域２０の一部がアノードコンタクト領域２４と接しており、ピラー領域２０の他の一部がアノード領域２３と接している。また、アノードコンタクト領域２４の一部がピラー領域２０と接触しており、アノードコンタクト領域２４の他の一部がアノード領域２３と接触している。アノードコンタクト領域２４の一部がピラー領域２０側に張り出しており、アノードコンタクト領域２４の他の一部がアノード領域２３に張り出している。アノードコンタクト領域２４とピラー領域２０の境界面７１は、湾曲している。境界面７１は、主として半導体基板２の深さ方向（縦方向）に延びている。

【0041】

図４に示すように、半導体基板２を平面視したときに、ピラー領域２０が半導体基板２の表面５０に達しているピラー露出範囲４１と、アノードコンタクト領域２４の深部側にピラー領域２０が接しているピラー接触範囲４２と、アノードコンタクト領域２４の深部側にアノード領域２３が接しているアノード接触範囲４３が存在している。ピラー露出範囲４１とピラー接触範囲４２とアノード接触範囲４３は、複数のゲートトレンチ３０が並んでいる方向（ｘ方向）に並んでいる。ｘ方向において、ピラー露出範囲４１とピラー接触範囲４２が隣接しており、ピラー接触範囲４２とアノード接触範囲４３が隣接している。

【0042】

半導体基板２の表面５０を観察したときに、ピラー露出範囲４１は、ピラー領域２０とアノードコンタクト領域２４の境界ｂ１よりもピラー領域２０側に形成されている。ピラー接触範囲４２は、ピラー領域２０とアノードコンタクト領域２４の境界ｂ１よりもアノードコンタクト領域２４側に形成されている。また、半導体基板２の表面５０よりも深い位置を観察したときに、ピラー接触範囲４２は、ピラー領域２０とアノード領域２３の境界ｂ２よりもピラー領域２０側に形成されている。アノード接触範囲４３は、ピラー領域２０とアノード領域２３の境界ｂ２よりもアノード領域２３側に形成されている。また、半導体基板２の表面５０を観察したときに、アノード接触範囲４３は、アノードコンタクト領域２４とアノード領域２３の境界ｂ３よりもアノードコンタクト領域２４側に形成されている。アノード領域２３、アノードコンタクト領域２４、ピラー領域２０、及び、ゲートトレンチ３０は、ｙ方向に並行して延びている。

【0043】

ピラー露出範囲４１とピラー接触範囲４２とアノード接触範囲４３が並ぶ方向（ｘ方向）において、ピラー接触範囲４２の幅ｗ４２は、ピラー露出範囲４１の幅ｗ４１より狭い。また、ｘ方向において、ピラー接触範囲４２の幅ｗ４２は、アノード接触範囲４３の幅ｗ４３より狭い。ピラー露出範囲４１の幅ｗ４１とピラー接触範囲４２の幅ｗ４２とアノード接触範囲４３の幅ｗ４３を比較するときは、半導体基板２の表面５０と、表面５０よりも深い位置の両者を観察して比較することができる。

【0044】

また、図５に示すように、半導体基板２の表面５０から半導体基板２の深さ方向に離れるに従って、ピラー接触範囲４２が減少している。ピラー接触範囲４２とアノード接触範囲４３が並ぶ方向（ｘ方向）におけるピラー接触範囲４２の幅が低下している。ピラー接触範囲４２の下端部４２２の幅ｗ４２２は、ピラー接触範囲４２の上端部４２１の幅ｗ４２１より狭い。ただし、ピラー接触範囲４２の下端部４２２の幅ｗ４２２は、ピラー接触範囲４２の上端部４２１の幅ｗ４２１の１／２より大きい。

【0045】

ピラー領域２０は、濃度低下範囲４４を備えている。濃度低下範囲４４は、ピラー領域２０の上端部に形成されている。濃度低下範囲４４は、半導体基板２の表面５０に露出する範囲に形成されている。図６に示すように、ピラー領域２０の不純物濃度は、半導体基板２の深さ方向（ｚ方向）に沿って連続的に変化している。濃度低下範囲４４では、半導体基板２の表面５０から半導体基板２の深さ方向（ｚ方向）に離れるに従ってピラー領域２０の不純物濃度が連続的に低下している。ピラー領域２０の不純物濃度のピークの位置は、濃度低下範囲４４より深い位置に存在している。ピラー領域２０の不純物濃度のピークの位置は、アノードコンタクト領域２４の下端部２４２より深い位置に存在している。

【0046】

次に、上記の構成を備える半導体装置の動作について説明する。半導体装置１を使用するときは、表面電極５と裏面電極６の間に裏面電極６がプラスとなる電圧（すなわち、ＩＧＢＴ領域３に対する順方向の電圧）を印加する。また、ゲート電極３２にオン電位（ボディ領域１６にチャネルが形成されるのに必要な電位以上の電位）を印加する。これによって、半導体装置１のＩＧＢＴがターンオンする。

【0047】

半導体装置１のＩＧＢＴがターンオンすると、ゲートトレンチ３０に接する範囲のボディ領域１６にチャネルが形成される。そして、電子が、表面電極５から、エミッタ領域１７、ボディ領域１６に形成されたチャネル、及び、バリア領域１５を介して、ドリフト領域１３に流れる。その後、電子は、バッファ領域１２、及び、コレクタ領域１１を介して、裏面電極６に流れる。また、正孔が、裏面電極６から、コレクタ領域１１、バッファ領域１２、ドリフト領域１３、バリア領域１５、ボディ領域１６、及び、ボディコンタクト領域１８を介して、表面電極５に流れる。

【0048】

次に、ゲート電極３２の電位をオン電位からオフ電位に切り換えると、ボディ領域１６に形成されていたチャネルが消滅する。これによって、半導体装置１のＩＧＢＴがターンオフする。また、表面電極５と裏面電極６の間に表面電極５がプラスとなる電圧（すなわち、ダイオード領域４に対する順方向の電圧）が印加される。これによって、半導体装置１のダイオード（ＦＷＤ）がターンオンする。ダイオード（ＦＷＤ）がターンオンすると、正孔が、表面電極５から、アノードコンタクト領域２４、アノード領域２３、バリア領域２５、ドリフト領域１３、バッファ領域１２、及び、カソード領域２１を介して、裏面電極６に流れる。また、電子が、裏面電極６から、カソード領域２１、バッファ領域１２、ドリフト領域１３、バリア領域２５、アノード領域２３、及び、アノードコンタクト領域２４を介して、表面電極５に流れる。

【0049】

その後、表面電極５と裏面電極６の間に裏面電極６がプラスとなる電圧（すなわち、ダイオード領域４に対する逆方向の電圧（ＩＧＢＴ領域３に対する順方向の電圧））を印加する。これによって、半導体装置１のダイオード（ＦＷＤ）がリカバリする。ダイオード（ＦＷＤ）がリカバリすると、半導体基板２のダイオード領域４に蓄積されていた正孔が表面電極５に吐き出され、電子が裏面電極６に吐き出される。

【0050】

上記の説明から明らかなように、上記の半導体装置１では、半導体基板２を平面視したときに、ピラー領域２０が半導体基板２の表面に露出しているピラー露出範囲４１と、アノードコンタクト領域２４の深部側にピラー領域２０が接しているピラー接触範囲４２と、アノードコンタクト領域２４の深部側にアノード領域２３が接しているアノード接触範囲４３が存在している。そして、ピラー接触範囲４２とアノード接触範囲４３が並ぶ方向におけるピラー接触範囲４２の幅ｗ４２がアノード接触範囲の幅ｗ４３より狭い。このような構成によれば、アノードコンタクト領域２４とピラー領域２０が離れておらず、両者が接しているので、アノードコンタクト領域２４とピラー領域２０を形成するための領域を狭くすることができる。そのため、ゲートトレンチ３０とゲートトレンチ３０の間隔を狭くすることができ、半導体基板２に形成されているゲートトレンチ３０の数を増やすことができる。したがって、半導体基板２の単位面積あたりのゲートトレンチ３０の数を増やしてゲートトレンチ３０の密度を高くすることができる。

【0051】

また、上記の半導体装置１では、ｐ型のアノードコンタクト領域２４とｎ型のピラー領域２０が接することによってｐｎ接合のダイオードが形成されている。この半導体装置１においてダイオード（ＦＷＤ）がターンオンする（ダイオード領域４に対する順方向の電圧を印加する）と、上記のように正孔が、表面電極５から、アノードコンタクト領域２４、アノード領域２３、バリア領域２５、ドリフト領域１３、バッファ領域１２、及び、カソード領域２１を介して、裏面電極６に流れるだけでなく、正孔が、表面電極５から、アノードコンタクト領域２４、ピラー領域２０、バリア領域２５、ドリフト領域１３、バッファ領域１２、及び、カソード領域２１を介して、裏面電極６に流れる。すなわち、ダイオード（ＦＷＤ）がターンオンすると、正孔が、ｐ型のアノードコンタクト領域２４からｎ型のピラー領域２０に流れ込む。このとき、上記の構成によれば、アノードコンタクト領域２４の深部側にピラー領域２０が接しているピラー接触範囲４２の幅ｗ４２が、アノードコンタクト領域２４の深部側にアノード領域２３が接しているアノード接触範囲４３の幅ｗ４３より狭い。そのため、アノードコンタクト領域２４とピラー領域２０の接触範囲を、アノードコンタクト領域２４とアノード領域２３の接触範囲よりも抑制することができる。これによって、アノードコンタクト領域２４からピラー領域２０に流れ込む正孔の量を、アノードコンタクト領域２４からアノード領域２３に流れ込む正孔の量と比べて少なくすることができる。したがって、アノードコンタクト領域２４からピラー領域２０に流れ込む正孔の量を抑制することができる。以上より、上記の半導体装置１によれば、ゲートトレンチ３０の密度を高くしたとしてもアノードコンタクト領域２４からピラー領域２０に流れ込む正孔の量を抑制することができる。

【0052】

その結果、ダイオード（ＦＷＤ）をターンオンしたときに半導体基板２に余分な正孔が蓄積されないので、その後に、ダイオードをリカバリしたときに、半導体基板２に蓄積されていた正孔が表面電極５に吐き出されるまでに時間を短くすることができる。これによって、スイッチング速度を速くすることができる。

【0053】

また、上記の半導体装置１では、表面電極５と裏面電極６の間に電圧を印加すると、半導体基板２の深さ方向（縦方向）に電圧が印加される。このとき、アノードコンタクト領域２４とピラー領域２０の境界面７１が半導体基板２の深さ方向（縦方向）を向いていると、電圧の印加方向と境界面７１が向く方向が揃うので、アノードコンタクト領域２４からピラー領域２０に正孔が流れ込みやすくなる。しかしながら、上記の構成によれば、ピラー接触範囲４２の下端部４２２の幅ｗ４２２がピラー接触範囲４２の上端部４２１の幅ｗ４２１の１／２より大きいことによって、ピラー接触範囲４２の下端部４２２の幅ｗ４２２と上端部４２１の幅ｗ４２１の差が小さくなるので、アノードコンタクト領域２４とピラー領域２０の境界面７１の傾きが大きくなり、境界面７１が半導体基板２の表面５０に沿う方向（横方向）を向くようになる。そのため、半導体基板２の深さ方向に電圧が印加されたとしても、電圧の印加方向と境界面７１が向く方向が異なるので、アノードコンタクト領域２４からピラー領域２０に正孔が流れ込み難くなる。よって、アノードコンタクト領域２４からピラー領域２０へ流れ込む正孔の量を更に抑制することができる。

【0054】

また、上記の半導体装置１では、アノードコンタクト領域２４の下端部２４２におけるｐ型不純物濃度が、アノードコンタクト領域２４の上端部２４１におけるｐ型不純物濃度の１／２より高くなっている。これによって、アノードコンタクト領域２４の下端部２４２と上端部２４１で不純物濃度の差が小さくなるので、熱拡散後のアノードコンタクト領域２４の下端部２４２の幅と上端部２４１の幅の差が小さくなる。その結果、アノードコンタクト領域２４とピラー領域２０の境界面７１の傾きが大きくなるので、上記と同様に、アノードコンタクト領域２４からピラー領域２０に正孔が流れ込み難くなる。

【0055】

また、上記の半導体装置１では、ピラー領域２０が、半導体基板２の表面５０から半導体基板２の深さ方向に離れるに従ってｎ型不純物濃度が連続的に低下している濃度低下範囲４４を備えている。これによって、半導体基板２の表面５０におけるピラー領域２０のｎ型不純物濃度が高くなっているので、半導体基板２の表面５０においてピラー領域２０に隣接しているアノードコンタクト領域２４が半導体基板２の表面５０に沿う方向に拡散することを阻害できる。これによって、アノードコンタクト領域２４の上端部２４１が半導体基板２の表面５０に沿う方向（横方向）に拡散し難くなるので、アノードコンタクト領域２４の上端部２４１の幅と下端部２４２の幅の差がより小さくなる。その結果、アノードコンタクト領域２４とピラー領域２０の境界面７１の傾きが大きくなるので、上記と同様に、アノードコンタクト領域２４からピラー領域２０に正孔が流れ込み難くなる。

【0056】

以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。以下の説明において上述の説明における構成と同様の構成については、同一の符号を付して説明を省略する。

【0057】

（第２実施例）
第２実施例に係る半導体装置１では、図７に示すように、ダイオード領域４に形成されている複数のピラー領域２０のうちＩＧＢＴ領域３に最も近いピラー領域２０１におけるピラー接触範囲４２の幅ｗ４２ａが、最も近いピラー領域２０１以外のピラー領域２０におけるピラー接触範囲４２の幅ｗ４２ｂよりも小さい。すなわち、ダイオード領域４の複数のセルにおけるピラー接触範囲４２のうち、ＩＧＢＴ領域３に最も近いセルにおけるピラー接触範囲４２の幅ｗ４２ａが、最も狭い。ＩＧＢＴ領域３とダイオード領域４が隣接している部分では、ダイオード（ＦＷＤ）がターンオンしたときに、ＩＧＢＴ領域３からダイオード領域４に正孔が流れ込むので、ダイオード領域４に正孔が蓄積されやすい。しかしながら、上記の構成によれば、ＩＧＢＴ領域３に最も近いピラー領域２０１において、アノードコンタクト領域２４とピラー領域２０の接触範囲が抑制されている。これによって、ＩＧＢＴ領域３に近いダイオード領域４において、アノードコンタクト領域２４からピラー領域２０に流れ込む正孔の量を抑制することができる。その結果、ＩＧＢＴ領域３に近い部分において半導体基板２に蓄積されていた正孔が表面電極５に吐き出されるまでに時間を短くすることができ、スイッチング速度を速くすることができる。

【0058】

（第３実施例）
また、上記実施例では、アノードコンタクト領域２４がアノード領域２３の表面側の一部のみに形成されていたが、この構成に限定されるものではない。第３実施例に係る半導体装置１では、図８に示すように、アノードコンタクト領域２４がアノード領域２３の表面側の全部に形成されていてもよい。ゲートトレンチ３０がアノードコンタクト領域２４を貫通して半導体基板２の深さ方向に延びている。

【0059】

（その他の実施例）
また、アノードコンタクト領域２４とピラー領域２０を形成する方法は特に限定されるものではない。例えば、半導体装置の製造方法の一例としては、アノードコンタクト領域２４は、ゲートトレンチ３０が半導体基板２に形成された後に半導体基板２に形成される。また、ピラー領域２０も、ゲートトレンチ３０が半導体基板２に形成された後に半導体基板２に形成される。

【0060】

また、アノードコンタクト領域２４を形成するときは、半導体基板２に不純物を注入した後にアニール工程によって熱拡散を行わず、層間絶縁膜３３をリフロー処理するときの熱によって熱拡散を行う。また、同様に、ピラー領域２０を形成するときは、半導体基板２に不純物を注入した後にアニール工程によって熱拡散を行わず、層間絶縁膜３３をリフロー処理するときの熱によって熱拡散を行う。層間絶縁膜３３をリフロー処理するときの温度は、例えば８５０℃〜１０５０℃である。また、層間絶縁膜３３をリフロー処理するときの処理時間は、例えば１０分〜１２０分である。

【0061】

また、アノード領域２３の不純物濃度のピークの位置は特に限定されるものではない。図９に示す例では、アノード領域２３の不純物濃度のピークが、アノードコンタクト領域２４の下端部２４２より深い位置にある。アノード領域２３を形成するために不純物を注入した範囲の一部と、アノードコンタクト領域２４を形成するための不純物を注入した範囲の一部が重なっている。また、ピラー領域２０の不純物濃度のピークの位置は特に限定されるものではない。

【0062】

また、半導体基板２の構成は上記の実施例に限定されるものではない。他の実施例では、図１０に示すように、半導体基板２のＩＧＢＴ領域３とダイオード領域４に電界進展防止領域２７が形成されていてもよい。電界進展防止領域２７は、ｐ型の領域である。電界進展防止領域２７の不純物濃度は、ボディ領域１６の不純物濃度と同等である。また、電界進展防止領域２７の不純物濃度は、アノード領域２３の不純物濃度と同等である。電界進展防止領域２７は、ドリフト領域１３の表面側に形成されている。電界進展防止領域２７は、バリア領域１５、２５の裏面側に形成さている。電界進展防止領域２７は、ドリフト領域１３とバリア領域１５、２５の間に形成されている。

【0063】

図１０に示す構成によれば、ダイオード（ＦＷＤ）をターンオンしたときに、電子が裏面電極６から半導体基板２を介して表面電極５に流れる。このとき、電界進展防止領域２７の存在によってアノードコンタクト領域２４に流れ込む電子の量を抑制することができる。これに伴って、アノードコンタクト領域２４からピラー領域２０へ流れ込む正孔の量を抑制することができる。

【0064】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【0065】

以下に本明細書が開示する技術要素の一例について説明する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。

【0066】

１．半導体基板の表面から半導体基板の深さ方向に離れるに従ってピラー接触範囲の幅が減少している。ピラー接触範囲の下端部の幅がピラー接触範囲の上端部の幅の１／２より大きいことが好ましい。

【0067】

このような構成によれば、ピラー接触範囲の下端部の幅と上端部の幅の差が小さくなるので、アノードコンタクト領域とピラー領域の境界面の傾きが大きくなり、境界面が半導体基板の表面に沿う方向（横方向）を向くようになる。そのため、半導体基板の深さ方向（縦方向）に電圧が印加されたとしても、電圧の印加方向と境界面が向く方向が異なるので、アノードコンタクト領域からピラー領域に正孔が流れ込み難くなる。よって、アノードコンタクト領域からピラー領域へ流れ込む正孔の量を抑制することができる。

【0068】

２．半導体基板の表面から半導体基板の深さ方向に離れるに従ってアノードコンタクト領域の不純物濃度が連続的に低下している。アノードコンタクト領域の下端部の不純物濃度が、アノードコンタクト領域の上端部の不純物濃度の１／２より高いことが好ましい。

【0069】

このような構成によれば、アノードコンタクト領域の下端部と上端部の不純物濃度の差が小さくなるので、アノードコンタクト領域の下端部と上端部の拡散量の差が小さくなる。これによって、アノードコンタクト領域の下端部の幅と上端部の幅の差が小さくなる。その結果、アノードコンタクト領域とピラー領域の境界面の傾きが大きくなり、境界面が半導体基板の表面に沿う方向（横方向）を向くようになる。そのため、上記と同様に、半導体基板の深さ方向（縦方向）に電圧が印加されたとしても、電圧の印加方向と境界面が向く方向が異なるので、アノードコンタクト領域からピラー領域に正孔が流れ込み難くなる。よって、アノードコンタクト領域からピラー領域へ流れ込む正孔の量を抑制することができる。

【0070】

３．ピラー領域が、半導体基板の表面から半導体基板の深さ方向に離れるに従って不純物濃度が連続的に低下している濃度低下範囲を備えていることが好ましい。

【0071】

このような構成によれば、半導体基板の表面におけるピラー領域のｎ型不純物濃度が高くなっているので、半導体基板の表面においてピラー領域に隣接しているアノードコンタクト領域が半導体基板の表面に沿う方向（横方向）に拡散することを阻害できる。これによって、アノードコンタクト領域の上端部が半導体基板の表面に沿う方向（横方向）に拡散し難くなるので、アノードコンタクト領域の上端部の幅と下端部の幅の差がより小さくなる。その結果、アノードコンタクト領域とピラー領域の境界面の傾きが大きくなり、境界面が半導体基板の表面に沿う方向（横方向）を向くようになる。そのため、上記と同様に、半導体基板の深さ方向（縦方向）に電圧が印加されたとしても、電圧の印加方向と境界面が向く方向が異なるので、アノードコンタクト領域からピラー領域に正孔が流れ込み難くなる。よって、アノードコンタクト領域からピラー領域へ流れ込む正孔の量を抑制することができる。

【0072】

４．ダイオード領域に形成されている複数のピラー領域のうちＩＧＢＴ領域に最も近いピラー領域におけるピラー接触範囲の幅が、最も近いピラー領域以外のピラー領域におけるピラー接触範囲の幅より狭いことが好ましい。

【0073】

ＩＧＢＴ領域に近い部分では、ＩＧＢＴ領域からダイオード領域に正孔が流れ込むので、半導体基板に余分な正孔が蓄積されやすい。そこで、上記の構成によれば、ＩＧＢＴ領域に最も近いアノードコンタクト領域からピラー領域に流れ込む正孔の量を、それ以外のアノードコンタクト領域からピラー領域に流れ込む正孔の量よりも抑制することができる。

【0074】

また、ＩＧＢＴ領域に近い部分において半導体基板に蓄積されていた正孔が表面電極に吐き出されるまでに時間を短くすることができ、スイッチング速度を速くすることができる。また、ＩＧＢＴ領域に近い部分に流れ込む正孔の量を抑制できるので、ＩＧＢＴ領域に近い部分における発熱を抑制することができる。

【符号の説明】

【0075】

１ ：半導体装置
２ ：半導体基板
３ ：ＩＧＢＴ領域
４ ：ダイオード領域
５ ：表面電極
６ ：裏面電極
１１ ：コレクタ領域
１２ ：バッファ領域
１３ ：ドリフト領域
１５ ：バリア領域
１６ ：ボディ領域
１７ ：エミッタ領域
１８ ：ボディコンタクト領域
２０ ：ピラー領域
２１ ：カソード領域
２３ ：アノード領域
２４ ：アノードコンタクト領域
２５ ：バリア領域
３０ ：ゲートトレンチ
３１ ：ゲート絶縁膜
３２ ：ゲート電極
３３ ：層間絶縁膜
４１ ：ピラー露出範囲
４２ ：ピラー接触範囲
４３ ：アノード接触範囲
４４ ：濃度低下範囲
５０ ：表面
６０ ：裏面
７１ ：境界面
１０１ ：半導体装置
１０２ ：半導体基板
１０３ ：ＩＧＢＴ領域
１０４ ：ダイオード領域
１０５ ：表面電極
１０６ ：裏面電極
１１１ ：コレクタ領域
１１２ ：バッファ領域
１１３ ：ドリフト領域
１１５ ：バリア領域
１１６ ：ボディ領域
１１７ ：エミッタ領域
１１８ ：ボディコンタクト領域
１２０ ：ピラー領域
１２１ ：カソード領域
１２３ ：アノード領域
１２４ ：アノードコンタクト領域
１２５ ：バリア領域
１３０ ：ゲートトレンチ
１３１ ：ゲート絶縁膜
１３２ ：ゲート電極
１３３ ：層間絶縁膜
１５０ ：表面
２０１ ：ピラー領域
２４１ ：上端部
２４２ ：下端部
４２１ ：上端部
４２２ ：下端部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】