特許 6187990 トンネル電界効果トランジスタ（ＴＦＥＴ）を製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6187990

(24)【登録日】2017年8月10日

(45)【発行日】2017年8月30日

(54)【発明の名称】トンネル電界効果トランジスタ（ＴＦＥＴ）を製造する方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20170821BHJP

   H01L 29/78 20060101ALI20170821BHJP

   H01L 29/66 20060101ALI20170821BHJP

   H01L 21/20 20060101ALI20170821BHJP

【ＦＩ】

   H01L29/78 301J

   H01L29/66 T

   H01L21/20

【請求項の数】9

【全頁数】14

(21)【出願番号】特願2015-510285(P2015-510285)

(86)(22)【出願日】2013年3月27日

(65)【公表番号】特表2015-522942(P2015-522942A)

(43)【公表日】2015年8月6日

(86)【国際出願番号】US2013033953

(87)【国際公開番号】WO2013165630

(87)【国際公開日】20131107

【審査請求日】2016年3月15日

(31)【優先権主張番号】13/459,278

(32)【優先日】2012年4月30日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

(74)【代理人】

【識別番号】100108501

【弁理士】

【氏名又は名称】上野 剛史

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(72)【発明者】

【氏名】ベガ、レイナルド、エー．

(72)【発明者】

【氏名】アルプテキン、エムレ

(72)【発明者】

【氏名】トラン、ハング、エイチ．

(72)【発明者】

【氏名】エン、ショウビン

【審査官】 戸次 一夫

(56)【参考文献】

【文献】 米国特許出願公開第２００９／００２６５５３（ＵＳ，Ａ１）

【文献】 韓国登録特許第１０−１１３７２５９（ＫＲ，Ｂ１）

【文献】 特開２００８−１６６３９６（ＪＰ，Ａ）

【文献】 特開平０８−１８６２７３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２９／７８

(57)【特許請求の範囲】

【請求項1】

トンネル電界効果トランジスタ（ＴＦＥＴ）を製造する方法であって、
ａ）基板上に第１の導電型を有するソース材料からなるソース層を形成するステップと、
ｂ）前記ソース層にダミー・ゲート・スタックを形成するステップと、
ｃ）前記ダミー・ゲート・スタックの側壁上に側壁スペーサを形成するステップであって、前記側壁スペーサはソース側スペーサとドレイン側スペーサを含む、ステップと、
ｄ）第２の導電型を有するドレイン材料からなるドレイン領域を形成するステップであって、前記ドレイン領域は、前記ドレイン側スペーサ及びこれに隣接する前記ダミー・ゲート・スタックの部分の下側の前記ソース層の部分の前記ソース材料を前記ドレイン材料で置換した領域に相当し、置換されずに残った前記ソース側スペーサ及びこれに隣接する前記ダミー・ゲート・スタックの部分の下側の前記ソース層の部分は、ソース領域を形成する、ステップと、
ｅ）エッチングにより、前記ダミー・ゲート・スタックを除去し、前記ソース領域および前記ドレイン領域の下面を越えて前記基板中に至る自己整合エッチング空洞を形成するステップと、
ｆ）前記自己整合エッチング空洞内にチャネルを形成するステップと、
ｇ）前記自己整合エッチング空洞内にゲート誘電体およびゲート材料を形成して置換ゲート・スタックを形成するステップと、を含む方法。

【請求項2】

前記ダミー・ゲート・スタックは、前記自己整合エッチング空洞の幅と長さを画定する、請求項１に記載の方法。

【請求項3】

前記ソース層を形成するステップは、前記基板上に前記ソース材料をエピタキシャル成長するステップを含む、請求項１に記載の方法。

【請求項4】

前記ソース材料はＳｉＧｅまたは純Ｇｅを含む、請求項１に記載の方法。

【請求項5】

前記ソース材料はｐ＋半導体を含み、前記ドレイン材料はｎ＋半導体を含む、請求項１に記載の方法。

【請求項6】

前記ドレイン領域を形成するステップは、
前記ドレイン側スペーサ及びこれに隣接するダミー・ゲート・スタックの部分の下側のソース層の部分をエッチング除去するステップと、
エッチング除去された前記ソース層の部分に前記ドレイン材料をエピタキシャル成長するステップと、を含む、請求項１に記載の方法。

【請求項7】

前記ドレイン材料は、ｉｎ−ｓｉｔｕドープされたｎ＋エピタキシャル材料を含む、請求項６に記載の方法。

【請求項8】

前記自己整合エッチング空洞を形成するステップは、異方性リセス・エッチング、等方性リセス・エッチング、またはＲＩＥおよびウェット・エッチングの組み合わせからなるシグマ・リセス・エッチングのいずれかを含む、請求項１に記載の方法。

【請求項9】

前記側壁スペーサの外壁を囲む層間誘電体（ＩＬＤ）を形成するステップをさらに含む、請求項１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスに関し、より具体的には、トンネル電界効果トランジスタ（ＴＦＥＴ）を製造する方法に関する。

【背景技術】

【0002】

トンネルＦＥＴは、非常に低電圧の動作に対して適用可能な代替的トランジスタ設計であることが示されている。ＴＦＥＴは従来のサーマルＭＯＳＦＥＴとは異なるタイプのトランジスタである。なぜなら、ソース領域における熱障壁とは対照的に、ＴＦＥＴにおいてはソース領域においてトンネル・エネルギ障壁が調節されるからである。このトンネル障壁（特に、バンド間トンネル（ｂａｎｄ−ｔｏ−ｂａｎｄ ｔｕｎｎｅｌ：ＢＴＢＴ）障壁）の調節によって、サーマルＭＯＳＦＥＴよりも優れたものとなり得るドレイン電流対ゲート電圧の感度（すなわちサブ閾値スイング（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ）またはＳＳ）がもたらされる。サーマルＭＯＳＦＥＴにおいて、ＳＳに対する温度限度はｎ＊ｋ＊Ｔ＊ｌｎ（１０）と定義され、ここでｋはボルツマン定数、Ｔは温度（ケルビンの目盛）、ｎは理想因子（１以上だが、理想的には１）である。

【0003】

室温における理想的条件下で、サーマルＭＯＳＦＥＴに対するＳＳ限度は６０ｍＶ／ｄｅｃａｄｅ、すなわちドレイン電流を１０倍増加させるために必要とされるゲート・バイアスの最小の変化が６０ｍＶである。６０ｍＶ／ｄｅｃａｄｅよりも低い室温ＳＳ限度を提供できるあらゆるデバイスは、トランジスタの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：Ｖｔ）の縮小を可能にするため、オフ状態のリーク電流を増加させずに電源電圧（ＶＤＤ）の縮小を可能にする。これは回路設計の見地から望ましい。なぜならＶＤＤのスケーリングによって、オフ状態のリーク定数（ｌｅａｋａｇｅ ｃｏｎｓｔａｎｔ）を保ちながら動的電力消費が低減されるために、結果として待機電力消費が増加しないためである。

【0004】

さまざまな設計のＴＦＥＴが、理論および実際の両方において６０ｍＶ／ｄｅｃ未満のＳＳ値を達成した。これは、伝導帯および価電子帯端間のトンネル・キャリアのエネルギ分布を利用することによって達成される。ＢＴＢＴを得るために、デバイスの一部分の伝導帯は、別の部分の価電子帯よりも低いエネルギで存在する必要がある。これをバンド端オーバーラップ（ｂａｎｄ ｅｄｇｅ ｏｖｅｒｌａｐ）と呼ぶ。このバンド端オーバーラップの程度は、これらの領域における伝導帯および価電子帯の間でキャリアがトンネルし得るエネルギ範囲を定める。トンネル・キャリアのエネルギ分布は、ＳＳの決定において主要な役割を果たす。なぜなら、ＴＦＥＴにおいて達成される低いＳＳは、ゼロまたは負のバンド端オーバーラップ（すなわちゼロＢＴＢＴ）と、何らかの有限バンド端オーバーラップ（すなわち有限ＢＴＢＴ）との間の遷移によって定められるからである。これは、異なる材料（例、Ｓｉ、Ｇｅ、ＩＩＩ−Ｖ）もしくはジオメトリ（例、状態の１−Ｄ、２−Ｄまたは３−Ｄ密度）またはその両方の使用によって設計され得る。

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＴＦＥＴ構造において６０ｍＶ／ｄｅｃ未満のＳＳを達成している従来のＧｅソース領域は経験的に実証されており、ＳｉまたはＳｉＧｅよりもＧｅのバンドギャップが低いために過去の製品よりも性能を顕著に改善することが示されている。等方性エッチングを行ってゲートをアンダーカットした後に、Ｇｅ蒸着を行ってエッチング領域を充填することによって、ゲート電極の下にＧｅソースを配置することが示されている。この改善の限界は主に、ゲート電極をアンダーカットするために等方性エッチングを用いることに関係する。ゲート誘電体の真下にＧｅを配置することが望ましいために、ゲート誘電体は最終的に等方性エッチングに露出されることとなり、露出によってゲート誘電体が損傷し、高いゲート・リークがもたらされる。加えて、アンダーカット・エッチングを正確に制御するという課題も存在する。なぜなら、Ｇｅソース領域のゲート・オーバーラップの程度によって、ＢＴＢＴがどれほど調節され得るかが決まるからである。これは、設計が「垂直」ＴＦＥＴ（横断方向ＴＦＥＴとも呼ばれる）であるときに、ほとんどのＢＴＢＴ電流がソース領域上のゲート電極に対して横断する方向に流れるために起こりやすい。こうした設計において、総ＢＴＢＴ電流は、ソース領域のゲート・オーバーラップの程度に線形的に比例する。

【0006】

バンド端オフセットが平衡状態で存在する（すなわち、あらゆるゲート・バイアス誘導バンド端オフセットを伴わない）ようにＢＴＢＴ障壁の両側の材料を効果的に設計するためのブロークンギャップ（ｂｒｏｋｅｎ−ｇａｐ）ＴＦＥＴの概念が導入され、これはタイプＩＩＩ接合として公知である。この特定の設計において、ブロークンギャップ領域はゲート電極から十分に離れた距離に存在することによって、ゲート電極の影響を受けないようにする。その目的は、ＳＳがゲート・バイアスによって変わる上述の例示とは異なり、ＳＳがゲート・バイアスとは独立しているＴＦＥＴ構造を作製することである。バンド端オーバーラップ領域におけるトンネル確率が事実上１００％になるようにＢＴＢＴ障壁を効果的に設計することは、簡単に達成されない。デバイスの残りの部分は好ましくは従来のサーマルＭＯＳＦＥＴであることによって、全体の構造は基本的にソースの制限されたサーマルＭＯＳＦＥＴであり、ゲート電極によって調節された熱障壁が、ソースＢＴＢＴ障壁に注入されたキャリアのエネルギ分布の部分を制御する。これによって、同様にスケーリングされたサーマルＭＯＳＦＥＴの性能と比べたときに、数十倍（ｄｅｃａｄｅ）の電流を超える非常に急峻なＳＳが達成される。この実施形態の限界は、このデバイスを実際に構築するための集積化スキームが得られないことである。

【0007】

ドープ領域を有する従来のＴＦＥＴは、たとえば側壁領域の周りを囲むゲート電極を有する典型的なＭＯＳＦＥＴなどにおいて公知であるとおり、側方（水平）ではなく垂直に形成されることが示されてきた。ｐ＋Ｓｉソースおよび非ドープ本体領域の間にデルタドープｐ＋ＳｉＧｅ層が存在することによって、ＢＴＢＴ注入が容易になり、したがって性能が改善される。利点は、ドープ領域を任意に厚くすることも薄くすることもでき、かつエピタキシャル成長によって正確に定められることである。このデバイス構造による限界は、ゲート電極およびソース領域の両方が同じ大きな範囲を被覆することによってゲート対ソースの寄生容量が非常に高い、すべてのその他の「垂直」トランジスタ設計の限界と同じである。

【0008】

ＴＦＥＴ構造において隆起型（ｒａｉｓｅｄ）Ｇｅソースを用いることが公知である。動作の概念は前述のものと同じであるが、隆起型ソースを用いることでいくつかの利点が提供される。第１に、隆起型ソースに隣接する底部ゲート・コーナが存在することによって、（ＢＴＢＴが起こる）ソース内のゲート誘導空乏領域へのドレイン電界浸透（ｄｒａｉｎ ｆｉｅｌｄ ｐｅｎｅｔｒａｔｉｏｎ）を抑制することによって、デバイスの静電気が改善される。第２に、隆起型ソースを使用することによって、必要とされる等方性エッチングを用いる必要がなくなるために、ゲート対ソース・オーバーラップをエピタキシによってより正確に制御できる。しかしこの構造は、Ｇｅエピタキシが誘電体側壁領域に対して形成される記載の集積化スキームによって制限される。誘電体側壁に対する半導体エピタキシ（例、従来のＭＯＳＦＥＴにおける隆起型ソース／ドレイン・エピタキシ）によって、誘電体側壁に沿ったファセット形成（ｆａｃｅｔｉｎｇ）およびエピタキシャル膜品質の低下がもたらされることが周知である。ＴＦＥＴの状況において、このことはエピタキシャル領域に結晶の欠陥が存在することによる性能の顕著な低下につながる。

【0009】

図１ａを参照すると、「垂直（ｖｅｒｔｉｃａｌ）」（横断方向（ｔｒａｎｓｖｅｒｓｅ）とも呼ばれる）モードで動作する平面ＴＦＥＴ構造が示される。ソースおよびドレイン領域は反対にドープされてもよく、本体領域はソース領域と同じ極性にドープされてもよい。たとえばｎ型ＴＦＥＴについては、ソースおよび本体はｐ型で、ドレインはｎ型であってもよい。ソースが「低く」（例、１Ｅ１８ｃｍ^−３）ドープされ、本体が「高く」（例、１Ｅ１９ｃｍ^−３）ドープされるとき、主なＢＴＢＴ方向は垂直、すなわちソースに対するゲート誘電体境界に対して横断方向になる。

【0010】

図１ｂを参照すると、ソースが高く（例、１Ｅ２０ｃｍ^−３）ドープされ、本体が低く（例、１Ｅ１６ｃｍ^−３）ドープされるとき、主なＢＴＢＴ方向は「側方（ｌａｔｅｒａｌ）」（長手方向（ｌｏｎｇｉｔｕｄｉｎａｌ）とも呼ばれる）、すなわちゲート誘電体の下のチャネルにおいて電流が流れる方向となる。これは、どのＢＴＢＴモードが最初にオンになるかを決める、ソースおよび本体領域の相対的ドープ・レベルによってもたらされる。高いソース・ドープおよび低い本体ドープによって、側方ＢＴＢＴ閾値電圧（Ｖｔ）が低くなり、一方で垂直ＢＴＢＴ Ｖｔが高くなることによって、側方ＢＴＢＴ優勢モードの動作がもたらされ、逆も同様である。

【0011】

側方および垂直という用語が正確であるのは、単純な平面構造に対してのみである。しかし、ソース領域が上昇するとき、ゲート側壁がＢＴＢＴ電流を制御するようになるために、ＢＴＢＴの向きが変わる。このことは図１ｃを参照して示されており、ここでトンネル・モードは（図１ａと同様に）横断方向であるが、トンネル方向は（図１ｂと同様に）側方である。トンネル・モードはこのタイプのＴＦＥＴにとって必須の特徴であるため、動作のモードは横断方向（すなわち平面構造における「垂直」）または長手方向（すなわち平面構造における「側方」）として定義される。

【0012】

ＴＦＥＴは当該技術分野において公知であるが、デバイス構造のソース、本体およびドレイン領域を橋渡しする真性エピタキシャル層（ｐ−ｉ−ｎ接合）を備える構造が必要とされている。

【課題を解決するための手段】

【0013】

一局面において、本発明の実施形態は、Ｎ＋およびＰ＋領域の間に薄い障壁を提供する、ソース、本体およびドレイン領域を橋渡しする薄いエピタキシャル層（ｐ−ｉ−ｎ接合）を有するＴＦＥＴデバイスを形成する方法を提供し、この薄いエピタキシャル層はゲートによって調節される。

【0014】

別の局面において、本発明の実施形態は２タイプのＴＦＥＴ設計、すなわち「垂直」ＴＦＥＴおよび「側方」ＴＦＥＴを提供し、これらはそれぞれ、より正確な用語である「横断方向」ＴＦＥＴおよび「長手方向」ＴＦＥＴを示す。

【0015】

さらなる局面において、本発明の実施形態は、ゲート電極の真下に自己整合エッチング空洞を形成する置換ゲートまたは「ゲート・ラスト」プロセス・フローを利用することを提供し、ここではソース／ドレイン側壁に沿ってエピタキシャル層が形成される。

【0016】

さらに別の局面において、実施形態は、自己整合エッチング空洞の形状を変えることによってＢＴＢＴが起こる結晶方向を調整することを説明し、ここでは異なる結晶方向が異なる有効トンネル量（ｅｆｆｅｃｔｉｖｅ ｔｕｎｎｅｌ ｍａｓｓ）を有することを考慮して、ＢＴＢＴ領域に用いられる材料に依存して結晶方向が調整され得る。

【0017】

加えてさらなる局面においては、実施形態において、エピタキシ、注入またはそのあらゆる組み合わせを用いて、Ｐ＋およびＮ＋領域ならびに真性／薄くドープされた領域が形成されてＴＦＥＴのソース、本体およびドレイン領域を定め、Ｐ＋領域およびＮ＋領域を分離する真性／薄くドープされた領域を有する構造に隣接する。

【0018】

加えてさらなる局面においては、実施形態において、好ましくはたとえば金属置換などの置換ゲート・プロセスの間に、ＭＥＳＡエッチングがＴＦＥＴチャネル領域の形状を定め、ここではダミー・ゲート領域がＭＥＳＡエッチング空洞の長さおよび幅を定める。

【0019】

加えてさらなる局面においては、チャネル領域がＴＦＥＴ構造上にエピタキシャル成長されて、少なくともソース領域（すなわち、Ｎ型ＴＦＥＴに対するＰ＋領域、またはＰ型ＴＦＥＴに対するＮ＋領域）を被覆する。エピタキシャル・チャネル領域はドープされてもドープされなくてもよい。

【0020】

別の局面において、実施形態はＴＦＥＴを製造する方法を提供し、この方法は、ソース材料のエピタキシャル成長によって被覆された基板上に、側壁スペーサに囲まれたダミー・ゲート・スタックを形成するステップと、ドープされたソースおよびドレイン領域を形成した後に、側壁スペーサを囲む層間誘電体を形成するステップと、ダミー・ゲート・スタックを除去し、自己整合空洞をエッチングするステップと、自己整合エッチング空洞内に薄いチャネル領域をエピタキシャル成長させるステップと、自己整合エッチング空洞内にゲート誘電体および金属ゲート材料を等角に蒸着するステップとを含む。

【0021】

さらに別の局面において、本発明の実施形態はトンネル電界効果トランジスタ（ｔｕｎｎｅｌ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＴＦＥＴ）を提供し、このトンネル電界効果トランジスタは、ｎ型ＴＦＥＴに対するｐ＋ソース領域またはｐ型ＴＦＥＴに対するｎ＋ソース領域と、ｎ型ＴＦＥＴに対するｎ＋ドレイン領域またはｐ型ＴＦＥＴに対するｐ＋ドレイン領域と、真性またはドープされた本体領域であって、ソース領域のドープ濃度よりも低いドープ濃度を有し、ｐ＋およびｎ＋ソース／ドレイン領域を分離する、本体領域と、ｐ＋およびｎ＋ソース／ドレイン領域を分離する自己整合エッチング空洞と、自己整合エッチング空洞内で成長され、少なくともソース領域を被覆する薄いエピタキシャル・チャネル領域と、ｈｉｇｈ‐ｋゲート誘電体および金属の１つまたは組み合わせを含む置換ゲート・スタックと、置換ゲート・スタックに隣接する側壁スペーサ領域とを含む。

【0022】

本明細書に組み込まれて本明細書の部分を構成する添付の図面は、本発明の現在好ましい実施形態を示すものであり、上に提供された一般的な説明および下に提供される好ましい実施形態の詳細な説明とともに本発明の原理を説明する役割をし、図面中の類似の参照番号は類似の構成要素および部分を示す。

【図面の簡単な説明】

【0023】

【図1】図１ａは、「垂直」すなわちＴＦＥＴのソースに対するゲート誘電体境界に対して横断方向に起こる先行技術のＢＴＢＴを示す断面図である。図１ｂは、「側方」すなわち長手方向の電流の流れる方向に起こる先行技術のＢＴＢＴを示す側部断面図である。図１ｃは、「側方」だがゲート誘電体に対して横断方向に起こる先行技術のＢＴＢＴを示す側部断面図である。

【図2】ｐ型基板の上にｐ＋ソース材料のエピタキシャル成長が重ね合わされたところを示す側部断面図である。

【図3】エピタキシャル層の頂部におけるスペーサに囲まれたダミー・ゲート・スタックを示す側部断面図である。

【図4】図４ａ〜４ｃは、ドレイン領域がエッチングされて、ｉｎ−ｓｉｔｕドープされたｎ＋エピタキシャル材料によって充填されたところを示す側部断面図である。

【図5】層間誘電体（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）が蒸着されて平坦化されたところを示す断面図である。

【図6】図６ａ〜６ｄは、ダミー・ゲート・スタックを除去した後に空洞をエッチングしたところを示す側部断面図であり、より特定的には、それぞれ異方性空洞、等方性空洞および２つのシグマ形空洞を示す４つの例を示す図である。

【図7】図７ａ〜７ｄは、エッチング空洞内でエピタキシャル成長されたチャネルを示す側部断面図である。

【図8】図８ａ〜８ｄは、デバイスの最終図面を示す実施形態の側部断面図であり、ここでは最終ステップにおいて最初にｈｉｇｈ‐ｋ／金属ゲート・スタックが蒸着された後に平坦化され、ＢＴＢＴ電流の方向はソース領域上のゲート電極に対して横断方向に示される。

【図9】図９ａ〜９ｄは、図８ａ〜８ｄに示されるデバイスの最終図面を示す側部断面図であって、ソースからチャネル領域へのゲート電極に対して横断方向の矢印によって示される各電流ベクトルを含む図である。

【発明を実施するための形態】

【0024】

本開示の方法および構造の詳細な実施形態をここに説明するが、開示される実施形態は、さまざまな形で具現化され得る記載の方法および構造を単に例示するものであることが理解されるべきである。加えて、本開示のさまざまな実施形態に関連して与えられる実施例の各々は、限定的ではなく例示的であることが意図される。さらに、図面は必ずしも縮尺どおりではなく、特定の構成要素の詳細を示すためにいくつかの特徴が誇張されていることがある。したがって、本明細書に開示される特定の構造および機能の詳細は、限定するものと解釈されるべきではなく、本開示の方法および構造をさまざまに用いることを当業者に教示するための単なる代表的な基礎と解釈されるべきである。以後の説明の目的に対し、「上側（ｕｐｐｅｒ）」、「下側（ｌｏｗｅｒ）」、「頂部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」という用語およびその派生語は、図面において方向付けられるとおりの開示される構造に関するものである。

【0025】

本明細書に記載されるプロセスは、ｎ型ＴＦＥＴのプロセス・フロー（すなわちＮＭＯＳ様）を示す。しかし、ソース、チャネルおよびドレイン領域に対して異なるバンドギャップ設計の材料を用いることを除いて、同じ態様でｐ型ＴＦＥＴ（すなわちＰＭＯＳ様）を形成することもできる。

【0026】

図２を参照すると、基板（２００）が示され、その上にエピタキシャル層（２２０）が成長されて最終的にソース材料を定める。ｎ型ＴＦＥＴに対して好ましいソース材料は、ソース材料内の価電子帯端エネルギがチャネル内の価電子帯端エネルギよりも高くなるような、チャネル材料に対する価電子帯端オフセットを有し、ここで伝導帯端オフセットは、チャネル材料内の伝導帯端エネルギがソース材料内の伝導帯端エネルギよりも低くなるようにされる。選択される材料の例は、シリコンゲルマニウム（ＳｉＧｅ）または純ゲルマニウムを含む。純ゲルマニウムの電子親和力は４ｅＶであり、バンドギャップは０．６６ｅＶである。ＳｉＧｅの電子親和力は４ｅＶから４．０５ｅＶであり、バンドギャップは０．６６ｅＶから１．１２ｅＶである（Ｇｅ含有量によって異なる）。エピタキシャル層の厚さは５ｎｍから２０ｎｍの範囲である。

【0027】

図３を参照すると、ダミー・ゲート・スタック（３１０）および側壁スペーサ（３２０）を得るために、最初にダミー・ゲート誘電体（例、ダミー・ゲート・スタックがパターン形成されるときにエッチング停止層または終点検出層として作用するために十分な、好ましくは３ｎｍの厚さを有する二酸化ケイ素）を成長または蒸着させる。その後、ダミー・ゲート材料（典型的には、５０ｎｍのオーダの厚さを有するポリシリコン）が蒸着される。次に、上述のステップに続いて、ダミー・ゲート材料の上にキャッピング層（典型的には、３０ｎｍのオーダの厚さを有する窒化ケイ素）が蒸着される。ここまでに説明した３つの層はすべて、例示の目的のためにただ１つの層として図示される。次いでダミー・ゲート・スタックはリソグラフィによってパターン形成された後、リソグラフィによって定められたパターンに従ってエッチングされる。次いで、側壁スペーサ材料（典型的には、１０ｎｍのオーダの厚さを有する窒化ケイ素）が蒸着されて、異方性エッチングされる。

【0028】

図４ａ〜４ｃを参照すると、一実施形態において、従来のイオン注入／アニール処理を用いてドレイン領域が形成されるか、または代替的に、ドレイン領域が選択的にエッチングされて、ｉｎ−ｓｉｔｕドープされたｎ＋エピタキシャル材料によって充填される。後者のアプローチが好ましく、それはエピタキシャル層と下にある基板との間のあらゆる歪み（ｓｔｒａｉｎ）を緩和し得る（結晶の欠陥をもたらし得る）過剰な熱処理を回避することが示されている。ドレイン領域のリセス・エッチングの形状は、ドレイン側の側壁スペーサをアンダーカットすることによって、ダミー・ゲート・スタックの下に突出するあらゆる形状を取ってもよい。（以後のプロセス・フローにおける）自己整合空洞エッチングを考慮して、ドレイン領域は露出され、ダミー・ゲート・スタックの下から延在し、ソース領域に入って終わっている。

【0029】

図４ａを参照すると、エッチング・マスク（４１０）（例、二酸化ケイ素）が蒸着されてパターン形成されることにより、ＴＦＥＴのソース側は被覆され、ＴＦＥＴのドレイン側（４３０）は露出したままにされる。その後、ＴＦＥＴのドレイン側にリセス・エッチングが行われる。図４ｂにおいて、リセス・エッチングは好ましくはエピタキシャル・ソース材料と同じ深さ（４４０）を有するものとして示されるが、エピタキシャル・ソース材料以上のあらゆる深さであってもよい。ダミー・ゲートの底部がリセス・エッチング・プロファイルと部分的にオーバーラップするようにして、リセス・エッチング・プロファイルのアンダーカット（４５０）を達成するために、反応種として塩素ベースまたはフッ素ベースのプラズマを用いて、等方性の反応性イオン・エッチング（ＲＩＥ）もしくはウェット・エッチングまたはその組み合わせが行われてもよい。

【0030】

さらに図４ｂを参照すると、ドレイン領域は好ましくはエピタキシャル成長される。層の厚さ（４６０）は、リセス・エッチング深さの厚さ以上であってもよい。ｎ型ＴＦＥＴの実施形態において、ｎ＋ドレイン領域を形成するために、ｉｎ−ｓｉｔｕドープされたＳｉＰまたはＳｉＣＰが用いられてもよい。

【0031】

図４ｃを参照すると、この構造からエッチング・マスクが除去される。エッチング・マスク（４１０）が二酸化ケイ素でできているとき、ウェットＨＦエッチングを用いてエッチング・マスクを選択的に除去できる。

【0032】

ここで図５を参照すると、層間誘電体（ＩＬＤ）層（５１０）が蒸着されて平坦化される。用いられることが好ましいＩＬＤ材料は、二酸化ケイ素もしくは窒化ケイ素またはその両方を含む。好ましくは化学機械的研磨（ＣＭＰ）を用いて、ＩＬＤおよびゲート・スタックの両方を平坦化し、ゲート・スタック内のダミー・ゲート材料（この例においてはポリシリコン）を露出させる。ソース領域（５３０）およびドレイン領域（５２０）も示される。

【0033】

図６ａ〜６ｄを参照すると、好ましくはダミー・ゲート（３１０、図３）がウェットもしくはドライ・エッチングまたはその両方の組み合わせ（例、ポリシリコンに対して選択的な異方性ＲＩＥの後、水酸化アンモニウム・ウェット・エッチングによって残余ポリシリコンを除去する）によって除去されて、空洞を形成する。図６ａにおける異方性リセス・エッチング、等方性リセス・エッチング（図６ｂ）、およびシグマ形（すなわちシグマ・エッチング１およびシグマ・エッチング２）空洞（図６ｃおよび図６ｄ）の４つの非限定的実施例が示される。各エッチング形状は、異なる露出結晶面を有するエッチング表面をもたらす。使用される材料および有効質量異方性の方向に依存して、ＢＴＢＴ電流およびそれに従ってＴＦＥＴ駆動電流を最大化するために最適な結晶面の組は異なる。さらに、異方性リセス・エッチングおよびシグマ・リセス・エッチングにおけるコーナ領域は、ドレイン電圧降下がコーナ領域とドレイン端子との間に起こるように制限する。その結果、コーナ領域においてもたらされるソース／チャネル接合におけるＢＴＢＴの周囲に沿った均一な表面電位が得られ、コーナ領域の内側からチャネルに向けて外向きに延在する電界希釈（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｄｉｌｕｔｉｏｎ）によって、反転電荷は「平面」領域よりも低い濃度である。これによってより高抵抗の領域が生成され、ここではドレイン電圧の一部または大部分が降下されて、ソース領域を横切るドレイン電圧降下が低減される。もしこの効果が起こらなければ（例、平面ＴＦＥＴに対して、図１ａ〜１ｃ）、ソース全体にドレイン−バイアス誘導性の電位分布が起こり、それによってソース内に不均一な横断方向の電界分布がもたらされる。それによってさらに、ＢＴＢＴのある部分は横断方向であるのに対し、他の部分は長手方向であるという動作モードがもたらされる。横断方向および長手方向のモードは異なるＶｔを有するため、最終結果はＳＳの低下、およびそれによる同じオフ状態リークにおける駆動電流の低下となる。よって、ＴＦＥＴ性能を最大化するためには異方性エッチングおよびシグマ・エッチングが好ましい。

【0034】

図６ａを参照すると、異方性エッチングはＨＢｒ（臭化水素）ベースのＲＩＥを用いることによって実現されてもよい。リセス空洞の深さは、好ましくはエピタキシャル・ソース材料の厚さよりも大きく、５０ｎｍのオーダであってもよい。

【0035】

図６ｂを参照すると、塩素ベースのプラズマ・エッチングを用いて等方性エッチング空洞が形成されてもよい。ここでもエッチング空洞の深さは、好ましくはエピタキシャル・ソース材料の厚さよりも大きい。

【0036】

図６ｃを参照すると、ＲＩＥおよびウェット・エッチングの組み合わせによってシグマ形状が形成されてもよい。たとえば、ＨＢｒベースのＲＩＥを行って最初のエッチング空洞を生成してもよく、このエッチング空洞は図６ａの異方性エッチング空洞と類似であるがエッチングの深さがもっと小さい。代替的には、塩素またはフッ素ベースの等方性ＲＩＥを行って最初のエッチング空洞を生成してもよく、このエッチング空洞は等方性エッチング空洞（図６ｂ）と類似であるがエッチングの深さがもっと小さい。これらのエッチング空洞はいずれも５〜１０ｎｍのオーダのエッチング深さを有してもよく、その後水酸化アンモニウム中でウェット・エッチングを行うことによって、図示される最終シグマ形状が形成される。最初のＲＩＥエッチング・プロファイルの深さは、側壁スペーサの下を越えてドープ・ソース／ドレイン領域内部に延在するシグマ・コーナ領域の配置を定める。しかし、シグマ・コーナ領域はドープ・ソース／ドレイン領域内で終わる必要はない。最初のＲＩＥを十分に深くすることによって、最終シグマ・プロファイルの３つのコーナ領域がソース／ドレイン領域の下に延在するようにしてもよい。

【0037】

図６ｄを参照すると、シグマ形状を形成するプロセスは、ソース／ドレイン領域内に延在するシグマ・コーナ領域が表面より下の深さに延在しないようにされる。これは水酸化アンモニウム・ウェット・エッチングを行うことによって達成されてもよく、ここでウェット・エッチングは側壁スペーサをアンダーカットすることによって、シグマ・コーナ領域のいくらかの側方突出をもたらす。

【0038】

図７を参照すると、エッチング空洞内でチャネル材料がエピタキシャル成長される。これは任意だが好ましいステップであり、接合（例、ブロークンギャップ・トンネル接合）内のより大きい帯端オフセットを有するＢＴＢＴ接合を作製するために用いられてもよい。注目すべきことに、先にエピタキシャル成長を行ってからすぐに次のステップ（すなわちゲート・スタック形成）に進むことによって、ＢＴＢＴがソースとチャネルとの間の接合を横切って起こらずに、純粋にソース材料内で起こるようにしてもよい。

【0039】

ここで図７ａおよび図７ｂを参照すると、エピタキシャル・チャネル材料は、自己整合エッチング空洞内の露出した半導体領域すべての上に成長される。この材料の最適な厚さは、使用される材料、およびこの材料内の量子閉じ込めに対する影響、ならびに下にある材料（単数または複数）上の応力緩和によって異なる。エピタキシャル・チャネル（７１０、７２０）の厚さは５〜１０ｎｍのオーダであってもよい。例示の目的のために、材料の例はＩｎＰ、ＩｎＳｂ、ＩｎＡｓ、およびその他のＩＩＩ〜Ｖ半導体、ならびにＧｅまたはグラフェンを含むが、それに限定されない。

【0040】

図７ｃおよび図７ｄを参照すると、エピタキシャル・チャネル（７３０、７４０）材料は、自己整合エッチング空洞内の露出した半導体領域すべての上に成長される。ここに示される実施例において、チャネル材料とソース材料との間の界面は（１１１）結晶面上に存在する。

【0041】

なおも図７ｄを参照すると、エッチング空洞はソース／ドレイン領域を通り抜けており、かつエピタキシャル・チャネルはソース／ドレイン領域の「上」に成長されているため、有効チャネル幅はエピタキシャル・チャネルの厚さに依存しない（チャネルの厚さがＢＴＢＴ断面積を定める役割を果たす長手方向モードＴＦＥＴとは異なる）。このことは、比較的薄いエピタキシャル領域が用いられ得ることを意味し、（エピタキシャル層が厚すぎるときに起こり得る）界面歪みの弛緩を伴わずに、ソース／ドレインおよび基板領域上により大きな格子不整合を有する材料を用いることを可能にする。加えて、エピタキシャル・チャネル層の厚さが低減されるため、横断方向の電界が増加し、それによってオン状態のＢＴＢＴ電流が高くなる（量子閉じ込めが有効トンネル・バンドギャップを増加させて、ＢＴＢＴが起こるエネルギ範囲にわたるトンネル・キャリアの可用性を低減させるほど材料は薄くないと仮定する）。

【0042】

図８ａ〜８ｄを参照すると、ｈｉｇｈ‐ｋ／金属ゲート・スタック８１０がそれぞれ蒸着されて平坦化される。それぞれのｈｉｇｈ‐ｋ材料は最初に等角に蒸着され、チャネル領域全体を被覆する。ｈｉｇｈ‐ｋ誘電体に対する典型的な選択はＨｆＯ_２、Ａｌ_３Ｏ_２およびＴａ_２Ｏ_５を含む。ｈｉｇｈ‐ｋ誘電体の厚さは、好ましくは１〜２ｎｍのオーダである。チャネル対ｈｉｇｈ‐ｋ界面における界面準位の存在を低減させるために、ｈｉｇｈ‐ｋ蒸着に先立って、フッ素、酸素、セレン、硫黄、炭素および水素などのいずれかもしくはその組み合わせを用いた何らかの形の界面不動態化、もしくは薄膜酸化物の蒸着もしくは成長ステップ、またはその両方が行われてもよい。それぞれのｈｉｇｈ‐ｋ材料を蒸着した後、次いで自己整合エッチング空洞内に金属ゲート・スタックをそれぞれ蒸着する。各金属ゲート・スタックは、最適な性能を達成するためにソースおよびチャネル材料が必要とするゲート仕事関数およびゲート・リーク仕様を満たすために必要とされるあらゆる金属を用いて形成されてもよい。この金属は、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｔｉ、Ｔａ、Ｗ、Ａｌ、ＤｙおよびＥｒなどの１つまたは組み合わせを含んでもよい。各金属ゲート・スタックの蒸着に続き、次いでＣＭＰが行われることによって各構造の頂部（すなわちスペーサおよびＩＬＤ領域の頂部）から金属残渣が除去され、結果としてそれぞれの電気的に絶縁された金属ゲート・スタック８１０が得られる。

【0043】

図９ａを参照すると、オン状態におけるソースからチャネルへのＢＴＢＴ電流の方向は、側方方向だがゲート電極に対して横断方向であってもよい。本発明の実施形態に記載されるソース領域上の薄いエピタキシャル・チャネル層を参照すると、ゲート電極はソース領域上に反転層を形成し、ゲート電極に対して横断方向にソース領域からチャネル領域にＢＴＢＴ電流の流れを誘導する。

【0044】

図９ｂを参照すると、ソース領域とゲート領域との間の界面の形状が湾曲しており、オン状態のＢＴＢＴ電流の流れの方向が側方でも垂直でもないことを示す。しかし、各電流ベクトル（矢印で示される）については、ソースからチャネル領域への電流の流れはゲート電極に対して横断方向である。よって図９ａおよび図９ｂの両方について、ＢＴＢＴ電流流れの絶対方向は異なる（すなわち、ソース領域およびゲート領域の間に図９ａは１−Ｄ界面を有し、図９ｂは湾曲した２−Ｄ界面を有する）が、それにもかかわらず両方の場合にＢＴＢＴ電流はゲート電極に対して横断方向に流れる。

【0045】

図９ｃおよび図９ｄを参照すると、ソース領域およびゲート領域の間の界面は（１１１）結晶面に沿って存在するが、動作の原理は図９ａおよび図９ｂに示されるものと同じであり、図９ｃおよび図９ｄにおいて矢印で示されるとおり、ソース領域およびゲート電極の間の界面全体にわたって、オン状態で流れるＢＴＢＴ電流はゲート電極に対して横断方向である。代替的に、図９ｃおよび図９ｄにおいて、ＢＴＢＴ電流の流れる方向は＜１１１＞方向である。有効質量異方性を有する材料に対して、＜１１１＞方向における有効キャリア・トンネリング量は、たとえば＜１００＞方向などのあらゆるその他の結晶面方向における量よりも低くてもよい。図９ｃおよび図９ｄに記載されるとおりのシグマ形状を用いることによって、図９ａおよび図９ｂの構造に比べてＢＴＢＴ電流の増加がもたらされるはずである。

【0046】

本発明の好ましい実施形態に関して、本発明を特定的に示して説明したが、本発明の趣旨および範囲から逸脱することなく、形および詳細の前述およびその他の変更が行われてもよいことが当業者に理解されるだろう。したがって、本発明は記載および例示される厳密な形および詳細に限定されず、添付の請求項の範囲内にあることが意図される。

【産業上の利用可能性】

【0047】

本発明は、多様な電子および電気装置における適用を見出す集積回路チップに組み込まれる高性能半導体トンネル電界効果トランジスタ（ＦＥＴ）の設計および製作において、産業上の利用可能性を見出すものである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】