特許 6188217 半導体素子の製造方法。

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6188217

(24)【登録日】2017年8月10日

(45)【発行日】2017年8月30日

(54)【発明の名称】半導体素子の製造方法。

(51)【国際特許分類】

   H01L 21/285 20060101AFI20170821BHJP

   C23C 14/34 20060101ALI20170821BHJP

   C23C 14/14 20060101ALI20170821BHJP

   H01L 23/522 20060101ALI20170821BHJP

   H01L 21/768 20060101ALI20170821BHJP

   H01L 21/3205 20060101ALI20170821BHJP

   H01L 21/28 20060101ALI20170821BHJP

【ＦＩ】

   H01L21/285 S

   C23C14/34 N

   C23C14/14 B

   H01L21/88 T

   H01L21/28 301R

【請求項の数】6

【全頁数】12

(21)【出願番号】特願2013-254311(P2013-254311)

(22)【出願日】2013年12月9日

(65)【公開番号】特開2015-115358(P2015-115358A)

(43)【公開日】2015年6月22日

【審査請求日】2016年9月13日

(73)【特許権者】

【識別番号】000002004

【氏名又は名称】昭和電工株式会社

(74)【代理人】

【識別番号】100064908

【弁理士】

【氏名又は名称】志賀 正武

(74)【代理人】

【識別番号】100094400

【弁理士】

【氏名又は名称】鈴木 三義

(74)【代理人】

【識別番号】100163496

【弁理士】

【氏名又は名称】荒 則彦

(74)【代理人】

【識別番号】100146879

【弁理士】

【氏名又は名称】三國 修

(72)【発明者】

【氏名】鈴木 賢二

【審査官】 長谷川 直也

(56)【参考文献】

【文献】 特開２００９−１４１２３０（ＪＰ，Ａ）

【文献】 特開平０１−１９１４４２（ＪＰ，Ａ）

【文献】 特開２０１１−０６０９３９（ＪＰ，Ａ）

【文献】 特開平０５−１８６８６８（ＪＰ，Ａ）

【文献】 特開２００５−０７２３４２（ＪＰ，Ａ）

【文献】 特開平０４−２３４１２４（ＪＰ，Ａ）

【文献】 特開平０８−１４８４８９（ＪＰ，Ａ）

【文献】 特開平１１−３５４４６９（ＪＰ，Ａ）

【文献】 特開２０００−１７４１２７（ＪＰ，Ａ）

【文献】 特開２０１１−１９２６７９（ＪＰ，Ａ）

【文献】 特開２０１２−２４３８７６（ＪＰ，Ａ）

【文献】 特開平０５−１０２１４７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２８−２１／２８８、２１／３２０５−２１／３２１３、

２１／４４−２１／４４５、２１／７６８、

２３／５２−２３／５２２、２９／４０−２９／４９、

２９／８７２、

Ｃ２３Ｃ １４／００−１４／５８

(57)【特許請求の範囲】

【請求項1】

スパッタリング法を用いて５μｍ以上の厚みを有するＡｌパッド電極を備えた半導体素子を製造する方法であって、
Ａｌパッド電極形成前の半導体基体を逆スパッタした後に、
（i）真空中で６０℃以下の成膜温度で、スパッタリング法を用いてＡｌ膜を成膜する工程と、
（ii）成膜を中断してチャンバー内にガスを導入し、前記チャンバー内を大気圧にする工程と、
を順に複数回繰り返して、５μｍ以上の厚みを有するＡｌパッド電極を形成することを特徴とする半導体素子の製造方法。

【請求項2】

各々の（i）の工程において、成膜するＡｌ膜の膜厚を２μｍ以下とすることを特徴とする請求項１に記載の半導体素子の製造方法。

【請求項3】

（i）の工程において、スパッタリング速度を２５０〜８００Å／ｍｉｎとすることを特徴とする請求項１または２のいずれかに記載の半導体素子の製造方法。

【請求項4】

各々の（ii）の工程の時間を５分以上６０分以下とすることを特徴とする請求項１〜３のいずれか一項に記載の半導体素子の製造方法。

【請求項5】

２回目以降の（i）の工程前に、最初の（i）の工程でＡｌ膜が形成された半導体基体を逆スパッタすることを特徴とする請求項１〜４のいずれか一項に記載の半導体素子の製造方法。

【請求項6】

Ａｌパッド電極形成前の前記半導体基体上に金属層が形成されていることを特徴とする請求項１〜５のいずれか一項に記載の半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子の製造方法に関する。

【背景技術】

【0002】

半導体素子は、有機ＥＬ素子や発光ダイオード等の産業上多くの分野で利用されている。例えば、炭化珪素半導体素子は、炭化珪素（ＳｉＣ）がシリコン（Ｓｉ）に対して、バンドギャップが約３倍、絶縁破壊電界強度が約１０倍、熱伝導度が約３倍という優れた物性を有しており、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。特に、ショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）は既に実用化されている。

【0003】

かかるＳｉＣデバイス（炭化珪素半導体素子）は、昇華再結晶法等で成長させたＳｉＣのバルク単結晶から加工して得られたＳｉＣ単結晶基板上に、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）等によってデバイスの活性領域となるＳｉＣエピタキシャル膜を成長させたＳｉＣエピタキシャルウェハを用いて作製されるのが一般的である。

【0004】

さらにこのように形成された半導体基体上に、ｐ型オーミック電極を覆うようにショットキー電極を形成し、その上にパッド電極を形成した後に、このパッド電極に対してワイヤーボンディングを行う。このパッド電極の材料としては、一般にＡｌが使用されている。
従来、このパッド電極のＡｌ膜は蒸着法を用いて成膜されていた。蒸着法を用いていた理由は、Ａｌパッド電極は５μｍ程度の厚膜とする必要があるためである。スパッタリング法でこの膜厚のＡｌ膜を成膜するとヒロックと呼ばれる粒状の突起が多数形成されてしまい、平坦なＡｌパッド電極の形成が難しい。
ヒロックの発生を抑制する手段として、不純物を注入する方法（例えば、特許文献１）や、還元性のガスを添加する方法（例えば、特許文献２）により、Ａｌの一部を別の物質に変化させ、その結晶粒のサイズを変更することが知られている。またＡｌとＡｌ合金を積層することにより抑制する方法も知られている（例えば、特許文献３及び４）。

【0005】

またＡｌ合金やＡｌ酸化物等の不純物を含まない純ＡｌからなるＡｌ膜におけるヒロックの発生を抑制する手段としては、Ａｌターゲットへのスパッタ電源と基板へのバイアス電源とをパルスで行い、間欠的なスパッタで成膜する方法（例えば、特許文献５）や、成膜中に圧力を印加する方法（例えば、特許文献６）が記載されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開平５−３１５３３０号公報

【特許文献2】特開２０００−１２４１５５号公報

【特許文献3】特開２０００−２００７６４号公報

【特許文献4】特開平４−３３３４１号公報

【特許文献5】特開２０００−３４５３３３号公報

【特許文献6】特開２００２−３６７９２８号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

Ａｌパッド電極を蒸着法で形成するためには、成膜前に、基板上に所定の素子機能を有する積層膜が形成された、Ａｌパッド電極を形成する前の半導体基体の表面を清浄化する必要がある。この清浄化には、従来、スパッタリング装置を用いた逆スパッタが用いられている。つまり、スパッタリング装置での逆スパッタする工程と蒸着装置でＡｌ膜を成膜する工程との２つの工程を有しており、各装置での真空引きに要する時間が必要となることによる生産工程の長期化や、装置間の移送による不純物の混入等の不安定化等の問題があった。

【0008】

そこで、清浄化工程と成膜工程をスパッタリング装置で一度に行うことが考えられるが、形成されるＡｌ膜にヒロックが発生してしまい、Ａｌ膜の信頼性の低下やステッパーで重ねあわせ露光する際にアライメントマークが検知できないという問題があった。Ａｌ膜の信頼性が低下すれば、半導体素子全体の信頼性も低下する。またアライメントマークの検知ができないと、成膜後にエッチングによりＡｌパッド電極の形状を形成する際に、目的の箇所をエッチングすることができなくなり、所望の形状を得ることができなくなる。

【0009】

また特許文献１〜４のように、Ａｌ膜に不純物や合金層を形成すると、Ａｌパッド電極の特性が変化してしまうという問題もあった。さらに特許文献５のように、パルスでバイアス電源を印加し間欠的に成膜する方法や、特許文献６のように、圧力を印加する方法は特殊な設備が必要となり生産コストが増大してしまう。またこれらの特許文献１〜６の方法は、１μｍ以下の薄膜のＡｌ膜を形成する際のヒロックを抑制する方法であり、本発明のように５μｍ以上の厚膜では、十分にヒロックを抑制することができなかった。

【0010】

本発明は、このような従来の事情に鑑みて提案されたものであり、ヒロックの発生が抑制された５μｍ以上の膜厚のＡｌパッド電極を有する、安定的で効率的な半導体素子の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0011】

本発明は、以下の手段を提供する。
（１）スパッタリング法を用いて５μｍ以上の厚みを有するＡｌパッド電極を備えた半導体素子を製造する方法であって、Ａｌパッド電極形成前の半導体基体を逆スパッタした後に、（i）真空中で６０℃以下の成膜温度で、スパッタリング法を用いてＡｌ膜を成膜する工程と、（ii）成膜を中断してチャンバー内にガスを導入する工程と、を順に複数回繰り返して、５μｍ以上の厚みを有するＡｌパッド電極を形成することを特徴とする半導体素子の製造方法。
（２）各々の（i）の工程において、成膜するＡｌ膜の膜厚を２μｍ以下とすることを特徴とする（１）に記載の半導体素子の製造方法。
（３）（i）の工程において、スパッタリング速度を２５０〜８００Å／ｍｉｎとすることを特徴とする（１）または（２）のいずれかに記載の半導体素子の製造方法。
（４）（ii）の工程において、チャンバー内を大気圧にすることを特徴とする（１）〜（３）のいずれか一項に記載の半導体素子の製造方法。
（５）各々の（ii）の工程の時間を５分以上６０分以下とすることを特徴とする（１）〜（４）のいずれか一項に記載の半導体素子の製造方法。
（６）２回目以降の（i）の工程前に、最初の（i）の工程でＡｌ膜が形成された半導体基体を逆スパッタすることを特徴とする（１）〜（５）のいずれか一項に記載の半導体素子の製造方法。
（７）Ａｌパッド電極形成前の前記半導体基体上に金属層が形成されていることを特徴とする（１）〜（６）のいずれか一項に記載の半導体素子の製造方法。

【発明の効果】

【0012】

本発明に係る半導体の製造方法は、Ａｌパッド電極形成前の半導体基体を逆スパッタした後に、真空中で６０℃以下の成膜温度で、スパッタリング法を用いてＡｌ膜を成膜する工程と、成膜を中断してチャンバー内にガスを導入する工程とを順に複数回繰り返す構成を採用したことにより、５μｍ以上の厚みのＡｌパッド電極を形成してもヒロックの発生を抑制することができる。

【0013】

本発明に係る半導体の製造方法はさらに、ヒロックの発生を抑制することにより、Ａｌパッド電極の成膜方法をスパッタリング装置のみで行うことができ、工程の大幅な短縮を実現することができる。なお、チャンバーを真空引きする工程は、最初の真空引き以外は、チャンバーを解放せずに行うため比較的短時間で所定の真空度まで到達できる。そのため従来の方法のように装置毎で真空引きする場合と比較して、全工程は大幅に短縮される。

【図面の簡単な説明】

【0014】

【図1】（ａ）は本発明の実施形態に係る半導体素子の製造方法で用いるスパッタリング装置の一例を説明するための断面模式図であり、（ｂ）はその平面模式図である。

【図2】図１で示したスパッタリング装置の半導体基体配置部を拡大した断面模式図である。

【図3】Ａｌ薄膜を所定の温度で１時間真空熱処理した際のヒロックの発生密度を示した図である。

【図4】Ａｌ膜の表面状態の写真であり、（ａ）は実施例１の方法を用いて作製したものであり、（ｂ）実施例２の方法を用いて作製したものであり、（ｃ）は、比較例１の方法を用いて作製したものである。

【図5】実施例１の工程における経過時間と保持部３の温度およびチャンバー５内の真空度の関係を示したグラフである。

【図6】ＤＣパワー出力毎の成膜速度を示したグラフである。

【図7】Ａｌ膜の表面状態の写真であり、（ａ）は１０００ＷのＤＣパワー出力で作製したものであり、（ｂ）２０００ＷのＤＣパワー出力で作製したものである。

【発明を実施するための形態】

【0015】

以下、本発明の半導体素子の製造方法について、図面を用いてその構成を説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

【0016】

図１（ａ）は、本発明の一実施形態の半導体素子の製造方法で用いるスパッタリング装置の一例の断面模式図である。また、図１（ｂ）はその平面模式図であって、図１（ａ）における回転軸８側から見た模式図である。
図１に示すスパッタリング装置１０は、チャンバー５内にターゲット１と、ターゲットシャッター４と、半導体基体２を保持するための保持部３及び押さえ板６とを有し、さらにチャンバー５を冷却する冷却部７と、保持部３を公転させるための回転軸８とを有する。

【0017】

スパッタリング法による成膜の原理についてスパッタリング装置１０を用いて説明する。チャンバー５内を真空にした後、Ａｒガスを導入し、高電圧を印加することによりイオン化したガス粒子がターゲット１に高速で衝突する（矢印Ａ１）。イオン化したガス粒子が衝突することで、ターゲット１の金属粒子が叩きだされ半導体基体２の表面に金属膜が成膜される（矢印Ａ２）。そのため、半導体基体２はターゲット１に対向するように配置されている。

【0018】

ターゲット１は、図１（ｂ）で示すように複数個あってもよく、特にその数に制限はない。またその材料は様々な金属等を種々選択することができるが、本発明においてはＡｌからなる。また使用しないターゲットはターゲットシャッター４で覆うことで、所定の条件に達する前に金属粒子が飛び出ることを防止できる。

【0019】

半導体基体２は、保持部３と押さえ板６により保持される。半導体基体２は、図１（ｂ）で示すように複数個あってもよく、特にその数に制限はない。複数ある場合は、保持部３の同心円上に複数個の半導体基体２を配置することが好ましい。また、保持部３は、回転軸８を中心に回転することが好ましい。半導体基体２を保持部３に同心円上に配置し、その保持部３が回転することで、それぞれの半導体基体２に均一なＡｌ膜を形成することができる。

【0020】

（半導体素子の製造方法）
本発明の一実施形態の半導体素子の製造方法では、Ａｌパッド電極形成前の半導体基体を逆スパッタした後に、（i）真空中で６０℃以下の成膜温度で、スパッタリング法を用いてＡｌ膜を成膜する工程（Ａｌ膜成膜工程）と、（ii）成膜を中断してチャンバー内にガスを導入する工程（成膜中断工程、ガス導入工程）と、を順に複数回繰り返して、５μｍ以上の厚みを有するＡｌパッド電極を形成する。
この方法の一例を図１に示すスパッタリング装置を用いて説明すると、半導体基体２をスパッタリング装置１０内に配置し、Ａｌパッド電極形成前の半導体基体を逆スパッタした後に、スパッタリング装置１０のチャンバー５を真空引きする工程と、半導体基体２上にスパッタリング法を用いてＡｌ膜を成膜する工程と、チャンバー５内にガスを導入し成膜を中断する工程と、を順に複数回繰り返す。このように、成膜を中断すると共にチャンバー内にガスを導入して工程を挟んで、パッド電極のＡｌ膜の成膜を複数回に分けて行うことで、成膜されるＡｌ膜の温度が６０℃以下となるようにし、ヒロックの発生を抑制した５μｍ以上の厚みのＡｌパッド電極を形成する。
なお、半導体基体２は、基板上に所定の素子機能を有する積層膜が形成された、Ａｌパッド電極を形成する前のものであり、積層膜中の半導体膜はｎ型でもｐ型でもよい。さらに、ショットキーバリアダイオード等の半導体素子の場合、半導体基体の上に金属等が成膜されていてもよい。

【0021】

（チャンバーを真空引きする工程）
まず、スパッタリング装置１０のチャンバー５を真空引きする。真空引きは、回転ポンプ、ターボ分子ポンプ、イオンゲッターポンプ等を適宜組み合わせて真空引きすることができる。真空度は、一般にスパッタリングを行う程度の真空度であればよく、１×１０^−４Ｐａ以下であることが好ましい。

【0022】

（半導体基体表面を清浄化させる工程）
チャンバー５を十分真空引きさせた後、半導体基体２の表面を清浄化することが好ましい。清浄化する方法としては、逆スパッタ等が挙げられる。
逆スパッタは、以下のように行うことができる。チャンバー５内にＡｒガスを導入後、通常のスパッタリングと正負逆の電圧を半導体基体２とターゲット１に印加する。この印加電圧により、グロー放電が発生し、グロー放電により発生したプラズマ中のＡｒイオンが電界に沿って、半導体基体２に衝突する。そのエネルギーにより、半導体基体２表面上の自然酸化膜、水分、カーボン等の汚れを除去することができる。
このような方法で半導体基体２表面を清浄化すると、後の工程で成膜されるＡｌ膜の密着が向上する。Ａｌ膜の密着が向上することは、半導体素子においてＡｌパッド電極が剥がれにくくなることを意味し、生産歩留りを向上させることができる。
なお、逆スパッタによる表面の清浄化は、２回目以降のＡｌ膜成膜工程の前に行ってもよい。

【0023】

（（i）Ａｌ膜を成膜する工程（Ａｌ膜成膜工程））
次に、半導体基体２上にＡｌ膜を成膜する。図２はスパッタリング装置１０の半導体基体２周辺を拡大した断面模式図である。図２で示すように、半導体基体２のすぐ近傍の保持部３に熱電対９を配置し、半導体基体２の温度を測定する。成膜時の成膜されるＡｌ膜の温度は６０℃以下とする。

【0024】

Ａｌ膜の成膜温度を６０℃以下とすることについて説明する。図３は、Ａｌ薄膜を所定の温度で１時間真空熱処理した際のヒロックの発生密度を示した図である。横軸が熱処理時のＡｌ膜の温度を示し、縦軸がヒロックの発生密度を示す。
図３で示すように、Ａｌ膜の温度が上昇すると、Ａｌ膜のヒロック発生密度が増加する。図３から、Ａｌ膜の成膜温度を６０℃以下とすることにより、ヒロックの発生密度を十分に低いものとすることできる。本発明のＡｌ膜を成膜する工程においては、熱処理は行わないが、Ａｌ膜を５μｍ以上の厚膜を成膜するためには、長時間のスパッタリングを行う必要がある。長時間のスパッタリングを行うと、金属粒子が半導体基体２に衝突するエネルギーにより、半導体基体２の温度が高温になる。そのため、成膜されるＡｌ膜の温度が６０℃を超え、ヒロックの発生密度が高くなってしまう。

【0025】

それぞれのＡｌ膜成膜工程において、一度に成膜するＡｌ膜の膜厚を２μｍ以下とすることが好ましい。一度に成膜するＡｌ膜の膜厚が２μｍ以下であれば、スパッタリングにより半導体基体２に与えられるエネルギーが大きくならず、成膜されるＡｌ膜の温度が高温になることが抑えることができる。すなわち、ヒロックの発生を抑制することができる。

【0026】

Ａｌを成膜する工程において、Ａｌ膜のスパッタリング速度が２５０〜８００Å／ｍｉｎであることが好ましい。またＡｌ膜のスパッタリング速度が４００〜６００Å／ｍｉｎであることがさらに好ましい。スパッタリング速度が２５０Å／ｍｉｎ未満では、規定膜厚のＡｌ膜を成膜するのに時間を要し、スパッタリングに要する時間が長時間となり、成膜されるＡｌ膜の温度上昇を招き、ヒロック発生を十分抑制することができない。また８００Å／ｍｉｎを超えると、半導体基体２に衝突する金属粒子が高エネルギーを有しているため、半導体基体２の温度上昇を招き、ヒロック発生を十分抑制することができない。

【0027】

（（ii）成膜を中断する工程（成膜中断工程）、ガス導入工程）
次に、チャンバー５内にガスを導入し、一度成膜を中断する。ガスを導入することにより、チャンバー５内部の断熱状態が解消され、成膜されたＡｌ膜の温度を下げることができる。また、ガスを導入することにより、成膜されたＡｌ膜の表面に気流ができ、成膜されたＡｌ膜の表面をクリーニングすることもできる。
ヒロックは、温度上昇により発生するものが主要因と考えられるが、その他にも被成膜面上に異物が存在する場合、その異物を核としてヒロックが成長することも考えられる。そのため成膜を中断する工程においてガスを導入することにより、成膜されたＡｌ膜の冷却効果に加えて、被成膜面をクリーニングすることによるヒロックの発生を抑制効果も生じる。
導入するガスは、Ｎ_２やＡｒなどの希ガスが好ましい。希ガスは、Ａｌと反応しない為、成膜されたＡｌが酸化等の変性することを避あけることができる。

【0028】

また、（ii）の成膜を中断する工程において、ガスの導入により、チャンバー５内を大気圧にすることが好ましい。チャンバー内を大気圧まで戻すことで、熱を伝える媒体であるガスの量が増加するため、より効率的に成膜されたＡｌ膜の温度を下げることができる。

【0029】

またガスの導入後に、チャンバー５を解放しないことが好ましい。チャンバー５を解放すると、周囲の不純物がチャンバー５内に入り、被成膜面を汚染することが考えられる。またチャンバー５を解放すると、再度真空引きする際に、所定の真空度まで到達するのに長時間を要してしまう。

【0030】

さらに、（ii）の成膜を中断する工程の一回毎の時間が、５分以上６０分以下であることが好ましい。また１０分以上２０分以下であることがさらに好ましい。被成膜面の汚染防止や生産性の観点から、成膜を中止する一回毎の時間は、短時間の方が好ましいが、５分以下では半導体基体２の温度を十分に下げることができない。６０分以上では、Ａｌパッド電極の形成における全体の工程時間が長時間となり、生産効率が下がる。

【0031】

また、半導体基体２の表面に金属層が形成されていることが好ましい。金属は熱伝導が高いため、冷却をより効率的に行うことができ、全体の生産効率を向上させることができる。例えば、ショットキーバリアダイオードにおいて、半導体上に形成されるショットキー接合層やオーミック接合層等が金属層に相当する。より具体的には、ショットキーバリアダイオードにおいて、半導体としてＳｉＣ、ショットキー接合層としてＭｏ等、オーミック接合層としてＡｌＴｉ合金が挙げられる。

【0032】

これらの、チャンバーを真空引きする工程と、Ａｌ膜を成膜する工程と、成膜を中断する工程と、を順に複数回繰り返すことでＡｌパッド電極を形成する。各工程は何回繰り返してもよい。なお、半導体基体表面を清浄化させる工程については、最初の１回を行えばよく、２回目以降の成膜前には行う必要はない。チャンバー５を解放しない為、半導体基体２の表面が汚染されることが少ないためである。

【0033】

本発明の方法でＡｌ膜を形成することで、ヒロックの発生を抑制することができる。ヒロックの発生を抑制することで、Ａｌパッド電極の信頼性を向上させることができ、ステッパー露光時にアライメントマークを容易に検出することができる。

【0034】

さらに、Ａｌパッド電極の形成をスパッタリング装置のみで行うことができ、工程の短縮化することができ、生産効率を向上させることができる。さらに、装置間の移送時の異物混入を防ぐことができ、信頼性を向上することができる。

【実施例】

【0035】

（実施例１）
まず、半導体基体２として、ショットキーバリアダイオードを準備した。ショットキーバリアダイオードは、ＳｉＣ半導体素子の一つの表面にｎ型領域とｐ型領域とを並列に配置し、大電流導通時にｐ型領域から少数キャリアである正孔の注入が起こるようにしたＭＰＳ（Ｍｅｒｇｅｄ ｐ−ｉ−ｎ Ｓｃｈｏｔｔｌｙ）構造を用いた。ｎ型半導体領域にショットキー接合する接合層として、Ｍｏを用い、ｐ型半導体領域にオーミック接合する接合層として、ＴｉＡｌ合金を用いた。すなわち、半導体基体は、半導体上の一部にＴｉＡｌ合金が積層され、露出した半導体上とＴｉＡｌ合金上にＭｏが順に積層されている。

【0036】

この半導体基体２上に次に示す方法でＡｌ膜を成膜し、Ａｌパッド電極を形成した。
まず、半導体基体２を保持部３に配置後、チャンバー５を１時間真空引きし、チャンバー内の真空度を１×１０^−４Ｐａとした。
次に、Ａｒガスをチャンバー５内に６０ｓｃｃｍの流量で導入し、２００ＷのＤＣパワーで逆スパッタを５分間実施した。その後、Ａｌを２０００ＷのＤＣパワーで、スパッタリングを行った。スパッタリングは３７分行い、２μｍのＡｌを成膜した。１回目のＡｌ成膜後、Ｎ_２パージし、チャンバー５内を大気圧まで３分かけて戻した。そして、再び既定の真空度１×１０^−４Ｐａまで真空引きを１０分かけて行った。すなわち、１回目の成膜から１３分間成膜を中断した。この工程を３回繰り返し（但し、逆スパッタは１回目の成膜前のみ）、合計で６μｍのＡｌ膜を形成した。

【0037】

図４（ａ）は、実施例１の方法を用いて作製したＡｌ膜の表面状態の写真である。図４（ａ）からもわかるように、実施例１の方法を用いることで、ヒロックの発生が抑制されていることが分かる。その結果、形成されたＡｌ膜でステッパーによってアライメントマークを検出することができた。
尚、この図４（ａ）の写真は、ショットキーバリアダイオードのＭＰＳ構造部分に隣接して配置されたアライメントマーク部分の写真である。この部分は、Ａｌパッド電極と同じＡｌ膜が形成されていて、ヒロック等の表面状態はＡｌパッド電極部分と同じである。また、以下の図４（ｂ）、図４（ｃ）、図７（ａ）および図７（ｂ）においても同様であり、それぞれは図４（ａ）と同じサイズのものである。

【0038】

（実施例２）
実施例２では、一回の成膜で２．５μｍのＡｌ膜を成膜し、それを２回繰り返し、合計５μｍのＡｌ膜を形成した。その他の条件は実施例１と同様の条件を用いた。なお、実施例２では、Ａｌ膜を２．５μｍ成膜するため、スパッタリングの時間は４６分とした。

【0039】

図４（ｂ）は、実施例２の方法を用いて作製したＡｌ膜の表面状態の写真である。図４（ｂ）からもわかるように、実施例２の方法を用いることで、ヒロックが僅かに発生している。しかし、ステッパーによってアライメントマークを検出することはできた。

【0040】

（比較例１）
比較例１では、５μｍのＡｌ膜を連続して成膜した。その他の条件は実施例１と同様の条件を用いた。なお、実施例２では、Ａｌ膜を５μｍ成膜するため、スパッタリングの時間は９２分とした。

【0041】

図４（ｃ）は、比較例１の方法を用いて作製したＡｌ膜の表面状態の写真である。図４（ｃ）からもわかるように、比較例１の方法では、ヒロックが多数発生していた。その結果、形成されたＡｌ膜で、ステッパーによってアライメントマークを検出することはできなかった。

【0042】

実施例１、実施例２および比較例１の結果から、成膜を中断しつつガスを導入する工程を介してパッド電極のＡｌ膜を複数回に分けて成膜することによって、ヒロックの発生を抑制することができることがわかった。また、一度に成膜するＡｌ膜の膜厚を２μｍ以下とすることで、ヒロックは発生させないことができた。

【0043】

また、図５は実施例１の工程における経過時間と保持部３の温度およびチャンバー５内の炉内圧力の関係を示したグラフである。菱形でプロットしたものが、成膜時におけるチャンバー５内の炉内圧力の推移を示しており、四角でプロットしたものが、成膜時における保持部３の温度の推移を示している。前述したように、熱電対９は被成膜体である半導体基体２の近傍の保持部３の温度を測定しているため、この温度は成膜されたＡｌ膜の温度とほぼ同一であると見なすことができる。
炉内圧力は、３回の成膜工程全てほぼ同じ推移をしている。スパッタリングにより徐々に炉内圧力は高くなっている。
温度は、徐々に温度が上昇しているものの、成膜中断してガス導入工程を挟んで成膜工程を３回に分割したことにより、各工程における半導体基体２の温度が６０℃以下にできたことがわかる。

【0044】

また、Ａｌ膜のスパッタリング速度によるヒロックの発生状態についても検討を行った。Ａｌ膜のスパッタリング速度は、ＤＣパワー出力を変えることで変更した。チャンバー５内を規定の真空度１×１０^−４Ｐａまで真空引きし、その後Ａｒを６０ｓｃｃｍの流量でチャンバー５内に導入し、スパッタを行った。スパッタリング時のＤＣパワー出力としては、１０００Ｗと、２０００Ｗの２種類の出力で検討を行った。なお、成膜は５μｍのＡｌ膜を一度に連続でスパッタした。
図６は、ＤＣパワー出力毎の成膜速度を示したグラフである。縦軸は成膜されたＡｌ膜の膜厚を示し、横軸はスパッタリングの経過時間を示す。１０００Ｗの場合は、スパッタリングの速度が２３５Å／ｍｉｎであり、２０００Ｗの場合は、スパッタリングの速度が５００Å／ｍｉｎであった。

【0045】

図７は、Ａｌ膜の表面状態の写真であり、（ａ）は１０００ＷのＤＣパワー出力で作製したものであり、（ｂ）２０００ＷのＤＣパワー出力で作製したものである。（ａ）は（ｂ）に比べて大きなヒロックは少なく見えるが、小さなヒロックが多数発生しており、どちらの場合も形成されたＡｌ膜で、ステッパーによりアライメントマークを検出することはできなかった。成膜速度を変更しただけでは、ヒロックを十分に抑制することができないことがわかった。

【符号の説明】

【0046】

１ ターゲット
２ 半導体基体
３ 保持部
４ ターゲットシャッター
５ チャンバー
６ 押さえ板
７ 冷却部
８ 回転軸
９ 熱電対
１０ スパッタリング装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】