特許 6189045 半導体素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6189045

(24)【登録日】2017年8月10日

(45)【発行日】2017年8月30日

(54)【発明の名称】半導体素子の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20170821BHJP

   H01L 21/336 20060101ALI20170821BHJP

   H01L 29/12 20060101ALI20170821BHJP

【ＦＩ】

   H01L29/78 652H

   H01L29/78 658G

   H01L29/78 658E

   H01L29/78 653A

   H01L29/78 652T

【請求項の数】8

【全頁数】11

(21)【出願番号】特願2013-26723(P2013-26723)

(22)【出願日】2013年2月14日

(65)【公開番号】特開2014-130986(P2014-130986A)

(43)【公開日】2014年7月10日

【審査請求日】2015年10月28日

(31)【優先権主張番号】10-2012-0158603

(32)【優先日】2012年12月31日

(33)【優先権主張国】KR

【前置審査】

(73)【特許権者】

【識別番号】591251636

【氏名又は名称】現代自動車株式会社

【氏名又は名称原語表記】ＨＹＵＮＤＡＩ ＭＯＴＯＲ ＣＯＭＰＡＮＹ

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100127465

【弁理士】

【氏名又は名称】堀田 幸裕

(74)【代理人】

【識別番号】100124372

【弁理士】

【氏名又は名称】山ノ井 傑

(72)【発明者】

【氏名】千大煥

(72)【発明者】

【氏名】李鍾錫

(72)【発明者】

【氏名】洪▲けい▼国

(72)【発明者】

【氏名】鄭永均

【審査官】 棚田 一也

(56)【参考文献】

【文献】 国際公開第２０１１／１０８７６８（ＷＯ，Ａ１）

【文献】 特開平０７−２８８２４７（ＪＰ，Ａ）

【文献】 特開昭４９−１２１４８９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／２０

(57)【特許請求の範囲】

【請求項1】

ｎ＋型炭化ケイ素基板の第１面に第１絶縁膜および第１バリア層を順次に形成するステップと、
前記第１バリア層をエッチングして第１バリア層パターンを形成するステップと、
前記第１バリア層パターンをマスクとして、前記第１絶縁膜をエッチングして前記ｎ＋型炭化ケイ素基板の第１面の第１部分を露出する第１絶縁膜パターンを形成するステップと、
前記第１バリア層パターンを除去した後、前記露出したｎ＋型炭化ケイ素基板の第１面の前記第１部分上に第１エピタキシャル成長で第１型エピ層を形成するステップと、
前記第１型エピ層および前記第１絶縁膜パターンの上に第２絶縁膜および第２バリア層を順次に形成するステップと、
前記第２バリア層をエッチングして第２バリア層パターンを形成するステップと、
前記第２バリア層パターンをマスクとして、前記第２絶縁膜をエッチングして第２絶縁膜パターンを形成し、前記第２バリア層パターンをマスクとして、前記第１絶縁膜パターンをエッチングして前記ｎ＋型炭化ケイ素基板の第１面の第２部分を露出するステップと、
前記露出したｎ＋型炭化ケイ素基板の第１面の前記第２部分上に第２エピタキシャル成長で第２型エピ層を形成するステップとを含み、
前記ｎ＋型炭化ケイ素基板の第１面の前記第１部分と前記ｎ＋型炭化ケイ素基板の第１面の前記第２部分とは互いに隣接し、
前記第１絶縁膜パターン、前記第１型エピ層および前記第２型エピ層の厚さは等しいことを特徴とする半導体素子の製造方法。

【請求項2】

前記第２絶縁膜パターンは、前記第１型エピ層上に位置することを特徴とする請求項１記載の半導体素子の製造方法。

【請求項3】

前記第１絶縁膜および前記第２絶縁膜は、二酸化ケイ素、窒化酸化ケイ素、窒化ケイ素および非晶質炭素のうちのいずれか１つの物質で形成することを特徴とする請求項２記載の半導体素子の製造方法。

【請求項4】

前記第１バリア層および前記第２バリア層は、非晶質炭素、二酸化ケイ素、窒化ケイ素、窒化物および金属のうちのいずれか１つの物質で形成することを特徴とする請求項３記載の半導体素子の製造方法。

【請求項5】

前記第２型エピ層を形成するステップの後、
前記第２絶縁膜パターンを除去した後、前記第１型エピ層および前記第２型エピ層の上にｐ＋領域とｎ＋領域を順次に形成するステップと、
前記ｐ＋領域と前記ｎ＋領域を貫通し、前記第１型エピ層の一部をエッチングしてトレンチを形成するステップと、
前記トレンチ内にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上にゲート電極を形成するステップと、
前記ゲート絶縁膜および前記ゲート電極の上に酸化膜を形成するステップと、
前記ｎ＋領域および前記酸化膜の上にソース電極を形成し、前記ｎ＋型炭化ケイ素基板の第２面にドレイン電極を形成するステップとをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。

【請求項6】

前記ゲート電極の下に前記第１型エピ層が位置することを特徴とする請求項５記載の半導体素子の製造方法。

【請求項7】

前記第１型エピ層はｎ型エピ層であり、前記第２型エピ層はｐ型エピ層であることを特徴とする請求項６記載の半導体素子の製造方法。

【請求項8】

前記第１型エピ層はｐ型エピ層であり、前記第２型エピ層はｎ型エピ層であることを特徴とする請求項６記載の半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子の製造方法に関するものである。

【背景技術】

【0002】

最近、応用機器の大型化、大容量化傾向に伴い、高い降伏電圧と高い電流および高速スイッチング特性を有する電力用半導体素子の必要性が台頭している。

【0003】

電力用半導体素子の製造時、半導体素子の定格電圧に応じて、使用される原資材のエピ領域またはドリフト領域の濃度と厚さが決定される。

【0004】

高い降伏電圧のためには、エピ領域またはドリフト領域の濃度が十分に低いか、厚さが十分に長くなければならないが、これは、電力半導体のオン抵抗を増加させる原因であるため、素子の構造的な改善によりこのような関係を克服しようと多様な構造が提案されている。このうち、超接合（ｓｕｐｅｒ ｊｕｎｃｔｉｏｎ）構造は、降伏電圧とオン抵抗を大きく改善させた代表的な構造である。

【0005】

超接合構造は、エピ領域またはドリフト領域でＰＮ接合が垂直配列された構造であって、超接合構造の電力半導体は、電力半導体のオフ状態における電界最大値、つまり、しきい電界が現れる地点のＰＮ接合が基板と垂直に形成されているため、空乏層が基板との垂直方向だけでなく水平方向にも拡張され、しきい電界は広いＰＮ接合に到達し、基板に垂直な方向にその大きさが一定になる。

【0006】

そのため、超接合構造を適用した電力半導体は、一般的な電力半導体対比で同級の降伏電圧を維持するためのエピ領域またはドリフト領域の濃度が高く、その厚さが薄く、オン抵抗が低い。

【0007】

一般的に、超接合構造の形成は、Ｎ型（またはＰ型）半導体をエピタキシャル成長後、またはＮ型（またはＰ型）半導体をトレンチエッチング、つまり、異方性エッチングを行い、Ｐ型（またはＮ型）半導体を蒸着するか、Ｎ型（またはＰ型）半導体をエピタキシャル成長後、またはＮ型（またはＰ型）半導体をトレンチエッチング、つまり、異方性エッチングを行い、Ｐ型（またはＮ型）半導体形成のための不純物をイオン注入により進行する。

【0008】

また、Ｎ型（またはＰ型）半導体を薄くエピタキシャル成長後、Ｐ型（またはＮ型）半導体形成のための不純物をイオン注入する過程を繰り返し、所望する厚さのエピ領域またはドリフト領域を形成する方法を実施する。

【0009】

しかし、かかる方法の場合、高アスペクト比（ａｓｐｅｃｔ ｒａｔｉｏ）の異方性エッチングが難しく、エピ領域またはドリフト領域の厚さを所望する厚さに形成しにくかったり、ＰＮ接合が滑らかでなく、屈曲した形態に形成される問題があった。

【発明の概要】

【発明が解決しようとする課題】

【0010】

本発明が解決しようとする課題は、半導体素子の超接合構造を容易に形成する方法を提供することである。

【課題を解決するための手段】

【0011】

本発明の実施形態にかかる半導体素子の製造方法は、ｎ＋型炭化ケイ素基板の第１面に第１絶縁膜および第１バリア層を順次に形成するステップと、第１バリア層をエッチングして第１バリア層パターンを形成するステップと、第１バリア層パターンをマスクとして、第１絶縁膜をエッチングしてｎ＋型炭化ケイ素基板の第１面の第１部分を露出する第１絶縁膜パターンを形成するステップと、第１バリア層パターンを除去した後、露出したｎ＋型炭化ケイ素基板の第１面の第１部分上に第１エピタキシャル成長で第１型エピ層を形成するステップと、第１型エピ層および第１絶縁膜パターンの上に第２絶縁膜および第２バリア層を順次に形成するステップと、第２バリア層をエッチングして第２バリア層パターンを形成するステップと、第２バリア層パターンをマスクとして、第２絶縁膜をエッチングして第２絶縁膜パターンを形成し、第２バリア層パターンをマスクとして、第１絶縁膜パターンをエッチングしてｎ＋型炭化ケイ素基板の第１面の第２部分を露出するステップと、露出したｎ＋型炭化ケイ素基板の第１面の第２部分上に第２エピタキシャル成長で第２型エピ層を形成するステップとを含み、ｎ＋型炭化ケイ素基板の第１面の第１部分とｎ＋型炭化ケイ素基板の第１面の第２部分とは互いに隣接する。

【0012】

第１絶縁膜パターン、第１型エピ層および第２型エピ層の厚さは等しくなり得る。

【0013】

第２絶縁膜パターンは、第１型エピ層上に位置することができる。

【0014】

第１絶縁膜および第２絶縁膜は、二酸化ケイ素、窒化酸化ケイ素、窒化ケイ素および非晶質炭素のうちのいずれか１つの物質で形成することができる。

【0015】

第１バリア層および第２バリア層は、非晶質炭素、二酸化ケイ素、窒化ケイ素、窒化物および金属のうちのいずれか１つの物質で形成することができる。

【0016】

第２型エピ層を形成するステップの後、第２絶縁膜パターンを除去した後、第１型エピ層および第２型エピ層の上にｐ＋領域とｎ＋領域を順次に形成するステップと、ｐ＋領域とｎ＋領域を貫通し、第１型エピ層の一部をエッチングしてトレンチを形成するステップと、トレンチ内にゲート絶縁膜を形成するステップと、ゲート絶縁膜上にゲート電極を形成するステップと、ゲート絶縁膜およびゲート電極の上に酸化膜を形成するステップと、ｎ＋領域および酸化膜の上にソース電極を形成し、ｎ＋型炭化ケイ素基板の第２面にドレイン電極を形成するステップとをさらに含むことができる。

【0017】

ゲート電極の下に第１型エピ層が位置することができる。

【0018】

第１型エピ層はｎ型エピ層であり、第２型エピ層はｐ型エピ層であり得る。

【0019】

第１型エピ層はｐ型エピ層であり、第２型エピ層はｎ型エピ層であり得る。

【発明の効果】

【0020】

このように、本発明の実施形態によれば、半導体素子の超接合構造の製造時、絶縁膜はバリア層を用いてエッチングすることにより、高アスペクト比の異方性エッチングが可能であるため、ｎ型エピ層およびｐ型エピ層の厚さを従来に比べてより厚くすることができる。これにより、高電圧用電力半導体の製造に有利である。

【0021】

また、ｎ型エピ層およびｐ型エピ層をエピタキシャル成長で形成することにより、ＰＮ接合面が屈曲しない。

【図面の簡単な説明】

【0022】

【図1】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図2】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図3】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図4】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図5】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図6】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図7】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図8】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図9】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図10】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図11】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図12】本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【図13】本発明の他の実施形態にかかる半導体素子の断面を示す図である。

【図14】本発明のさらに他の実施形態にかかる半導体素子の断面を示す図である。

【発明を実施するための形態】

【0023】

添付した図面を参照して、本発明の好ましい実施形態を詳細に説明する。しかし、本発明は、ここで説明される実施形態に限定されず、他の形態で具体化することもできる。むしろ、ここで紹介される実施形態は、開示された内容が徹底して完全になり得るように、そして、当業者に本発明の思想が十分に伝達できるようにするために提供させるものである。

【0024】

図面において、層および領域の厚さは、明確性を期するために誇張されたものである。また、層が他の層または基板の「上」にあると言及された場合、それは、他の層または基板の上に直接形成されるか、またはそれらの間に第３の層が介在してもよい。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を意味する。

【0025】

以下、図１ないし図１２を参照して、本発明の実施形態にかかる半導体素子の製造方法について詳細に説明する。

【0026】

図１ないし図１２は、本発明の一実施形態にかかる半導体素子の製造方法を順に示す図である。

【0027】

図１に示すように、ｎ＋型炭化ケイ素基板１００を準備し、ｎ＋型炭化ケイ素基板１００の第１面に第１絶縁膜２００を形成した後、第１絶縁膜２００上に第１バリア層２１０を形成する。

【0028】

ここで、第１絶縁膜２００は、二酸化ケイ素（ＳｉＯ_２）、窒化酸化ケイ素（ＳｉＯＮ）、窒化ケイ素（ＳｉＮ）および非晶質炭素のうちのいずれか１つの物質で形成することができる。第１バリア層２１０は、非晶質炭素、二酸化ケイ素、窒化ケイ素、窒化物および金属のうちのいずれか１つの物質で形成することができる。

【0029】

第１バリア層２１０は、第１絶縁膜２００のエッチング時、優れたエッチング選択比を有する。ｎ＋型炭化ケイ素基板１００の第１面は、第１部分Ａと、第１部分Ａに隣接する第２部分Ｂとを含む。

【0030】

図２に示すように、第１バリア層２１０をエッチングして第１バリア層パターン２１５を形成した後、第１バリア層パターン２１５をマスクとして、第１絶縁膜２００をエッチングして第１絶縁膜パターン２０５を形成する。この時、ｎ＋型炭化ケイ素基板１００の第１面の第１部分Ａが露出する。第１絶縁膜２００は、第１バリア層２１０を用いて高アスペクト比の異方性エッチングが可能である。これにより、第１絶縁膜２００の厚さに制限がない。

【0031】

図３に示すように、第１バリア層パターン２１５を除去した後、露出したｎ＋型炭化ケイ素基板１００の第１面の第１部分Ａ上に第１エピタキシャル成長でｎ型エピ層３００を形成する。この時、第１絶縁膜パターン２０５が形成された部分にはエピタキシャル成長が行われない。ｎ型エピ層３００は、第１絶縁膜パターン２０５の間に位置し、ｎ型エピ層３００の高さは第１絶縁膜パターン２０５の高さと等しい。

【0032】

図４に示すように、ｎ型エピ層３００および第１絶縁膜パターン２０５の上に第２絶縁膜２２０および第２バリア層２３０を順次に形成する。

【0033】

ここで、第２絶縁膜２２０は、二酸化ケイ素（ＳｉＯ_２）、窒化酸化ケイ素（ＳｉＯＮ）、窒化ケイ素（ＳｉＮ）および非晶質炭素のうちのいずれか１つの物質で形成することができる。第２バリア層２３０は、非晶質炭素、二酸化ケイ素、窒化ケイ素、窒化物および金属のうちのいずれか１つの物質で形成することができる。

【0034】

図５および図６に示すように、第２バリア層２３０をエッチングして第２バリア層パターン２３５を形成した後、第２バリア層パターン２３５をマスクとして、第２絶縁膜２２０をエッチングして第２絶縁膜パターン２２５を形成する。また、第２バリア層パターン２３５をマスクとして、第１絶縁膜パターン２０５をエッチングしてｎ＋型炭化ケイ素基板１００の第１面の第２部分Ｂを露出させる。ここで、第２絶縁膜パターン２２５は、ｎ型エピ層３００上に位置する。

【0035】

図７に示すように、露出したｎ＋型炭化ケイ素基板１００の第１面の第２部分Ｂ上に第２エピタキシャル成長でｐ型エピ層４００を形成する。この時、第２絶縁膜パターン２２５が形成された部分にはエピタキシャル成長が行われない。ｐ型エピ層４００の高さはｎ型エピ層３００の高さと等しく、ｐ型エピ層４００は、ｎ型エピ層３００の間に位置し、ｐ型エピ層４００とｎ型エピ層３００とはＰＮ接合をなす。ｎ型エピ層３００とｐ型エピ層４００をそれぞれ第１および第２エピタキシャル成長で形成するため、ＰＮ接合面が屈曲しない。

【0036】

図８および図９に示すように、第２絶縁膜パターン２２５を除去した後、ｎ型エピ層３００およびｐ型エピ層４００の上にｐ＋領域５００とｎ＋領域６００を順次に形成する。

【0037】

図１０および図１１に示すように、ｐ＋領域５００とｎ＋領域６００を貫通し、ｎ型エピ層３００の一部をエッチングしてトレンチ６５０を形成した後、トレンチ６５０内にゲート絶縁膜７００を形成した後、ゲート絶縁膜７００上にゲート電極８００を形成する。ゲート電極８００はトレンチ６５０を満たす。ゲート電極８００の下にｎ型エピ層３００が位置する。

【0038】

図１２に示すように、ゲート電極８００およびゲート絶縁膜７００の上に酸化膜７１０を形成した後、ｐ＋領域５００の一部、ｎ＋領域６００および酸化膜７１０の上にソース電極９００を形成し、ｎ＋型炭化ケイ素基板１００の第２面にドレイン電極９５０を形成する。

【0039】

このように、第１絶縁膜２００は、第１バリア層２１０を用いてエッチングすることにより、高アスペクト比の異方性エッチングが可能であるため、第１絶縁膜２００の制限がない。そのため、第１絶縁膜２００の厚さと等しいｎ型エピ層３００およびｐ型エピ層４００の厚さを従来に比べてより厚くすることができる。これにより、高電圧用電力半導体の製造に有利である。

【0040】

以下、図１３を参照して、本発明の他の実施形態にかかる半導体素子について説明する。

【0041】

図１３は、本発明の他の実施形態にかかる半導体素子の断面を示す図である。

【0042】

図１３に示すように、本実施形態にかかる半導体素子は、前述した図１２による半導体素子と比較して、ゲート電極８００の下にｐ型エピ層４００が位置する構造が異なるだけで、他の構造は同一である。

【0043】

つまり、ｎ＋型炭化ケイ素基板１００の第１面に第２および第１エピタキシャル成長でそれぞれｐ型エピ層４００とｎ型エピ層３００を形成した後、ｎ型エピ層３００およびｐ型エピ層４００の上にｐ＋領域５００とｎ＋領域６００を順次に形成する。

【0044】

次に、ｐ＋領域５００とｎ＋領域６００を貫通し、ｐ型エピ層４００の一部をエッチングしてトレンチ６５０を形成した後、トレンチ６５０内にゲート絶縁膜７００を形成した後、ゲート絶縁膜７００上にゲート電極８００を形成する。

【0045】

次に、ゲート電極８００およびゲート絶縁膜７００の上に酸化膜７１０を形成した後、ｐ＋領域５００の一部、ｎ＋領域６００および酸化膜７１０の上にソース電極９００を形成し、ｎ＋型炭化ケイ素基板１００の第２面にドレイン電極９５０を形成する。

【0046】

以下、図１４を参照して、本発明のさらに他の実施形態にかかる半導体について説明する。

【0047】

図１４は、本発明のさらに他の実施形態にかかる半導体素子の断面を示す図である。

【0048】

図１４に示すように、本実施形態にかかる半導体素子は、図１２および図１３による半導体素子とは異なり、トレンチが形成されていない。

【0049】

ｎ＋型炭化ケイ素基板１００の第１面にｎ型エピ層３００およびｐ型エピ層４００が配置されている。ｎ型エピ層３００およびｐ型エピ層４００は、エピタキシャル成長で形成する。ここで、ｎ型エピ層３００およびｐ型エピ層４００の形成は、前述した実施形態と同様に、絶縁膜およびバリア層を用いて形成する。

【0050】

ｎ型エピ層３００およびｐ型エピ層４００の上にはｐウェル（ｗｅｌｌ）領域４５０が配置されており、ｐウェル領域４５０上にｎ＋領域６００とｐ＋領域５００が配置されている。

【0051】

ｎ型エピ層３００、ｐウェル領域４５０およびｎ＋領域６００の一部の上にはゲート絶縁膜７００が配置されており、ゲート絶縁膜７００上にはゲート電極８００が配置されている。

【0052】

ｎ＋領域６００の一部およびｐ＋領域５００の上にはソース電極９００が配置されており、ｎ＋型炭化ケイ素基板１００の第２面にはドレイン電極９５０が配置されている。

【0053】

一方、前述した実施形態は、電力半導体のうち、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ、ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）について説明したが、これに限定されず、本発明の超接合構造の製造方法は他の電力半導体にも適用可能である。

【0054】

つまり、本実施形態にかかる超接合構造の製造方法は、ダイオード（ｄｉｏｄｅ）、バイポーラ接合トランジスタ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ、ＢＪＴ）、絶縁ゲートバイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）およびサイリスタ（ｔｈｙｒｉｓｔｏｒ）などにも適用可能である。

【0055】

これにより、ｎ＋型炭化ケイ素基板だけでなく、ｐ＋型炭化ケイ素基板にも、本実施形態にかかる超接合構造の製造方法を適用することもできる。

【0056】

また、炭化ケイ素基板だけでなく、ケイ素基板、窒化ガリウム（ＧａＮ）基板にも、本実施形態にかかる超接合構造の製造方法が適用可能である。

【0057】

以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲は、これに限定されるものではなく、以下の請求の範囲で定義している本発明の基本概念を利用した当業者の様々な変形および改良形態も本発明の権利範囲に属する。

【符号の説明】

【0058】

１００ ｎ＋型炭化ケイ素基板
２００ 第１絶縁膜
２１０ 第１バリア層
２２０ 第２絶縁膜
２３０ 第２バリア層
３００ ｎ型エピ層
４００ ｐ型エピ層
４５０ ｐウェル領域
５００ ｐ＋領域
６００ ｎ＋領域
６５０ トレンチ
７００ ゲート絶縁膜
７１０ 酸化膜
８００ ゲート電極
９００ ソース電極
９５０ ドレイン電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】