特許第6189615号(P6189615)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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特許6189615活性領域を限定する線状のトレンチを有する半導体素子及びその形成方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6189615
(24)【登録日】2017年8月10日
(45)【発行日】2017年8月30日
(54)【発明の名称】活性領域を限定する線状のトレンチを有する半導体素子及びその形成方法
(51)【国際特許分類】
   H01L 21/8242 20060101AFI20170821BHJP
   H01L 27/108 20060101ALI20170821BHJP
   H01L 21/76 20060101ALI20170821BHJP
【FI】
   H01L27/108 681D
   H01L27/108 671B
   H01L27/108 621Z
   H01L21/76 L
【請求項の数】30
【全頁数】34
(21)【出願番号】特願2013-69241(P2013-69241)
(22)【出願日】2013年3月28日
(65)【公開番号】特開2014-86719(P2014-86719A)
(43)【公開日】2014年5月12日
【審査請求日】2016年1月28日
(31)【優先権主張番号】10-2012-0119918
(32)【優先日】2012年10月26日
(33)【優先権主張国】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
(74)【代理人】
【識別番号】110000671
【氏名又は名称】八田国際特許業務法人
(72)【発明者】
【氏名】崔 宰 福
(72)【発明者】
【氏名】李 圭 現
(72)【発明者】
【氏名】張 美 貞
(72)【発明者】
【氏名】崔 榮 振
(72)【発明者】
【氏名】許 宙 永
【審査官】 加藤 俊哉
(56)【参考文献】
【文献】 特開2012−134439(JP,A)
【文献】 特開2008−263201(JP,A)
【文献】 特開2004−023057(JP,A)
【文献】 特開2001−250926(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/8242
H01L 21/76
H01L 27/108
(57)【特許請求の範囲】
【請求項1】
半導体基板上の互いに平行な多数の平行トレンチ(parallel−trenches)と、
前記半導体基板上の互いに平行な多数の交差トレンチ(intersect−trenches)と、
前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に限定された多数の活性領域と、
前記活性領域を横切る多数の下部導電性ラインと、
前記下部導電性ラインと交差し、前記活性領域上を横切って互いに平行な多数の上部導電性ラインと、
前記活性領域に接続されたデータ保存要素と、を含み、
前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ライン(straight line)であり、
前記平行トレンチは、前記上部導電性ラインと交差し、前記平行トレンチは前記上部導電性ラインに対して第1鋭角をなし、
前記交差トレンチは、前記平行トレンチおよび前記下部導電性ラインと交差し、前記平行トレンチと前記交差トレンチとの間に第2鋭角を有することを特徴とする半導体素子。
【請求項2】
前記交差トレンチは、前記上部導電性ラインと交差し、前記第2鋭角は前記第1鋭角よりも大きいことを特徴とする請求項1に記載の半導体素子。
【請求項3】
前記交差トレンチは、前記上部導電性ラインに対して前記第2鋭角よりも大きい第3鋭角をなすことを特徴とする請求項2に記載の半導体素子。
【請求項4】
前記交差トレンチは、前記上部導電性ラインと平行し、前記第2鋭角は前記第1鋭角と同一であることを特徴とする請求項1に記載の半導体素子。
【請求項5】
前記下部導電性ライン及び前記上部導電性ラインのそれぞれは直線状ライン(straight line)であって、前記上部導電性ラインは前記下部導電性ラインと直交することを特徴とする請求項1〜4のいずれか一項に記載の半導体素子。
【請求項6】
前記交差トレンチの間の間隔は、前記平行トレンチの間の間隔よりも大きいことを特徴とする請求項1〜5のいずれか一項に記載の半導体素子。
【請求項7】
半導体基板上の互いに平行な第1及び第2平行トレンチと、
前記半導体基板上の互いに平行な第1及び第2交差トレンチと、
前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に限定された活性領域と、
前記活性領域を横切って互いに平行な一対のワードラインと、
前記活性領域上を横切って前記ワードラインと直交するビットラインと、
前記ビットラインと離隔し、前記活性領域に接続された埋め込みコンタクトプラグと、
前記埋め込みコンタクトプラグ上のストレージノードと、を含み、
前記平行トレンチ及び前記交差トレンチのそれぞれは、直線状ライン(straight line)であって、
前記平行トレンチは前記ビットラインと交差し、前記平行トレンチは前記ビットラインに対して第1鋭角をなし、
前記交差トレンチは、前記平行トレンチおよび前記ワードラインと交差し、前記平行トレンチと前記交差トレンチとの間に第2鋭角を有することを特徴とする半導体素子。
【請求項8】
前記活性領域は、第1ないし第4側面を含み、
前記第1側面は前記第1平行トレンチによって限定され、前記第2側面は前記第2平行トレンチによって限定され、前記第3側面は前記第1交差トレンチによって限定され、前記第4側面は前記第2交差トレンチによって限定され、
前記第2側面は前記第1側面と平行し、前記第4側面は前記第3側面と平行することを特徴とする請求項7に記載の半導体素子。
【請求項9】
前記第1側面の長さは、前記第3側面の長さよりも大きいことを特徴とする請求項8に記載の半導体素子。
【請求項10】
前記第1側面の長さは、前記第3側面の長さの2倍以上であることを特徴とする請求項8に記載の半導体素子。
【請求項11】
前記活性領域は、前記ビットラインの外側に突出された第1端(first end)及び第2端(second end)を含み、
前記第1端(first end)で前記第2側面及び前記第3側面が当接し、前記第2端(second end)で前記第1側面及び前記第4側面が当接することを特徴とする請求項8〜10のいずれか一項に記載の半導体素子。
【請求項12】
前記第2端は、前記第1端に対して点対称であることを特徴とする請求項11に記載の半導体素子。
【請求項13】
前記埋め込みコンタクトプラグは前記第1端に接続されたことを特徴とする請求項11または請求項12に記載の半導体素子。
【請求項14】
前記交差トレンチのそれぞれは前記ビットラインと交差し、前記第2鋭角は前記第1鋭角よりも大きいことを特徴とする請求項7〜13のいずれか一項に記載の半導体素子。
【請求項15】
前記第2鋭角は、28度であることを特徴とする請求項7〜14のいずれか一項に記載の半導体素子。
【請求項16】
前記交差トレンチのそれぞれは、前記ビットラインに対して前記第2鋭角よりも大きい第3鋭角をなすことを特徴とする請求項7〜15のいずれか一項に記載の半導体素子。
【請求項17】
前記活性領域は、前記ビットラインの外側に突出された第1端(first end)及び第2端(second end)を含み、
前記第1端(first end)で前記第1側面及び前記第4側面が当接し、前記第2端(second end)で前記第2側面及び前記第3側面が当接することを特徴とする請求項8〜13のいずれか一項に記載の半導体素子。
【請求項18】
前記交差トレンチのそれぞれは前記ビットラインと平行し、前記第2鋭角は前記第1鋭角と同一であることを特徴とする請求項17に記載の半導体素子。
【請求項19】
前記第2鋭角は、21度であることを特徴とする請求項17に記載の半導体素子。
【請求項20】
半導体基板上の互いに平行な第1ないし第4平行トレンチと、
前記半導体基板上の互いに平行な第1ないし第3交差トレンチと、
前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に限定された第1ないし第4活性領域と、
前記活性領域を横切って互いに平行な第1ないし第5ワードラインと、 前記活性領域上を横切って前記ワードラインと直交する第1及び第2ビットラインと、
前記ビットラインと離隔し、前記活性領域に接続された多数の埋め込みコンタクトプラグと、
前記埋め込みコンタクトプラグ上のストレージノードと、を含み、
前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ラインであって、
前記平行トレンチは前記ビットラインに対して第1鋭角をなし、
前記交差トレンチは、前記平行トレンチおよび前記ワードラインと交差し、前記平行トレンチと前記交差トレンチとの間に第2鋭角をなし、
前記第1活性領域は前記第1平行トレンチ、前記第2平行トレンチ、前記第1交差トレンチ、及び前記第2交差トレンチによって限定され、前記第2活性領域は前記第2平行トレンチ、前記第3平行トレンチ、前記第1交差トレンチ、及び前記第2交差トレンチによって限定され、前記第3活性領域は前記第2平行トレンチ、前記第3平行トレンチ、前記第2交差トレンチ、及び前記第3交差トレンチによって限定され、前記第4活性領域は前記第3平行トレンチ、前記第4期平行トレンチ、前記第2交差トレンチ、及び前記第3交差トレンチによって限定され、
前記第1ビットラインは前記第1及び第3活性領域を横切って、前記第2ビットラインは前記第2及び第4活性領域を横切って、
前記第1ワードラインは前記第2活性領域を横切って、前記第2ワードラインは前記第1活性領域及び前記第2活性領域を横切って、前記第3ワードラインは前記第1活性領域及び前記第4活性領域を横切って、前記第4ワードラインは前記第3活性領域及び前記第4活性領域を横切って、前記第5ワードラインは前記第3活性領域を横切ることを特徴とする半導体素子。
【請求項21】
半導体基板上に互いに平行な多数の平行トレンチ及び互いに平行な多数の交差トレンチによって限定された多数の活性領域を形成するステップと、
前記活性領域を横切る多数の下部導電性ラインを形成するステップと、
前記下部導電性ラインと交差し、前記活性領域上を横切って互いに平行な多数の上部導電性ラインを形成するステップと、
前記活性領域に接続されたデータ保存要素を形成するステップと、を含み、
前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ラインであって、
前記平行トレンチは前記上部導電性ラインと交差し、前記平行トレンチは前記上部導電性ラインに対して第1鋭角をなし、
前記交差トレンチは、前記平行トレンチおよび前記下部導電性ラインと交差し、前記平行トレンチと前記交差トレンチとの間に第2鋭角を有することを特徴とする半導体素子形成方法。
【請求項22】
前記活性領域を形成するステップは、
前記半導体基板上にマスク層を形成するステップと、
前記マスク層をパターニングして多数の予備平行トレンチを形成するステップと、
前記マスク層をパターニングして多数の予備交差トレンチを形成するステップと、
前記予備平行トレンチ及び前記予備交差トレンチ下部の前記半導体基板をエッチングすることを含むステップと、を含むことを特徴とする請求項21に記載の半導体素子形成方法。
【請求項23】
前記予備交差トレンチの間の間隔は、前記予備平行トレンチの間の間隔よりも大きいことを特徴とする請求項22に記載の半導体素子形成方法。
【請求項24】
前記交差トレンチは前記上部導電性ラインと交差し、前記第2鋭角は前記第1鋭角よりも大きいことを特徴とする請求項21〜23のいずれか一項に記載の半導体素子形成方法。
【請求項25】
前記交差トレンチは前記上部導電性ラインと平行し、前記第2鋭角は前記第1鋭角と同一であることを特徴とする請求項21〜23のいずれか一項に記載の半導体素子形成方法。
【請求項26】
基板と、
互いに交差せず、前記基板の側面に対して傾斜され、内部に絶縁膜を有する平行トレンチと、
互いに交差せず、前記平行トレンチと交差領域を有し、内部に前記絶縁膜を有する交差トレンチと、
活性領域、前記活性領域の端(ends)は前記交差領域によって限定され、
前記活性領域を第1方向に横切る下部導電性ライン及び前記活性領域を前記第1方向と異なる第2方向に横切る上部導電性ラインと、を含み、
前記平行トレンチは前記上部導電性ラインと第1鋭角で交差し、前記平行トレンチは前記交差トレンチと第2鋭角で交差し、前記交差トレンチは前記上部導電性ラインと第3鋭角で交差し、前記交差トレンチは前記下部導電性ラインと交差することを特徴とする半導体素子。
【請求項27】
前記第3鋭角は前記第1鋭角及び前記第2鋭角よりも大きく、前記第2鋭角は前記第1鋭角よりも大きいことを特徴とする請求項26に記載の半導体素子。
【請求項28】
前記平行トレンチは第1間隔を有するように互いに離隔し、前記交差トレンチは第2間隔を有するように互いに離隔し、前記第2間隔は前記第1間隔よりも大きいことを特徴とする請求項26または請求項27に記載の半導体素子。
【請求項29】
前記平行トレンチ及び前記交差トレンチは、前記活性領域との間に絶縁領域が限定されるように、前記活性領域を横切らず、前記活性領域の側面に平行することを特徴とする請求項26〜28のいずれか一項に記載の半導体素子。
【請求項30】
前記活性領域の前記端(ends)のそれぞれは前記交差トレンチのうちの1つに隣接し、前記活性領域の隣接する端(ends)は前記交差トレンチによって互いに離隔することを特徴とする請求項29に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、活性領域を有する半導体素子及びその製造方法に関する。
【背景技術】
【0002】
活性領域の形成において、高集積化に有利であって、かつコンタクトプラグとの接触面積を確保することができる多様な方法が研究されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第2011/0024870号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、高集積化に有利であり、かつコンタクトプラグとの接触面積確保に容易な活性領域を有する半導体素子及びその製造方法を提供することにある。
【0005】
本発明が解決しようとする課題は、上述の課題に制限されず、上記で言及しない、さらなる他の課題は以下の記載によって当業者に明確に理解される。
【課題を解決するための手段】
【0006】
上記課題を達成するために本発明の技術的思想の実施形態は、半導体素子を提供する。前記半導体素子は、半導体基板上の互いに平行な多数の平行トレンチ(parallel−trenches)を含む。前記半導体基板上に互いに平行な多数の交差トレンチ(intersect−trenches)が配置される。前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に多数の活性領域が限定される。前記活性領域を横切る多数の下部導電性ラインが配置される。前記下部導電性ラインと交差し、前記活性領域上を横切って互いに平行な多数の上部導電性ラインが提供される。前記活性領域に接続されたデータ保存要素が配置される。前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ライン(straight line)である。前記平行トレンチは前記上部導電性ラインと交差し、前記平行トレンチは前記上部導電性ラインに対して第1鋭角をなす。前記交差トレンチは前記平行トレンチと交差し、前記平行トレンチと前記交差トレンチとの間に第2鋭角を有する。
【0007】
また、本発明の技術的思想の実施形態は、他の半導体素子を提供する。前記半導体素子は半導体基板上の互いに平行な第1及び第2平行トレンチを含む。前記半導体基板上に互いに平行な第1及び第2交差トレンチが配置される。前記平行トレンチ及び前記交差トレンチにより前記半導体基板上に活性領域が限定される。前記活性領域を横切って互いに平行な一対のワードラインが配置される。前記活性領域上を横切って前記ワードラインと直交するビットラインが配置される。前記ビットラインと離隔し、前記活性領域に接続された埋め込みコンタクトプラグが配置される。前記埋め込みコンタクトプラグ上にストレージノードが配置される。前記平行トレンチ及び前記交差トレンチのそれぞれは、直線状ライン(straight line)である。前記平行トレンチは前記ビットラインと交差し、前記平行トレンチは前記ビットラインに対して第1鋭角をなす。前記交差トレンチは前記平行トレンチと交差し、前記平行トレンチ及び前記交差トレンチの間に第2鋭角を有する。
【0008】
これに加えて、本発明の技術的思想の実施形態は、他の半導体素子を提供する。前記半導体素子は半導体基板上の互いに平行な第1ないし第4平行トレンチを含む。前記半導体基板上に互いに平行な第1ないし第3交差トレンチが配置される。前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に第1ないし第4活性領域が限定される。前記活性領域を横切って互いに平行な第1ないし第5ワードラインが配置される。前記活性領域上を横切って前記ワードラインと直交する第1及び第2ビットラインが配置される。前記ビットラインと離隔し、前記活性領域に接続された多数の埋め込みコンタクトプラグが配置される。前記埋め込みコンタクトプラグ上にストレージノードが配置される。前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ラインである。前記平行トレンチは前記ビットラインに対して第1鋭角をなす。前記交差トレンチは前記平行トレンチと交差し、前記平行トレンチ及び前記交差トレンチの間に第2鋭角を有する。前記第1活性領域は前記第1平行トレンチ、前記第2平行トレンチ、前記第1交差トレンチ、及び前記第2交差トレンチによって限定され、前記第2活性領域は前記第2平行トレンチ、前記第3平行トレンチ、前記第1交差トレンチ、及び前記第2交差トレンチによって限定され、前記第3活性領域は前記第2平行トレンチ、前記第3平行トレンチ、前記第2交差トレンチ、及び前記第3交差トレンチによって限定され、前記第4活性領域は前記第3平行トレンチ、前記第4期平行トレンチ、前記第2交差トレンチ、及び前記第3交差トレンチによって限定される。前記第1ビットラインは前記第1及び第3活性領域を横切って、前記第2ビットラインは前記第2及び第4活性領域を横切る。前記第1ワードラインは前記第2活性領域を横切って、前記第2ワードラインは前記第1活性領域及び前記第2活性領域を横切って、前記第3ワードラインは前記第1活性領域及び前記第4活性領域を横切って、前記第4ワードラインは前記第3活性領域及び前記第4活性領域を横切って、前記第5ワードラインは前記第3活性領域を横切る。
【0009】
さらに、本発明の技術的思想の実施形態は、半導体素子の形成方法を提供する。この方法は、半導体基板上に互いに平行な多数の平行トレンチ及び互いに平行な多数の交差トレンチによって限定された多数の活性領域を形成することを含む。前記活性領域を横切る多数の下部導電性ラインを形成する。前記下部導電性ラインと交差し、前記活性領域上を横切って互いに平行な多数の上部導電性ラインを形成する。前記活性領域に接続されたデータ保存要素を形成する。前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ラインである。前記平行トレンチは前記上部導電性ラインと交差し、前記平行トレンチは前記上部導電性ラインに対して第1鋭角をなす。前記交差トレンチは前記平行トレンチと交差し、前記平行トレンチ及び前記交差トレンチの間に第2鋭角を有する。
【0010】
さらに、本発明の技術的思想の実施形態は、他の半導体素子を提供する。前記半導体素子は基板を含む。互いに交差せず、前記基板の側面に対して傾斜され、内部に絶縁膜を有する平行トレンチが提供される。互いに交差せず、前記平行トレンチと交差領域を有し、内部に前記絶縁膜を有する交差トレンチが配置される。活性領域が配置される。前記活性領域の端(ends)は前記交差領域によって限定される。前記活性領域を第1方向に横切る下部導電性ライン及び前記活性領域を前記第1方向と異なる第2方向に横切る上部導電性ラインが配置される。前記平行トレンチは前記上部導電性ラインと第1鋭角で交差し、前記平行トレンチは前記交差トレンチと第2鋭角で交差し、前記交差トレンチは前記上部導電性ラインと第3鋭角で交差する。
【0011】
前記第3鋭角は前記第1鋭角及び前記第2鋭角より大きく、前記第2鋭角は前記第1鋭角より大きくすることができる。
【0012】
前記平行トレンチは第1間隔を有するように互いに離隔し、前記交差トレンチは第2間隔を有するように互いに離隔するが、前記第2間隔は前記第1間隔より大きくすることができる。
【0013】
前記平行トレンチ及び前記交差トレンチは、前記活性領域との間に絶縁領域が限定されるように、前記活性領域を横切らず、前記活性領域の側面に平行することができる。
【0014】
前記活性領域の前記端(ends)のそれぞれは、前記交差トレンチのうちの1つに隣接することができる。前記活性領域に隣接する端(ends)は前記交差トレンチによって互いに離隔することができる。
【0015】
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【0016】
本発明の技術的思想の実施形態によれば、平行トレンチ及び交差トレンチによって半導体基板上に限定された多数の活性領域が提供される。前記平行トレンチ及び前記交差トレンチのそれぞれは、直線状ライン(straight line)とすることができる。前記交差トレンチを形成する技術は、従来のコンタクトホールのトリム方法によって発生する写真工程のパターニング限界を克服するのに有利である。前記交差トレンチを形成する技術は、従来の溝状のトレンチに比べて工程が単純化され、工程ばらつきを減少する効果を示す。高集積化に有利であって、かつコンタクトプラグ及び活性領域の間の接触面積を極大化することができる半導体素子を実現することができる。
【図面の簡単な説明】
【0017】
図1】本発明の技術的思想の実施形態による半導体素子を説明するためのレイアウトである。
図2図1の切断線I−I’及びII−II’による断面図である。
図3図1の一部構成要素の結合関係を詳細に示す拡大図である。
図4図1の一部構成要素の結合関係を詳細に示す拡大図である。
図5図1の一部構成要素の結合関係を詳細に示す拡大図である。
図6】本発明の技術的思想の実施形態による半導体素子を説明するためのレイアウトである。
図7図6の一部構成要素の結合関係を詳細に示す拡大図である。
図8図6の一部構成要素の結合関係を詳細に示す拡大図である。
図9】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するためのフローチャート(flow chart)である。
図10】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図11A】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図11B】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別のレイアウトである。
図11C】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図1の切断線I−I’及びII−II’による断面図である。
図12A】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別のレイアウトである。
図12B】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図1の切断線I−I’及びII−II’による断面図である。
図13A】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図13B】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別のレイアウトである。
図13C】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図1の切断線I−I’及びII−II’による断面図である。
図14A】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図14B】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図1の切断線I−I’及びII−II’による断面図である。
図15A】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図15B】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別のレイアウトである。
図15C】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図1の切断線I−I’及びII−II’による断面図である。
図15D】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図15E】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図1の切断線I−I’及びII−II’による断面図である。
図15F】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図15G】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図1の切断線I−I’及びII−II’による断面図である。
図15H図15Bの一部分を詳細に示す拡大図である。
図15I図15Bの一部分を詳細に示す拡大図である。
図15J図15Bの一部分を詳細に示す拡大図である。
図15K図15Bの一部分を詳細に示す拡大図である。
図16A】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図16B】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するためのレイアウトである。
図17】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図18A】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図18B】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するためのレイアウトである。
図18C】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図19A】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
図19B図18Bの一部分を詳細に示す拡大図である。
図19C図18Bの一部分を詳細に示す拡大図である。
図20】本発明の技術的思想の実施形態による半導体モジュールを説明するためのレイアウトである。
図21】本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも一つを含むメモリカードを概念的に示す図である。
図22】本発明の技術的思想の実施形態による電子装置の斜視図である。
図23】本発明の技術的思想の実施形態による電子装置のシステムブロック図である。
図24】本発明の技術的思想が適用された実施形態による半導体素子のうちの少なくとも一つを含む他の電子システムを概略的に示すブロック図である。
【発明を実施するための形態】
【0018】
添付図面を参照しながら本発明の技術的思想の実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限らず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は内容の開示が徹底的かつ完全であるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されたものである。また、層が、他の層または基板「上」にあるとした場合、それは他の層または基板上に直接形成されるか、またはそれらの間に第3の層が介在される。明細書全体において同一の参照番号で表示された部分は同一の構成要素を意味する。また、明細書中の「約」とは、製造誤差、製造精度によるズレ等も含めることを意味する。たとえば、「約21゜」とは、21゜をターゲットとして製造されていることを意味し、製造誤差、製造精度等により完全には21゜にならない場合も含む。
【0019】
第1、第2などの用語は、多様な構成要素を説明するために用いることができるが、前記構成要素は前記用語によって限定されるものではない。前記用語は一つの構成要素を他の構成要素から区別する目的としてのみ用いられる。例えば、本発明の権利範囲を逸脱せず、第1構成要素は第2構成要素と称することができ、同様に、第2構成要素は第1構成要素と称することができる。
【0020】
上端、下端、上面、下面、または上部、下部などの用語は、構成要素において相対的な位置であることを区別するために用いられる。例えば、便宜上、図面上の上側を上部、図面上の下側を下部とした場合、実際においては本発明の権利範囲を逸脱せず、上部は下部と称することができ、下部は上部と称することができる。
【0021】
本出願に用いる用語は、単に特定の実施形態を説明するために用いるものであって、本発明を限定する意図ではない。単数表現は、文脈上、明白な違いがない限り、複数表現を含む。本出願において、「含む」または「有する」などの用語は、明細書上に記載した特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在するということを意味するものであって、一つまたはその以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性をあらかじめ排除しないものとして理解すべきである。
【0022】
ここで用いるすべての用語は、他に定義がない限り、技術的また科学的な用語を含み、本発明が属する技術分野において通常の知識を有する者によって一般的に理解されるものと同一の意味がある。一般的に使用される、すでに定義されているものと同様な用語は関連技術の文脈上に有する意味と一致するものと解釈すべきであり、本出願に明白な定義がない限り、理想的や過度に形式的な意味として解釈されない。
【0023】
図1は、本発明の技術的思想の実施形態による半導体素子を説明するためのレイアウトであり、図2は、図1の切断線I−I’及びII−II’による断面図であり、図3ないし図5は、図1の一部構成要素の結合関係を詳細に示す拡大図である。
【0024】
図1及び図2を参照すると、半導体基板21上に多数の活性領域45を限定する多数の平行トレンチ(parallel−trenches)41及び多数の交差トレンチ(intersect−trenches)49が形成される。前記平行トレンチ41及び前記交差トレンチ49を埋め込む素子分離膜63が形成される。前記活性領域45及び前記素子分離膜63を横切る多数のワードライン67が形成される。前記ワードライン67と前記活性領域45との間にゲート誘電膜65が形成される。前記ワードライン67上にキャッピング膜69が形成される。前記ワードライン67の両側に隣接した前記活性領域45内にソース/ドレーン領域70が形成される。
【0025】
前記半導体基板21上を覆う第1層間絶縁膜71が形成される。前記第1層間絶縁膜71を貫通して前記ソース/ドレーン領域70に接続されたビットプラグ73が形成される。前記第1層間絶縁膜71上に前記ビットプラグ73に接続された多数のビットライン75が形成される。前記ビットライン75上にビットキャッピングパターン77が形成される。前記ビットライン75及び前記ビットキャッピングパターン77の側壁上にビットスペーサ78が形成される。
【0026】
前記半導体基板21上を覆う第2層間絶縁膜81が形成される。前記第2層間絶縁膜81及び前記第1層間絶縁膜71を貫通して前記ソース/ドレーン領域70に接続された埋め込みコンタクトプラグ(buried contact plugs)83が形成される。前記第2層間絶縁膜81上に前記埋め込みコンタクトプラグ83と接続された多数のデータ保存要素(data storage elements)85が形成される。前記データ保存要素85はストレージノード(storage node)または下部電極を含むことができる。
【0027】
前記平行トレンチ41は互いに平行することができる。前記平行トレンチ41は互いに交差しなくてもよい。前記平行トレンチ41のそれぞれは直線状ライン(straight line)とすることができる。前記交差トレンチ49は互いに平行することができる。前記交差トレンチ49は互いに交差しなくてもよい。前記交差トレンチ49のそれぞれは直線状ライン(straight line)とすることができる。前記交差トレンチ49の間の間隔は前記平行トレンチ41の間の間隔より大きくすることができる。前記交差トレンチ49は前記平行トレンチ41と交差することができる。前記ワードライン67は互いに平行することができる。前記ワードライン67は互いに交差しなくてもよい。前記ワードライン67のそれぞれは直線状ライン(straight line)とすることができる。前記ワードライン67は前記活性領域45を第1方向に横切ることができる。前記ビットライン75は前記活性領域45上を横切ることができる。前記ビットライン75は、前記活性領域45を前記第1方向と異なる第2方向に横切ることができる。前記ビットライン75は互いに平行することができる。前記ビットライン75のそれぞれは直線状ライン(straight line)とすることができる。前記ビットライン75は前記ワードライン67と交差することができる。例えば、前記ビットライン75は前記ワードライン67と直交することができる。平面図(top−view)上から見た場合、前記平行トレンチ41は前記ビットライン75と交差することができる。前記交差トレンチ49は前記ビットライン75と交差することができる。
【0028】
本発明の実施形態によれば、前記交差トレンチ49は直線状ライン(straight line)とすることができる。従来のホール(hole)状のトレンチに比べて前記交差トレンチ49は工程ばらつきを著しく減少させることができ、工程単純化の側面から非常に有利である。前記交差トレンチ49及び前記平行トレンチ41の組合せは、前記活性領域45が前記ビットライン75の外側に突出されるのに有利な構成となる。前記埋め込みコンタクトプラグ83と前記ソース/ドレーン領域70との間の接触面積は著しく増加されることができる。
【0029】
図3を参照すると、第1平行トレンチ41A及び該第1平行トレンチ41Aと平行な第2平行トレンチ41Bが提供される。第1交差トレンチ49A及び該第1交差トレンチ49Aと平行な第2交差トレンチ49Bが提供される。前記第1平行トレンチ41A、前記第2平行トレンチ41B、前記第1交差トレンチ49A及び前記第2交差トレンチ49Bによって活性領域45が限定される。
【0030】
前記活性領域45は第1ないし第4側面S1、S2、S3、S4を含むことができる。前記第1側面S1は前記第1平行トレンチ41Aによって限定される。前記第2側面S2は前記第2平行トレンチ41Bによって限定される。前記第3側面S3は前記第1交差トレンチ49Aによって限定される。前記第4側面S4は前記第2交差トレンチ49Bによって限定される。前記第2側面S2は前記第1側面S1と平行することができ、前記第4側面S4は前記第3側面S3と平行することができる。前記第1側面S1は前記第3側面S3より長くすることができる。例えば、前記第1側面S1の水平長さは前記第3側面S3よりも2倍以上とすることができる。前記第2側面S2及び前記第3側面S3が当接する領域に前記活性領域45の第1端(first end)45E1が定義され、前記第1側面S1及び前記第4側面S4が当接する領域に前記活性領域45の第2端(second end)45E2が定義される。前記第2端(second end)45E2は、前記第1端(first end)45E1に対して点対称関係にあるものと解釈されることができる。
【0031】
前記活性領域45を横切る第1ワードライン67A及び第2ワードライン67Bが形成される。前記活性領域45を横切って前記第1ワードライン67A及び前記第2ワードライン67Bと交差するビットライン75が形成される。前記ビットライン75は前記第1ワードライン67A及び前記第2ワードライン67Bと直交することができる。
【0032】
平面図(top−view)上から見た場合、前記第2平行トレンチ41Bは前記ビットライン75に対して第1鋭角Θ1をなすことができる。前記第2平行トレンチ41Bと前記第1交差トレンチ49Aとの間に第2鋭角Θ2が形成される。前記第1交差トレンチ49Aは前記ビットライン75に対して第3鋭角Θ3をなすことができる。前記第2鋭角Θ2は前記第1鋭角Θ1よりも大きくすることができる。前記第3鋭角Θ3は前記第2鋭角Θ2よりも大きくすることができる。例えば、前記第1鋭角Θ1は約21゜とすることができ、前記第2鋭角Θ2は約28゜とすることができる。前記第3鋭角Θ3は約49゜とすることができる。前記第1鋭角Θ1は前記第2側面S2と前記ビットライン75との間の交角と解釈されることができ、前記第2鋭角Θ2は前記第2側面S2と前記第3側面S3との間の交角として解釈されることができる。前記第1端(first end)45E1は前記ビットライン75の外側に突出されることができる。前記第2端(second end)45E2もまた前記ビットライン75の外側に突出されることができる。前記第1端(first end)45E1及び前記第2端(second end)45E2のそれぞれは、前記埋め込みコンタクトプラグ(図1の83)中の対応する一つと接続されることができる。
【0033】
図4を参照すると、第1平行トレンチ41A、該第1平行トレンチ41Aと平行な第2平行トレンチ41B、前記第2平行トレンチ41Bと平行な第3平行トレンチ41C、及び前記第3平行トレンチ41Cと平行な第4平行トレンチ41Dが提供される。第1交差トレンチ49A、該第1交差トレンチ49Aと平行な第2交差トレンチ49B、及び該第2交差トレンチ49Bと平行な第3交差トレンチ49Cが提供される。前記第1平行トレンチ41A、前記第2平行トレンチ41B、前記第1交差トレンチ49A、及び前記第2交差トレンチ49Bによって第1活性領域45Aが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第1交差トレンチ49A、及び前記第2交差トレンチ49Bによって第2活性領域45Bが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第2交差トレンチ49B、及び前記第3交差トレンチ49Cによって第3活性領域45Cが限定される。前記第3平行トレンチ41C、前記第4平行トレンチ41D、前記第2交差トレンチ49B、及び前記第3交差トレンチ49Cによって第4活性領域45Dが限定される。
【0034】
第1ワードライン67A、該第1ワードライン67Aと平行な第2ワードライン67B、該第2ワードライン67Bと平行な第3ワードライン67C、該第3ワードライン67Cと平行な第4ワードライン67D、該第4ワードライン67Dと平行な第5ワードライン67Eが提供される。前記第1ワードライン67Aは前記第2活性領域45Bを横切ることができる。前記第2ワードライン67Bは前記第1活性領域45A及び前記第2活性領域45Bを横切ることができる。前記第3ワードライン67Cは前記第1活性領域45A及び前記第4活性領域45Dを横切ることができる。前記第4ワードライン67Dは前記第3活性領域45C及び前記第4活性領域45Dを横切ることができる。前記第5ワードライン67Eは前記第3活性領域45Cを横切ることができる。
【0035】
前記第1活性領域45A及び第3活性領域45Cを横切って前記第1ないし第5ワードライン67A、67B、67C、67D、67Eと交差する第1ビットライン75Aが形成される。前記第1ビットライン75Aと平行し、前記第2活性領域45B及び前記第4活性領域45Dを横切って前記第1ないし第5ワードライン67A、67B、67C、67D、67Eと交差する第2ビットライン75Bが形成される。
【0036】
図5を参照すると、第1平行トレンチ41A、該第1平行トレンチ41Aと平行な第2平行トレンチ41B、該第2平行トレンチ41Bと平行な第3平行トレンチ41C、及び該第3平行トレンチ41Cと平行な第4平行トレンチ41Dが提供される。第1交差トレンチ49A、該第1交差トレンチ49Aと平行な第2交差トレンチ49B、該第2交差トレンチ49Bと平行な第3交差トレンチ49C、及び該第3交差トレンチ49Cと平行な第4交差トレンチ49Dが提供される。
【0037】
前記第1平行トレンチ41A、前記第2平行トレンチ41B、前記第2交差トレンチ49B、及び前記第3交差トレンチ49Cによって第1活性領域45Aが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第1交差トレンチ49A、及び前記第2交差トレンチ49Bによって第2活性領域45Bが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第2交差トレンチ49B、及び前記第3交差トレンチ49Cによって第3活性領域45Cが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第3交差トレンチ49C、及び前記第4交差トレンチ49Dによって第4活性領域45Dが限定される。前記第3平行トレンチ41C、前記第4平行トレンチ41D、前記第2交差トレンチ49B、及び前記第3交差トレンチ49Cによって第5活性領域45Eが限定される。
【0038】
第1ワードライン67A、該第1ワードライン67Aと平行な第2ワードライン67B、該第2ワードライン67Bと平行な第3ワードライン67C、該第3ワードライン67Cと平行な第4ワードライン67D、該第4ワードライン67Dと平行な第5ワードライン67E、該第5ワードライン67Eと平行な第6ワードライン67F、該第6ワードライン67Fと平行な第7ワードライン67G、該第7ワードライン67Gと平行な第8ワードライン67Hが提供される。前記第1ワードライン67A及び前記第2ワードライン67Bは前記第2活性領域45Bを横切ることができる。前記第3ワードライン67Cは前記第5活性領域45Eを横切ることができる。前記第4ワードライン67Dは前記第3活性領域45C及び前記第5活性領域45Eを横切ることができる。前記第5ワードライン67Eは前記第1活性領域45A及び前記第3活性領域45Cを横切ることができる。前記第6ワードライン67Fは前記第1活性領域45Aを横切ることができる。前記第7ワードライン67G及び前記第8ワードライン67Hは前記第4活性領域45Dを横切ることができる。
【0039】
前記第1活性領域45A及び第4活性領域45Dを横切って前記第1ないし第8ワードライン67A、67B、67C、67D、67E、67F、67G、67Hと交差する第1ビットライン75Aが形成される。前記第1ビットライン75Aと平行し、前記第3活性領域45Cを横切って前記第1ないし第8ワードライン67A、67B、67C、67D、67E、67F、67G、67Hと交差する第2ビットライン75Bが形成される。前記第2ビットライン75Bと平行し、前記第2活性領域45B及び前記第5活性領域45Eを横切って前記第1ないし第8ワードライン67A、67B、67C、67D、67E、67F、67G、67Hと交差する第3ビットライン75Cが形成される。
【0040】
図6は本発明の技術的思想の実施形態による半導体素子を説明するためのレイアウトであり、図7及び図8は、図6の一部構成要素の結合関係を詳細に示す拡大図である。
【0041】
図6を参照すると、半導体基板21上に多数の活性領域145を限定する多数の平行トレンチ(parallel−trenches)41及び多数の交差トレンチ(intersect−trenches)149が形成される。以下では、図1ないし図5を参照して説明した実施形態との相違点だけを簡単に説明する。前記活性領域145を横切る多数のワードライン67が形成される。前記活性領域145及び前記ワードライン67上を横切る多数のビットライン75が形成される。前記半導体基板21上に、多数のデータ保存要素(data storage elements)85が形成される。
【0042】
前記平行トレンチ41は互いに平行することができる。前記平行トレンチ41のそれぞれは、直線状ライン(straight line)とすることができる。前記交差トレンチ149は互いに平行することができる。前記交差トレンチ149のそれぞれは直線状ライン(straight line)とすることができる。前記交差トレンチ149は前記平行トレンチ41と交差することができる。前記ワードライン67は互いに平行することができる。前記ワードライン67のそれぞれは、直線状ライン(straight line)とすることができる。前記ビットライン75は前記活性領域45上を横切ることができる。前記ビットライン75は互いに平行することができる。前記ビットライン75のそれぞれは、直線状ライン(straight line)とすることができる。前記ビットライン75は前記ワードライン67と交差することができる。平面図(top−view)上から見た場合、前記平行トレンチ41は前記ビットライン75と交差することができる。前記交差トレンチ149は前記ビットライン75と平行することができる。
【0043】
図7を参照すると、第1平行トレンチ41A及び該第1平行トレンチ41Aと平行な第2平行トレンチ41Bが提供される。第1交差トレンチ149A及び該第1交差トレンチ149Aと平行な第2交差トレンチ149Bが提供される。前記第1平行トレンチ41A、前記第2平行トレンチ41B、前記第1交差トレンチ149A、及び前記第2交差トレンチ149Bによって活性領域145が限定される。
【0044】
前記活性領域145は第1ないし第4側面S11、S12、S13、S14を含むことができる。前記第1側面S11は前記第1平行トレンチ41Aによって限定される。前記第2側面S12は前記第2平行トレンチ41Bによって限定される。前記第3側面S13は前記第1交差トレンチ149Aによって限定される。前記第4側面S14は前記第2交差トレンチ149Bによって限定される。前記第2側面S12は前記第1側面S11と平行することができ、前記第4側面S14は前記第3側面S13と平行することができる。前記第1側面S11は前記第3側面S13より長くすることができる。前記第1側面S11及び前記第4側面S14が当接する領域に前記活性領域145の第1端(first end)145E1が定義され、前記第2側面S12及び前記第3側面S13が当接する領域に前記活性領域145の第2端(second end)145E2が定義される。前記第2端(second end)145E2は前記第1端(first end)145E1に対して点対称関係にあるものと解釈されることができる。
【0045】
前記活性領域145を横切る第1ワードライン67A及び第2ワードライン67Bが形成される。前記活性領域145を横切って前記第1ワードライン67A及び前記第2ワードライン67Bと交差するビットライン75が形成される。前記ビットライン75は前記第1ワードライン67A及び前記第2ワードライン67Bと直交することができる。
【0046】
平面図(top−view)上から見た場合、前記第2平行トレンチ41Bは前記ビットライン75に対して第1鋭角Θ1をなすことができる。前記第1平行トレンチ41Aと前記第2交差トレンチ149Bとの間に第2鋭角Θ2が形成される。前記ビットライン75は前記第1交差トレンチ149Aと前記第2交差トレンチ149Bとの間に配置されることができる。前記第2鋭角Θ2は前記第1鋭角Θ1と同一とすることができる。例えば、前記第1鋭角Θ1及び前記第2鋭角Θ2は約21゜とすることができる。前記第1鋭角Θ1は前記第2側面S12と前記ビットライン75との間の交角と解釈されることができ、前記第2鋭角Θ2は前記第1側面S11と前記第4側面S14との間の交角と解釈されることができる。
【0047】
図8を参照すると、第1平行トレンチ41A、該第1平行トレンチ41Aと平行な第2平行トレンチ41B、該第2平行トレンチ41Bと平行な第3平行トレンチ41C、及び該第3平行トレンチ41Cと平行な第4平行トレンチ41Dが提供される。第1交差トレンチ149A、該第1交差トレンチ149Aと平行な第2交差トレンチ149B、及び該第2交差トレンチ149Bと平行な第3交差トレンチ149Cが提供される。前記第1平行トレンチ41A、前記第2平行トレンチ41B、前記第1交差トレンチ149A、及び前記第2交差トレンチ149Bによって第1活性領域145Aが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第2交差トレンチ149B、及び前記第3交差トレンチ149Cによって第2活性領域145Bが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第1交差トレンチ149A、及び前記第2交差トレンチ149Bによって第3活性領域145Cが限定される。前記第3平行トレンチ41C、前記第4平行トレンチ41D、前記第2交差トレンチ149B、及び前記第3交差トレンチ149Cによって第4活性領域145Dが限定される。
【0048】
第1ワードライン67A、該第1ワードライン67Aと平行な第2ワードライン67B、該第2ワードライン67Bと平行な第3ワードライン67C、該第3ワードライン67Cと平行な第4ワードライン67D、該第4ワードライン67Dと平行な第5ワードライン67Eが提供される。前記第1ワードライン67Aは前記第2活性領域145Bを横切ることができる。前記第2ワードライン67Bは前記第1活性領域145A及び前記第2活性領域145Bを横切ることができる。前記第3ワードライン67Cは前記第1活性領域145A及び前記第4活性領域145Dを横切ることができる。前記第4ワードライン67Dは前記第3活性領域145C及び前記第4活性領域145Dを横切ることができる。前記第5ワードライン67Eは前記第3活性領域145Cを横切ることができる。
【0049】
前記第1活性領域145A及び第3活性領域145Cを横切って前記第1ないし第5ワードライン67A、67B、67C、67D、67Eと交差する、第1ビットライン75Aが形成される。前記第1ビットライン75Aと平行し、前記第2活性領域145B及び前記第4活性領域145Dを横切って前記第1ないし第5ワードライン67A、67B、67C、67D、67Eと交差する第2ビットライン75Bが形成される。前記第1ビットライン75Aは前記第1交差トレンチ149Aと前記第2交差トレンチ149Bとの間に配置されることができる。前記第2ビットライン75Bは前記第2交差トレンチ149Bと前記第3交差トレンチ149Cとの間に配置されることができる。
【0050】
図9は本発明の技術的思想の実施形態による半導体素子の製造方法を説明するためのフローチャート(flow chart)である。
【0051】
図9を参照すると、半導体基板上に、マスク層を形成し(ステップS10)、前記マスク層をパターニングして多数の予備平行トレンチを形成し(ステップS20)、多数の予備交差トレンチを形成し(ステップS30)、多数の平行トレンチ(parallel−trenches)及び多数の交差トレンチ(intersect−trenches)によって限定された多数の活性領域を形成し(ステップS40)、素子分離膜、多数のワードライン、多数のビットライン、及び多数のデータ保存要素を形成すること(ステップS50)を含むことができる。
【0052】
図10図11A図13A図14A図15A図15D、及び図15Fは、本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図であり、図11B図12A図13B、及び図15Bはレイアウトである。図11C図12B図13C図14B図15C図15E、及び図15Gは本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図1の切断線I−I’及びII−II’による断面図である。図15H図15I図15J、及び図15Kは、図15Bの一部分を詳細に示す拡大図である。
【0053】
図9及び図10を参照すると、半導体基板21上に、第1及び第2マスク層23、25が形成される(ステップS10)。本実施形態において、前記半導体基板21はDRAMセルアレイ(DRAM cell array)の一部分とすることができる。
【0054】
前記半導体基板21はバルクシリコンウエハまたはSOI(silicon on insulator)ウエハとすることができる。前記半導体基板21は単結晶半導体を含むことができる。前記第1マスク層23は前記半導体基板21の一面を覆うことができる。前記第1マスク層23は前記半導体基板21に対してエッチング選択比を有する物質を含むことができる。例えば、前記第1マスク層23はシリコン酸化物を含むことができる。前記第2マスク層25は前記第1マスク層23上を覆うことができる。前記第2マスク層25は前記第1マスク層23に対してエッチング選択比を有する物質を含むことができる。例えば、前記第2マスク層25はポリシリコンを含むことができる。
【0055】
他の実施形態において、前記第1マスク層23及び前記第2マスク層25のそれぞれは2つ以上の積層膜を含むことができる。さらに他の実施形態において、前記第1マスク層23は省略されることができる。
【0056】
図9図11A図11B、及び図11Cを参照すると、前記第2マスク層25をパターニングして互いに平行な多数の予備平行トレンチ31が形成される(ステップS20)。
【0057】
前記第2マスク層25のパターニングには、写真工程及びエッチング工程が適用されることができる。例えば、前記第2マスク層25のパターニングには2回以上多数の写真工程が適用されることができ、前記第2マスク層25のパターニングには異方性エッチング工程が適用されることができる。前記予備平行トレンチ31のそれぞれは直線状ライン(straight line)とすることができる。前記予備平行トレンチ31は互いに平行するように形成される。前記予備平行トレンチ31の間の距離は実質的に同一間隔を示すことができる。前記予備平行トレンチ31のそれぞれは、前記半導体基板21の側面に対して斜めに整列される。前記予備平行トレンチ31の底に前記第1マスク層23が露出される。前記第2マスク層25は前記予備平行トレンチ31の間に限定される。
【0058】
図9図12A、及び図12Bを参照すると、前記第2マスク層25上に上部マスクパターン33が形成される。前記上部マスクパターン33は互いに平行な多数の開口部35を含むことができる。前記開口部35は前記予備平行トレンチ31と交差し、前記第2マスク層25を部分的に露出することができる。
【0059】
前記開口部35は2回以上多数の写真工程を用いて形成されることができる。前記開口部35のそれぞれは直線状ライン(straight line)とすることができる。
【0060】
図9図13A図13B、及び図13Cを参照すると、前記第2マスク層25をパターニングして互いに平行な多数の予備交差トレンチ39が形成される(ステップS30)。
【0061】
前記第2マスク層25のパターニングには前記上部マスクパターン33をエッチングマスクとして用いる異方性エッチング工程が適用されることができる。前記予備交差トレンチ39は前記予備平行トレンチ31を横切ることができる。前記予備交差トレンチ39の底に前記第1マスク層23が露出される。前記予備交差トレンチ39のそれぞれは直線状ライン(straight line)とすることができる。前記予備交差トレンチ39は互いに平行するように形成される。前記予備交差トレンチ39の間の距離は実質的に同一間隔を示すことができる。前記上部マスクパターン33を除去して前記第2マスク層25が露出される。前記第2マスク層25は前記予備平行トレンチ31と前記予備交差トレンチ39との間に限定される。前記予備交差トレンチ39の間の間隔は前記予備平行トレンチ31の間の間隔より大きくすることができる。
【0062】
図9図14A、及び図14Bを参照すると、前記第2マスク層25をエッチングマスクとして用いて前記予備平行トレンチ31及び前記予備交差トレンチ39の底に露出された前記第1マスク層23が除去される。前記第1マスク層23の除去には、異方性エッチング工程が適用される。前記予備平行トレンチ31及び前記予備交差トレンチ39の底に前記半導体基板21が露出される。前記第1マスク層23は前記第2マスク層25と前記半導体基板21との間に残される。
【0063】
図9図15A図15B、及び図15Cを参照すると、前記第2マスク層25及び前記第1マスク層23をエッチングマスクとして用いて前記半導体基板21をエッチングして平行トレンチ(parallel−trenches)41及び交差トレンチ(intersect−trenches)49が形成される。前記平行トレンチ41及び前記交差トレンチ49によって前記半導体基板21内に多数の活性領域45が限定される(ステップS40)。
【0064】
前記平行トレンチ41及び前記交差トレンチ49を形成するために異方性エッチング工程が適用されることができる。前記平行トレンチ41及び前記交差トレンチ49を形成する間前記第2マスク層25は除去されることができる。前記平行トレンチ41及び前記交差トレンチ49のそれぞれは前記予備平行トレンチ31及び前記予備交差トレンチ39の下部に整列される。前記活性領域45のそれぞれは水平幅より水平長さを長くすることができる。
【0065】
図9図1、及び図2を参照すると、素子分離膜63、多数のワードライン67、多数のビットライン75、及び多数のデータ保存要素85が形成される(ステップS50)。
【0066】
前記素子分離膜63は前記平行トレンチ41及び前記交差トレンチ49を埋めることができる。前記活性領域45及び前記素子分離膜63を横切る前記多数のワードライン67が形成される。前記ワードライン67と前記活性領域45との間にゲート誘電膜65が形成される。前記ワードライン67上にキャッピング膜69が形成される。前記第1マスク層23が除去される。前記ワードライン67の両側に隣接した前記活性領域45内にソース/ドレーン領域70が形成される。
【0067】
前記半導体基板21上を覆う第1層間絶縁膜71が形成される。前記第1層間絶縁膜71を貫通して前記ソース/ドレーン領域70に接続されたビットプラグ73が形成される。前記第1層間絶縁膜71上に前記ビットプラグ73に接続された前記多数のビットライン75が形成される。該ビットライン75上にビットキャッピングパターン77が形成される。前記ビットライン75及び前記ビットキャッピングパターン77の側壁上にビットスペーサ78が形成される。
【0068】
前記半導体基板21上を覆う第2層間絶縁膜81が形成される。前記第2層間絶縁膜81及び前記第1層間絶縁膜71を貫通して前記ソース/ドレーン領域70に接続された埋め込みコンタクトプラグ(buried contact plugs)83が形成される。前記第2層間絶縁膜81上に前記埋め込みコンタクトプラグ83と接続された前記多数のデータ保存要素(data storage elements)85が形成される。前記データ保存要素85はストレージノード(storage node)または下部電極を含むことができる。
【0069】
前記平行トレンチ41及び前記交差トレンチ49のそれぞれは、上部の幅を下部より大きくまたは小さく形成することができるが、説明を簡単にするために上部の幅が下部と同一である場合を仮定して説明する。前記素子分離膜63はシリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。例えば、前記素子分離膜63は前記平行トレンチ41及び前記交差トレンチ49の側壁を覆うシリコン酸化膜、前記シリコン酸化膜上のシリコン窒化膜、前記シリコン窒化膜上のシリコン酸化膜を含むことができる。
【0070】
前記ゲート誘電膜65は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、高誘電物(high−K dielectric)、またはこれらの組合せを含むことができる。前記ワードライン67は、金属、金属シリサイド、ポリシリコン、またはこれらの組合せのような導電物質を含むことができる。前記ワードライン67は前記活性領域45の上端より低い位置にも形成される。前記ワードライン67は前記活性領域45の側面を部分的に覆うことができる。前記キャッピング膜69は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。前記ソース/ドレーン領域70は前記活性領域45に不純物を注入して形成されることができる。
【0071】
前記第1層間絶縁膜71は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。前記ビットプラグ73及び前記ビットライン75は、金属、金属シリサイド、ポリシリコン、またはこれらの組合せのような導電物質を含むことができる。前記ビットキャッピングパターン77は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。前記ビットスペーサ78は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。
【0072】
前記第2層間絶縁膜81は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。前記埋め込みコンタクトプラグ(buried contact plugs)83は、金属、金属シリサイド、ポリシリコン、またはこれらの組合せのような導電物質を含むことができる。前記データ保存要素85は、金属、金属シリサイド、ポリシリコン、またはこれらの組合せのような導電物質を含むことができる。
【0073】
図15D及び図15Eを参照すると、他の実施形態において前記第2マスク層25は前記第1マスク層23上に残される。前記平行トレンチ41及び前記交差トレンチ49のそれぞれは、前記予備平行トレンチ31及び前記予備交差トレンチ39の下部に整列される。
【0074】
図15F及び図15Gを参照すると、他の実施形態において前記第2マスク層25及び前記第1マスク層23をすべて除去して前記活性領域45が露出される。前記活性領域45は前記平行トレンチ41及び前記交差トレンチ49によって限定される。
【0075】
図15Hを参照すると、第1平行トレンチ41A及び該第1平行トレンチ41Aと平行な第2平行トレンチ41Bが提供される。第1交差トレンチ49A及び該第1交差トレンチ49Aと平行な第2交差トレンチ49Bが提供される。前記第1平行トレンチ41A、前記第2平行トレンチ41B、前記第1交差トレンチ49A、及び前記第2交差トレンチ49Bによって活性領域45が限定される。
【0076】
前記活性領域45は第1ないし第4側面S1、S2、S3、S4を含むことができる。前記第1側面S1は前記第1平行トレンチ41Aによって限定される。前記第2側面S2は前記第2平行トレンチ41Bによって限定される。前記第3側面S3は前記第1交差トレンチ49Aによって限定される。前記第4側面S4は前記第2交差トレンチ49Bによって限定される。前記第2側面S2は前記第1側面S1と平行することができ、前記第4側面S4は前記第3側面S3と平行することができる。前記第1側面S1は前記第3側面S3より長くすることができる。例えば、前記第1側面S1の水平長さは前記第3側面S3よりも2倍以上とすることができる。前記第2側面S2及び前記第3側面S3が当接する領域に前記活性領域45の第1端(first end)45E1が定義され、前記第1側面S1及び前記第4側面S4が当接する領域に前記活性領域45の第2端(second end)45E2が定義される。前記第2端(second end)45E2は前記第1端(first end)45E1に対して点対称関係にあるものと解釈されることができる。
【0077】
前記第2平行トレンチ41Bと前記第1交差トレンチ49Aとの間に第2鋭角Θ2が形成される。例えば、前記第2鋭角Θ2は約28゜とすることができる。前記第2鋭角Θ2は前記第2側面S2と前記第3側面S3との間の交角と解釈されることができる。
【0078】
図15Iを参照すると、第1平行トレンチ41A、該第1平行トレンチ41Aと平行な第2平行トレンチ41B、該第2平行トレンチ41Bと平行な第3平行トレンチ41C、及び該第3平行トレンチ41Cと平行な第4平行トレンチ41Dが提供される。第1交差トレンチ49A、該第1交差トレンチ49Aと平行な第2交差トレンチ49B、及び該第2交差トレンチ49Bと平行な第3交差トレンチ49Cが提供される。前記第1平行トレンチ41A、前記第2平行トレンチ41B、前記第1交差トレンチ49A、及び前記第2交差トレンチ49Bによって第1活性領域45Aが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第1交差トレンチ49A、及び前記第2交差トレンチ49Bによって第2活性領域45Bが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第2交差トレンチ49B、及び前記第3交差トレンチ49Cによって第3活性領域45Cが限定される。前記第3平行トレンチ41C、前記第4平行トレンチ41D、前記第2交差トレンチ49B、及び前記第3交差トレンチ49Cによって第4活性領域45Dが限定される。
【0079】
図15Jを参照すると、第1平行トレンチ41A、該第1平行トレンチ41Aと平行な第2平行トレンチ41B、該第2平行トレンチ41Bと平行な第3平行トレンチ41C、及び該第3平行トレンチ41Cと平行な第4平行トレンチ41Dが提供される。第1交差トレンチ49A、該第1交差トレンチ49Aと平行な第2交差トレンチ49B、該第2交差トレンチ49Bと平行な第3交差トレンチ49C、及び該第3交差トレンチ49Cと平行な第4交差トレンチ49Dが提供される。
【0080】
前記第1平行トレンチ41A、前記第2平行トレンチ41B、前記第2交差トレンチ49B、及び前記第3交差トレンチ49Cによって第1活性領域45Aが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第1交差トレンチ49A、及び前記第2交差トレンチ49Bによって第2活性領域45Bが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第2交差トレンチ49B、及び前記第3交差トレンチ49Cによって第3活性領域45Cが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第3交差トレンチ49C、及び前記第4交差トレンチ49Dによって第4活性領域45Dが限定される。前記第3平行トレンチ41C、前記第4平行トレンチ41D、前記第2交差トレンチ49B、及び前記第3交差トレンチ49Cによって第5活性領域45Eが限定される。
【0081】
図15Kを参照すると、第1平行トレンチ41A、第2平行トレンチ41B、第1交差トレンチ49A、及び第2交差トレンチ49Bによって活性領域45Fが限定される。前記活性領域45Fの側面は、工程ばらつきに起因してアメーバ(amoeba)状を示すことができる。
【0082】
図16A図17図18A図18C、及び図19Aは、本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図であって、図16B及び図18Bはレイアウトである。図19B及び図19C図18Bの一部分を詳細に示す拡大図である。
【0083】
図16A及び図16Bを参照すると、半導体基板21上に第1マスク層23及び第2マスク層25が形成される。前記第2マスク層25をパターニングして互いに平行な多数の予備平行トレンチ31及び互いに平行な多数の予備交差トレンチ139が形成される。前記予備交差トレンチ139は前記予備平行トレンチ31を横切ることができる。
【0084】
図17を参照すると、前記第2マスク層25をエッチングマスクとして用いて前記予備平行トレンチ31及び前記予備交差トレンチ139の底に露出された前記第1マスク層23が除去される。前記第1マスク層23の除去には異方性エッチング工程が適用されることができる。前記予備平行トレンチ31及び前記予備交差トレンチ139の底に前記半導体基板21が露出される。前記第1マスク層23は前記第2マスク層25と前記半導体基板21との間に残される。
【0085】
図18A及び図18Bを参照すると、前記第2マスク層25及び前記第1マスク層23をエッチングマスクとして用いて前記半導体基板21をエッチングして平行トレンチ(parallel−trenches)41及び交差トレンチ(intersect−trenches)149が形成される。前記平行トレンチ41及び前記交差トレンチ149によって前記半導体基板21内に多数の活性領域145が限定される。
【0086】
前記平行トレンチ41及び前記交差トレンチ149を形成するために異方性エッチング工程が適用されることができる。前記平行トレンチ41及び前記交差トレンチ149を形成する間に前記第2マスク層25も除去される。前記平行トレンチ41及び前記交差トレンチ149のそれぞれは前記予備平行トレンチ31及び前記予備交差トレンチ139の下部に整列される。前記活性領域145のそれぞれは水平幅よりも水平長さを長くすることができる。
【0087】
図6を再び参照すると、前記活性領域145を横切る多数のワードライン67が形成される。前記活性領域145及び前記ワードライン67上を横切る多数のビットライン75が形成される。前記半導体基板21上に多数のデータ保存要素(data storage elements)85が形成される。前記交差トレンチ149は前記ビットライン75と平行することができる。
【0088】
図18Cを参照すると、他の実施形態において前記第2マスク層25は前記第1マスク層23上に残される。前記平行トレンチ41及び前記交差トレンチ149のそれぞれは前記予備平行トレンチ31及び前記予備交差トレンチ139の下部に整列される。
【0089】
図19Aを参照すると、他の実施形態において前記第2マスク層25及び前記第1マスク層23をすべて除去して前記活性領域145が露出される。前記活性領域145は前記平行トレンチ41及び前記交差トレンチ149によって限定される。
【0090】
図19Bを参照すると、第1平行トレンチ41A及び該第1平行トレンチ41Aと平行な第2平行トレンチ41Bが提供される。第1交差トレンチ149A及び該第1交差トレンチ149Aと平行な第2交差トレンチ149Bが提供される。前記第1平行トレンチ41A、前記第2平行トレンチ41B、前記第1交差トレンチ149A、及び前記第2交差トレンチ149Bによって活性領域145が限定される。
【0091】
前記活性領域145は第1ないし第4側面S11、S12、S13、S14を含むことができる。前記第1側面S11は前記第1平行トレンチ41Aによって限定される。前記第2側面S12は前記第2平行トレンチ41Bによって限定される。前記第3側面S13は前記第1交差トレンチ149Aによって限定される。前記第4側面S14は前記第2交差トレンチ149Bによって限定される。前記第2側面S12は前記第1側面S11と平行することができ、前記第4側面S14は前記第3側面S13と平行することができる。前記第1側面S11は前記第3側面S13より長くすることができる。前記第1側面S11及び前記第4側面S14が当接する領域に前記活性領域145の第1端(firstend)145E1が定義され、前記第2側面S12及び前記第3側面S13が当接する領域に前記活性領域145の第2端(second end);145E2が定義される。前記第2端(second end)145E2は前記第1端(first end)145E1に対して点対称関係にあるものと解釈されることができる。
【0092】
前記第1平行トレンチ41Aと前記第2交差トレンチ149Bとの間に第2鋭角Θ2が形成される。例えば、前記第2鋭角Θ2は約21゜とすることができる。前記第2鋭角Θ2は前記第1側面S11と前記第4側面S14との間の交角と解釈されることができる。
【0093】
図19Cを参照すると、第1平行トレンチ41A、該第1平行トレンチ41Aと平行な第2平行トレンチ41B、該第2平行トレンチ41Bと平行な第3平行トレンチ41C、及び該第3平行トレンチ41Cと平行な第4平行トレンチ41Dが提供される。第1交差トレンチ149A、該第1交差トレンチ149Aと平行な第2交差トレンチ149B、及び該第2交差トレンチ149Bと平行な第3交差トレンチ149Cが提供される。前記第1平行トレンチ41A、前記第2平行トレンチ41B、前記第1交差トレンチ149A、及び前記第2交差トレンチ149Bによって第1活性領域145Aが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第2交差トレンチ149B、及び前記第3交差トレンチ149Cによって第2活性領域145Bが限定される。前記第2平行トレンチ41B、前記第3平行トレンチ41C、前記第1交差トレンチ149A、及び前記第2交差トレンチ149Bによって第3活性領域145Cが限定される。前記第3平行トレンチ41C、前記第4平行トレンチ41D、前記第2交差トレンチ149B、及び前記第3交差トレンチ149Cによって第4活性領域145Dが限定される。
【0094】
図20は、本発明の技術的思想の実施形態による半導体モジュールを説明するためのレイアウトである。
【0095】
図20を参照すると、本発明の技術的思想の実施形態による半導体モジュールは、モジュール基板201、複数の半導体パッケージ207、及び制御チップパッケージ203を含むことができる。前記モジュール基板201に入出力端子205が形成される。前記半導体パッケージ207及び前記制御チップパッケージ203のうちの少なくとも一つは図1ないし図19Cを参照して説明したものと類似の構成を有することができる。例えば、前記活性領域(図1の45)及び前記ビットライン(図1の75)は、前記半導体パッケージ207及び/または前記制御チップパッケージ203の内部に形成されることができ、前記入出力端子205に電気的に接続されることができる。前記活性領域45及び前記ビットライン75の構成によって前記半導体モジュールは従来に比べて優れた電気的特性を示すことができる。
【0096】
前記半導体パッケージ207及び前記制御チップパッケージ203は前記モジュール基板201に装着されることができる。前記半導体パッケージ207及び前記制御チップパッケージ203は前記入出力端子205に電気的に直列または並列接続されることができる。
【0097】
前記制御チップパッケージ203は省略されることができる。前記半導体パッケージ207は、DRAM(dynamic random access memory)、及びSRAM(static random access memory)のような揮発性メモリチップ、フラッシュメモリ(flash memory)、相変化メモリ(phase change memory)、MRAM(magnetic random access memory)、及びRRAM(resistive random access memory)のような不揮発性メモリチップ、またはこれらの組合せを含むことができる。本発明の実施形態による半導体モジュールはメモリモジュールとすることができる。
【0098】
図21は、本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも一つを含むメモリカード2200を概念的に示す図である。
【0099】
図21を参照すると、本発明の技術的思想の実施形態によるメモリカード2200は、メモリカード基板2210上に実装されたマイクロプロセッサ2220及び複数の半導体パッケージ2230を含むことができる。前記マイクロプロセッサ2220及び前記半導体パッケージ2230のうちの少なくとも一つは図1ないし図19Cを参照して説明したものと類似の構成を含むことができる。例えば、前記活性領域(図1の45)及び前記ビットライン(図1の75)は、前記半導体パッケージ2230及び/または前記マイクロプロセッサ2220の内部に形成される。メモリカード基板2210の少なくとも一辺には入出力ターミナル2240が配置されることができる。
【0100】
図22は、本発明の技術的思想の実施形態による電子装置の斜視図である。
【0101】
図22を参照すると、図1ないし図19Cを参照して説明したものと類似の半導体素子は、携帯電話1900、ネットパソコン、ノートパソコン、またはタブレットPCのような電子システムに有用に適用されることができる。例えば、図1ないし図19Cを参照して説明したものと類似の半導体素子は前記携帯電話1900内のメインボードに搭載されることができる。さらに、図1ないし図19Cを参照して説明したものと類似の半導体素子は、外装型メモリカードのような拡張装置として提供され、前記携帯電話1900に接続して用いることができる。
【0102】
前記携帯電話1900はタブレットPCと理解することができる。さらに、本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも一つはタブレットPCの他にも、ノートパソコンのような携帯用コンピュータ、mpeg−1オーディオレイヤ3(MP3)プレーヤ、MP4プレーヤ、ナビゲーション機器、ソリッドステートディスク(SSD)、デスクトップパソコン、自動車及び家庭用家電製品に用いることができる。
【0103】
図23は、本発明の技術的思想の実施形態による電子装置のシステムブロック図である。
【0104】
図23を参照すると、図1ないし図19Cを参照して説明したものと類似の半導体素子は、電子システム2100に適用されることができる。前記電子システム2100は、ボディ(Body)2110、マイクロプロセッサ(Micro Processor)2120、パワー(Power)2130、機能ユニット(Function Unit)2140、及びディスプレイコントローラ(Display Controller)2150を含むことができる。前記ボディ2110は、印刷回路基板(PCB)に形成されたマザーボード(Mother Board)とすることができる。前記マイクロプロセッサ2120、前記パワー2130、前記機能ユニット2140、及び前記ディスプレイコントローラ2150は前記ボディ2110に装着されることができる。前記ボディ2110の内部あるいは該ボディ2110の外部にディスプレイ2160が配置されることができる。例えば、前記ディスプレイ2160は、前記ボディ2110の表面に配置されて前記ディスプレイコントローラ2150によって処理されたイメージを表示することができる。
【0105】
前記パワー2130は、外部バッテリなどから所定電圧を印加され、要求される電圧レベルに分けて前記マイクロプロセッサ2120、前記機能ユニット2140、前記ディスプレイコントローラ2150などに供給する役割をする。前記マイクロプロセッサ2120は、前記パワー2130から電圧を印加され、前記機能ユニット2140と前記ディスプレイ2160を制御することができる。前記機能ユニット2140は多様な電子システム2100の機能を行うことができる。例えば、前記電子システム2100が携帯電話の場合、前記機能ユニット2140はダイヤリング、または外部装置(External Apparatus)2170との交信によって前記ディスプレイ2160への映像出力、スピーカへの音声出力などのような携帯電話機能を行うことができる多くの構成要素を含むことができ、カメラが装着された場合にはカメライメージプロセッサ(Camera Image Processor)の役割もする。
【0106】
応用実施形態において、前記電子システム2100が容量拡張のためにメモリカードなどに接続された場合、前記機能ユニット2140はメモリカードコントローラとすることができる。前記機能ユニット2140は有線あるいは無線の通信ユニット(Communication Unit)2180を介して前記外部装置2170と信号を交信することができる。さらに、前記電子システム2100が機能拡張のために、USB(Universal Serial Bus)などを必要とする場合、前記機能ユニット2140はインターフェースコントローラ(Interface Controller)の役割をする。これに加えて、前記機能ユニット2140は大容量保存装置を含むことができる。
【0107】
図1ないし図19Cを参照して説明したものと類似の半導体素子は、前記機能ユニット2140または前記マイクロプロセッサ2120に適用されることができる。例えば、前記機能ユニット2140は前記活性領域45及び前記ビットライン75を含むことができる。前記機能ユニット2140は前記活性領域45及び前記ビットライン75の構成によって従来に比べて優れた電気的特性を示すことができる。
【0108】
図24は、本発明の技術的思想が適用された実施形態による半導体素子のうちの少なくとも一つを含む他の電子システム2400を概略的に示すブロック図である。
【0109】
図24を参照すると、電子システム2400は本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも一つを含むことができる。電子システム2400はモバイル機器またはコンピュータを製造するために用いられる。例えば、電子システム2400はメモリ2412、バス2420を介してデータ通信を行うマイクロプロセッサ2414、RAM2416、及びユーザインターフェース2418を含むことができる。前記マイクロプロセッサ2414は,前記電子システム2400をコントロールすることができる。前記RAM2416は前記マイクロプロセッサ2414の動作メモリとして用いられる。例えば、前記マイクロプロセッサ2414または前記RAM2416は本発明の実施形態による半導体素子のうちの少なくとも一つを含むことができる。前記マイクロプロセッサ2414、前記RAM2416及び/または他の構成要素は単一パッケージ内に組み立てられることができる。前記ユーザインターフェース2418は、前記電子システム2400にデータを入力するかまたは前記電子システム2400からデータを出力するために用いられる。前記メモリ2412は前記マイクロプロセッサ2414の動作用コード、前記マイクロプロセッサ2414により処理されたデータ、または外部入力データを保存することができる。前記メモリ2412はコントローラ及びメモリ素子を含むことができる。
【0110】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと解される。
【符号の説明】
【0111】
21 半導体基板、
23、25 マスク層、
33 上部マスクパターン、
41 平行トレンチ(parallel−trench)、
45、145 活性領域、
49、149 交差トレンチ(intersect−trench)、
63 素子分離膜、
65 ゲート誘電膜、
67 ワードライン、
69 キャッピング膜、
70 ソース/ドレーン領域、
71、81 層間絶縁膜、
73 ビットプラグ、
75 ビットライン、
77 ビットキャッピングパターン、
78 ビットスペーサ、
83 埋め込みコンタクトプラグ、
85 データ保存要素、
201 モジュール基板、
203 制御チップパッケージ、
205 入出力端子、
207 半導体パッケージ、
1900 携帯電話、
2100 電子システム、
2110 ボディ、
2120 マイクロプロセッサ、
2130 パワー、
2140 機能ユニット、
2150 ディスプレイコントローラ、
2160 ディスプレイ、
2170 外部装置、
2180 通信ユニット、
2200 メモリカード、
2210 メモリカード基板、
2220 マイクロプロセッサ、
2230 半導体パッケージ、
2240 入出力ターミナル、
2400 電子システム、
2412 メモリ、
2414 マイクロプロセッサ、
2416 RAM、
2418 ユーザインターフェース、
2420 バス。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11A
図11B
図11C
図12A
図12B
図13A
図13B
図13C
図14A
図14B
図15A
図15B
図15C
図15D
図15E
図15F
図15G
図15H
図15I
図15J
図15K
図16A
図16B
図17
図18A
図18B
図18C
図19A
図19B
図19C
図20
図21
図22
図23
図24