特許第6190387号(P6190387)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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特許6190387容量型微細加工トランスデューサ及びその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6190387
(24)【登録日】2017年8月10日
(45)【発行日】2017年8月30日
(54)【発明の名称】容量型微細加工トランスデューサ及びその製造方法
(51)【国際特許分類】
   H04R 31/00 20060101AFI20170821BHJP
   H04R 19/00 20060101ALI20170821BHJP
   A61B 8/14 20060101ALI20170821BHJP
【FI】
   H04R31/00 330
   H04R19/00 330
   A61B8/14
【請求項の数】15
【全頁数】20
(21)【出願番号】特願2014-553838(P2014-553838)
(86)(22)【出願日】2013年1月23日
(65)【公表番号】特表2015-506641(P2015-506641A)
(43)【公表日】2015年3月2日
(86)【国際出願番号】IB2013050572
(87)【国際公開番号】WO2013111063
(87)【国際公開日】20130801
【審査請求日】2016年1月20日
(31)【優先権主張番号】61/591,308
(32)【優先日】2012年1月27日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】590000248
【氏名又は名称】コーニンクレッカ フィリップス エヌ ヴェ
【氏名又は名称原語表記】KONINKLIJKE PHILIPS N.V.
(74)【代理人】
【識別番号】110001690
【氏名又は名称】特許業務法人M&Sパートナーズ
(72)【発明者】
【氏名】ダークセン ペーター
(72)【発明者】
【氏名】マウクゾック リューディガー
(72)【発明者】
【氏名】カラカヤ コーライ
(72)【発明者】
【氏名】クルートワイク ヨハン ヘンドリック
(72)【発明者】
【氏名】マルケリス ボウト
(72)【発明者】
【氏名】ムルダー マルセル
【審査官】 北原 昂
(56)【参考文献】
【文献】 特表2007−528153(JP,A)
【文献】 特開2007−073926(JP,A)
【文献】 特開2008−288813(JP,A)
【文献】 国際公開第2011/111427(WO,A1)
【文献】 特開2011−054708(JP,A)
【文献】 特表2010−535445(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H04R 31/00
H04R 19/00
A61B 8/14
H01L 27/10
(57)【特許請求の範囲】
【請求項1】
容量型微細加工トランスデューサの製造方法であって、
−基板の上に第1の電極層を堆積させるステップと、
−前記第1の電極層の上に第1の誘電体膜を堆積させるステップと、
−前記第1の誘電体膜の上に犠牲層を堆積させるステップであって、前記犠牲層は前記トランスデューサのキャビティを形成するために除去可能である、ステップと、
−前記犠牲層の上に第2の誘電体膜を堆積させるステップと、
−前記第2の誘電体膜の上に第2の電極層を堆積させるステップと、
−前記堆積された層及び膜のうちの少なくとも1つの層及び/又は膜をパターニングするステップと
を含み、
前記堆積させるステップは原子層堆積法によって単一のプロセスシーケンスにおいて実行され、前記パターニングするステップは階段ピラミッド構造となるようにパターニングが上から下へ順に実行される、方法。
【請求項2】
前記パターニングするステップは、前記第2の電極層をパターニングするステップを含む、請求項1に記載の方法。
【請求項3】
前記パターニングするステップは、前記犠牲層及び/又は前記第1の電極層をパターニングするステップを含む、請求項2に記載の方法。
【請求項4】
前記堆積された層及び膜のほとんど又は全てがパターニングされる、請求項1に記載の方法。
【請求項5】
前記堆積された層及び膜を覆う誘電体層を堆積させるステップを更に含む、請求項1に記載の方法。
【請求項6】
前記キャビティを形成するために、エッチング孔を設けて、前記犠牲層をエッチングすることにより前記犠牲層を除去するステップを更に含む、請求項1に記載の方法。
【請求項7】
請求項1に記載の方法によって製造された容量型微細加工トランスデューサ。
【請求項8】
−基板上の第1の電極層と、
−前記第1の電極層上の第1の誘電体膜と、
−前記第1の誘電体膜の上方に形成されたキャビティと、
−前記キャビティを覆う第2の誘電体膜と、
−前記第2の誘電体膜上の第2の電極層と
を含み、
前記堆積された層及び膜のうちの少なくとも1つの層及び/又は膜が階段ピラミッド構造となるように上から下へ順にパターニングされ、全ての層及び膜が原子層堆積法によって単一のプロセスシーケンスにおいて堆積された、容量型微細加工トランスデューサ。
【請求項9】
前記第1の電極層及び/又は前記第2の電極層は、非金属導電性材料を含む、請求項8に記載のトランスデューサ。
【請求項10】
前記非金属導電性材料は、TiN、TaN、TaCN、IrO、ITO、LaNiO、及びSrRuOを含むグループから選択される少なくとも1つの材料であり、特に前記非金属導電性材料はTiNである、請求項9に記載のトランスデューサ。
【請求項11】
前記少なくとも1つのパターニングされた層及び/又は膜は、側面において急に又は非連続的に途絶える、請求項8に記載のトランスデューサ。
【請求項12】
前記第2の電極層は、前記第1の電極層より小さくなるようにパターニングされる、請求項8に記載のトランスデューサ。
【請求項13】
前記第1の電極層及び/又は前記第2の電極層から前記層の上面に垂直な方向に延びる少なくとも1つの導電性ビアを更に含む、請求項8に記載のトランスデューサ。
【請求項14】
前記堆積された層及び膜を覆う誘電体層を更に含み、前記誘電体層は前記堆積された層及び膜の上面及び側面を実質的に同じ被覆率で覆う、請求項8に記載のトランスデューサ。
【請求項15】
前記第1の誘電体膜及び/又は前記第2の誘電体膜は、酸化物を含む第1の層、high−k材料を含む第2の層、及び酸化物を含む第3の層を含む、請求項8に記載のトランスデューサ。

【発明の詳細な説明】
【技術分野】
【0001】
本発明は、容量型微細加工トランスデューサ、特に超音波を送信及び/又は受信するための容量型微細加工超音波トランスデューサ(CMUT)の製造方法に関する。本発明は、更に、容量型微細加工トランスデューサ、特に超音波を送信及び/又は受信するための容量型微細加工超音波トランスデューサ(CMUT)に関する。
【背景技術】
【0002】
あらゆる超音波(撮像)システムの心臓部は、電気エネルギーを音響エネルギーに、及び音響エネルギーを電気エネルギーに変換するトランスデューサである。従来、これらのトランスデューサは、線形(1D)トランスデューサアレイに配列された、最大で10MHzの周波数で動作する圧電結晶から構成される。しかし、マトリックス(2D)トランスデューサアレイへのトレンド、及び、超音波(撮像)機能をカテーテル及びガイドワイヤ内に組み込むための小型化への動きが、いわゆる容量型微細加工超音波トランスデューサ(CMUT:capacitive micro-machined ultrasound transducer)を開発及び発展させた。CMUTは、薄膜(又はダイヤフラム)、薄膜の下のキャビティ、及びコンデンサを形成する電極を含む。超音波の受信において、超音波は薄膜を動かす又は振動させ、電極間の容量における変動が検出できる。これにより、超音波は対応する電気信号に変換される。反対に、電極に電気信号が印加されると薄膜が動く又は振動し、これにより超音波が送信される。
【0003】
しかし、帯電は容量型微細加工超音波トランスデューサの良く知られた欠点である。WO2010/032156A2は、帯電問題を解決する特定の層構造を有する容量型微細加工超音波トランスデューサを開示する。誘電体を含む第1の絶縁層が第1の電極と第2の電極との間に配置される。また、誘電体を含む第2の絶縁層が第2の電極とキャビティとの間に配置され得る。特に、いわゆるONO(Oxide−Nitride−Oxide)誘電体層は帯電への解決策を与える。
【0004】
WO2010/032156A2において、第1の誘電体絶縁層及び第2の誘電体絶縁層は、第1の電極と第2の電極とを電気的に絶縁する。かかる誘電体絶縁層は、CMUTデバイスの全体の性能をかなりの程度決定する。理想的な例において、誘電体絶縁層は非常に薄いか、又は高い誘電率及び高い破壊電圧を有する。しかし、ONO誘電体層には限界があり、窒素の誘電率は約5〜7なので、比較的厚い(例えば、PECVDを用いて約250nmの)層及び低い誘電率でしか堆積できない。したがって、CMUTの性能はONO誘電体層の最小厚さ、電気的破壊電圧、及び誘電率によって限定される。かかるCMUTデバイスの特定の問題は、動作電圧が比較的高く、出力圧力が比較的低いことであり得る。したがって、かかるCMUTを更に改良するニーズが存在する。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の課題は、改良された容量型微細加工トランスデューサ(特にCMUT)、特に、性能が改良され(例えば、動作電圧の低減及び/又は出力圧力の上昇)、且つ/又は製造がより容易な容量型微細加工トランスデューサを提供することである。本発明の更なる課題は、かかる容量型微細加工トランスデューサ(特にCMUT)の改良された製造方法を提供することである。
【課題を解決するための手段】
【0006】
本発明の第1の側面において、容量型微細加工トランスデューサ、特にCMUTの製造方法が提供される。方法は、基板の上に第1の電極層を堆積させるステップと、第1の電極層の上に第1の誘電体膜を堆積させるステップと、第1の誘電体膜の上に犠牲層を堆積させるステップであって、犠牲層はトランスデューサのキャビティを形成するために除去可能である、ステップと、犠牲層の上に第2の誘電体膜を堆積させるステップと、第2の誘電体膜の上に第2の電極層を堆積させるステップと、堆積された層及び膜のうちの少なくとも1つの層及び/又は膜をパターニングするステップとを含み、堆積ステップは原子層堆積法によって実行される。
【0007】
本発明の他の側面において、本発明の方法によって製造された容量型微細加工トランスデューサ、特にCMUTが提供される。
【0008】
本発明の他の側面において、基板上の第1の電極層と、第1の電極層上の第1の誘電体膜と、第1の誘電体膜の上方に形成されたキャビティと、キャビティを覆う第2の誘電体膜と、第2の誘電体膜上の第2の電極層とを含み、堆積された層及び膜のうちの少なくとも1つの層及び/又は膜がパターニングされる、容量型微細加工トランスデューサ、特にCMUTが提供される。
【0009】
本発明の基本的な概念は、製造方法に原子層堆積法(ALD)を使用することである。ALD技術は、現在の処理限界、よってCMUT性能限界を克服するための利点及びオプションを提供する。全てのCMUT機能層が単一のプロセスシーケンスにおいて堆積される、特に従来技術の処理中には一般的に必要であったように周囲環境に基板を曝すことなく制御された環境下で堆積される製造方法が提供される。CMUT機能層は、具体的には(第1の電極を提供する)第1の電極層、(電気絶縁を提供する)第1の誘電体膜、(キャビティを形成する)犠牲層、(電気絶縁を提供する)第2の誘電体膜、及び(第2の電極を提供する)第2の電極膜である。この処理は、全層ALD(AL−ALD)CMUTプロセスとも呼ばれる。このようにすることで、堆積層(又は膜)のスタックを有するウェハが実現される。層スタックを成長させるときウェハはALD装置から出ないので、非常にきれいな材料界面を実現することができる。更に、個別の層及び界面の例えば応力及び帯電特性を制御及び微調整することにより、性能を向上させることができる。
【0010】
製造方法は、特に「トップ−ボトム」パターニングを使用する。トップ−ボトムパターニングは、特徴的なピラミッド構造、特に階段ピラミッド構造を有するCMUTを提供する。この典型的な断面図は、例えばFIB又はSEM(走査電子顕微鏡)断面図を用いる解析方法により確認することができる。パターニングとは、構造(例えば、堆積層のスタック)をパターン化することを意味する。これは、例えば感光材料が露光される(フォト)リソグラフィを用いて実行されてもよい。露光ツールはステッパと呼ばれる。レジストと呼ばれる感光層が現像される。パターンは層状にエッチングされ得る。エッチング処理は「湿式」又は「乾式」処理であり得る。
【0011】
原子層堆積法は、気相化学処理の連続的な使用に基づく薄膜堆積技術である。ALD反応の大半は、典型的には「前駆物質」と呼ばれる2つの化学物質を用いる。これらの前駆物質は、表面と一度に一物質、連続的に反応する。成長表面に前駆物質を繰り返し曝すことにより、薄膜が堆積される。ALDは、異なる組成の基板上に材料の共形薄膜を堆積させる自己制限的(すなわち、各反応サイクルにおいて堆積される薄膜材料の量は一定である)連続的表面化学反応である。ALD堆積層は一般的にアモルファスである。ALD堆積層は一般的に高品質で、ピンホールフリーであり、また低温で堆積できる。低い処理温度のため、ALDはCMOSに対して適合性を有する。薄い誘電体絶縁層は、より低い動作電圧でのより高い出力圧力、及び向上された受信感度をもたらす。これは、電極間の電気力によって薄膜がキャビティの底に向かう方向に引き寄せられるからである。高い誘電率を有する薄い誘電体膜又は材料(高イプシロン材料又はhigh−k材料とも呼ぶ)はこの電気力を著しく増加させ、(クーロンの逆二乗則に基づいて)より大きな出力電力を生じる又は受信感度を上昇させる。これは、特に陥没モード(collapsed mode)(すなわち、例えば電極間にバイアス電圧をかけることにより、薄膜が動作中キャビティの底に部分的に触れる)で動作するCMUTの場合に当てはまるが、一般的に非陥没モードのCMUTにおいても効力を有する。
【0012】
本発明の好ましい実施形態は従属請求項において規定される。請求項に記載されたCMUTは、請求項に記載された方法及び従属請求項に記載された実施形態と同様な及び/又は同一な好ましい実施形態を有することを理解されたい。同様に、請求項に記載された方法は、請求項に記載されたCMUT及び従属請求項に記載された実施形態と同様の及び/又は同一の好ましい実施形態を有することを理解されたい。
【0013】
特に好ましい実施形態において、第1の誘電体膜及び/又は第2の誘電体膜は、酸化物を含む第1の層、high−k材料を含む第2の層、及び酸化物を含む第3の層を含む。したがって、誘電体絶縁層は、酸化物層(O)、high−k層、及び更なる酸化物層(O)を含む。言い換えれば、high−k層は2つの酸化物層(特にシリコーン酸化物)の間に挟まれる。これは、いわゆるラミネートである。high−kは、高誘電率を指す(例えば、8以上)。誘電率は一般的に文字k(又はε)によって略される。ONO誘電体絶縁層と比べると、このようにすることでトランスデューサ性能を著しく向上させることができる(例えば、より低い動作電圧でより高い出力圧力)。したがって、ONO誘電体絶縁層を、原子層堆積法(ALD)により堆積されたhigh−k材料によって置換することにより、動作電圧及び出力圧力に関してCMUT性能が大幅に向上する。更に、ONO誘電体絶縁層と比較して、デバイスの安定性に関して同様な性能(特に、安定出力対時間)が達成できる。言い換えれば、ラミネートは超音波出力をドリフトさせる電荷を蓄えない。
【0014】
この実施形態の変形例において、high−k材料は酸化アルミニウム(Al)及び/又は酸化ハフニウム(HfO)である。酸化アルミニウム(k又はε:7〜9、特に約8又は9)又は酸化ハフニウム(k又はε:12〜27、特に約14又は20)は高い誘電率を有する。一例において、酸化物−酸化アルミニウム−酸化物(略してOAO)の(交互層)ラミネートがこのように提供され得る。他の例において、酸化物−酸化ハフニウム−酸化物(略してOHO)の(交互層)ラミネートがこのように提供され得る。
【0015】
この実施形態の他の変形例において、第2の層は酸化アルミニウムを含む第1の副層、酸化ハフニウムを含む第2の副層、及び酸化アルミニウムを含む第3の副層を含む。このようにすることで、酸化物−酸化アルミニウム−酸化ハフニウム−酸化アルミニウム−酸化物(略してOAHAO)の(交代層)ラミネートを提供することができる。酸化アルミニウム(アルミナとも呼ばれる)は、高い誘電率及び高い電気的破壊電圧を有する。酸化ハフニウムは一層高い誘電率を有するが、破壊電圧は低い。よって、OAHAO誘電体絶縁層は低応力、高誘電率、及び高破壊電圧を兼ね備える。
【0016】
他の変形例において、第2の層の厚さ100nm未満である。このようにすることで、特にALDを用いて非常に薄いhigh−k層を提供することができる。
【0017】
一実施形態において、パターニングは第2の電極層をパターニングするステップを含む。このようにすることで、第2の電極の水平方向の寸法を定めることができる。例えば、第2の電極層は第1の電極層より小さくなるようパターニングされてもよい。このようにすることで、「トップ−ボトム」パターニングが(例えば第1のエッチングマスクを用いて)実行される。したがって、特徴的なピラミッド構造、特に階段ピラミッド構造が提供される。
【0018】
他の実施形態又は変形例において、パターニングは犠牲層及び/又は第1の電極層をパターニングするステップを含む。犠牲層をパターニングすることにより、キャビティの水平方向の寸法が定められる。「トップ−ボトム」パターニングは更にこのようにして(例えば、第2のエッチングマスクを用いて)実行される。犠牲層のパターニングは、第2の電極層をパターニングするステップとは別のステップにおいて実行されてもよい。あるいは、犠牲層のパターニング及び第2の電極層のパターニングは共通のステップにおいて実行されてもよい。第1の電極層をパターニングすることにより、第1の電極の水平方向の寸法が定められる。「トップ−ボトム」パターニングは更にこのようにして(例えば、第3のエッチングマスクを用いて)実行される。第1の電極層のパターニングは、第2の電極層をパターニングするステップ及び/又は犠牲層をパターニングするステップとは別のステップにおいて実行されてもよい。あるいは、第1の電極層のパターニング及び犠牲層のパターニングは共通のステップにおいて実行されてもよい。また、これは第2の電極層のパターニングと共通のステップにおいて実行されてもよい。
【0019】
他の実施形態において、堆積層及び膜のほとんど又は全てがパターニングされる。具体的には、ALDによって堆積された層及び膜のほとんど又は全てがALD堆積の後にパターニングされる。具体的には、全てのCMUT機能層がパターニングされる。より具体的には、第1の電極層、第1の誘電体膜、犠牲層、第2の誘電体膜、及び第2の電極層がパターニングされる。このパターニングは複数のステップ、例えば(1つ又は複数の)最上層をパターニングする第1のステップと、(1つ又は複数の)最下層をパターニングする第2のステップとを含み得る。各ステップにおいて、層は異なる(層の上面と並行な方向における)水平方向の寸法を有するようにパターニングされてもよい。このようにすることで、(階段)ピラミッド構造を作成できる。あるいは、パターニングは、層が同じ水平方向寸法を有するようにパターニングされる単一のステップで実行されてもよい。
【0020】
他の実施形態において、方法は更に堆積層及び膜を覆う誘電体層を堆積させるステップを含む。この堆積ステップは特に原子層堆積法を用いて実行され得る。誘電体層は、具体的には堆積層及び膜の上面及び側面を実質的に同じ被覆率で覆ってもよい。これは、特に原子層堆積法による非常に良好な段差被覆を提供する。
【0021】
他の実施形態において、方法は更に、キャビティを形成するためにエッチング孔を設けて犠牲層をエッチングすることによって犠牲層を除去するステップを含む。このようにすることで、(例えば第4のエッチングマスクを用いて)CMUTのキャビティを簡単に設けることができる。
【0022】
他の実施形態において、第1の電極層及び/又は第2の電極層は非金属導電性材料を含む。このようにすることで、原子層堆積技術は、CMUTの全ての機能層を単一のプロセスシーケンス中に堆積させるというユニークなオプションを提供できる。非金属導電性材料は、例えば半導体でもよい。
【0023】
この実施形態の変形例において、非金属導電性材料はTiN(窒化チタン)、TaN(窒化タンタル)、TaCN、IrO(酸化イリジウム)、ITO(酸化インジウムスズ)、LaNiO、及びSrRuO(ルテニウム酸ストロンチウム)を含むグループから選択される少なくとも1つの材料である。これらの材料は原子層堆積法に適する。この変形例の変形例において、非金属導電性材料はTiN(窒化チタン)である。特に原子層堆積法において、窒化チタンは特に適している。例えば、窒化チタンは(例えばポリシリコーンと比較して)低い電気抵抗を有し、且つ/又は(例えばポリシリコーンと比較して)非常に薄い層として堆積できる。
【0024】
代替的な実施形態において、第1の電極層及び/又は第2の電極層は金属導電性材料を含む。特に、金属導電性材料は、Ni(ニッケル)、Cu(銅)、W(タングステン)、Pt(白金)、Ir(イリジウム)、及びAl(アルミニウム)を含むグループから選択される少なくとも1つの材料を含んでもよい。例えば、金属はこれらの合金でもよい。
【0025】
他の実施形態において、第1の誘電体膜及び/又は第2の誘電体膜は炭素又は塩素残留物等の処理残留物を含む。これらの残留物は、ALDプロセスにおいて用いられた前駆物質の残さであり得る。これは、CMUTが原子層堆積法を用いて製造されたことを示す。残留物は、例えばXPS(X線光電子分光)又はSIMS(二次イオン質量分析法等の他の選別方法)を用いて検出され得る。
【0026】
他の実施形態において、少なくとも1つのパターニングされた層及び/又は膜は側面において急に又は非連続的に途絶える。言い換えれば、層の上面及び側面は互いにほぼ垂直である。これは、CMUTがパターニングを用いて製造されたことを示す。理想的には、層の上面及び側面は互いに垂直(90°)又は直角である。しかし、実際において、パターニング(特にエッチング)プロセスが完璧でないために層はいくらかの傾斜を有し、又は傾斜が意図的につけられる場合がある。また、個々の材料のエッチングレートは等しくない。したがって、異なる特性を有する層のスタックをパターニング(特にエッチング)する場合、層の上面及び側面はその端部において完全に直角にはならない。例えば、オーバーハング構造が形成され得る。したがって、ほぼ垂直な角度は70°〜110°(90°±20°)、80°〜100°(90°±10°)、又は85°〜95°(90°±5°)であると理解されてもよい。
【0027】
他の実施形態において、第2の電極層は第1の電極層より小さくなるようにパターニングされる。これは、CMUTが「トップ−ボトム」パターニングを用いて製造されたことを示す。よって、特徴的なピラミッド構造、特に階段ピラミッド構造が提供される。
【0028】
他の実施形態において、CMUTは更に、第1の電極層及び/又は第2の電極層から層の上面に垂直な方向に延びる少なくとも1つの導電性ビアを含む。したがって、導電性ビアは堆積層に対して垂直又は直角である。このようにすることで、第1の電極、第2の電極、又は両方に電気接続を提供することができる。例えば、導電性ビアはCMUTの下方にあるASICに電気的に接続されてもよい。
【0029】
他の実施形態において、CMUTは更に、堆積層及び膜を覆う誘電体層を含む。特に、誘電体層は堆積層及び膜の上面及び側面を実質的に同じ被覆率で覆う。これは、特に原子層堆積法を用いて、CMUTが非常に良好な段差被覆を提供することを示す。特に、誘電体層の垂直部分は堆積層及び/又は膜にほぼ垂直に延び得る。上述したように、ほぼ垂直な角度は70°〜110°(90°±20°)、80°〜100°(90°±10°)、又は85°〜95°(90°±5°)であると理解されてもよい。
【図面の簡単な説明】
【0030】
本発明の上記及び他の側面は、以下に記載される実施形態を参照して説明され、明らかになるであろう。
【0031】
図1a-j】図1a−jは、第1の実施形態に係るCMUTの製造方法を示す。図1jは、第1の実施形態に係るCMUTの概略的な断面図を示す。
図2a-j】図2a−jは、第2の実施形態に係るCMUTの製造方法を示す。図2jは、第2の実施形態に係るCMUTの断面図を示す。
図3a-h】図3a−hは、第3の実施形態に係るCMUTの製造方法を示す。図3hは、第3の実施形態に係るCMUTの概略的な断面図を示す。
図4図4は、CMUTの誘電率(イプシロン)対相対音響出力圧力のグラフを示す。
図5図5は、誘電体間の電界対誘電体を流れる電流の例示的なグラフを示す。
【発明を実施するための形態】
【0032】
図1a−jは、第1の実施形態に係るCMUT100の製造方法を示す。特に、図1b−jは、原子層堆積法(ALD)を使用することにより1つのプロセスシーケンス(図1a参照)で全ての機能CMUT層が堆積された後の概略的なトップ−ボトム(上から下)処理フローを示す。
【0033】
当該方法は、ALDを用いるプロセスシーケンスから始まる(図1a参照)。まず、第1の電極層10が基板(図示無し)又は誘電体層11上に堆積される。図1aに示す実施形態では、誘電体層11は基板と第1の電極層10との間に設けられている又は堆積されている。誘電体層11はこの例では基板上の最初の層である。この場合、誘電体層は例えば(シリコン)酸化物又は(シリコン)窒化物から構成されてもよく、特に、平滑な表面をつくるために平坦化工程がしばしば用いられるASIC上での処理の場合、そのようにされてもよい。ただし、誘電体層11を省いてもよい。この場合、第1の誘電体膜20が第1の電極層10上に堆積され、犠牲層30が第1の誘電体膜20上に堆積される。犠牲層30は後にトランスデューサのキャビティを形成するために除去可能である。次に、犠牲層30の上に第2の誘電体層40が堆積される。続いて、第2の誘電体膜40の上に第2の電極層50が堆積される。図1aの実施形態では、第2の電極層50の上に追加の誘電体層51が堆積される。誘電体層51は、特に犠牲層30を除去するために犠牲エッチングが実行される際、第2の電極層50を覆う又は保護する。ただし、誘電体層51は省かれてもよい。上記した各堆積工程は、原子層堆積法(ALD)により実行される。このようにして、誘電体材料と導電材料との交互の層のスタックが提供される(図1a参照)。したがって、全てのCMUT機能層(AL−ALD CMUT)が単一のプロセスシーケンスで、すなわち、ウェハがALD装置から出ずに複数の(処理又は堆積)工程が実行され得るALD装置の単一のラン(稼働)で堆積される。したがって、1つのプロセスシーケンス内に個々の材料が互いの上に積層され得るが、このプロセスシーケンスにおいて、1つごとの材料が個々の(処理又は堆積)工程で堆積される。このプロセス又はプロセスシーケンスは、全層ALD(AL−ALD)CMUTプロセスとも呼ばれる。
【0034】
方法は、積層された層及び膜10、20、30、40、50、51のうちの少なくとも1つをパターニングすることを更に含む。かかるパターニングの一例を図1b−dを参照して説明する。当該製造方法は、「トップ−ボトム(top−to−bottom)」パターニングを用いる。トップ−ボトム(上から下)パターニングは、特徴的なピラミッド構造、特に階段ピラミッド構造を有するCMUTを提供する(典型的な断面図は、例えばFIB又はSEM断面図を利用する解析方法によって確認できる)。少なくとも1つのパターニングされた層及び/又は膜は、その側面において急に又は非連続的に途絶える。言い換えれば、層の上面及び側面は互いにほぼ直交する。これは、CMUTがパターニングを用いて製造されたことを示す。理想的には、層の上面及び側面は互いに直交(90°)する。しかし、実際には、パターニング(特にエッチング)プロセスが完璧ではないために層はいくらかの傾斜を有するか、又は意図的に傾斜がつけられ得る。また、個々の材料のエッチングレートは等しくない。したがって、異なる特性を有する層のスタックをパターニング(特に、エッチング)する場合、層の上面及び側面は端部において完全な直角にはならない。例えば、オーバーハング構造が形成され得る。したがって、実質的垂直(直交)は、70°〜110°(90°±20°)、80°〜100°(90°±10°)、又は85°〜95°(90°±5°)の角度として理解され得る。
【0035】
この第1の実施形態において、図1bから分かるように、パターニングは、第2の電極層50をパターニングする第1工程を含む。これは、第1のエッチングマスク(「マスク1」と示す)を用いて実行される。このようにすることで、第2の電極50の(層の上面又は基板の上面に平行な方向における)横方向の寸法、すなわち長さが定められる。この例では、パターニングの第1工程において、第2の誘電体膜40(及び第2の電極層50上の追加誘電体層51)もパターニングされる。図から分かるように、第2の電極層50は第1の電極層10より小さくなるようにパターニングされる。例えば、第2の電極層50はリング電極の形態にパターニングされ得る。これは音響性能に関して有益である。図1cに示すように、パターニングは、犠牲層をパターニングする第2工程を更に含む。これは、第2のエッチングマスク(「マスク2」と示す)を用いて実行される。このようにすることで、CMUTのキャビティの(層の上面又は基板の上面に平行な方向における)横方向の寸法又は長さが定められ得る。更に、図1dに示すように、パターニングは第1の電極層10をパターニングする(別個の)第3工程を含む。これは、第3のエッチングマスク(「マスク3」と示す)を用いて実行される。このようにすることで、第1の電極30の(層の上面又は基板の上面に平行な方向における)横方向の寸法又は長さが定められる。この例では、パターニングの第3工程において第1の誘電体膜20もパターニングされる。この例では、基板上の誘電体層11のみがパターニングされない。したがって、ほとんどの堆積層及び膜(誘電体層11を除く)がパターニングされる。ここで、ALD堆積後のパターニング工程が終了する。全ての堆積機能CMUT層及び膜10、20、30、40、50、51がパターニングされた状態にある。
【0036】
後続の工程において、続いて図1eを参照して、方法は、堆積層及び膜10、20、30、40、50、51を覆う誘電体層60を堆積させることを含む。この堆積工程は、原子層堆積法(ALD)を再び用いて実行できる。あるいは、PECVD等の他の技術を使用することもできる。誘電体層60は、堆積層及び膜10、20、30、40、50、51の上面及び側面を実質的に同じ被覆率で覆う(例えば、誘電体層60の水平部分の厚さと誘電体層60の垂直部分の厚さは実質的に同じである)。このようにすることで、非常に良好な段差(階段)被覆が与えられる。言い換えれば、誘電体層60の垂直部分及び誘電体層60の水平部分は大体同じ被覆率又は厚さを有する(図1e参照)。誘電体層60の(層の上面又は基板の上面に直交する方向における)垂直部分は、堆積層及び膜10、20、30、40、50、51に対してほぼ垂直に延在する。理想的には、誘電体層60の垂直部分は堆積層及び/又は膜に対して垂直(90°)又は直角である。しかし、実際には誘電体層60はいくらかの傾斜を有する。よって、誘電体層60の垂直部分は完全な直角にはならない。したがって、実質的に垂直な角度は、70° 〜110°(90°±20°)、80°〜100°(90°±10°)、又は85°〜95°(90°±5°)であると理解され得る。
【0037】
次に、当該方法は、キャビティ35を形成するためにエッチング孔32、特に複数のエッチング孔(例えば、3つ以上)を設けて(図1f参照)、犠牲層30をエッチングする(図1g参照)ことによって犠牲層30を除去することを含む。エッチング孔32の提供は、第4のエッチングマスク(「マスク4」と示す)を用いて実行される。エッチング孔32は誘電体層60内に設けられる。キャビティの(層の上面又は基板の上面に垂直な方向における)高さは、除去された犠牲層30の厚さによって定められる。続いて、図1hを参照して、誘電体層60を覆う追加層70、特に追加誘電体層が設けられ得る。追加層70は、エッチング孔32を閉じる又は塞ぐ。
【0038】
更に、当該方法は、第1の電極層10及び第2の電極層50から層の上面(又は基板の上面)に垂直な方向にそれぞれ延びる少なくとも1つの導電性ビア15、55を設けることを含む。したがって、導電性ビア15、55は堆積層に対して垂直又は直角である。この例では、これは、エッチング孔62を設けて、導電性ビア15、55を形成するための導電性材料を用いてエッチング孔62を充填することによって実行される。ここで、第1のエッチング孔62は(追加層70、誘電体層60、及び第1の誘電体膜20を貫通して)第1の電極層10につながるように設けられる。第2のエッチング孔62は(誘電体層60及び追加層70を貫通して)第2の電極層50につながるように設けられる。第1のエッチング孔62は、第1の電極層10からのビア15を形成するために導電性材料によって充填される。第2のエッチング孔62は、第2の電極層50からのビア55を形成するために導電性材料によって充填される。更に、ビア15、55から外部電気接続(例えばASIC及び/又は電源への、例えばバイアス電圧に接続するための、又はケーブル若しくはワイヤボンドへの接続)するための導電性部分16、56がそれぞれ設けられる。このようにすることで、第1の電極10及び第2の電極50の両方に(例えばCMUTの下方のASICへの)電気接続が与えられる。また、第1のエッチング孔又は第2のエッチング孔のみが設けられてもよいことを理解されたい。例えば、第1の電極10からの導電性ビア15が基板内に形成されてもよい。
【0039】
図1jは、第1の実施形態に係るCMUT100の概略的な断面図を示す。図1jのCMUT100は、特に、図1を参照して上述された方法を用いて製造された。CMUT100は、基板(図示無し)上の第1の(最下の)電極層10、第1の電極層10上の第1の誘電体膜20、第1の誘電体膜20の上方に形成されたキャビティ35、キャビティ35を覆う第2の誘電体膜40、及び第2の誘電体膜40上の第2の(最上の)電極層50を含む。任意で、CMUT100は誘電体層11及び誘電体層51を含んでもよい。ほとんどの堆積層及び膜がパターニングされる。この実施形態では、全ての堆積CMUT機能層及び膜10、20、30、40、50がパターニングされる。したがって、堆積CMUT機能層及び膜10、20、30、40、50の各々がパターニングされる。第2の電極層50は第1の電極層10より小さくなるようにパターニングされ(例えば、リング電極の形態にパターニング)、これは音響性能に関して有益である。第2の電極層50はキャビティ35より小さくなるようにパターニングされる。キャビティ35は、第1の電極層10より小さくなるようにパターニングされる。このようにすることで、特徴的な(階段)ピラミッド構造が提供される。CMUT100は、堆積層及び膜10、20、30、40、50を覆う誘電体層60を更に含む。誘電体層60は、上述したように、堆積層及び膜10、20、30、40、50の上面及び側面を実質的に同じ被覆率又は厚さで覆う。誘電体層60の垂直部分は、堆積層10、20、30、40、50に対してほぼ垂直に延在する。CMUT100は、誘電体層60を覆う追加層70を更に含む。特に、追加層70は他の層又は膜と比べるとはるかに厚く、例えば2倍以上、又は5倍以上である(例えば、層40の厚さ約200nmに対して、層70の厚さ約1μm)。更に、CMUTは、第1の電極層10から層の上面に直交する方向(図1jの縦方向)に延びる導電性ビア15を含む。また、CMUT100は、第2の電極層50から層の上面に直交する方向(図1jの縦方向)に延びる導電性ビア55を含む。CMUT100は更に、ビア15、55から外部電気接続(例えばASIC及び/又は電源への、例えばバイアス電圧に接続するための、又はケーブル若しくはワイヤボンドへの接続)するための導電性部分16、56をそれぞれ含む。ビア15、55は、垂直方向(層又は基板の上面に直交)に延び、導電性部分56は、水平方向(層又は基板の上面に平行)に延びる。
【0040】
図2a−jは、第2の実施形態に係るCMUTの製造方法を示す。この実施形態において、基板1は、基板1内に組み込まれたASIC2と、基板1内の導電性ビア15とを含む。あるいは、ASIC2は基板1に取り付けられてもよい。方法は、基板1上に第1の電極層10を堆積させることから始まる。その後、第1の電極層10の上に第1の誘電体膜20が堆積され、第1の誘電体膜20の上に犠牲層30が堆積される。犠牲層30は、後にトランスデューサのキャビティを形成するために除去可能である。続いて、犠牲層30の上に第2の誘電体膜40が堆積される。次に、第2の誘電体膜40の上に第2の電極層50が堆積される。これらの堆積工程は、それぞれ原子層堆積法(ALD)によって実行される。このようにすることで、誘電体材料及び導電性材料の交互の層からなるスタックが提供される(図2b参照)。したがって、全てのCMUT機能層(AL−ALD CMUT)が単一のプロセスシーケンスにおいて堆積される。
【0041】
方法は、更に、全ての堆積層及び膜10、20、30、40、50、特に全ての堆積CMUT機能層10、20、30、40、50をパターニングすることを含む。この実施形態では、パターニングは、第2の電極層50をパターニングする第1工程(図2c参照)と、犠牲層30及び第1の電極10、並びに第1の誘電体膜20及び第2の誘電体膜40をパターニングする(別個の)第2工程(図2d参照)とを含む。したがって、この実施形態では、犠牲層30及び第1の電極層10は共通の工程においてパターニングされる。第2の電極層50をパターニングする第1工程は、第1のエッチングマスク(マスク1)を用いて実行される。第2パターニング工程は、第2のエッチングマスク(マスク2)を用いて実行され得る。図から分かるように、第2の電極層50は第1の電極層10より小さくなるようにパターニングされる(例えば、リング電極の形態)。ここで、パターニング工程が終了する。
【0042】
次の工程において、図2eを参照して、方法は、堆積層及び膜10、20、30、40、50を覆う誘電体層60を堆積させることを含む。この堆積工程は、再び、原子層堆積法(ALD)を用いて実行される。誘電体層60は、堆積層及び膜10、20、30、40、50の上面及び側面を、上述したように実質的に同じ被覆率又は厚さで覆う。このようにすることで、非常に良好な段差被覆が付与される。言い換えれば、誘電体層60の垂直部分と誘電体層60の水平部分とは大体同じ被覆率又は厚さを有する(図2e参照)。誘電体層60の垂直部分は、堆積層10、20、30、40、50に対してほぼ垂直に延在する。
【0043】
次に、方法は、エッチング孔32を設けて(図2f参照)、キャビティ35を形成するために犠牲層30をエッチングする(図2g参照)ことにより犠牲層30を除去することを含む。エッチング孔32は、誘電体層60及び第2の誘電体絶縁膜40内に設けられる。エッチング孔32は、第3のエッチングマスク(マスク3)を用いて設けられ得る。その後、図2hを参照して、誘電体層60を覆う追加層70、特に追加誘電体層が設けられ得る。追加層70はエッチング孔32を閉じる又は塞ぐ。
【0044】
更に、方法は、第2の電極層50から層の上面に垂直な方向に延びる導電性ビア55を設けることを含む。したがって、導電性ビア55は層の上面に対して垂直又は直角である。この例において、これは、エッチング孔62を設けて(図2i参照)、導電性ビア55を形成するために導電性材料によってエッチング孔62を充填する(図2j参照)ことによって実行される。エッチング孔62の提供は、第4のエッチングマスク(マスク4)を用いて実行され得る。第1の電極10への導電性ビア15は基板1内に形成される。更に、ビア55から外部電気接続するための導電性部分56が設けられる。これは、追加層70上に導電性層を堆積して、その後導電性層をパターニングすることによって実行され得る。これは第5のエッチングマスク(マスク5)を用いて実行され得る。
【0045】
図2jは、第2の実施形態に係るCMUT100の断面図を示す。図2jのCMUT100は、具体的には図2を参照して上記された方法を用いて製造された。CMUT100は、基板1上の第1の電極層10、第1の電極層10上の第1の誘電体膜20、第1の誘電体膜20の上方に形成されたキャビティ35、キャビティ35を覆う第2の誘電体膜40、及び第2の誘電体膜40上の第2の電極層50を含む。任意で、CMUT100は、第1の実施形態に関連して説明したように、基板上に誘電体層11を、第2の電極層50上に誘電体層51を含んでもよい。図2jに示す実施形態では、全ての堆積CMUT機能層及び膜10、20、30、40、50がパターニングされる。第2の電極層50は、第1の電極層10及びキャビティより小さくなるように、又はより小さな(層又は基板の上面に平行な方向における)横方向寸法、例えば円形状の場合はより小さな直径を有するようにパターニングされる。このようにすることで、特徴的な(階段)ピラミッド構造が提供される。CMUT100は、更に、堆積層及び膜10、20、30、40、50を覆う誘電体層60を含む。誘電体層60は、上述したように、堆積層及び膜10、20、30、40、50の上面及び側面を実質的に同じ被覆率で覆う。誘電体層60の垂直部分は、堆積層10、20、30、40、50にほぼ垂直に延在する。CMUT100は、更に、誘電体層60を覆う追加層70を含む。具体的には、追加層70は他の層又は膜と比べてはるかに厚く、例えば2倍以上又は5倍以上である(例えば、厚さ約200nmの層40に対して、厚さ約1μmの層70)。図2jにおいて、追加層70はあくまで概略的に示されており、図1jに関して描かれた追加層70と同様に、層60の形状に従ってもよいことに留意されたい。更に、CMUTは、第2の電極層50から層上面に垂直な方向(図2jの縦方向)に延びる導電性ビア55を含む。CMUT100は、更に、ビア55から外部電気接続(例えばASIC及び/又は電源への、例えばバイアス電圧への接続のための、又はケーブル若しくはワイヤボンドへの接続)するための導電性部分56を有する。また、CMUT100は、第1の電極10からの導電性ビア15を含む。導電性ビア15は基板1内に形成される。ビア15、55は垂直方向(層又は基板の上面に直交)に延び、導電性部分56は水平方向(層又は基板の上面に平行)に延びる。
【0046】
図3a−hは、第3の実施形態にかかるCMUTの製造方法を示す。図3a−hの第3の実施形態の方法は、図2a−jの第2の実施形態の方法と同様である。しかし、第2の実施形態と比較すると、第2の電極層50を別にパターニングする図2cの工程が省かれる。よって、第3の実施形態においてはより少ないエッチングマスクが使用される。
【0047】
また、この第3の実施形態では、基板1は、基板1内に組み込まれたASIC2と、基板1内の導電性ビア15とを含む。方法は、基板1の上に第1の電極層10を堆積させることから開始させる。次に、第1の電極層10の上に第1の誘電体膜20が堆積され、第1の誘電体膜20の上に犠牲層30が堆積される。犠牲層30は後にトランスデューサのキャビティを形成するために除去可能である。続いて、犠牲層30の上に第2の誘電体膜40が堆積される。次に、第2の誘電体膜40の上に第2の電極層50が堆積される。これらの堆積工程は、それぞれ原子層堆積法(ALD)によって実行される。このようにすることにより、誘電体材料及び導電性材料の交互の層からなるスタックが提供される(図3a参照)。したがって、全てのCMUT機能層(AL−ALD CMUT)が単一のプロセスシーケンスにおいて堆積される。
【0048】
方法は、更に、全ての堆積層及び膜10、20、30、40、50、特に全ての堆積CMUT機能層10、20、30、40、50をパターニングすることを含む。この実施形態において、パターニングは第2の電極層50、犠牲層30、及び第1の電極層10をパターニングする共通の工程を含む(図3b参照)。したがって、この実施形態では、全ての堆積層(第2の電極層50、第2の誘電体絶縁層40、犠牲層30、第1の誘電体絶縁層20、及び第1の電極層10)が共通の工程においてパターニングされる。図から分かるように、全ての堆積層及び膜10、20、30、40、50が同じ(層又は基板の上面に平行な方向における)水平方向寸法、例えば円形の場合は直径を有する。共通のパターニング工程は第1のエッチングマスク(マスク1)を使用して実行され得る。ここで、パターニング工程は終了する。
【0049】
後続の工程において、図3cを参照して、方法は堆積層及び膜10、20、30、40、50を覆う誘電体層60を堆積させることを含む。この堆積工程は、再び原子層堆積法(ALD)を用いて実行される。誘電体層60は、実質的に同じ被覆率で堆積層及び膜10、20、30、40、50の上面及び側面を覆う。このようにすることで、非常に良好な段差被覆が付与される。言い換えれば、誘電体層60の垂直部分と誘電体層60の水平部分とは大体同じ被覆率又は厚さを有する(図3c参照)。
【0050】
続いて、方法は、エッチング孔32を設けて(図3d参照)、キャビティ35を形成するために犠牲層30をエッチングする(図3e参照)ことにより犠牲層30を除去することを含む。エッチング孔32は、誘電体層60及び第2の誘電体絶縁膜40内に設けられる。図3d及び図3eに示されるように、エッチング孔32は好ましくは第2の電極層50内に設けられず、その隣接部に設けられる。図3d及び図3eにおいて点線で示されるように、エッチング孔32は誘電体層60から第2の誘電体膜40まで、第2の電極層50を通り過ぎて延在する。エッチング孔32は、第2のエッチングマスク(マスク2)を使用して設けられ得る。その後、図3fを参照して、誘電体層60を覆う追加層70、特に追加誘電体層が設けられ得る。追加層70はエッチング孔32を閉じる又は塞ぐ。
【0051】
更に、方法は、第2の電極層50から層の上面に垂直な方向に延びる導電性ビア55を設けることを含む。したがって、導電性ビア55は堆積層に対して垂直又は直角である。この例では、これはエッチング孔62を設けて(図3g参照)、導電性ビア55を形成するためにエッチング孔62を導電性材料によって充填する(図3h参照)ことにより実行される。エッチング孔62の提供は、第3のエッチングマスク(マスク3)を用いて実行され得る。第1の電極10への導電性ビア15は基板1内に形成される。更に、ビア55から外部電気接続するための導電性部分56が設けられる。これは、追加層70上に導電性層を堆積し、その後導電性層をパターニングすることによって実行され得る。これは第4のエッチングマスク(マスク4)を用いて実行され得る。
【0052】
図3hは、第3の実施形態に係るCMUT100の概略的な断面図を示す。図3hのCMUT100は、特に図3を参照して上述された方法を用いて製造された。CMUT100は、基板1上の第1の電極層10、第1の電極層10上の第1の誘電体膜20、第1の誘電体膜20の上方に形成されたキャビティ35、キャビティ35を覆う第2の誘電体膜40、及び第2の誘電体膜40上の第2の電極層50を含む。任意で、CMUT100は、第1の実施形態に関連して説明したように、基板上に誘電体層11、及び第2の電極層50上に誘電体層51を有してもよい。図3hに示す実施形態では、全てのCMUT機能層及び膜10、20、30、40、50が共通の工程においてパターニングされる。したがって、全ての堆積層及び膜10、20、30、40、50が同じ(層又は基板の上面に平行な方向における)水平方向寸法、例えば円形の場合は直径を有するようパターニングされる。したがって、この実施形態では特徴的な(階段)ピラミッド構造は提供されない。CMUT100は、更に、堆積層及び膜10、20、30、40、50を覆う誘電体層60を含む。上述したように、誘電体層60は堆積層及び膜10、20、30、40、50の上面及び側面を実質的に同じ被覆率で覆う。誘電体層60の垂直部分は堆積層10、20、30、40、50に対して実質的に垂直に延びる。CMUT100は、更に、誘電体層60を覆う追加層70を備える。具体的には、追加層70は他の層又は膜と比べてはるかに厚く、例えば2倍以上又は5倍以上である(例えば、厚さ約200nmの層40に対して、厚さ約1μmの層70)。図3hにおいて、追加層70はあくまで概略的に示されており、図1jに関して描かれた追加層70と同様に、層60の形状に従ってもよいことに留意されたい。更に、CMUTは、第2の電極層50から層上面に垂直な方向(図3hの縦方向)に延びる導電性ビア55を含む。CMUT100は、更に、ビア55から外部電気接続(例えばASIC及び/又は電源への、例えばバイアス電圧への接続のための、又はケーブル若しくはワイヤボンドへの接続)するための導電性部分56を有する。また、CMUT100は、第1の電極10からの導電性ビア15を含む。導電性ビア15は基板1内に形成される。ビア15、55は垂直方向(層又は基板の上面に直交)に延び、導電性部分56は水平方向(層又は基板の上面に平行)に延びる。
【0053】
好ましくは、任意の図示の実施形態において、第1の誘電体膜20及び第2の誘電体膜40はそれぞれ、酸化物を含む第1の層、high−k材料を含む第2の層、及び酸化物を含む第3の層を含む。したがって、誘電体絶縁層20、40は酸化物層(O)、high−k層、及び更なる酸化物層(O)を含む。言い換えれば、high−k層が2つの酸化物層(特にシリコーン酸化物)の間に挟まれている。特に、high−k材料は酸化アルミニウム(Al)及び/又は酸化ハフニウム(HfO)であり得る。例えば、酸化物−酸化アルミニウム−酸化物(略してOAO)の(交互層)ラミネートを提供することができる。他の例では、第2の層は酸化アルミニウムを含む第1の副層、酸化ハフニウムを含む第2の副層、及び酸化アルミニウムを含む第3の副層を含む。このようにすることで、酸化物−酸化アルミニウム−酸化ハウニウム−酸化アルミニウム−酸化物(略してOAHAO)の(交代層)ラミネートを提供することができる。
【0054】
堆積層の誘電率は、一般的に材料の密度に依存し、よって処理温度(層が形成される温度)等の堆積又は処理設定に依存する。堆積又は処理設定に応じて、酸化アルミニウムは7〜9の誘電率(k又はε)を有する。例えば、酸化アルミニウムの誘電率は7.5(例えば、約265℃の低温で堆積)、8(例えば、約350℃の高温で堆積)、又は9であり得る。堆積又は処理設定に応じて、酸化ハフニウムは12〜27の誘電率(k又はε)を有する。例えば、酸化ハフニウムの誘電率は14、20、又は25であり得る。酸化アルミニウム−酸化ハフニウム−酸化アルミニウムのラミネートの誘電率は例えば10であり得る。
【0055】
好ましくは、各実施形態において、第1の電極層10及び第2の電極層50はそれぞれ非金属導電性材料(例えば、半導体)を含む。例えば、非金属導電性材料は、TiN(窒化チタン)、TaN(窒化タンタル)、TaCN、IrO(酸化イリジウム)、ITO(酸化インジウムスズ)、LaNiO、及びSrRuO(ルテニウム酸ストロンチウム)を含むグループから選択される少なくとも1つの(又はただ1つの)材料であり得る。これらの材料は原子層堆積法に適している。特に、非金属導電性材料は窒化チタン(TiN)であり得る。窒化チタン(TiN)は約30〜70μΩcmの導電率を有し、優れた導電体であると考えられる。また、(500μΩcm程度の導電率を有する)ポリシリコンを使用してもよい。電極層の材料は、例えば、特にNi(ニッケル)、Cu(銅)、W(タングステン)、Pt(白金)、Ir(イリジウム)、及びAl(アルミニウム)を含むグループから選択される少なくとも1つの(又はただ1つの)材料を含む金属等の任意の他の導電性材料でもよいことを理解されたい。例えば、金属はこれらの合金であり得る。例えば、アルミニウムは3μΩcm程度の導電率を有する。いずれにせよ、電極の導電性材料(金属及び非金属)は(例えばALD装置内での)ALDによる堆積に適していなければならない。
【0056】
誘電体層60及び/又は追加層70は、例えば酸化物(特にシリコン酸化物)、窒化物(特にシリコン窒化物)、又は両者の組み合わせであり又は含み得る。例えば、誘電体層60は(シリコン)酸化物及び(シリコン)窒化物の組み合わせであり又は含み得る。例えば、追加層70は(シリコン)窒化物であり又は含み得る。しかし、任意の他の適切な誘電体材料を用いてもよいことを理解されたい。誘電体層60は、例えばALD又はPECVDによって堆積されてもよい。追加層70は、その高い厚さのため、特にPECVDによって堆積され得る。特に、犠牲層30は誘電体絶縁層20、40とは異なる材料(異なるエッチング特性を有する)から構成され得る。このようにすることで、犠牲層を選択的に除去できる。
【0057】
図4は、CMUTの誘電率(イプシロン)対相対音響出力圧力のグラフを示す。図4はシミュレーションに基づく。全ての寸法(ギャップ厚さ、誘電体厚さ等)は一定であるとみなす。黒円はALDによって堆積された酸化ハフニウム(HfO)を示す(ここではイプシロン14)。白円はONOを示す。菱形はALDによって堆積された酸化アルミニウム(Al)を示す(ここではイプシロン8)。グラフから分かるように、バイアス電圧が印加され得るとすると、high−k材料は出力圧力をほぼ2倍(例えば、Alに関しては約70%)にする。
【0058】
図5は、誘電体間の電界対誘電体を流れる電流の例示的なグラフを示す。ONO及び高温の酸化アルミニウムAlのそれぞれについて電界対電流のグラフが示されている。図8から分かるように、ONOと比べると、同じ電界値に対して酸化アルミニウムAl(高温)のリーク電流は少ない。また、ONOと比べると、酸化アルミニウムAl(高温)には少なくとも同じバイアス電圧をかけることができる。
【0059】
原子層堆積法(ALD)技術を用いて製造されたhigh−k誘電体層及び層スタックを提供することは、CMUTの性能を著しく向上させる(例えば、動作電圧を低減及び/又は(音響)出力圧力を増加することによって)ことが示された。特に、金属電極ではなく非金属電極(例えば、TiN)を設けることにより、ALD技術は全てのCMUT機能層を単一のプロセス工程において堆積させるというユニークなオプションを提供する。したがって、より高い実効誘電率を有する誘電体スタックが、誘電体層内での電荷トラップによるCMUTの同様の又は低減されたドリフトを伴うであろう性能向上を提供する。全層ALD(AL−ALD)CMUTプロセスは、各層及びそれらの境界の特性を調整することによりCMUT性能を更に向上させるオプションを提供するので、非常に有益である。トップ−ボトムパターニングを伴うAL−ALD技術は、個々の誘電体の高品質の界面を保証し、より少ないオペレータ介入を必要とする。
【0060】
CMUTにおいて、層がALDによって堆積されたか否かを検出することができ、一例において、ALDによって堆積された場合、第1の誘電体膜20及び/又は第2の誘電体膜40は炭素又は塩素残留物等の処理残留物を含む。残留物は、例えばXPS(X線光電子分光)又は他の選別方法、例えばSIMS(二次イオン質量分析法)等を用いて検出することができる。他の例において、誘電体絶縁層20、40の第2の層は100nm未満の厚さを有する。かかる非常に薄いhigh−k層はALDを用いることによって(のみ)提供され得る。
【0061】
本明細書に説明された方法(AL−ALD)では、まず、ほぼ全ての層スタックが堆積され、その後パターニングされる(そして最後にキャビティを塞ぐ役割も果たす誘電体層が堆積される)。したがって、この方法によって製造されたCMUTについては、CMUTの断面図において、薄膜(membrane)に隣接する領域において誘電体層の全て又はほとんどが除去されている又は存在しない。しかし、他の方法(非ALD)、例えばスパッタリングを用いて製造されたCMUTについては、CMUTの断面図において、薄膜に隣接する領域にはCMUTを構成する誘電体層の全て又はほとんどが存在する。
【0062】
ALDによって堆積された(特にAl及び/又はHfOの)層は、以下の特徴のうちの1つ以上を示し得る。
(1)例えばスパッタリングされたAlに対して、ALD堆積Alの段差被覆は非常に良好であり、非常に共形である(形状が整合する)。これは、例えば(断面図)SEMにおいて検出可能である。
(2)ALD酸化物は帯電効果のより優れた制御を可能にし、(ALD酸化物はピンホールを有さないので)リーク電流がはるかに低く、これは容量―電圧測定(CV曲線)に現れる。
(3)Alの組成が(例えばスパッタリングAlと比べると)異なり、RBS及び/又はXPSによって検出できる。
(4)(例えばスパッタリングAlにおいては発見できない)炭素等の典型的な処理残留物がXPS又はSIMSによって検出される。
【0063】
単に一例として、スパッタリングされた酸化アルミニウムとALDによって堆積された酸化アルミニウムとの間の違いを検出するためにSIMS(二次イオン質量分析法)を用いることができる。例えば、スパッタリング処理においてはアルゴンが使用され、スパッタリングされた層内にはいくらかの残さが発見される(例えば数パーセント)。これは、SIMS(二次イオン質量分析法)によって簡単に検出することができる。
【0064】
ONO誘電体絶縁層内の酸化物層(O)と比べると、OAO誘電体絶縁層内の酸化物層(O)の機能は大きく異なる。ONO誘電体絶縁層内の酸化物層(O)は電気的な理由のために存在する。酸化物層(O)が存在しない場合、CMUTデバイスに大きな帯電が生じ、性能を大幅に下げる。実際において、単一のO層(PECVDによって堆積)の最小厚さは約50nmである。OAO内の酸化物層(O)は、処理上の理由のために存在する。酸化物層が存在しない場合(すなわち、アルミナ層のみ)、層は非常に大きな機械的応力を受け、著しい薄膜変形が起こり、CMUTが動作不能になることが分かった。しかし、OAO誘電体絶縁層の使用は低い応力レベルをもたらす。酸化物層は薄くできる。更に、OAO誘電体絶縁層はアルミナ層のみと比較して一層優れた電気的挙動を有する。
【0065】
容量型微細加工トランスデューサを、超音波と関連して、CMUTとして説明してきた。しかし、容量型微細加工トランスデューサは他の用途、例えば圧力センサ又は圧力トランスデューサとしても使用され得る。
【0066】
容量型微細加工トランスデューサ、特にCMUTは、単一のセル、特にCMUTセルであり又は含み得る。しかし、容量型微細加工トランスデューサ、特にCMUTは、複数のセル、特にCMUTセルのアレイを含んでもよい。容量型微細加工トランスデューサ、特にCMUT及び/又はその層は円状の形状を有してもよい。しかし、四角形又は六角形等の他の形状を用いることもできる。
【0067】
本発明は図面及び上記において詳細に図示及び記載されているが、かかる図示及び記載は説明的又は例示的であり制限的ではないと考えられるべきである。本発明は開示の実施形態に限定されない。図面、開示、及び添付の特許請求の範囲を分析することにより、当業者は、請求された発明を実施するにあたり、開示の実施形態の他の変形例を理解及び実行できる。
【0068】
特許請求の範囲において、用語「含む(又は備える若しくは有する)」は他の要素又は工程を除外せず、また要素は複数を除外しない。単一の要素又は他のユニットが請求項内に記載された複数のアイテムの機能を果たし得る。単に特定の手段が互いに異なる従属請求項内に記載されているからといって、それらの手段の組み合わせを好適に用いることができないとは限らない。
【0069】
請求項内のいずれの参照符号も範囲を限定すると解されるべきではない。
図1a
図1b
図1c
図1d
図1e
図1f
図1g
図1h
図1i
図1j
図2a
図2b
図2c
図2d
図2e
図2f
図2g
図2h
図2i
図2j
図3a
図3b
図3c
図3d
図3e
図3f
図3g
図3h
図4
図5