特許 6191967 不揮発性論理ゲート素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6191967

(24)【登録日】2017年8月18日

(45)【発行日】2017年9月6日

(54)【発明の名称】不揮発性論理ゲート素子

(51)【国際特許分類】

   H03K 19/18 20060101AFI20170828BHJP

   H01L 29/82 20060101ALI20170828BHJP

   H01L 43/08 20060101ALI20170828BHJP

【ＦＩ】

   H03K19/18

   H01L29/82 Z

   H01L43/08 Z

【請求項の数】20

【全頁数】26

(21)【出願番号】特願2014-521228(P2014-521228)

(86)(22)【出願日】2013年5月15日

(86)【国際出願番号】JP2013064138

(87)【国際公開番号】WO2013187193

(87)【国際公開日】20131219

【審査請求日】2016年4月8日

(31)【優先権主張番号】特願2012-132412(P2012-132412)

(32)【優先日】2012年6月11日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000004237

【氏名又は名称】日本電気株式会社

(73)【特許権者】

【識別番号】504157024

【氏名又は名称】国立大学法人東北大学

(74)【代理人】

【識別番号】100077838

【弁理士】

【氏名又は名称】池田 憲保

(74)【代理人】

【識別番号】100129023

【弁理士】

【氏名又は名称】佐々木 敬

(72)【発明者】

【氏名】根橋 竜介

(72)【発明者】

【氏名】崎村 昇

(72)【発明者】

【氏名】辻 幸秀

(72)【発明者】

【氏名】多田 あゆ香

(72)【発明者】

【氏名】杉林 直彦

(72)【発明者】

【氏名】羽生 貴弘

(72)【発明者】

【氏名】遠藤 哲郎

(72)【発明者】

【氏名】大野 英男

【審査官】 緒方 寿彦

(56)【参考文献】

【文献】 特開２００５−２３５３０７（ＪＰ，Ａ）

【文献】 特開２００３−２５７１７５（ＪＰ，Ａ）

【文献】 特開２００３−１５７６７１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／０２４７１９６（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １９／１８

Ｈ０１Ｌ ２９／８２

Ｈ０１Ｌ ４３／０８

Ｇ１１Ｃ １１／１５

(57)【特許請求の範囲】

【請求項1】

不揮発抵抗素子を少なくとも３つ以上接続した抵抗ネットワークを１つの記憶構造として有すると共に、
記憶構造を成す前記抵抗ネットワークの抵抗値に対する前記記憶構造の耐性を発揮させる参照抵抗となるリファレンス抵抗ネットワークと、
前記抵抗ネットワークへのデータ記憶時に、抵抗ネットワークを成す個々の不揮発抵抗素子の値を読み出す論理値に対応させた最大または最小として択一的に書き換える書き込み部と、
前記記憶構造の論理値として、前記抵抗ネットワークの抵抗値と前記リファレンス抵抗ネットワークの抵抗値との比較により得られる値を用いる論理回路構造とを
含み成ることを特徴とする不揮発性論理ゲート素子。

【請求項2】

前記抵抗ネットワークは、
奇数個の不揮発抵抗素子から成る
ことを特徴とする請求項１に記載の不揮発性論理ゲート素子。

【請求項3】

前記リファレンス抵抗ネットワークの参照抵抗の値は、前記抵抗ネットワークを成す接続された不揮発抵抗素子から得るソフトエラーの耐性を満たす値に定められて成ることを特徴とする請求項１または２に記載の不揮発性論理ゲート素子。

【請求項4】

前記リファレンス抵抗ネットワークは、
不揮発抵抗素子を接続して成る前記抵抗ネットワークと対向し得る構造であり、
前記抵抗ネットワークを成す不揮発抵抗素子のハードエラーに基づいてその構造を変化させ得る
ことを特徴とする請求項１ないし３の何れか一項に記載の不揮発性論理ゲート素子。

【請求項5】

前記抵抗ネットワークと前記リファレンス抵抗ネットワークとが直列、並列、若しくは、直並列の何れかに接続された構造を有する
ことを特徴とする請求項１ないし４の何れか一項に記載の不揮発性論理ゲート素子。

【請求項6】

前記抵抗ネットワークおよび／または前記リファレンス抵抗ネットワークを構成する個々の不揮発抵抗素子は、磁気抵抗素子である
ことを特徴とする請求項１ないし５の何れか一項に記載の不揮発性論理ゲート素子。

【請求項7】

前記抵抗ネットワークおよび／または前記リファレンス抵抗ネットワークを構成する個々の不揮発抵抗素子は磁気抵抗素子であり、
前記書き込み部は、前記個々の不揮発抵抗素子を操作する磁壁移動素子を直列に接続した回路構造を有する
ことを特徴とする請求項１ないし６の何れか一項に記載の不揮発性論理ゲート素子。

【請求項8】

前記書き込み部は、前記抵抗ネットワークおよび／または前記リファレンス抵抗ネットワークを構成する同一ネットワーク内の個々の不揮発抵抗素子を、一括で書き換える直列的回路構造を有する
ことを特徴とする請求項１ないし７の何れか一項に記載の不揮発性論理ゲート素子。

【請求項9】

不揮発抵抗素子を少なくとも３つ以上接続した１つの記憶構造となる１ないし複数の抵抗ネットワークと、
前記記憶構造の耐性を発揮させる参照値を有するリファレンス抵抗ネットワークと、
前記不揮発抵抗素子の値を書き換える書き込み部と、
前記記憶構造を使用する論理演算回路と、
を備え、
前記１つの記憶構造と扱われる３つ以上の接続した不揮発抵抗素子は、前記書き込み部を用いて抵抗値を一括して書き換えることができ、
前記１ないし複数の抵抗ネットワークの個々は、個々の抵抗ネットワークの抵抗値と前記リファレンス抵抗ネットワークの抵抗値とを比較されることで前記論理演算回路での論理演算に対する不揮発性の入力として利用でき、
前記抵抗ネットワークへの入力は、不揮発に記憶させるデータに対応して、前記３つ以上の接続した不揮発抵抗素子の合成抵抗値が最も高い、もしくは、最も低くい値を取るように択一的に一括して前記書き込み部により書き換える
構造により成ることを特徴とする不揮発性論理ゲート素子。

【請求項10】

前記リファレンス抵抗ネットワークの値は、前記抵抗ネットワークがＮ個の直列の不揮発抵抗素子から構成される場合、以下の数式１を満たすＲｒｅｆ＝Ｎ・ＲＬとＮ・ＲＨの間の値に維持される構造を有する
ことを特徴とする請求項１ないし９の何れか一項に記載の不揮発性論理ゲート素子。
ＲＨ−ＲＬ＝ｄＲ ・・・（式１）
ここで、ＲＬは不揮発抵抗素子の低抵抗状態での抵抗値であり、ＲＨは高抵抗状態での抵抗値であり、ｄＲはそれらの抵抗値の差である。

【請求項11】

前記リファレンス抵抗ネットワークの値は、前記抵抗ネットワークがＮ個の直列の不揮発抵抗素子から構成される場合、以下の数式１および数式２を満たすＲｒｅｆに維持される構造を有する
ことを特徴とする請求項１ないし９の何れか一項に記載の不揮発性論理ゲート素子。
ＲＨ−ＲＬ＝ｄＲ ・・・（式１）
Ｒｒｅｆ＝Ｎ・ＲＬ＋（Ｎ・ｄＲ／２）・・・（式２）
ここで、ＲＬは不揮発抵抗素子の低抵抗状態での抵抗値であり、ＲＨは高抵抗状態での抵抗値であり、ｄＲはそれらの抵抗値の差である。

【請求項12】

前記抵抗ネットワークがＮ個の直列の不揮発抵抗素子から構成される場合、前記リファレンス抵抗ネットワークの値である抵抗値Ｒｒｅｆと前記論理回路構造での前記記憶構造から得る論理値を分ける閾値Ｖｔｈとして、Ｎが奇数の場合は以下の数式３を、Ｎが偶数の場合は以下の数式４を、満たす構造を有する
ことを特徴とする請求項１ないし９の何れか一項に記載の不揮発性論理ゲート素子。
（（ＲＬ＋ＲＨ）・Ｎ／２−ｄＲ／２）／（（（ＲＬ＋ＲＨ）・Ｎ／２−ｄＲ／２）＋Ｒｒｅｆ） ＜Ｖｔｈ／Ｖｄｄ＜（（ＲＬ＋ＲＨ）・Ｎ／２＋ｄＲ／２）／（（（ＲＬ＋ＲＨ）・Ｎ／２＋ｄＲ／２）＋Ｒｒｅｆ） ・・・（式３）
（（ＲＬ＋ＲＨ）・Ｎ／２−ｄＲ）／（（（ＲＬ＋ＲＨ）・Ｎ／２−ｄＲ）＋Ｒｒｅｆ） ＜Ｖｔｈ／Ｖｄｄ＜（（ＲＬ＋ＲＨ）・Ｎ／２＋ｄＲ）／（（（ＲＬ＋ＲＨ）・Ｎ／２＋ｄＲ）＋Ｒｒｅｆ） ・・・（式４）
ここで、Ｖｄｄは論理回路構造にの電源電圧値であり、ＲＬは不揮発抵抗素子の低抵抗状態での抵抗値であり、ＲＨは高抵抗状態での抵抗値である。

【請求項13】

前記抵抗ネットワークと前記リファレンス抵抗ネットワークとを個々に成す不揮発抵抗素子群は同一数であり、
前記書き込み部で、前記抵抗ネットワークに属する個々の不揮発抵抗素子にデータＤが書き込まれた際に、前記リファレンス抵抗ネットワークに属する不揮発抵抗素子には前記データＤの反転値が書き込まれる相補構造を有する
ことを特徴とする請求項１ないし１２の何れか一項に記載の不揮発性論理ゲート素子。

【請求項14】

前記書き込み部は、前記相補のデータが書き込まれる前記抵抗ネットワークおよび前記リファレンス抵抗ネットワークの不揮発抵抗素子のペアを、一括で書き換える回路構造を有する
ことを特徴とする請求項１３に記載の不揮発性論理ゲート素子。

【請求項15】

前記抵抗ネットワークおよび前記リファレンス抵抗ネットワークを構成する個々の不揮発抵抗素子は、磁気抵抗素子であり、
前記書き込み部は、前記相補のデータが書き込まれる前記抵抗ネットワークおよび前記リファレンス抵抗ネットワークの不揮発抵抗素子のペアを、共通の一つの磁壁移動素子の漏洩磁界で一括して書き換える回路構造を有する
ことを特徴とする請求項１３または１４に記載の不揮発性論理ゲート素子。

【請求項16】

前記抵抗ネットワークおよび／または前記リファレンス抵抗ネットワークを構成する個々の不揮発抵抗素子は直列又は並列に接続され、且つ該個々の不揮発抵抗素子と並列又は直列に接続されたトランジスタを有し、
回路のハードウェアエラーのテストを行なう際に、テストしない不揮発抵抗素子と並列又は直列に接続されたトランジスタを導通状態に設定すると共に、テストする不揮発抵抗素子と並列又は直列に接続されたトランジスタを非導通状態に設定して、電気回路としての所定回路動作の確認を受けて、その後に、
前記テストの結果に即して、不良と判断された不揮発抵抗素子と並列又は直列に接続された前記トランジスタを導通状態に設定維持させ得る構造を有する
ことを特徴とする請求項１ないし１５の何れか一項に記載の不揮発性論理ゲート素子。

【請求項17】

前記抵抗ネットワークおよび／または前記リファレンス抵抗ネットワークを構成する不揮発抵抗素子群を４つ以上で構成すると共に、対応する並列又は直列に接続されたトランジスタを備え、
前記テストの結果に即して、不良と判断された不揮発抵抗素子と並列又は直列に接続されたトランジスタを導通状態に設定維持させると共に、不良と判断された不揮発抵抗素子以外に並列又は直列に接続されたトランジスタを非導通状態に設定維持させて、不揮発抵抗素子のソフトエラーの耐性を維持させ得る構造を有する
請求項１６に記載の不揮発性論理ゲート。

【請求項18】

前記リファレンス抵抗ネットワークを複数有し得る構造を有する
請求項１ないし１５の何れか一項に記載の不揮発性論理ゲート。

【請求項19】

請求項１ないし請求項１８の一項に記載の不揮発性論理ゲート素子を含み構成される論理演算回路を有することを特徴とする集積回路。

【請求項20】

不揮発抵抗素子を少なくとも３つ以上接続した１つの記憶構造となる抵抗ネットワークと、該抵抗ネットワークの抵抗値に対する前記記憶構造の耐性を発揮させる参照抵抗を有するリファレンス抵抗ネットワークと、前記不揮発抵抗素子の抵抗値を変える書き込み部と、前記抵抗ネットワークの抵抗値と前記リファレンス抵抗ネットワークの抵抗値とを比較して得た値を前記記憶構造の論理値として用いる論理回路構造とを有して、
前記リファレンス抵抗ネットワークの参照抵抗値を前記抵抗ネットワークに対応させて変化させると共に、
前記書き込み部での前記抵抗ネットワークへのデータ記憶時に、前記抵抗ネットワークを成す個々の不揮発抵抗素子の値を読み出す論理値に対応させた最大又は最小を択一的に全て同一に書き換え、
論理回路構造で得る前記記憶構造の論理値に耐性を付与する
ことを特徴とする不揮発性論理ゲート素子のエラー耐性を高める方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、抵抗変化素子を用いた不揮発性データ記憶構造を有する不揮発性論理ゲート素子に関し、詳しくは、データ書き込みに対して障害耐性を有する不揮発性論理ゲート素子、およびこの不揮発性論理ゲート素子を有する集積回路に関する。

【背景技術】

【0002】

近年、半導体の集積度が向上するにつれ、トランジスタのリーク電流による消費電力の増加が問題になってきている。また、メモリ素子とロジック素子が分離して配置されることに起因するデータ転送遅延、及びデータを転送する配線の消費電力の増加が問題となっている。
これらの問題を解決する一つの方法として、特許文献１には、メモリ素子とロジック素子が一体となった不揮発論理ゲートを用いた集積回路が提案されている。この集積回路では、データを複数の不揮発抵抗素子が記憶しているため、電源を切ってもデータは消えない特長を発揮する。従って、動作していないときに保持用の電源を省くことができるため、非動作時のリーク電流による消費電力を抑制できる。また、メモリ素子とロジック素子が近接しているため、配線遅延は小さく、かつ、低消費電力で動作する集積回路が期待できる。
図１に、上記した集積回路に使用可能な不揮発論理ゲートの構成例を示す。図示された不揮発論理ゲートは、ＮＭＯＳ論理回路と、相補のデータを抵抗値として記憶する不揮発抵抗素子Ｒ１、Ｒ２および貫通電流制御回路と、センス回路と、不揮発抵抗素子のデータを書き換えるために用いられる書き込み部を備えている。また、センス回路は、出力データをラッチするＰＭＯＳトランジスタＰ１、Ｐ２と、プリチャージ用の２つのＰＭＯＳトランジスタＰ３、Ｐ４から構成されている。センス回路は、ＮＭＯＳ論理回路に接続されている。図示された不揮発抵抗素子Ｒ１とＲ２はそれぞれ、一端がＮＭＯＳ論理回路に接続され、他端は貫通電流制御回路に接続されている。
次に、図１に示された不揮発論理ゲートを構成する各要素の接続状態について具体的に説明する。ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ２のドレイン、ＰＭＯＳトランジスタＰ４のドレイン、及び、ＮＭＯＳ論理回路に接続されると共に、出力信号／Ｄｏｕｔを出力するデータ出力端子に接続されている。一方、ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ１のドレイン、ＰＭＯＳトランジスタＰ３のドレイン、及び、ＮＭＯＳ論理回路に接続されると共に、出力信号Ｄｏｕｔを出力するデータ出力端子に接続されている。また、ＰＭＯＳトランジスタＰ３とＰ４のゲートには、クロック信号ＣＬＫが与えられている。各ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、及びＰ４のソースは電源電圧Ｖｄｄに接続されている。
図１の不揮発抵抗素子Ｒ１、Ｒ２としては、例えば、磁気抵抗効果を利用した強磁性トンネル接合素子（ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子）が考えられる。ここで、ＭＴＪ素子は、磁化方向が変化する強磁性層（フリー層）と、磁化方向が固定された強磁性層（固定層）と、フリー層と固定層の間に形成される絶縁層を含む構成を備えている。このようなＭＴＪ素子に対して膜面垂直方向に電流を流した際の抵抗値は、フリー層と固定層の磁化の方向によって変化する。この変化は、フリー層の磁化と固定層の磁化が平行の場合に抵抗値は低くなり、両者の磁化が反平行の場合に抵抗値は高くなる。
ＭＴＪ素子では、この性質を利用して、抵抗値の高低に、すなわちフリー層の磁化の方向に、データを対応付けて記憶させる。例えば、低抵抗状態をデータ「０」、高抵抗状態をデータ「１」とする。不揮発論理ゲートでは、このＭＴＪ素子のデータを論理演算に用いる。
ＭＴＪ素子へのデータ書き込み方式は、電流磁界を用いてフリー層の磁化方向を制御する磁場書き込み方式と、スピントルク効果を用いてフリー層の磁化方向を制御するスピントルク書き込み方式が知られている。
図１に示された不揮発論理ゲートは、不揮発抵抗素子Ｒ１、Ｒ２に記録されたデータを論理演算に利用する。この不揮発抵抗素子Ｒ１、Ｒ２に記録されたデータと、ＮＭＯＳ論理回路に入力される外部からの入力データＤｉｎにより演算を行い、相補出力Ｄｏｕｔ、／Ｄｏｕｔを出力する。この際に不揮発論理ゲートにどのような演算を行わせるかは、設計者がＮＭＯＳ論理回路の構成を設計することにより適宜決めることができる。
次に、不揮発抵抗素子Ｒ１、Ｒ２に接続されている貫通電流制御回路の構成について、図２の（ａ）及び（ｂ）を参照して説明する。図２（ａ）に示した貫通電流制御回路は、ＮＭＯＳトランジスタＮ１を備える。ＮＭＯＳトランジスタＮ１のドレインは、不揮発抵抗素子Ｒ１とＲ２の一端に接続されている。ＮＭＯＳトランジスタＮ１のソースは接地され、そのゲートにはクロック信号ＣＬＫが与えられている。
他方、図２（ｂ）に示した貫通電流制御回路は、２つのＮＭＯＳトランジスタＮ１、Ｎ２と、一端を接地されて他端をＮＭＯＳトランジスタＮ１、Ｎ２の共通接続点に接続されたキャパシタＣ１とを備えている。更に、ＮＭＯＳトランジスタＮ１のドレインは、不揮発抵抗素子Ｒ１とＲ２の一端に接続され、そのソースは、ＮＭＯＳトランジスタＮ２のドレインとキャパシタＣ１の一端に接続される。ＮＭＯＳトランジスタＮ１のゲートにはクロック信号ＣＬＫが与えられている。一方、ＮＭＯＳトランジスタＮ２のソースは接地され、そのゲートには反転したクロック信号／ＣＬＫが与えられている。
図２の（ａ）及び（ｂ）にそれぞれ示す貫通電流制御回路の違いは、論理演算時の貫通電流の有無である。図２（ａ）に示す貫通電流制御回路の場合、クロック信号ＣＬＫがＨｉｇｈのとき、不揮発抵抗素子Ｒ１、Ｒ２とＮＭＯＳトランジスタＮ１に定常的な電流が流れる。一方、図２（ｂ）に示す貫通電流制御回路の場合、クロック信号ＣＬＫがＨｉｇｈのとき、不揮発抵抗素子Ｒ１、Ｒ２とＮＭＯＳトランジスタＮ１に流れる電流は、キャパシタＣ１を充電する間のみ流れる。したがって、図２（ｂ）に示す回路のほうが、図２（ａ）に示す回路に対して定常電流が流れないことになる。このため、貫通電流制御回路としての駆動時の消費電力を低減できる。
図２（ｃ）には、不揮発論理ゲートを構成するＮＭＯＳ論理回路の一例が示されており、この例示回路では、加算を行なうＮＭＯＳ論理回路（ＳＵＭ回路）が示されている。図示されたＮＭＯＳ論理回路は、８個のＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０を備え、データ入力信号Ｄｉｎとしてそれぞれ相補の入力信号Ａ、／Ａ、Ｃ、／ＣがＮＭＯＳトランジスタＮ３〜Ｎ１０のゲートに入力される。各ＮＭＯＳ論理回路には、それぞれの入力信号に依存して、電流パスが形成される。図示されている回路構成の不揮発抵抗素子Ｒ１の一方は、データ出力Ｄｏｕｔを出力する側でＮＭＯＳ論理回路に電気的に接続される。また、不揮発抵抗素子Ｒ２の一方は、データ出力／Ｄｏｕｔを出力する側でＮＭＯＳ論理回路に電気的に接続される。この２つの電流パスに流れる電流差を利用して、データ出力Ｄｏｕｔ、／Ｄｏｕｔとなる出力電圧、すなわち論理演算結果（出力結果）が決定される。
図１、図２（ｂ）、及び図２（ｃ）に示した各構成要素を組み合わせることによって構成された不揮発論理ゲートは、次のように動作する。尚、図示された不揮発論理ゲートは、プリチャージ期間と評価期間を有しており、このような動作は、一般的なスタティックＣＭＯＳ回路の動作とは異なる独特の動作である。
まず、クロック信号ＣＬＫがＬｏｗの時がプリチャージ期間である。プリチャージ期間では、貫通電流制御回路（図２（ｂ））のＮＭＯＳトランジスタＮ１はＯＦＦとなり、センス回路（図１）のＰＭＯＳトランジスタＰ３、Ｐ４は出力Ｄｏｕｔ、／Ｄｏｕｔを電源電圧Ｖｄｄにプリチャージする。また、このタイミングで貫通電流制御回路のＮＭＯＳトランジスタＮ２（図２（ｂ））はキャパシタＣ１に蓄えられた電荷を放電する。
一方、クロック信号ＣＬＫがＨｉｇｈのときが評価期間である。評価期間では、貫通電流制御回路（図２（ｂ））のＮＭＯＳトランジスタＮ１はＯＮ、Ｎ２はＯＦＦ、センス回路（図１）のプリチャージ用ＰＭＯＳトランジスタＰ３、Ｐ４はＯＦＦとなる。
プリチャージ時に各キャパシタ（不図示）に蓄えられていた電荷は、ＮＭＯＳ論理回路内に形成された２つの電流パス、および、相補の抵抗値を記憶した不揮発抵抗素子Ｒ１、Ｒ２を介して、貫通電流制御回路のキャパシタＣ１に流れ込む。不揮発抵抗素子Ｒ１、Ｒ２を流れる電流値は不揮発抵抗素子Ｒ１、Ｒ２の抵抗値に依存するため、相補の出力であるＤｏｕｔと／Ｄｏｕｔには電位差が生じる。そして、その電位差は、ＰＭＯＳトランジスタＰ１、Ｐ２によって増幅され、相補のデータ出力Ｄｏｕｔ、／Ｄｏｕｔを出力する。なお注意すべきことは、本不揮発論理ゲートにおいて、入力信号Ａ、／Ａ、Ｃ、／Ｃは、クロック信号ＣＬＫがＨｉｇｈである評価期間中に変化してはならないことである。上記のように不揮発論理ゲートは、演算機能とラッチ機能を有する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００５−２３５３０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記図１〜図２を用いて例示したようなメモリ素子とロジック素子が一体的となっている不揮発論理ゲートには、幾つか解決したい課題がある。
その一つは、そのままでは、不揮発論理ゲートに記録するメモリデータのエラー検出や訂正を容易に行えず、論理ゲートの障害耐性を高めることが困難である。
メモリデータのエラーは、例えば、非常に低い確率で、意図したデータと異なるデータを書き込んでしまう書き込みソフトエラーや、記憶していたデータが反転してしまうというソフトエラーが挙げられる。このようなソフトエラーに対しては、一般的な集積回路の構成要素であるメモリは、読み出し時にエラー検出回路を利用してエラーを検出している。
他方、特許文献１に開示されているようなメモリ素子とロジック素子が一体的に構成されている不揮発論理ゲートには、エラー検出回路を不揮発論理ゲートに適用する場合に、各不揮発論理ゲートに一つのエラー検出回路が必要になり、回路面積のオーバーヘッドが大きくなるという課題を有していた。
本発明の目的は、メモリデータに誤りが発生しても正常に論理演算を行えるように障害耐性を高めた抵抗変化素子を用いた不揮発論理ゲートを提供することである。
また、本発明は、メモリデータに誤りが発生しても正常に論理演算を行えるように障害耐性を高めた抵抗変化素子を用いた不揮発性論理ゲート素子及びその不揮発論理ゲートを含み成る集積回路を提供する。

【課題を解決するための手段】

【0005】

本発明に係る不揮発性論理ゲート素子は、不揮発抵抗素子を少なくとも３つ以上接続した抵抗ネットワークを１つの記憶構造として有すると共に、記憶構造を成す前記抵抗ネットワークの抵抗値に対する前記記憶構造の耐性を発揮させる参照抵抗となるリファレンス抵抗ネットワークと、前記抵抗ネットワークへのデータ記憶時に、抵抗ネットワークを成す個々の不揮発抵抗素子の値を読み出す論理値に対応させた最大または最小として択一的に書き換える書き込み部と、前記記憶構造の論理値として、前記抵抗ネットワークの抵抗値と前記リファレンス抵抗ネットワークの抵抗値との比較により得られる値を用いる論理回路構造とを含み成ることを特徴とする。
本発明に係る集積回路は、上記記載の不揮発性論理ゲート素子を含み構成される論理演算回路を有することを特徴とする。
本発明に係る不揮発性論理ゲート素子のエラー耐性を高める方法は、不揮発抵抗素子を少なくとも３つ以上接続した１つの記憶構造となる抵抗ネットワークと、該抵抗ネットワークの抵抗値に対する前記記憶構造の耐性を発揮させる参照抵抗を有するリファレンス抵抗ネットワークと、前記不揮発抵抗素子の抵抗値を変える書き込み部と、前記抵抗ネットワークの抵抗値と前記リファレンス抵抗ネットワークの抵抗値とを比較して得た値を前記記憶構造の論理値として用いる論理回路構造とを有して、前記リファレンス抵抗ネットワークの参照抵抗値を前記抵抗ネットワークに対応させて変化させると共に、前記書き込み部での前記抵抗ネットワークへのデータ記憶時に、前記抵抗ネットワークを成す個々の不揮発抵抗素子の値を読み出す論理値に対応させた最大又は最小を択一的に全て同一に書き換え、論理回路構造で得る前記記憶構造の論理値に耐性を付与することを特徴とする。

【発明の効果】

【0006】

本発明によれば、回路の面積増加や消費電力増加を抑えつつ、障害耐性を高めた抵抗変化素子を用いた不揮発論理ゲート及びその不揮発論理ゲートを用いた集積回路を提供できる。

【図面の簡単な説明】

【0007】

図１は、特許文献１に記載された不揮発論理ゲートの回路構成を示す図である。
図２は特許文献１に記載された回路構成を説明する図であり、（ａ）は特許文献１に記載された不揮発論理ゲートにおける演算評価時に貫通電流が発生する回路を示し、（ｂ）は特許文献１に記載された不揮発論理ゲートにおける貫通電流が発生しない回路を示す回路図であり、（ｃ）は特許文献１に記載された不揮発論理ゲートのＮＭＯＳ論理回路を示す図である。
図３は、第１の実施形態における抵抗ネットワーク集合体、及び、それを用いた障害耐性の高い不揮発論理ゲートの回路図である。
図４は、第１の実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの回路図である。
図５は、第１の実施形態における障害耐性の高い不揮発論理ゲートのセンス回路の回路図を示し、（ａ）と（ｂ）はそれぞれ異なる例を示す図である。
図６は、第１の実施形態における不揮発抵抗素子の抵抗値とそれらで表現される不揮発論理ゲートの記憶データの表である。
図７は、第２実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの回路図である。
図８は、第３実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの回路図である。
図９は、第４実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの回路図である。
図１０は、第４実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの断面図である。
図１１は、第４実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの上面図である。
図１２は、第５実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの回路図である。
図１３は、第５実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの断面図である。
図１４は、第５実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの上面図である。
図１５は、第６実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの回路図である。
図１６は、第６実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの上面図である。
図１７は、第７実施形態における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの回路図である。
図１８は、第７実施形態の変形例における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの回路図である。
図１９は、第７実施形態の変形例における抵抗ネットワーク集合体、及び、それを用いた不揮発論理ゲートの回路図である。

【発明を実施するための形態】

【0008】

以下、本発明の実施形態を図面に基づいて説明する。
図３は、以下実施形態で説明する既存の不揮発論理ゲートに対して障害耐性を高めた不揮発論理ゲートの機能ブロック図である。このように不揮発性論理ゲート素子は、不揮発抵抗素子で構成された抵抗ネットワークを記憶構造として使用すると共に、記憶構造の耐性を発揮させる値を維持するリファレンス抵抗ネットワークと、個々の不揮発抵抗素子の値を書き換える書き込み部と、記憶構造に保持される論理値を利用する論理回路部とを含む。以下、回路図を用いて詳説する。
（第１の実施形態）
図４は、第１の実施形態における既存の不揮発論理ゲートに対して障害耐性を高めた不揮発論理ゲート１の回路図である。
不揮発論理ゲート１は、図示するように不揮発抵抗ネットワーク集合体１１、書き込み部２１、ＮＭＯＳ論理回路３１、貫通電流制御回路４１、及びセンス回路５１を含み成るメモリ素子とロジック素子が一体となった集積回路の一部である。
本実施形態におけるＮＭＯＳ論理回路３１、貫通電流制御回路４１、及びセンス回路５１は、上記説明した特許文献１に記載された回路構成を使用できる。
不揮発抵抗ネットワーク集合体１１は、３つの不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３を直列接続した第１の不揮発抵抗ネットワークと、この３つの不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値に対して参照抵抗となるＲｒｅｆとなるよう値を取る第２の不揮発抵抗ネットワークとから成る。抵抗値Ｒｒｅｆは以下に記載する。
不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３は、直列に接続され、一端がＮＭＯＳ論理回路に接続され、他端は貫通電流制御回路に接続されている。この不揮発抵抗素子を３つ接続した抵抗ネットワークを１つの記憶構造として用いる。また、第２の不揮発抵抗ネットワークは、その抵抗値がＲｒｅｆとなるように構成され、一端がＮＭＯＳ論理回路３１に接続され、他端は貫通電流制御回路４１に接続されている。
ここで、Ｒ１、Ｒ２、Ｒ３の合成抵抗をＲｃ（Ｒ１、Ｒ２、Ｒ３）と定義する。合成抵抗とは、この場合は、Ｒ１、Ｒ２、Ｒ３の各々を直列接続したときの端子間の抵抗である。本実施形態の不揮発論理ゲート１は、合成抵抗Ｒｃ（Ｒ１、Ｒ２、Ｒ３）とＲｒｅｆを比較して論理演算を行う。ここで、Ｒｒｅｆ（第２の不揮発抵抗ネットワーク）は複数の不揮発性抵抗素子を組み合わせた合成抵抗によって実現してもよい。また、トランジスタやポリ抵抗など他の抵抗素子で実現してもよい。
書き込み部２１は、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３の個々のデータを書き換える機能を備える。また、必要に応じてＲｒｅｆを構成する不揮発抵抗素子の値を制御する機能を備える。
貫通電流制御回路４１とＮＭＯＳ論理回路３１は、各々、図２に示す回路を用いることができる。
センス回路５１は、クロック信号が与えられるとともに、出力端子Ｄｏｕｔ、／Ｄｏｕｔを備える。センス回路５１の一例を図５の（ａ）と（ｂ）に示す。図５（ａ）は図１の不揮発論理ゲートのセンス回路と同じである。図５（ｂ）は、図５（ａ）と比較して、２つのＮＭＯＳトランジスタＮ１１、Ｎ１２を追加し、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１１、Ｎ１２を用いてラッチを形成したものである。
ここでは、ＮＭＯＳ論理回路３１として図２に示すＳＵＭ回路、貫通電流制御回路４１として図２（ａ）に示す回路、および、センス回路５１として図５（ａ）に示す回路を例に説明する。
図６は、第１の実施形態にかかわる個々の不揮発抵抗素子の抵抗値と、それらで表現される不揮発論理ゲートで用いる記憶データとの関係を示す。
図６の第１列に通し番号を示す。第２列から第４列までに、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３の抵抗値を示す。第５列に合成抵抗値Ｒｃ（Ｒ１，Ｒ２，Ｒ３）を示す。第６列にそれら合成抵抗値とリファレンス抵抗値Ｒｒｅｆの差を示す。第７列に各不揮発抵抗素子の状態に対応して定まる不揮発論理ゲートの記憶データＤを示す。第８列に、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３の組み合わせから推定される、記憶構造として誤ったデータを記憶する不揮発抵抗素子の最小の数を示す。
ここで、図６に記載されている記号について説明する。不揮発抵抗素子の抵抗値として、ＲＬは低抵抗状態での抵抗値、ＲＨは高抵抗状態での抵抗値を表す。それらの抵抗値の差ｄＲは式１で定義される。
ＲＨ−ＲＬ＝ｄＲ ・・・（式１）
また、Ｒｒｅｆは、３・ＲＬと３・ＲＨの間の値である。不揮発抵抗素子数をＮとして表すとＲｒｅｆ＝Ｎ・ＲＬとＮ・ＲＨの間となる。より望ましい値は、式２で定義できる。
Ｒｒｅｆ＝３・ＲＬ＋１．５・ｄＲ ・・・（式２−１）
Ｒｒｅｆ＝Ｎ・ＲＬ＋（Ｎ・ｄＲ／２）・・・（式２−２）
さらに、第７列中の０は論理演算に用いるデータ「０」、１はデータ「１」をあらわす。即ち、記憶構造から読み出されることになる論理値を示す。
本実施形態の不揮発論理ゲートは、データを書き込む際、データが「０」の場合は番号１の行のＲ１、Ｒ２、Ｒ３の抵抗値、データが「１」の場合は番号８の行のＲ１、Ｒ２、Ｒ３の抵抗値を取るように書き込み部２１を制御する。
本実施形態の不揮発論理ゲート１は、ＮＭＯＳ論理回路３１による論理演算を行なう際、合成抵抗Ｒｃ（Ｒ１，Ｒ２，Ｒ３）とリファレンス抵抗値Ｒｒｅｆを比較し、それらの差Ｒｃ（Ｒ１，Ｒ２，Ｒ３）−Ｒｒｅｆが負の場合（番号１、２、３、５）は、データ「０」として機能し、正の場合（番号４、６、７、８）は、データ「１」として機能する。この際、上記のように書き込み部２１が動作することで、記憶構造としての障害耐性を発揮する。
図６の一覧から導き出せるように、図６の第２列から第４列までと第７列を参照すると、誤った抵抗値を記憶している不揮発抵抗素子の数が０個又は１個の場合でも、番号１と番号８で示すように各不揮発抵抗素子のデータを書き換えることによって、データＤを論理演算に利用する正常な値として用いる信頼性を確保できている。
例えば、データ「０」を書き込むことを意図させて、図６の番号１の行のＲ１、Ｒ２、Ｒ３の抵抗値の組み合わせ（Ｒ１、Ｒ２、Ｒ３が全てＲＬ）を書き込もうとしたところ、何らかの理由により書き込みエラーが発生して、Ｒ３のデータがＲＬではなく、誤ってＲＨになってしまったとする。書き込みエラー発生後の抵抗状態は番号２の行のＲ１、Ｒ２、Ｒ３の抵抗値となる。このときの合成抵抗の差（第６列参照）は、エラーがない場合（−１．５ｄＲ）に比べ小さくなる（−０．５ｄＲ）ものの負であり続けている。このため、正常にデータ「０」として論理演算に利用できる。
同様に、Ｒ１のデータがＲＬではなく誤ってＲＨを書き込んだ場合（図６の番号５）や、Ｒ２のデータがＲＬではなく誤ってＲＨを書き込んだ場合（図６の番号３）でも、正常に動作することがわかる。
すなわち、本実施形態の不揮発論理ゲート１のメモリ構造は、Ｒ１、Ｒ２、Ｒ３の内の１個のデータに誤りが発生してもデータ「０」を正常に出力する。
次に、データ「１」を書き込んだ場合について述べる。データ「１」を書き込むことを意図させて、番号８の行のＲ１、Ｒ２、Ｒ３の抵抗値の組み合わせ（Ｒ１、Ｒ２、Ｒ３が全てＲＬ）を書き込もうとしたところ、何らかの理由により書き込みエラーが発生して、Ｒ３のデータがＲＨではなく、誤ってＲＬになってしまったとする。ソフトエラー発生後の抵抗状態は番号７の行のＲ１、Ｒ２、Ｒ３の抵抗値となる。このときの合成抵抗の差（第６列参照）は、エラーがない場合（１．５ｄＲ）に比べ小さくなる（０．５ｄＲ）ものの正であり続けている。このため、正常にデータ「１」として論理演算に利用できる。
同様に、Ｒ１のデータがＲＨではなく誤ってＲＬを書き込んだ場合（図６の番号４）や、Ｒ２のデータがＲＨではなく誤ってＲＬを書き込んだ場合（図６の番号６）でも、正常に動作することがわかる。
すなわち、本実施形態の不揮発論理ゲート１のメモリ構造は、Ｒ１、Ｒ２、Ｒ３の内の１個のデータに誤りが発生してもデータ「１」を正常に出力する。
なお、本構造でデータの誤りが２個以上の場合は、誤ってデータを判別してしまい誤動作してしまう。図６を参照して具体的な例を用いて説明する。例えば、データ「０」を書き込むことを意図して、番号１の行のＲ１、Ｒ２、Ｒ３の抵抗値の組み合わせを書き込もうとしたところ、書き込みエラーが発生し、Ｒ２とＲ３のデータがＲＬではなく、ＲＨを書き込んでしまったとする。書き込みエラー発生後の抵抗状態は番号４の行のＲ１、Ｒ２、Ｒ３の抵抗値となる。このときの合成抵抗の差は正になるため、データ「１」として判別されて誤動作の要因となる。しかしながら、０個のエラーが発生する確率および１個のエラーが発生する確率に比べて、２個以上のエラーが発生する確率は大幅に低くなる。
次に本実施形態の不揮発論理ゲートが誤動作する確率Ｐｇａｔｅについて説明する。ここでは、ソフトエラーとして書き込みソフトエラーを例にとって説明する。１個の不揮発性抵抗素子の書き込みソフトエラー発生率をＰとする。リファレンス抵抗は上記式２にエラーなく設定されているものとする。この条件下で３つの不揮発抵抗素子を利用した本実施形態の不揮発論理ゲートの誤動作する確率Ｐｇａｔｅは下記式３−１で表される。
Ｐｇａｔｅ＝３・（Ｐ＾２）・（１−Ｐ）＋Ｐ＾３ ・・・（式３−１）
Ｐが１より十分小さい場合、Ｐｇａｔｅはおおよそ３・Ｐ＾２に比例する。
一方、特許文献１に記載されている回路構成のように１つの不揮発抵抗素子で１ビットのデータを記憶して、リファレンス抵抗と比較することで論理演算を行う不揮発論理ゲートの場合のＰｇａｔｅは、Ｐに比例する。
したがって、本実施形態の不揮発論理ゲートが誤動作する確率は十分に小さい値と考えることができる。
上記のように、本実施形態の不揮発抵抗ネットワーク集合体１１、及び、それを用いた不揮発論理ゲート１は、個々の記憶素子（不揮発抵抗素子）のデータに誤りが発生した場合の誤動作確率を、大幅に低減できる。
また、障害耐性を同様の構成要素（構造）で実現でき、不揮発論理ゲートの回路面積の増加や消費電力の増加を抑えることができる。
なお、本実施形態の第１の不揮発抵抗ネットワークは、３つの不揮発記憶素子から構成されていたが、不揮発記憶素子の数は３つに限らず、３つ以上のＮ個の不揮発抵抗素子を利用しても良い。抵抗値の差０．５・ｄＲを判別できると仮定した場合、Ｎが奇数の場合、誤ったデータを記憶する不揮発記憶素子の数が、（Ｎ−１）／２個以下であるならば正常に動作できる。Ｎが偶数の場合、誤ったデータを記憶する不揮発記憶素子の数が、（Ｎ−２）／２個以下であるならば正常に動作できる。
また、本実施形態の第１の不揮発抵抗ネットワークは、偶数個の不揮発記憶素子から構成されるより、奇数個の不揮発記憶素子から構成されていたほうが望ましい。ここで、本実施形態の不揮発論理ゲートが正常に動作できる条件を満たす、誤ったデータを記憶する不揮発記憶素子の数の最大数を、誤りの許容数とする。抵抗値の差０．５・ｄＲを判別できると仮定し、かつ、Ｎを偶数として、誤りの許容数は、Ｎ個の不揮発記憶素子から構成された場合と、Ｎ−１個の奇数個の不揮発記憶素子から構成された場合とで同じ数（Ｎ−２）／２である。したがって、ある誤りの許容数を満たす、最小の不揮発記憶素子の数は、奇数である。
不揮発記憶素子の数が少ないことは、下記の２つの観点から望ましい。
第１に、不揮発抵抗ネットワークを構成する、不揮発記憶素子の数が少ないことは、不揮発論理ゲートの誤動作する確率Ｐｇａｔｅを下げることに寄与する。たとえば、本実施形態の不揮発抵抗ネットワークが３つの不揮発記憶素子から構成された場合と、４つの不揮発抵抗素子から構成された場合を比較する。４つの不揮発抵抗素子から構成された場合、不揮発論理ゲートの誤動作する確率Ｐｇａｔｅは下記式３−２で表される。
Ｐｇａｔｅ＝６・（Ｐ＾２）・（（１−Ｐ）＾２）＋４・（Ｐ＾３）・（１−Ｐ）＋（Ｐ＾４） ・・・（式３−２）
Ｐが１より十分小さい場合、Ｐｇａｔｅはおおよそ６・Ｐ＾２に比例する。式３−１と式３−２を比較すると、不揮発抵抗ネットワークが３つの不揮発抵抗素子から構成された場合のほうが、４つの不揮発抵抗素子から構成された場合より、不揮発論理ゲートの誤動作する確率を低減できることが分かる。
第２に、不揮発抵抗ネットワークを構成する、不揮発記憶素子の数が少ないことは、不揮発論理ゲートの回路面積の増加を抑えることができる。
また、本実施形態の不揮発抵抗ネットワークは、不揮発記憶素子が直列に接続された場合について説明した。不揮発記憶素子の接続方法は、直列以外に、並列、直並列を用いることも可能である。
（第２の実施形態）
図７に、第２の実施形態に係る不揮発抵抗ネットワーク集合体１２、及びそれを用いた障害耐性の高い不揮発論理ゲート２の回路図を示す。
本実施形態は、不揮発抵抗ネットワーク集合体１２が、複数の不揮発抵抗ネットワークから構成されている。本実施形態の不揮発論理ゲート２は、２入力ルックアップテーブルとして機能する。本実施形態の不揮発抵抗ネットワーク集合体１２を構成する、第１の不揮発抵抗ネットワークは３つの不揮発抵抗素子Ｒ１１、Ｒ１２、Ｒ１３を、第２の不揮発抵抗ネットワークは３つの不揮発抵抗素子Ｒ２１、Ｒ２２、Ｒ２３を、第３の不揮発抵抗ネットワークは３つの不揮発抵抗素子Ｒ３１、Ｒ３２、Ｒ３３を、第４の不揮発抵抗ネットワークは３つの不揮発抵抗素子Ｒ４１、Ｒ４２、Ｒ４３を含む。第５の不揮発抵抗ネットワークはその抵抗値がＲｒｅｆとなるように構成される。即ち、リファレンス抵抗ネットワークたる第５の不揮発抵抗ネットワークを他の不揮発抵抗ネットワークと同様に構成している。
個々の不揮発抵抗ネットワークをｎで示すと、それぞれの不揮発抵抗素子Ｒｎ１、Ｒｎ２、Ｒｎ３は直列に接続され、一端がＮＭＯＳ論理回路に接続され、他端は貫通電流制御回路に接続されている。なお、本実施形態では同一の不揮発抵抗素子で構成する。この場合、全ての記憶構造として利用する不揮発抵抗ネットワークのＲｎ１、Ｒｎ２、Ｒｎ３による合成抵抗をＲｃ（Ｒｎ１、Ｒｎ２、Ｒｎ３）と定義できる。また、第５の不揮発抵抗ネットワークは、その抵抗値がＲｒｅｆとなるように構成され、一端がＮＭＯＳ論理回路に接続され、他端は貫通電流制御回路に接続されている。本実施形態の不揮発論理ゲート２は、それぞれの系統の合成抵抗Ｒｃ（Ｒｎ１、Ｒｎ２、Ｒｎ３）とＲｒｅｆを比較して論理演算を行う。尚、リファレンスの抵抗値Ｒｒｅｆは第１の実施形態と同様に、式２で定義される。
書き込み部２２は、不揮発抵抗素子Ｒｎ１、Ｒｎ２、Ｒｎ３のデータを書き換える機能を備える。書き込み部２２は、第１の実施形態の書き込み部２１と同様に、あるｎに対して、Ｒｎ１、Ｒｎ２、Ｒｎ３の３つ全てが高抵抗状態の抵抗値ＲＨもしくは低抵抗状態の抵抗値ＲＬとなるようにデータを書き込む。
ＮＭＯＳ論理回路３２は、２入力ルックアップテーブルとして機能できるよう構成されている。図示されたＮＭＯＳ論理回路３２は、１０個のＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２２、Ｎ２３、Ｎ２４、Ｎ２５、Ｎ２６、Ｎ２７、Ｎ２８、Ｎ２９、Ｎ３０から成り、データ入力信号として、それぞれ相補の入力信号Ａ、／Ａ、Ｂ、／ＢがＮＭＯＳトランジスタＮ２１〜Ｎ３０のゲートにそれぞれ入力される。ＮＭＯＳ論理回路３２では各入力信号に依存して電流パスが形成される。センス回路５２の入力端子のうちの一方は、第１から第４の不揮発抵抗ネットワークのうちの一つの不揮発抵抗ネットワークに電気的に接続され、他方は、第５の不揮発抵抗ネットワークに電気的に接続される。この２つの電流パスに流れる電流差を利用して、データ出力Ｄｏｕｔ、／Ｄｏｕｔとなる出力電圧、すなわち論理演算結果（出力結果）が決定される。したがって、２入力ルックアップテーブルとして実現したい真理値表の出力の値を、入力Ａ、Ｂで選択される不揮発抵抗素子へあらかじめ設定しておけば、２入力ルックアップテーブルとして機能する。
センス回路５２は、第１の実施形態と同様の回路を利用できる。また、貫通電流制御回路４２は、図示した回路に変えて、第１の実施形態と同様の回路も利用できる。
本実施形態の不揮発論理ゲート２は、第１の実施形態と異なり、複数の不揮発抵抗ネットワークから構成されている。しかしながら、リファレンス（第５）の不揮発抵抗ネットワークは第１の実施形態同様に、１つの不揮発抵抗ネットワークがあればよいため、回路面積の増加を抑えることができる。なお、個々に設けることも可能である。
上記のように、本実施形態の複数の不揮発抵抗ネットワークを備えた不揮発抵抗ネットワーク集合体１２、及び、それを用いた不揮発論理ゲート２は、その回路面積の増加を抑えつつ、個々の記憶素子（不揮発抵抗素子）のデータに誤りが発生した場合の誤動作確率を大幅に低減できる。
（第３の実施形態）
図８に、第３の実施形態に係る不揮発抵抗ネットワーク集合体１３、及び、それを用いた障害耐性の高い不揮発論理ゲート３の回路図を示す。本実施形態の不揮発抵抗ネットワーク集合体１３を構成する、第１の不揮発抵抗ネットワークは３つの不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３を含む。第２の不揮発抵抗ネットワークは、その抵抗値がＲｒｅｆとなるように構成される。
不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３は、直列に接続され、一端がインバータ回路３３の入力端子に接続され、他端はＧｎｄ電圧に接地されている。第２の不揮発抵抗ネットワークは、その抵抗値がＲｒｅｆとなるように構成され、一端がインバータ回路３３の入力端子に接続され、他端はＡＣＴ信号に接続されている。ここで、Ｒ１、Ｒ２、Ｒ３の合成抵抗をＲｃ（Ｒ１、Ｒ２、Ｒ３）と定義する。合成抵抗は、この場合、Ｒ１、Ｒ２、Ｒ３の各々を直列接続したときの端子間の抵抗である。
第１の不揮発抵抗ネットワークは、データが「０」の書き込み時、Ｒ１、Ｒ２、Ｒ３はすべて低抵抗状態の抵抗値ＲＬになるように書き込み部３３によって値を管理される。また、第１の不揮発抵抗ネットワークは、データが「１」の書き込み時、Ｒ１、Ｒ２、Ｒ３はすべて高抵抗状態のＲＨになるように管理される。本実施形態の不揮発論理ゲート３は、合成抵抗Ｒｃ（Ｒ１、Ｒ２、Ｒ３）とＲｒｅｆを比較して値を読み出し、論理演算を行う。
インバータ回路３３は、その閾値電圧Ｖｔｈより高い電圧が入力されるとデータ「０」を、低い電圧が入力されるとデータ「１」を出力するため、論理回路の機能と共にセンス回路としても機能する。ＡＣＴ端子に「０」データとしてのＧｎｄ電圧が与えられた場合は、インバータ回路３３の入力電圧は、Ｇｎｄ電圧であり、その出力Ｄｏｕｔはデータ「１」が出力される。他方、ＡＣＴ端子に「１」データとしての電源電圧Ｖｄｄが与えられた場合、インバータ回路３３の入力電圧Ｖｉｎは、次の式４で表される。
Ｖｉｎ＝Ｒｃ（Ｒ１、Ｒ２、Ｒ３）／（Ｒｃ（Ｒ１、Ｒ２、Ｒ３）＋Ｒｒｅｆ）・Ｖｄｄ ・・・（式４）
このＶｉｎと閾値であるＶｔｈとが比較され、出力Ｄｏｕｔが決定される。
Ｖｉｎとしては、次の電圧が考えられる。
まず、（３・ＲＬ）／（３・ＲＬ＋Ｒｒｅｆ）・Ｖｄｄはデータ「０」とする際のインバータ回路３３への入力電圧である。
また、（３・ＲＨ）／（３・ＲＨ＋Ｒｒｅｆ）・Ｖｄｄはデータ「１」とする際のインバータ回路３３への入力電圧である。
また、（２・ＲＬ＋ＲＨ）／（（２・ＲＬ＋ＲＨ）＋Ｒｒｅｆ）・Ｖｄｄは１つの不揮発抵抗素子が誤ったデータを有するときのデータ「０」の入力電圧である。
また、（ＲＬ＋２・ＲＨ）／（（ＲＬ＋２・ＲＨ）＋Ｒｒｅｆ）・Ｖｄｄは１つの不揮発抵抗素子が誤ったデータを有するときのデータ「１」の入力電圧である。
これらの関係により得られる知見から、次の式のように閾値Ｖｔｈを設定できれば、１つの不揮発抵抗素子のデータに誤りが発生しても、正常に動作することを担保できる。
（３・ＲＬ）／（３・ＲＬ＋Ｒｒｅｆ）・Ｖｄｄ＜（２・ＲＬ＋ＲＨ）／（（２・ＲＬ＋ＲＨ）＋Ｒｒｅｆ）・Ｖｄｄ＜Ｖｔｈ＜（ＲＬ＋２・ＲＨ）／（（ＲＬ＋２・ＲＨ）＋Ｒｒｅｆ）・Ｖｄｄ＜（３・ＲＨ）／（３・ＲＨ＋Ｒｒｅｆ）・Ｖｄｄ ・・・（式５）
上記式５を充たす閾値Ｖｔｈは、インバータ回路３３のＮＭＯＳとＰＭＯＳのトランジスタのサイズを変更することで所要に設計することができる。
また、不揮発抵抗素子の低抵抗状態の抵抗値ＲＬと高抵抗状態の抵抗値ＲＨとリファレンス抵抗Ｒｒｅｆはトンネル膜の膜厚や大きさによって設計でき、上記式５の条件を満たすことができる。
本実施形態の不揮発論理ゲートは、直列接続した不揮発抵抗ネットワークを利用することで、読み出し時の電流パスを１つにでき、より低消費電力で動作できることが期待される。
上記のように、本実施形態の直列に接続された不揮発抵抗ネットワークを備えた不揮発抵抗ネットワーク集合体１３、及び、それを用いた不揮発論理ゲート３は、個々の記憶素子（不揮発抵抗素子）のデータに誤りが発生した場合の誤動作する確率を、大幅に低減できる。
（第４の実施形態）
図９は、第４の実施形態に係る不揮発抵抗ネットワーク集合体１４、および、それを用いた障害耐性の高い不揮発論理ゲート４の回路図である。本実施形態の不揮発論理ゲート４は、不揮発抵抗素子の具体的な書き込み部２４として、不揮発抵抗素子のスピントルク効果を用いる。また、書き込み部２４として、ＮＭＯＳトランジスタＮ１３、Ｎ１４、Ｎ３５、Ｎ３６、Ｎ３７、Ｎ３８とＡＮＤゲートと相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥ、／ＷＥを含む。
本実施形態の不揮発論理ゲート４の書き込み部２４の接続関係について説明する。第１の不揮発抵抗ネットワークを構成する不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３は直列に接続され、その一端はＮＭＯＳトランジスタＮ１３と、Ｎ３５に接続され、他端はＮＭＯＳトランジスタＮ１４とＮ３７に接続されている。抵抗値Ｒｒｅｆを有する第２の不揮発抵抗ネットワークの一端は、ＮＭＯＳトランジスタＮ３６に接続され、その他端はＮＭＯＳトランジスタＮ３８に接続されている。
ＮＭＯＳトランジスタＮ１３の一端は書き込みデータＷＤに接続され、他端は不揮発抵抗素子Ｒ１に接続され、ゲートは書き込みイネーブル信号ＷＥに接続されている。ＮＭＯＳトランジスタＮ１４の一端は書き込みデータ／ＷＤに接続され、他端は不揮発抵抗素子Ｒ３に接続され、ゲートは書き込みイネーブル信号ＷＥに接続されている。
ＮＭＯＳトランジスタＮ３５のドレインはＮＭＯＳ論理回路３４に接続され、ソースは不揮発抵抗素子Ｒ１に接続され、ゲートは着込みディスエーブル信号／ＷＥとクロックＣＬＫを入力に有するＡＮＤゲートの出力に接続されている。ＮＭＯＳトランジスタＮ３６のドレインはＮＭＯＳ論理回路３４に接続され、ソースは抵抗値Ｒｒｅｆを有する第２の不揮発抵抗ネットワークに接続され、ゲートは上記ＡＮＤゲートの出力に接続されている。
ＮＭＯＳトランジスタＮ３７のドレインは不揮発抵抗素子Ｒ３に接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。ＮＭＯＳトランジスタＮ３８のドレインは抵抗値Ｒｒｅｆを有する第２の不揮発抵抗ネットワークに接続され、ソースは接地し、ゲートは書き込みディスエーブル信号／ＷＥに接続されている。
本実施形態の不揮発論理ゲート４ではセンス回路５４は図５（ｂ）の回路を利用している。また、ＮＭＯＳ論理回路３４は図２の回路を採用する。
図１０は本実施形態の第１の不揮発抵抗ネットワーク近傍の断面図である。図１０には、ＡＮＤゲート、ＮＭＯＳトランジスタＮ１３、Ｎ１４、Ｎ３５、Ｎ３７、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３が示されている。図１１は本実施形態の第１の不揮発抵抗ネットワーク近傍の平面図であり、不揮発抵抗素子と第１、第２のメタル層を示す。
不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３は、フリー層と絶縁層とリファレンス層を含む。構造の一例としては、フリー層とリファレンス層は垂直磁気異方性を有する磁性薄膜を用いる。フリー層とリファレンス層は面内磁気異方性を有する磁性薄膜であっても良い。フリー層とリファレンス層の具体的な材料は、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含むことが望ましい。また、その膜厚は１ｎｍ以上２０ｎｍ以下であることが望ましい。
図１０を参照して、本実施形態の不揮発論理ゲート４の断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を形成するトランジスタ層、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３を成す、第１のメタル層、リファレンス層、絶縁層、フリー層、第２のメタル層を含む。不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３は、基板に近い層から順にフリー層、絶縁層、リファレンス層の順に積層されて記憶構造となっていても良い。書き込み部２４による書き込みはスピントルク効果を利用する。フリー層の磁化は書き込み電流Ｉｗの流れる向きによって、Ｚ方向または−Ｚ方向に向けることができる。
本実施形態の不揮発論理ゲートの書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ１３とＮ１４を介して、直列に接続された不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３を流れる。この書き込み電流Ｉｗの向きに応じて、フリー層の磁化の向きはＺ方向または−Ｚ方向に向けることができる。読み出し電流Ｉｓは、センス回路５４及びＮＭＯＳ論理回路３４、ＮＭＯＳトランジスタＮ３５、３つの不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、ＮＭＯＳトランジスタＮ３７を順に介してグラウンドに流れる。
次に、図１１を参照して、本実施形態の第１の不揮発抵抗ネットワークの平面構造について説明する。不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３は電気的に直列に接続される。不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３の平面形状は正方形で示しているが、これに限られず他の形状を取ってもよい。例えば、面内磁気異方性を有する磁性薄膜の場合には、長方形の長手方向に磁化の容易軸を有するように不揮発抵抗素子の平面形状を設計しても良い。
本実施形態の不揮発論理ゲート４は、障害耐性を高めるために不揮発抵抗ネットワークを３つの不揮発抵抗素子により構成している。これらの接続した不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に同一の電流により書き込むことを特徴とするため、書き込み回路の追加がなく、追加回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
このように、本実施形態の不揮発抵抗ネットワーク集合体１４、および、それを用いた不揮発論理ゲート４は、回路の面積増加や消費電力増加を抑えつつ、障害耐性を高められる。
（第５の実施形態）
図１２は第５の実施形態に係る不揮発抵抗ネットワーク集合体１５、および、それを用いた障害耐性の高い不揮発論理ゲート５の回路図である。本実施形態の不揮発論理ゲート５は、不揮発抵抗素子の具体的な書き込み部２５として、磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３を用いる。また、第１の不揮発抵抗ネットワークを構成する不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３としてセンス素子（：磁気抵抗素子）を用いる。第２の不揮発抵抗ネットワークは、その抵抗値がＲｒｅｆとなるように構成される。
より詳細には、ＮＭＯＳトランジスタＮ１３、Ｎ１４と磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３と相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥを含む。各磁壁移動素子は、漏洩磁界を通じて、各センス素子の抵抗に影響を及ぼす。
本実施形態の書き込み部２５の接続関係について説明する。磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３は直列に接続され、その一端はＮＭＯＳトランジスタＮ１３に、その他端はＮＭＯＳトランジスタＮ１４に接続されている。ＮＭＯＳトランジスタＮ１３は書き込みデータ端子ＷＤに接続され、ＮＭＯＳトランジスタＮ１４は書き込みデータ端子／ＷＤに接続されている。ＮＭＯＳトランジスタＮ１３、Ｎ１４のゲートは書き込みイネーブル信号ＷＥに接続されている。
センス回路５５は図５（ｂ）、貫通電流制御回路４５は図２（ａ）を利用している。また、ＮＭＯＳ論理回路３５は図２の回路を採用する。
図１３は本実施形態の第１の不揮発抵抗ネットワーク近傍の断面図であり、ＮＭＯＳトランジスタＮ１３、Ｎ１４、磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３、貫通電流制御回路４５のＮＭＯＳトランジスタＮ１を示す。各層の面内方向で磁壁移動素子の長手方向をＸ、面内に垂直方向をＺとする。
図１４は本実施形態の第１の不揮発抵抗ネットワーク近傍の平面図である。磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３の長手方向をＸ、その垂直方向をＹとする。
磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３は、フリー層と第１のハード層と第２のハード層を含む。一例として、フリー層および第１、第２のハード層は垂直磁気異方性を有する磁性薄膜を用いる。センス素子は、センス層、絶縁層、リファレンス層を含む。センス層、リファレンス層、は、一例として、面内磁気異方性を有する磁性薄膜を用いる。フリー層、ハード層、センス層とリファレンス層の具体的な材料は、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含むことが望ましい。また、その膜厚は１ｎｍ以上２０ｎｍ以下であることが望ましい。
図１３を参照して、本実施形態の不揮発論理ゲート５の断面構造について説明する。断面構造は、基板に近い層から、ＣＭＯＳ回路を構成するトランジスタ層、第１のメタル層、第１のハード層または第２のハード層、フリー層、第２のメタル層、リファレンス層、絶縁層、センス層、第３のメタル層を含む。センス素子は、図１３と逆に、基板に近い層から、センス層、絶縁層、リファレンス層の順に積層されていても良い。また、第１のハード層と第２のハード層はフリー層の上部に積層されていても良い。第１のハード層と第２のハード層の磁化の方向は、図１３中に矢印で示すように逆向きに固定されている。書き込みイネーブル信号ＷＥをＨｉｇｈにすることで、書き込み電流Ｉｗをフリー層に供給する。フリー層の磁化は書き込み電流Ｉｗとしてのスピン偏極電流の向きによって、スピントルク効果によって、Ｚ方向に沿って上下に変化できる。センス素子のセンス層はフリー層の上部に位置し、フリー層からの漏洩磁界を感度よくセンスすることができる。また、センス素子は、フリー層の下に配置されていてもよい。
本実施形態の不揮発論理ゲートでは、書き込み電流Ｉｗは、ＮＭＯＳトランジスタＮ１３を介して、直列に接続されたフリー層を流れる。書き込み電流の向きに応じて、フリー層の磁化の向きはＺ方向、または、−Ｚ方向に向けることができる。読み出し電流Ｉｓは、センス回路５５及びＮＭＯＳ論理回路３５から３つのセンス素子Ｒ１、Ｒ２、Ｒ３、ＮＭＯＳトランジスタＮ１を介してグラウンドに流れる。尚、図中では、方向を示すマークを用いて磁化の向きを示す。
次に図１４を参照して、本実施形態の第１の不揮発抵抗ネットワーク近傍の平面構造について説明する。磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３は電気的に直列に接続される。フリー層の中心軸からＹ方向にややずらして配置されたセンス素子Ｒ１、Ｒ２、Ｒ３のセンス層の磁化は、フリー層からの漏洩磁界によって、＋Ｙ方向または−Ｙ方向を向く。センス素子のリファレンス層の向きが＋Ｙ方向に設定され、また、磁壁移動素子のフリー層の磁化が−Ｚ方向を向いている場合、センス素子Ｒ１、Ｒ２、Ｒ３は低抵抗状態ＲＬになる。書き込み電流を逆にすると、フリー層の磁化が逆向きになり、各センス素子の抵抗状態は反転し高抵抗状態ＲＨになる。
本実施形態の不揮発論理ゲート５は、障害耐性を高めるために不揮発抵抗ネットワークが３つの不揮発抵抗素子から構成されている。これらの不揮発抵抗素子をシリアルに経由する書き込み電流を供給し、上記複数の不揮発抵抗素子を同時に同一の電流により書き込むことを特徴とするため、書き込み回路の追加がなく、追加回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記不揮発抵抗素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
このように、本実施形態の不揮発抵抗ネットワーク集合体１５、及び、それを用いた不揮発論理ゲート５は、回路の面積増加や消費電力を抑えつつ、障害耐性を高められる。
（第６の実施形態）
図１５は第６の実施形態に係る不揮発抵抗ネットワーク集合体１６、及び、それを用いた障害耐性の高い不揮発論理ゲート６の回路図である。本実施形態の不揮発論理ゲート６は、第２の不揮発抵抗ネットワークの抵抗値を固定値にするのではなく、第１の不揮発抵抗ネットワークの記憶データと相補のデータを記憶させる点が第１から第５の実施形態と異なる。本実施形態では、不揮発抵抗素子の書き込み部２６として、磁壁移動素子を用いる。また、不揮発性抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６としてセンス素子を用いる。
より詳細には、ＮＭＯＳトランジスタＮ１３、Ｎ１４、相補のデータ入力信号ＷＤ、／ＷＤと書き込みイネーブル信号ＷＥを含む。磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３は、漏洩磁界を通じて、センス素子の抵抗に影響を及ぼす。
本実施形態の書き込み部２６の接続関係は第５の実施形態と同じであるため、説明を省略する。
センス回路５６は図５（ｂ）、貫通電流制御回路４６は図２（ａ）を利用している。また、ＮＭＯＳ論理回路３６は図２の回路を採用する。
本実施形態の不揮発論理ゲートの不揮発抵抗素子近傍の断面構造は第５の実施形態と同様であるため、説明を省略する。
図１６は本実施形態の不揮発抵抗ネットワーク集合体１６近傍の平面図である。磁壁移動素子の長手方向をＸ、その垂直方向をＹとする。
磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３は、フリー層と第１のハード層と第２のハード層を含む。一例として、フリー層及び第１、第２のハード層は垂直磁気異方性を有する磁性薄膜を用いる。センス素子は、センス層、絶縁層、リファレンス層を含む。センス層、リファレンス層は一例として、面内磁気異方性を有する磁性薄膜を用いる。
磁壁移動素子ＤＷ１、ＤＷ２、ＤＷ３は電気的に直列に接続されている。フリー層の中心軸から−Ｙ方向にややずらして配置されたセンス素子Ｒ１、Ｒ２、Ｒ３のセンス層の磁化は、フリー層からの漏洩磁界によって、＋Ｙ方向または−Ｙ方向を向く。また、フリー層の中心軸から＋Ｙ方向にややずらして配置されたセンス素子Ｒ４、Ｒ５、Ｒ６のセンス層の磁化はフリー層からの漏洩磁界によって、−Ｙ方向または＋Ｙ方向を向く。各センス素子のリファレンス層の向きが＋Ｙ方向に設定され、また、磁壁移動素子のフリー層の磁化が−Ｚ方向を向いている場合、センス素子Ｒ１、Ｒ２、Ｒ３は低抵抗状態ＲＬになる。一方、センス素子Ｒ４、Ｒ５、Ｒ６は高抵抗状態ＲＨになる。書き込み電流を逆にすると、フリー層の磁化が逆向きになり、各センス素子の抵抗状態は反転する。
本実施形態の不揮発論理ゲート６は、障害耐性を高めるために、第１、第２の不揮発抵抗ネットワークはそれぞれ３つの不揮発抵抗素子から構成され、第１の不揮発ネットワークと第２の不揮発抵抗ネットワークは相補のデータを記憶保持する。また、これらの磁壁移動素子をシリアルに経由する書き込み電流を供給し、上記複数の磁壁移動素子を同時に同一の電流で書き込むことを特徴とするため、書き込み回路の追加がなく、回路面積を小さく抑えられる。また、同時に消費電力も低く抑えられる。また、上記磁壁移動素子はＣＭＯＳ回路の上に積層されるため、回路面積の増加を抑えることができる。
このように、本実施形態の不揮発抵抗ネットワーク集合体１６、及び、それを用いた不揮発論理ゲート６は、回路の面積増加や消費電力を抑えつつ、障害耐性を高められる。
（第７の実施形態）
図１７は第７の実施形態に係る不揮発抵抗ネットワーク集合体１７、及び、それを用いた障害耐性の高い不揮発論理ゲート７の回路図である。本実施形態の不揮発論理ゲート７は、不揮発抵抗素子のテストを行うことができると同時に、冗長な不揮発抵抗素子を用いてソフトエラーのみならずショートやオープンなどの物理不良があっても正常に動作できる。
図１７を参照して本実施形態の不揮発論理ゲート７について説明する。本実施形態の不揮発論理ゲート７は、第６の実施形態と比較してＮＭＯＳトランジスタＮ４１、Ｎ４２、Ｎ４３、Ｎ４４、Ｎ４５、Ｎ４６が追加されている。
不揮発抵抗素子Ｒ１とＮＭＯＳトランジスタＮ４１が並列に接続される。同様に、不揮発抵抗素子Ｒ２とＮＭＯＳトランジスタＮ４２が並列に接続される。不揮発抵抗素子Ｒ３とＮＭＯＳトランジスタＮ４３が並列に接続される。不揮発抵抗素子Ｒ４とＮＭＯＳトランジスタＮ４４が並列に接続される。不揮発抵抗素子Ｒ５とＮＭＯＳトランジスタＮ４５が並列に接続される。不揮発抵抗素子Ｒ６とＮＭＯＳトランジスタＮ４６が並列に接続される。
さらに、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３は直列に接続され、一端がＮＭＯＳ論理回路３７に接続され、他端は貫通電流制御回路４７に接続されている。また、Ｒ４、Ｒ５、Ｒ６は直列に接続され、一端がＮＭＯＳ論理回路３７に接続され、他端は貫通電流制御回路４７に接続されている。
書き込み部２７は、例えば第６の実施形態と同様に、磁壁移動素子を用いることができる。センス回路５７は図５（ｂ）、貫通電流制御回路４７は図２（ａ）を利用している。また、ＮＭＯＳ論理回路３７は図２の回路を採用する。
次に、本実施形態の不揮発論理ゲート７における不揮発抵抗素子のテスト方法について説明する。
本テストは、不揮発論理ゲートを組み込んだ製品を出荷する前に実施して、初期不良をスクリーニングすることを目的としている。本不揮発論理ゲート７は、トランジスタＮ４ｎ（ｎは図中の１〜６）がオンしている際に不揮発抵抗素子Ｒｎ（ｎは図中の１〜６）に比べ、インピーダンスが低くなる特徴を有する。この結果、オンしている間には、主に上記トランジスタＮ４ｎに読み出し電流が流れる特徴を利用してテストを行う。
換言すれば、個々の不揮発抵抗素子にその不揮発抵抗素子よりも低インピーダンスにできる要素を並列接続した構造を採り、各要素を低インピーダンス化した場合に、読み出し電流が流れる経路を制御できる特徴を利用してテストを行う。
はじめに不揮発論理ゲートにデータ「０」を記憶させてテストする。すなわち、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３は低抵抗状態の抵抗値ＲＬ、不揮発抵抗素子Ｒ４、Ｒ５、Ｒ６は高抵抗状態の抵抗値ＲＨになるように書き込み部２７を制御する。
不揮発抵抗素子Ｒ１とＲ４のテスト時、Ｄｉｎにテストのための信号である、信号Ｓ１にロウレベル、信号Ｓ２、Ｓ３にハイレベルを与え、論理演算動作（回路テスト動作）を行う。この際の各トランジスタ状態は、トランジスタＮ４１とＮ４４はオフ状態、トランジスタＮ４２、Ｎ４３、Ｎ４５、Ｎ４６はオン状態である。このとき、第１の不揮発ネットワークに流れる読み出し電流は主に、センス回路５７から、ＮＭＯＳ論理回路３７、不揮発抵抗素子Ｒ１、トランジスタＮ４２、Ｎ４３、および貫通電流制御回路４７を介してグラウンドに流れる。また、第２の不揮発ネットワークに流れる読み出し電流は主に、センス回路５７から、ＮＭＯＳ論理回路３７、不揮発抵抗素子Ｒ４、トランジスタＮ４５、Ｎ４６、及び貫通電流制御回路４７を介してグラウンドに流れる。したがって、不揮発抵抗素子Ｒ１とＲ４の抵抗差に対応して、第１と第２の不揮発ネットワークに流れる電流差が生じ、その電流差に基づいた回路動作（論理演算）が行われる。テストの結果、想定される所定回路動作と異なった結果を出力した場合、不揮発抵抗素子Ｒ１またはＲ４の抵抗値に起因したエラーの可能性がある。
同様に、不揮発抵抗素子Ｒ２とＲ５のテスト時、Ｄｉｎにテストのための信号である、信号Ｓ２にロウレベル、信号Ｓ１、Ｓ３にハイレベルを与え、論理演算動作（回路テスト動作）を行う。この際の各トランジスタ状態は、トランジスタＮ４２とＮ４５はオフ状態、トランジスタＮ４１、Ｎ４３、Ｎ４４、Ｎ４６はオン状態である。このとき、第１の不揮発ネットワークに流れる読み出し電流は主に、センス回路５７から、ＮＭＯＳ論理回路３７、トランジスタＮ４１、不揮発抵抗素子Ｒ２、トランジスタＮ４３、および貫通電流制御回路４７を介してグラウンドに流れる。また、第２の不揮発ネットワークに流れる読み出し電流は主に、センス回路５７から、ＮＭＯＳ論理回路３７、トランジスタＮ４４、不揮発抵抗素子Ｒ５、トランジスタＮ４６、及び貫通電流制御回路４７を介してグラウンドに流れる。したがって、不揮発抵抗素子Ｒ２とＲ５の抵抗差に対応して、第１と第２の不揮発ネットワークに流れる電流差が生じ、その電流差に基づいた回路動作（論理演算）が行われる。テストの結果、想定される所定回路動作と異なった結果を出力した場合、不揮発抵抗素子Ｒ２またはＲ５の抵抗値に起因したエラーの可能性がある。
同様に、不揮発抵抗素子Ｒ３とＲ６のテスト時、Ｄｉｎにテストのための信号である、信号Ｓ３にロウレベル、信号Ｓ１、Ｓ２にハイレベルを与え、論理演算動作（回路テスト動作）を行う。この際の各トランジスタ状態は、トランジスタＮ４３とＮ４６はオフ状態、トランジスタＮ４１、Ｎ４２、Ｎ４４、Ｎ４５はオン状態である。このとき、第１の不揮発ネットワークに流れる読み出し電流は主に、センス回路５７から、ＮＭＯＳ論理回路３７、トランジスタＮ４１、Ｎ４２、不揮発抵抗素子Ｒ３、および貫通電流制御回路４７を介してグラウンドに流れる。また、第２の不揮発ネットワークに流れる読み出し電流は主に、センス回路５７から、ＮＭＯＳ論理回路３７、トランジスタＮ４４、Ｎ４５、不揮発抵抗素子Ｒ６、及び貫通電流制御回路４７を介してグラウンドに流れる。したがって、不揮発抵抗素子Ｒ３とＲ６の抵抗差に対応して、第１と第２の不揮発ネットワークに流れる電流差が生じ、その電流差に基づいた回路動作（論理演算）が行われる。テストの結果、想定される回路動作と異なった結果を出力した場合、不揮発抵抗素子Ｒ３またはＲ６の抵抗値に起因したエラーの可能性がある。このテスト結果を予め想定される回路動作との比較を人間又は機械によって製品の良否を判別する。
次に不揮発論理ゲートにデータ「１」を記憶させてテストする。すなわち、不揮発抵抗素子Ｒ１、Ｒ２、Ｒ３は高抵抗状態の抵抗値ＲＨ、不揮発抵抗素子Ｒ４、Ｒ５、Ｒ６は低抵抗状態の抵抗値ＲＬになるように書き込み部２７を制御する。テスト方法はデータ「０」を記憶させたテストと同様の方法で行う。
テストの結果、いずれかの不揮発抵抗素子の抵抗値に不良があると推測された場合、対応したトランジスタをＯＮになるようにヒューズ等を利用して設定すればよい。すなわち、Ｒ１またはＲ４に不良があると推測された場合、信号Ｓ１をハイレベルに設定して、トランジスタＮ４１、Ｎ４４をＯＮにすればよい。Ｒ２またはＲ５に不良があると推測された場合、信号Ｓ２をハイレベルに設定して、トランジスタＮ４２、Ｎ４５をＯＮにすればよい。Ｒ３またはＲ６に不良があると推測された場合、信号Ｓ３をハイレベルに設定して、トランジスタＮ４３、Ｎ４６をＯＮにすればよい。
このことで、本不揮発論理ゲート７は、冗長な不揮発抵抗素子を利用して、正常と推測される不揮発抵抗素子のペアが１つ以上あれば、正常に動作することができる。また、不良と推測される不揮発抵抗素子のペアがない場合、冗長な不揮発抵抗素子を利用して、ソフトエラーが発生しても正常に動作することができる。つまり、本実施形態の不揮発論理ゲートの冗長な不揮発抵抗素子はハードエラーを救済するためにも、ソフトエラーを救済するためにも利用できる。また別の観点でも、ハードエラー救済とソフトエラー救済のために別々に回路を用意する必要がないため、回路面積の増加や消費電力を抑えることができる。
本実施形態の不揮発抵抗ネットワークの不揮発抵抗素子の数は３つ以上でも構わない。たとえば、図１８に示した本実施形態の不揮発論理ゲート７の変形例である不揮発論理ゲート７−２は、不揮発抵抗ネットワークの不揮発抵抗素子の数は４つである。この変形例の場合、１つの不揮発抵抗素子のペアがハード不良であっても、残りの３つのペアを用いてソフトエラーを救済できる。
換言すれば、不揮発論理ゲートとして、不揮発抵抗素子を少なくとも４つ以上接続した抵抗ネットワークを１つの記憶構造として所要数有する構成とすれば、１つのハードエラーの救済と共に、ソフトエラーを救済する構造を維持できる。
また、本実施形態の不揮発抵抗ネットワークの各不揮発抵抗素子は並列接続であっても構わない。例えば、図１９に示した不揮発論理ゲート７−３は、個々の不揮発抵抗ネットワークの不揮発抵抗素子の数は４つで、それらの接続は並列となるように構成している。この変形例の場合、不良があった不揮発抵抗素子に対応した信号Ｓｎ（ｎは１から４の整数）をロウレベルにすることで、不良の不揮発抵抗素子を使用しないようにできる。このため、１つのハードエラーの救済と共に、ソフトエラーを救済する構造を維持できる。
また、２直２並列のように、直列と並列を組み合わせることも可能である。
また、ハードエラーの救済を図った際に、リファレンス抵抗ネットワークの対応箇所の不揮発抵抗素子を使用しないように構成するため、ハードエラーの救済数はリファレンス抵抗ネットワーク数に対応する。このため、集積回路化などの記憶構造の増加に対応して複数のリファレンス抵抗値Ｒｒｅｆを有し得る構造としても良い。リファレンス抵抗ネットワーク数を増やすことによって、異なる位置の不揮発抵抗素子のハード不良に対応できる。なお、この構造は、構造上近傍の（例えば隣接する）不揮発論理ゲートで共用可能に構築することとしても良い。また、不揮発論理ゲートを論理構造や回路構造を適宜テスト後に組み替え得る構造として、抵抗ネットワーク毎にリファレンス抵抗ネットワークを複数有し得る回路構造を設けても良い。
このように、本実施形態の不揮発抵抗ネットワーク集合体１７、及び、それを用いた不揮発論理ゲート７は、回路の面積増加や消費電力を抑えつつ、ハードエラーとソフトエラーの両方の障害耐性を高められる。
以上、いくつかの実施の形態に基づき本発明を具体的に説明したが、本発明は上述の実施の形態に限定されるものではない。本発明は、例えば実施形態の趣旨の分離併合の変更などの発明の要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本発明に含まれることはいうまでもない。
以上説明したように、本発明によれば、回路の面積増加や消費電力増加を抑えつつ、メモリデータに誤りが生じても正常に論理演算できる、障害耐性を高めた不揮発論理ゲート、および不揮発性集積回路を提供可能となる。
この出願は、２０１２年６月１１日に出願された日本出願特願２０１２−１３２４１２号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

【符号の説明】

【0009】

１〜 ７ 不揮発論理ゲート
１１〜１７ 不揮発抵抗ネットワーク集合体（記憶構造群）
２１〜２７ 書き込み部（書き込み回路、書き込み手段）
３１〜３７ ＮＭＯＳ論理回路（所要ロジック）
４１〜４７ 貫通電流制御回路
５１〜５７ センス回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】