特許第6193410号(P6193410)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6193410
(24)【登録日】2017年8月18日
(45)【発行日】2017年9月6日
(54)【発明の名称】3Dメモリにおけるサブブロックの無効化
(51)【国際特許分類】
   G11C 16/06 20060101AFI20170828BHJP
   G11C 16/04 20060101ALI20170828BHJP
   G11C 16/08 20060101ALI20170828BHJP
   G11C 16/16 20060101ALI20170828BHJP
   G11C 29/00 20060101ALI20170828BHJP
【FI】
   G11C16/06
   G11C16/04 170
   G11C16/08 110
   G11C16/16
   G11C29/00 603M
【請求項の数】14
【全頁数】14
(21)【出願番号】特願2015-560318(P2015-560318)
(86)(22)【出願日】2014年2月27日
(65)【公表番号】特表2016-511909(P2016-511909A)
(43)【公表日】2016年4月21日
(86)【国際出願番号】US2014019057
(87)【国際公開番号】WO2014134322
(87)【国際公開日】20140904
【審査請求日】2015年10月7日
【審判番号】不服2016-14929(P2016-14929/J1)
【審判請求日】2016年10月5日
(31)【優先権主張番号】13/781,097
(32)【優先日】2013年2月28日
(33)【優先権主張国】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー, インク.
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(74)【代理人】
【識別番号】100106851
【弁理士】
【氏名又は名称】野村 泰久
(72)【発明者】
【氏名】ハ,チャン ワン
【合議体】
【審判長】 深沢 正志
【審判官】 大嶋 洋一
【審判官】 飯田 清司
(56)【参考文献】
【文献】 米国特許出願公開第2011/0205796(US,A1)
【文献】 米国特許出願公開第2008/0266956(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
G11C29/00
G06F12/16
(57)【特許請求の範囲】
【請求項1】
メモリセルの複数のブロックであって、前記複数のブロックの少なくとも1つは、2つ以上のサブブロックを含み、前記2つ以上のサブブロックの少なくとも1つは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、複数のメモリセルとドレイン選択ゲート(SGD)トランジスタである選択トランジスタとを含む、メモリセルの複数のブロックと、
欠陥があると判定された欠陥サブブロックに関連付けられた第一欠陥ブロックアドレス及び欠陥サブブロックアドレスを記憶するためのメモリ、及び、ドレイン選択ゲート(SGD)ドライバを含む、サブブロックディスエーブル回路と、
前記複数のブロックの内で過半数以上のサブブロックに欠陥がある欠陥ブロックに関連付けられた第二欠陥ブロックアドレスを記憶するためのラッチを含む、ブロックディスエーブル回路と、
を備える装置であって、
前記サブブロックディスエーブル回路は、前記第一欠陥ブロックアドレス及び前記欠陥サブブロックアドレスに一致するブロックアドレス及びサブブロックアドレスの受信に応答して、前記SGDトランジスタを無効にすることにより、前記欠陥サブブロックを無効にするように構成され、
前記ブロックディスエーブル回路は、前記第二欠陥ブロックアドレスに一致するブロックアドレスの受信に応答して、前記欠陥ブロックを無効にするように構成される、装置。
【請求項2】
前記垂直ストリングは、半導体材料を含むピラーに関連付けられている、請求項に記載の装置。
【請求項3】
メモリセルの前記複数のブロックの各ブロックは、少なくとも4つのアクセス線に関連付けられ、前記少なくとも4つのアクセス線の各々は、半導体構造の別々の層に配置されている、請求項に記載の装置。
【請求項4】
前記垂直ストリングは、前記半導体構造の第1の層に配置された第1のアクセス線と、前記半導体構造の第2の層に配置された第2のアクセス線に接続されている、請求項に記載の装置。
【請求項5】
前記装置は、メモリデバイスを備える、請求項に記載の装置。
【請求項6】
前記装置は、三次元NOT AND(NAND)メモリデバイスを備える、請求項に記載の装置。
【請求項7】
前記サブブロックディスエーブル回路は、複数のサブブロックを無効にするように構成された、請求項に記載の装置。
【請求項8】
メモリデバイスへのアクセスの制御方法であって、
ブロックアドレスとサブブロックアドレスの受信と、
受信されたブロックアドレス及びサブブロックアドレスが、欠陥があると判定されたメモリセルのサブブロックに関連付けられて記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定と、
前記受信されたブロックアドレスが、欠陥があると判定されたメモリセルのサブブロックが過半数以上あるブロックに関連付けされて記憶された第二ブロックアドレスに一致するか否かの判定と、
前記受信されたブロックアドレス及びサブブロックアドレスが、前記記憶された第一ブロックアドレス及びサブブロックアドレスに一致するとの判定に応答して、前記記憶された第一ブロックアドレス及びサブブロックアドレスに関連付けられたサブブロックの無効化と、
前記受信されたブロックアドレスが、前記記憶された第二ブロックアドレスに一致するとの判定に応答して、前記記憶された第二ブロックアドレスに関連付けられたブロックの無効化と、
を含み、
前記サブブロックの無効化は、メモリセルの垂直ストリングのドレイン選択ゲートトランジスタの無効化を含む、方法。
【請求項9】
前記受信されたブロックアドレス及びサブブロックアドレスが、前記記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、メモリに記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項に記載の方法。
【請求項10】
前記受信されたブロックアドレス及びサブブロックアドレスが、前記メモリに記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、連想記憶装置に記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む、請求項に記載の方法。
【請求項11】
サブブロックの書き込み操作中に、前記サブブロックに欠陥があると判定することと、
欠陥があると判定された前記サブブロックに関連付けられた第一ブロックアドレス及びサブブロックアドレスを、前記メモリに記憶することと、
をさらに含む、請求項に記載の方法。
【請求項12】
サブブロックの読取操作中に、前記サブブロックに欠陥があると判定することと、
欠陥があると判定された前記サブブロックに関連付けられた第一ブロックアドレス及びサブブロックアドレスを、前記メモリに記憶することと、
をさらに含む、請求項に記載の方法。
【請求項13】
メモリセルのサブブロックは、メモリセルの垂直ストリングを含み、前記垂直ストリングは、半導体材料を含むピラーに関連付けられている、請求項に記載の方法。
【請求項14】
前記受信されたブロックアドレス及びサブブロックアドレスが、前記メモリに記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定は、前記受信されたブロックアドレス及びサブブロックアドレスが、スタティックランダムアクセスメモリに記憶された第一ブロックアドレス及びサブブロックアドレスに一致するか否かの判定を含む
、請求項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、2013年2月28日出願のUS13/781,097に基づく優先権の利益を主張し、当該出願の内容は援用により全体をここに組み込むものとする。
【背景技術】
【0002】
フラッシュメモリ等のメモリデバイスは、コンピュータや多くの電子機器で広く用いられている。一部のメモリデバイスは、メモリコンポーネントの三次元(3D)ブロックを形成する垂直に積み重ねられたメモリセルを含んでよい。メモリブロックは、製造試験中やユーザ操作中に欠陥があるとしてタグ付けされる場合があり、タグ付けされたブロックは、その後、使用不可としてよい。3Dメモリブロックのサイズが大きくなるにつれて、欠陥があるとしてブロックにタグ付けした結果、ユーザが使用できないメモリ量も増加し得る。
【発明の概要】
【0003】
添付の図面において、実施形態の一例を説明するが、これらの実施形態は発明を限定するためのものではない。
【図面の簡単な説明】
【0004】
図1】一部の実施形態に係る、メモリセルの垂直ストリングの1つまたは複数のブロックの形で表される、装置の電気回路図である。
図2】一部の実施形態に係る、垂直ストリングの半導体構造の断面図である。
図3】一部の実施形態に係る、サブブロックディスエーブル回路のブロック図である。
図4A】一部の実施形態に係る、サブブロックタグマッピングを示すブロック図である。
図4B】一部の実施形態に係る、サブブロックタグマッピングを示すブロック図である。
図4C】一部の実施形態に係る、サブブロックタグマッピングを示すブロック図である。
図4D】一部の実施形態に係る、サブブロックタグマッピングを示すブロック図である。
図4E】一部の実施形態に係る、サブブロックタグマッピングを示すブロック図である。
図5】一部の実施形態に係る、ブロックディスエーブル回路のブロック図である。
図6】一部の実施形態に係る、メモリデバイスのブロック図である。
図7】一部の実施形態に係る、方法のフロー図である。
図8】一部の実施形態に係る、方法のフロー図である。
図9】一部の実施形態に係る、方法のフロー図である。
【発明を実施するための形態】
【0005】
様々な実施形態に係るメモリセルのブロックは、NOT AND(NAND)メモリデバイス等のメモリデバイスにおいてメモリセルのブロックとして機能してよい。メモリセルは、三次元に配置することができる。
【0006】
図1は、メモリデバイス100の形で表された装置のブロック図である。メモリデバイス100は、2つ以上のブロック110−1,110−2を含んでよい。各ブロック110−1,110−2は、2つ以上のサブブロック120−1〜120−nを含んでよい。2つ以上のサブブロック120−1〜120−nは、それぞれ、垂直ストリング130を含んでよい。垂直ストリング130は、132‐0〜132‐15の多くのメモリセルを含んでよい。図1の例では、垂直ストリング130は、16のメモリセルを含む。しかしながら、垂直ストリング130は、任意の数のメモリセルを含んでよいことは理解されよう。メモリセル132−0〜132‐15は、直列に接続されてよい。
【0007】
垂直ストリング130は、ソース選択ゲート(SGS)トランジスタ140−1を含んでよい。ソース選択ゲート(SGS)トランジスタ140−1は、本明細書では、「ソース選択トランジスタ」とも称される。SGSトランジスタ140−1は、例えば、垂直ストリング130の一方の端部にあるメモリセルの1つ132−0と共通ソース145との間に接続されたnチャネルトランジスタであってよい。共通ソース145は、例えば、一般的にドープされた(commonly−doped)半導体材料及び/または他の導体材料のスロットを含んでよい。垂直ストリング130の他方の端部にある、本明細書では「ドレイン選択トランジスタ」とも称されるドレイン選択ゲート(SGD)トランジスタ150‐1は、例えば、メモリセルの1つ132‐15とデータ線155との間に接続されたnチャネルトランジスタであってよい。データ線はビット線と称してよい。
【0008】
線160‐0〜160‐15は、メモリデバイス100のアクセス線の一部を形成することができる。アクセス線は、ワード線と称してよい。アクセス線160‐0〜160‐1は、ブロック内の対応するサブブロックの対応するメモリセルの間で共有されてよい。例えば、アクセス線160‐15は、サブブロック120‐1のメモリセル132‐15、サブブロック120‐2のメモリセル134‐15、サブブロック120‐nのメモリセル136‐15によって共有されてよい。同様に、アクセス線160‐14は、サブブロック120‐1のメモリセル132‐14、サブブロック120‐2のメモリセル134‐14、サブブロック120‐nのメモリセル136‐14によって共有されてよい。各アクセス線は、図2に関して以下に記載するように、半導体構造の異なる層に配置されてよい。
【0009】
共通ソース145は、所望の操作に応じて、基準電圧Vssまたは電圧源に選択的に接続することができる。基準電圧は、設置電圧であってよい。電圧源は、電荷ポンプ回路(図示せず)であってよい。2つの要素は、互いに直接、電気的に接触している場合は、直接、接続されており、間接的に接続された要素間に電流を流すことができる1つまたは複数の導体、半導体、または、他の要素によって隔たれている場合は、間接的に接続されている。例えば、互いに直接、電気的に接触している2つの要素は、接合部で物理的に接触し、電子や正孔が導体要素の介入なしに接合部を流れることができる。接合は、p‐n接合であってよい。
【0010】
各メモリセル132‐0〜132‐15は、例えば、浮遊ゲートトランジスタまたは電荷トラップトランジスタを含んでよく、単一レベルメモリセルであっても、マルチレベルメモリセルであってもよい。メモリセル132‐0〜132‐15、SGSトランジスタ140‐1、及び、SGDトランジスタ150‐1は、それぞれの制御ゲートで信号によって制御される。
【0011】
SGSトランジスタ140‐1は、SGSトランジスタ140‐1を制御して垂直ストリング130と共通ソース145間の導電を制御する信号を受信する。SGDトランジスタ150‐1がSGDトランジスタ150‐1を制御する信号を受信すると、SGDトランジスタ150‐1を用いて、垂直ストリング100の選択または選択解除を行うことができる。垂直ストリング130は、NANDメモリデバイス等のメモリデバイス100におけるブロック110‐1のメモリセルの複数の垂直ストリングのうちの1つであってよい。
【0012】
各ブロック110‐1,110‐2は、それぞれ、ソース選択線170‐1,170‐2を含んでよい。第1のソース選択線170‐1は、第1のサブブロック120‐1のSGSトランジスタ140‐1、第2のサブブロック120‐2のSGSトランジスタ140‐2、及び、第1のブロック110‐1の他の各SGSトランジスタに接続してよい。同様に、第2のソース選択線170‐2は、第2のブロック110‐2の各SGSトランジスタに接続してよい。一部の実施形態は、ドレイン選択(SGD)線165‐0〜160‐nを備えている。ドレイン選択線165‐0は、第1のブロック110‐1の第1のサブブロック120‐1のSGDトランジスタ150‐1、第2のブロック110‐2の第1のサブブロック122‐1のSGDトランジスタ152‐1、及び、少なくとも第1のブロック110‐1と第2のブロック110‐2を含むグループを形成する任意のブロック(図示せず)の他の第1のサブブロックのSGDトランジスタに接続されてよい。同様に、第2のドレイン選択線165‐1は、第1のブロック110‐1の第2のサブブロック120‐2のSGDトランジスタ150‐2、第2のブロック110‐2の第2のサブブロック122‐2のSGDトランジスタ152‐2、及び、少なくとも第1のブロック110‐1と第2のブロック110‐2を含むグループを形成する任意のブロック(図示せず)の他の第2のサブブロックのSGDトランジスタに接続されてよい。言い換えると、ドレイン選択線は、メモリデバイスのブロックグループの各ブロックの対応するサブブロックのSGDトランジスタに接続してよい。
【0013】
図2は、様々な実施形態に係る、図1に示す2つ以上の垂直ストリング130のうちの垂直ストリング130の半導体構造を示す断面図である。メモリセル132‐0〜132‐15、SGSトランジスタ140‐1、及び、SGDトランジスタ150‐1は、半導体材料からできたピラー210を少なくとも部分的に取り囲む。ピラー210は、p型ポリシリコンを含んでよく、メモリセル132‐0〜132‐15、SGSトランジスタ140‐1、及び、SGDトランジスタ150‐1のチャネルである。メモリセル132‐0〜132‐15、SGSトランジスタ140‐1、及び、SGDトランジスタ150‐1は、ピラー210に関連付けられている。ピラー210は、n+型ポリシリコンを含むソースキャップ220と、n+型ポリシリコンを含むドレインキャップ230との間に延びている。垂直ストリング130のメモリセル132‐0〜132‐15は、ピラー210の垂直方向の範囲に沿って、半導体構造の別々の層に配置されて、メモリセルの「垂直の」ストリングとして、垂直ストリング130を形成する。さらに、ワード線160‐0〜160‐15が、ピラー210の垂直方向の範囲に沿って半導体構造の対応する別々の層に配置される。ソースキャップ220は、ピラー210と電気的に接触し、ピラー210とp‐n接合を形成する。ドレインキャップ230は、ピラー210と電気的に接触し、ピラー210とp‐n接合を形成する。ソースキャップ220は、ピラー210のソースであり、ドレインキャップ230は、ピラー210のドレインである。ソースキャップ220は、共通ソース145に接続される。ドレインキャップ230は、データ線155に接続される。
【0014】
メモリデバイス100(図1)等のメモリデバイスは、一定数の欠陥ブロックを伴って、製造業者によって出荷される場合がある。ブロックは、メモリデバイスの耐用期間中に、欠陥を生じる場合もある。製造業者は、欠陥ブロックがないかメモリデバイスをテストしてよく、メモリデバイスのブロックに欠陥ブロック情報を記憶することによって、欠陥ブロックにタグ付けしてよい。そして、ユーザ(例えば、メモリデバイスにアクセスするホストまたは他の装置等)は、メモリデバイスの初期化(例えば、「起動」)時に、欠陥ブロック情報を読み出して、欠陥ブロックへのアクセスを避けてよい(例えば、ホストは、欠陥ブロックに最初に関連付けられている論理アドレスを、メモリセルの冗長ブロックにリマップしてよい)。あるいは、ユーザは、欠陥ブロックにアクセスを試みて、例えば欠陥ブロックから全て0または全て1を読み出すことによって、または、閾値時間より短い時間でプログラミングを検証することによって、ブロックに欠陥があることを判定してよい。どちらの場合でも、ユーザは、メモリの欠陥ブロックを利用しないでよい。
【0015】
メモリデバイスは、ますます大きなサイズのブロックで製造されるようになっているので、特定のブロックに欠陥があるとタグ付けすることによって、従来よりも大量のメモリが利用できなくなることがある。三次元(3D)メモリデバイスは、一部の二次元メモリデバイスよりも大きなブロックサイズを有することが特徴であり得る。一部の3Dデバイスは、電気ルーティングのスペースを大きくするために、より多くの数のサブブロックを含み、ブロックは、それに応じて、二次元デバイスのブロックサイズと比較して大きくなる。従って、3Dメモリデバイスにおいてメモリのブロック全体を欠陥があるとしてタグ付けすることによって、一部の二次元メモリデバイスと比較して、使用不可としてタグ付けされるメモリの数がさらに多くなり得る。
【0016】
一部の実施形態においては、サブブロックのタグ付けの使用等により、メモリセルのサブブロックを選択的に無効にすることができるので、ユーザは、3Dメモリデバイスにおいて、より多くのメモリ空間を利用できるようになる。一部の実施形態は、サブブロックのタグ付けに加えて、ブロックのタグ付けも提供してよい。例えば、ブロック内の閾値数を超える(例えば、過半数または全て)サブブロックに欠陥があると判定(例えば、分かる、発見、テスト)された場合、ブロックにタグ付けしてよい。
【0017】
図3は、多くの実施形態に係る、サブブロックディスエーブル回路300のブロック図である。サブブロックディスエーブル回路300は、例えば、ユーザが、タグ付けされたサブブロックにアクセスを試みると、動作してよい。サブブロックディスエーブル回路300は、例えば、連想記憶装置(CAM)305やスタティックランダムアクセスメモリ(SRAM)(図示せず)等のメモリを含んでよい。CAM305(または、SRAMがCAMの代わりに用いられる場合は、SRAM)は、製造試験中及び/または、ユーザ操作中に欠陥があると判定されたサブブロック等、欠陥があると判定されたサブブロックに関連付けられた情報(本明細書では「欠陥サブブロック情報」とも称する)を記憶していてよい。以下、実施形態の例に関する記載は、CAM305に言及するが、CAM305の代わりにSRAMを用いてよいことは理解されよう。情報は、欠陥サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを含んでよい。CAM305は、例えば、メモリ初期化プロセス中など、メモリデバイスの電源投入時に、欠陥サブブロック情報をロードしてよい。メモリ初期化プロセスは、NAND初期化プロセスであってよい。
【0018】
CAM305は、ユーザアドレス310を受信してよく、ユーザアドレス310は、メモリデバイス100のユーザがメモリデバイス100にアクセスしようとするアドレスであってよい。ユーザアドレス310は、ブロックアドレス及びサブブロックアドレスを含んでよい。
【0019】
ユーザアドレス310に対応するブロックアドレス及びサブブロックアドレスがCAM305で発見されると、ユーザがアクセスしようとしているサブブロックは、欠陥があるとタグ付けされたサブブロックであることを意味する。従って、CAM305は、タグ付けされたサブブロックを無効にする信号320を出力してよい。例えば、CAM305は、グローバルSGDディスエーブル(「gsgd_disable」)信号「high」を出力してよい。信号320は、複数のSGDドライバ325の1つに入力されてよい。SGDドライバ325は、ドレイン選択(SGD)トランジスタ150‐1,150‐2,150‐n,152‐1,152‐2または152‐n(図1)を駆動するように構成されている。信号320、gsgd_disable「high」は、一部の実施形態においては、SGDドライバ325のドライバのうちの少なくとも1つに信号を出力してよい。これによって、SGDトランジスタ150‐1,150‐2,150‐n,152‐1,152‐2または152‐nの対応する少なくとも1つのゲートが、接地電位でバイアスされて、SGDトランジスタ150‐1,150‐2,150‐n,152‐1,152‐2または152‐nの少なくとも1つが無効になる。この結果、ユーザは、例えば、各サブブロックに関して、全て0などの(読取操作の)読取結果を取得するので、サブブロックが欠陥サブブロックであることが分かる。サブブロックディスエーブル回路300の1つまたは複数のコンポーネントは、図6に関して以下に記載するように、メモリコントローラ642で実施してよい。
【0020】
図4A図4Eを参照すると、一部の実施形態は、各サブブロックに個々にタグ付けするよりもサブブロックのグループにタグ付けすることによって、CAM305に記憶される情報量を低減することができる。図4Aに関して、4つのサブブロックから構成されるブロックの各欠陥サブブロック402,404,406,408は、CAM305に各サブブロックの情報を記憶することによって、タグ付けすることができる。図4Bに関して、サブブロック410またはサブブロック412は、サブブロック410または412のグループに関して一度に情報を記憶することによってタグ付けすることができる。1つまたは複数の実施形態において、ブロック内の過半数に欠陥がある場合、図5に関して以下に記載するように、サブブロックへのタグ付けに替えて、ブロックへのタグ付けを用いてよい。図4Cに関して、8つのサブブロックから構成されるブロックの各欠陥サブブロック414,416,418,420,422,424,426または428は、CAM305に各サブブロックの情報を記憶することによってタグ付けすることができる。図3Dに関して、グループ430,432,434及び436の情報を記憶することによって、2つのサブブロックに一緒にタグ付けしてよい。図4Eに関して、サブブロックのグループ438,440に関して一度に情報を記憶することによって、ブロックの半分である438または440にタグ付けしてよい。4つのサブブロックから構成されるブロックの場合と同様に、ブロック内の過半数に欠陥がある場合、ブロックにタグ付けして無効にすることは、図5に関して以下に記載するように、サブブロックにタグ付けして無効にするより効率がよいと思われる。
【0021】
図5を参照すると、多くの実施形態は、ブロック110‐1,110‐2(図1)全体を無効にするブロックディスエーブル回路も提供する。例えば、ブロック内のサブブロックの過半数など、大量のメモリに欠陥があると判定された場合に、ブロックの無効化を用いてよい。ブロックディスエーブル回路500は、ブロック110‐1,110‐2のタグの状態を記憶するためのラッチ505を含んでよい。ラッチ505は、メモリデバイス100の初期化時に、欠陥ブロック情報をロードしてよい。ラッチ505は、ブロック選択信号(「blksel」)をブロックデコーダ510から受信してよい。blkselで指定されたブロックが、欠陥があるとしてタグ付けされているか否かに基づいて、ラッチ505は、ブロックイネーブル信号(「blken」)を出力して、ブロックを有効または無効にする。そして、blken信号は、ストリング駆動部515に入力されて、サブブロック520とワード線525が選択される。blken信号が、ブロックを無効にすることを示す場合、そのブロック内のワード線及びサブブロックへのさらなるアクセスは禁止されてよい。ブロックタグ付け回路500の1つまたは複数のコンポーネントは、図6に関して以下に記載するように、メモリコントローラ642で実施されてよい。
【0022】
図6は、様々な実施形態に係る、メモリデバイス600の形で表された装置のブロック図である。メモリデバイス600は、制御信号線605を介して複数の制御信号を受信するために制御バス604に接続されてよい。メモリデバイス600は、さらに、アドレス信号線607でアドレス信号A0〜Axを受信するためにアドレスバス606に接続されてよく、データ信号を送受信するためにデータバス608に接続されてよい。データ信号は、別々の物理的バスで受信されるように表されているが、多重化されて、同じ物理的バスで受信されてもよい。メモリデバイス600は、システムのプロセッサ(図示せず)に接続されてよい。
【0023】
メモリデバイス600は、行と列で配置可能なメモリセルの1つまたは複数のアレイ610を含んでよい。アレイ610のメモリセルは、本発明の様々な実施形態に係る不揮発性メモリセルを含んでよい。不揮発性メモリセルは、例えば、浮遊ゲートトランジスタまたは電荷トラップトランジスタ等の電荷蓄積デバイスであってもよく、相変化物質(PCM)セルや磁気トンネル接合(MTJ)セル等の可変抵抗デバイスであってもよい。1つまたは複数の実施形態において、メモリデバイス600は、3D NANDメモリデバイス等のNANDメモリデバイスであってよい。アレイ610は、メモリデバイス600の一部として、単一ダイまたは、複数のダイ上に配置されているメモリセルの複数のバンク及びブロックを含んでよい。アレイ610は、本発明の様々な実施形態に係る、ブロック110‐1〜110‐n(図1)の1つまたは複数を含んでよい。
【0024】
データ入出力(I/O)回路626は、データバス608に接続された外部(例えば、データI/O)ノード628を介して双方向データ通信を行ってよい。I/O回路626は、様々な実施形態に係る、N個の駆動及び受信回路640を含んでよい。メモリデバイス600は、アレイ610へのデータの書き込み、及び/または、アレイ610からのデータの消去など、メモリデバイス600の操作を支持するように構成されたコントローラ642を含んでよい。コントローラ642は、例えば、アレイ610、及び/または、メモリデバイス600の他のコンポーネントのいずれかまたは全てを含むダイと同じダイまたは異なるダイ上に、(例えば、状態機械を実施するように構成された)制御回路系を備えてよい。コントローラは、単独であっても、他の回路系と組み合わせたものであっても、制御回路系642、ファームウェア、ソフトウェア、前記のいずれかまたは全てを組み合わせたものを含んでよい。データは、N個の信号線646を介して、センス/キャッシュ回路622とI/O回路626との間で転送されてよい。メモリデバイスを用いた操作は、コントローラを用いて実施されてよい。
【0025】
メモリコントローラ642は、サブブロックの読取操作中または書き込み操作中に、サブブロックに欠陥があることを判定してよい。この判定に基づいて、メモリコントローラ642は、CAM305(図3)に、サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶して、サブブロックに欠陥サブブロックのタグ付けをしてよい。CAM305は、メモリコントローラ642に配置されてよい。図3のサブブロックタグ付け回路の他のコンポーネントは、メモリコントローラ642に配置されてよい。一部の実施形態においては、欠陥サブブロック情報は、ユーザコンピュータに伝えられてよい。
【0026】
図7は、多くの実施形態に係る、メモリデバイスへのアクセスを制御する方法を示す。操作710において、メモリコントローラは、メモリデバイスへのアクセスを求める要求を受信してよい。要求は、ユーザアドレスを含んでよい。ユーザアドレスは、ブロックアドレス及びサブブロックアドレスを含んでよい。このようなメモリコントローラの1つをメモリコントローラ642(図6)に関して前述した。1つまたは複数の実施形態において、メモリデバイスは、3D NANDメモリデバイス等のNOT AND(NAND)メモリデバイスであってよい。
【0027】
操作720において、メモリコントローラ642は、メモリ内に一致するブロックアドレス及びサブブロックアドレスを見つけることによって、ユーザアドレスが、タグ付けされたサブブロックに該当することを判定してよい。図3に関して記載したように、メモリは、欠陥があると判定されたサブブロックの情報をメモリデバイスに記憶することによって、デバイスの欠陥サブブロックにタグ付けしてよい。例えば、メモリは、タグ付けされたサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスを記憶していてよい。メモリは、例えば、CAM305(図3)またはSRAMであってよい。操作730において、メモリコントローラ642は、サブブロックに欠陥があるとタグ付けされたという判定に基づいて、タグ付けされたサブブロックに関連付けられたドレイン選択ゲートドライバに信号を出力して、タグ付けされたサブブロックを無効にしてよい。
【0028】
メモリコントローラ642は、サブブロックの読取操作中または書き込み操作中にサブブロックに欠陥があると判定してよい。この判定に基づいて、メモリコントローラ642は、このようなサブブロックに関連付けられたブロックアドレス及びサブブロックアドレスをCAM305に記憶して、欠陥サブブロックとしてサブブロックにタグ付けしてよい。
【0029】
図8は、多くの実施形態に係る、メモリデバイスの欠陥を示す方法である。操作810において、メモリコントローラ642は、メモリデバイスのサブブロックに欠陥があると判定してよい。
【0030】
操作820において、メモリコントローラ642は、メモリデバイスの欠陥サブブロックに関連付けられた情報をCAM305等のメモリに記憶してよい。情報は、欠陥サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスであってよい。メモリコントローラ642は、欠陥サブブロックを含むサブブロックのグループに関して、ブロックアドレス及びサブブロックアドレスを記憶してよい。グループは、2つのサブブロックを含んでよい。グループは、各ブロックのサブブロックの半分を含んでよい。
【0031】
図9は、多くの実施形態に係る、メモリデバイス内のメモリを消去する方法を示す。操作910において、メモリコントローラ642は、メモリデバイスの、1つまたは複数の欠陥サブブロックに関してブロックアドレス及びサブブロックアドレスが記憶されているメモリ305を調べてよい。
【0032】
操作920において、メモリコントローラ642は、サブブロックに関連付けられたブロックアドレス及びサブブロックアドレスをメモリ305内に発見したことに応答して(例えば、発見時に)サブブロックの消去検証手順を抑制してよい。サブブロックがメモリ305内に発見される場合、そのサブブロックに欠陥があることを意味してよい。欠陥サブブロックに対して消去検証手順を行う場合、検証手順は多くの時間を費やすので、消去手順が非効率になるおそれがある。従って、多くの実施形態においては、消去プロセスの効率を向上させるために、消去検証手順を抑制または妨げてよい。
【0033】
メモリコントローラ642は、消去すべきメモリの各サブブロックを探して、メモリ305をさらに監視してよい。消去手順中にサブブロックが欠陥を生じた場合、メモリコントローラ642は、例えば、欠陥ブロック情報をメモリに書き込むことによって、対応するブロックにタグ付けしてよい。
【0034】
メモリセルの垂直ストリングのブロックを操作する構造及び方法の例を具体的な実施形態として記載したが、この開示の内容を読み、理解すれば、様々な修正及び変更を行ってよいことは、当業者には明らかであろう。従って、明細書及び図面は、限定的な意味ではなく例示的な意味とみなされるべきである。
【0035】
読者が技術的開示の性質を素早く確かめることができる要約を要求している37C.F.R.セクション1.72(b)に従って、本開示の要約書を提出する。要約書は、請求項の解釈や制限に用いられないという了解の下で提出する。
図1
図2
図3
図4A
図4B
図4C
図4D
図4E
図5
図6
図7
図8
図9