特許 6193629 不揮発性メモリセルの物理的特性を利用して乱数を生成する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6193629

(24)【登録日】2017年8月18日

(45)【発行日】2017年9月6日

(54)【発明の名称】不揮発性メモリセルの物理的特性を利用して乱数を生成する方法

(51)【国際特許分類】

   G06F 7/58 20060101AFI20170828BHJP

【ＦＩ】

   G06F7/58 620

【請求項の数】13

【全頁数】21

(21)【出願番号】特願2013-119560(P2013-119560)

(22)【出願日】2013年6月6日

(65)【公開番号】特開2014-32655(P2014-32655A)

(43)【公開日】2014年2月20日

【審査請求日】2016年4月22日

(31)【優先権主張番号】10-2012-0084064

(32)【優先日】2012年7月31日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】薛 昶圭

(72)【発明者】

【氏名】孔 駿鎮

(72)【発明者】

【氏名】孫 弘楽

(72)【発明者】

【氏名】尹 弼相

【審査官】 宮下 誠

(56)【参考文献】

【文献】 特開２００２−３５８０８６（ＪＰ，Ａ）

【文献】 特開２０１２−０７３９５４（ＪＰ，Ａ）

【文献】 特開２０１１−２０３８７８（ＪＰ，Ａ）

【文献】 特開２００４−２３４１５３（ＪＰ，Ａ）

【文献】 特開２００８−２５７８３６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０１６５０８６（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ ７／５８

Ｇ１１Ｃ １７／００

Ｇ０６Ｆ ７／５４４

(57)【特許請求の範囲】

【請求項1】

不揮発性メモリ装置の乱数生成方法において、
複数の不揮発性メモリセルをプログラムする段階と、
乱数読出しデータを発生するために、前記不揮発性メモリセルの特性に関連して選択された乱数読出し電圧を利用して前記プログラムされた複数の不揮発性メモリセルを読み出す段階と、
前記乱数読出しデータから乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）を発生する段階と、を含み、
前記不揮発性メモリセルの特性は前記不揮発性メモリセルのプログラムの結果にしたがう少なくとも１つの不揮発性メモリセルによるスローセル反応（ｓｌｏｗ ｃｅｌｌ ｒｅｓｐｏｎｓｅ）である
ことを特徴とする乱数生成方法。

【請求項2】

前記乱数読出しデータから乱数を発生する段階は、別の乱数発生回路を使用しなくとも遂行される請求項１に記載の乱数生成方法。

【請求項3】

前記不揮発性メモリセルのプログラムはワンショットプログラム動作である請求項１に記載の乱数生成方法。

【請求項4】

前記不揮発性メモリセルの各々はシングルレベルセル（ＳＬＣ）である請求項１に記載の乱数生成方法。

【請求項5】

前記不揮発性メモリセルは１つのワードラインに共通に連結された物理的ページに配列される請求項１に記載の乱数生成方法。

【請求項6】

複数の不揮発性メモリセルの特性の観点で選択された乱数読出し電圧を使用して、プログラムされた複数の不揮発性メモリセルから乱数読出しデータを得る段階を含み、
前記乱数読出し電圧は前記不揮発性メモリセルのプログラムの間に各々の不揮発性メモリセルがスローセル（ｓｌｏｗ ｃｅｌｌ）として反応するか否かを検証するのに使用されるプログラム検証電圧である
ことを特徴とする乱数生成方法。

【請求項7】

前記乱数読出しデータを論理的に結合（ｌｏｇｉｃａｌｌｙ ｃｏｍｂｉｎｉｎｇ）することによって、乱数を発生する段階をさらに含む請求項６に記載の乱数生成方法。

【請求項8】

前記乱数から暗号化キーを発生する段階と、
前記暗号化キーを使用して、メモリ装置とメモリコントローラを含むメモリシステムによって入力されたデータを暗号化する段階と、を含み、
前記メモリ装置は前記不揮発性メモリセルを含む請求項７に記載の乱数生成方法。

【請求項9】

前記暗号化キーを発生する段階は、前記メモリ装置と前記メモリコントローラとの中でいずれか１つに配置されたキー発生器によって遂行される請求項８に記載の乱数生成方法。

【請求項10】

プログラム電圧を使用して複数の不揮発性メモリセルをプログラムする段階と、
少なくとも１つの乱数読出し電圧を使用して前記プログラムされた複数の不揮発性メモリセルを読み出すことによって、請求項１乃至請求項９のいずれか一項に記載の方法により、乱数読出しデータを発生する段階と、
前記乱数読出しデータを乱数としてキー発生器へ提供し、前記キー発生器を使用して暗号化キーを発生する段階と、を含み、
前記不揮発性メモリセルの各々は前記プログラムの結果に発生する名目の閾値電圧分布内に在る閾値電圧を示すように具体化される暗号化キー発生方法。

【請求項11】

前記不揮発性メモリセルの各々はシングルレベルセルである請求項１０に記載の暗号化キー発生方法。

【請求項12】

前記不揮発性メモリセルのプログラムはワンショットプログラム動作を使用して前記不揮発性メモリセルへ前記プログラム電圧を提供することで構成される請求項１１に記載の暗号化キー発生方法。

【請求項13】

前記少なくとも１つの乱数読出し電圧は第１乱数読出しデータに対応して発生する第１乱数読出し電圧、及び第２乱数読出しデータに対応して発生する第２乱数読出し電圧を含み、
前記暗号化キー発生方法は前記乱数読出しデータを発生するために前記第１乱数読出しデータ及び前記第２乱数読出しデータを論理的に結合する請求項１０に記載の暗号化キー発生方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体メモリ装置に関し、より具体的には不揮発性メモリセルの物理的特性を利用して乱数を生成する不揮発性メモリシステム及びその乱数生成方法に関する。

【背景技術】

【0002】

半導体メモリ装置は一般的にＤＲＡＭ、ＳＲＡＭ等のような揮発性メモリ装置とＥＥＰＲＯＭ、ＦＲＡＭ（登録商標）、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリ等のような不揮発性メモリ装置とに区分することができる。揮発性メモリ装置は電源が遮断される時、格納されたデータを失うが、不揮発性メモリは電源が遮断されでも格納されたデータを保存する。特に、フラッシュメモリは速い読出し速度、低い電力消費、大容量データ格納等の長所を有する。したがって、フラッシュメモリに基づくフラッシュメモリシステムはデータ格納媒体として広く使用されている。

【0003】

フラッシュメモリを含むメモリ装置にデータを格納する時、暗号化されたデータ（ｅｎｃｒｙｐｔｅｄ ｄａｔａ）を格納できる。データを暗号化する時には暗号化キー（ｅｎｃｒｙｐｔｉｏｎ ｋｅｙ）を使用する。暗号化キーは一般的に使用者情報（ｕｓｅｒ ｉｎｆｏｒｍａｔｉｏｎ）、暗号、又は乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）から生成するか、或いはこれらを組合して生成する。メモリシステムは乱数を生成するために乱数発生器（ｒａｎｄｏｍ ｎｕｍｂｅｒ ｇｅｎｅｒａｔｏｒ）を別に具備する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許第７，６１７，０６５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の目的は別の乱数発生器を具備しなくとも乱数を発生できるフラッシュメモリシステム及びそれの乱数生成方法を提供することにある。

【課題を解決するための手段】

【0006】

本発明の実施形態によるメモリ装置の乱数生成方法は、不揮発性メモリセルをプログラムする段階と、乱数読出しデータを発生するために、前記不揮発性メモリセルの特性に関連して選択された乱数読出し電圧を利用して、前記プログラムされた不揮発性メモリセルを読み出す段階と、前記乱数読出しデータから乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）を発生する段階と、を含む。

【0007】

実施形態として、本発明は前記乱数読出しデータから乱数を発生する段階は、別の乱数発生回路を使用しなくとも遂行できる。前記不揮発性メモリセルの特性は前記不揮発性メモリセルのプログラムの結果に発生する前記不揮発性メモリセルの名目の閾値電圧分布（ｎｏｍｉｎａｌ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｄｉｓｔｒｉｂｕｔｉｏｎ）であり得る。前記乱数読出し電圧は前記名目の閾値電圧分布内で選択され得る。前記乱数読出し電圧は前記名目の閾値電圧分布の中間（ｃｅｎｔｅｒ）で選択され得る。

【0008】

他の実施形態、前記不揮発性メモリセルの特性は前記不揮発性メモリセルのプログラムの結果にしたがう少なくとも１つの不揮発性メモリセルによるスローセル反応（ｓｌｏｗ ｃｅｌｌ ｒｅｓｐｏｎｓｅ）であり得る。前記不揮発性メモリセルのプログラムはワンショットプログラム動作であり得る。前記不揮発性メモリセルの各々はシングルレベルセルＳＬＣであり得る。前記不揮発性メモリセルは１つのワードラインに共通に連結された物理的ページに配列され得る。

【0009】

本発明の他の実施形態による乱数生成方法は不揮発性メモリセルの特性の観点で選択された乱数読出し電圧を使用して，プログラムされた不揮発性メモリセルから乱数読出しデータを得る段階を含む。

【0010】

実施形態として、本発明は前記乱数読出しデータを論理的に結合（ｌｏｇｉｃａｌｌｙ ｃｏｍｂｉｎｉｎｇ）することによって、乱数を発生する段階をさらに包含できる。また、本発明は前記乱数から暗号化キーを発生する段階と、前記暗号化キーを使用してメモリ装置とメモリコントローラを含むメモリシステムによって、入力されたデータを暗号化する段階と、を含み、前記メモリ装置は前記不揮発性メモリセルを包含することができる。前記暗号化キーを発生する段階は、前記メモリ装置と前記メモリコントローラとの中でいずれか１つに配置されたキー発生器によって遂行できる。

【0011】

他の実施形態、前記乱数読出し電圧は前記不揮発性メモリセルのプログラムの結果に発生する前記不揮発性メモリセルの名目の閾値電圧分布（ｎｏｍｉｎａｌ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｄｉｓｔｒｉｂｕｔｉｏｎ）内で選択され得る。前記乱数読出し電圧は前記名目の閾値電圧分布の中間（ｃｅｎｔｅｒ）で選択され得る。前記乱数読出し電圧は前記不揮発性メモリセルのプログラムの間に各々の不揮発性メモリセルがスローセル（ｓｌｏｗ ｃｅｌｌ）として反応するか否かを検証するのに使用されるプログラム検証電圧であり得る。

【0012】

本発明の実施形態による暗号化キー発生方法は、プログラム電圧を使用して不揮発性メモリセルをプログラムする段階と、名目の閾値電圧分布内に在る少なくとも１つの乱数読出し電圧を使用して前記プログラムされた不揮発性メモリセルを読み出すことによって、乱数読出しデータを発生する段階と、前記乱数読出しデータを乱数としてキー発生器へ提供し、前記キー発生器を使用して暗号化キーを発生する段階と、を含み、前記不揮発性メモリセルの各々は前記プログラムの結果として発生する名目の閾値電圧分布内に在る閾値電圧を示すように具体化され得る。

【0013】

実施形態として、前記不揮発性メモリセルの各々はシングルレベルセルであり得る。前記不揮発性メモリセルのプログラムはワンショットプログラム動作を使用して、前記不揮発性メモリセルへ前記プログラム電圧を提供することによって構成され得る。前記少なくとも１つの乱数読出し電圧は第１乱数読出しデータに対応して発生する第１乱数読出し電圧、及び第２乱数読出しデータに対応して発生する第２乱数読出し電圧を含み、前記暗号化キー生成方法は前記乱数読出しデータを発生するために前記第１及び第２乱数読出しデータを論理的に結合することができる。

【発明の効果】

【0014】

本発明はフラッシュメモリセルの閾値電圧分布の特性を利用して乱数を生成する。本発明はフラッシュメモリの物理的特性を利用して乱数を発生するので、別の乱数発生器を必要としない。

【図面の簡単な説明】

【0015】

【図1】本発明の実施形態によるメモリシステムを示すブロック図である。

【図2】本発明の実施形態によるフラッシュメモリシステムを示すブロック図である。

【図3】図２に図示されたフラッシュメモリを例示的に示すブロック図である。

【図4】フラッシュメモリセルの閾値電圧分布を示すダイヤグラムである。

【図5】フラッシュメモリセルのワンショット（ｏｎｅ ｓｈｏｔ）閾値電圧分布を示すダイヤグラムである。

【図6】図５に図示された乱数読出し電圧によって発生する乱数及びキー生成方法を示す図表である。

【図7】図２に図示されたフラッシュメモリシステムの乱数生成方法を説明するための順序図である。

【図8】本発明の他の実施形態によるフラッシュメモリシステムを示すブロック図である。

【図9】図８に図示されたフラッシュメモリを例示的に示すブロック図である。

【図10】本発明の他の実施形態によるメモリシステムを示すブロック図である。

【図11】図１０に図示されたメモリシステムの乱数生成方法を説明するためのダイヤグラム及び図表である。

【図12】本発明の実施形態によるメモリシステムをメモリカードシステムに適用した例を示すブロック図である。

【図13】本発明の実施形態によるメモリシステムをソリッドステートドライブ（ＳＳＤ）システムに適用した例を示すブロック図である。

【図14】図１３に図示されたＳＳＤコントローラの構成を例示的に示すブロック図である。

【図15】本発明の実施形態によるフラッシュメモリシステムを電子装置で具現した例を示すブロック図である。

【図16】本発明に使用されるフラッシュメモリを例示的に示すブロック図である。

【図17】図１６に図示されたメモリブロックＢＬＫ１の３次元構造を例示的に示す斜視図である。

【図18】図１７に図示されたメモリブロックＢＬＫ１の等価回路図である。

【発明を実施するための形態】

【0016】

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の実施形態を添付した図面を参照して説明する。

【0017】

図１は本発明の実施形態によるメモリシステムを示すブロック図である。図１を参照すれば、メモリシステム１００は制御ユニット１１０、メモリ１２０、保安回路１３０、及びキー発生器１４０を含む。

【0018】

メモリシステム１００はプロービング（ｐｒｏｂｉｎｇ）、フォールトインジェクション（ｆａｕｌｔ ｉｎｊｅｃｔｉｏｎ）、又は電力分析（ｐｏｗｅｒ ａｎａｌｙｓｉｓ）等のような外部攻撃（ｅｘｔｅｒｎａｌ ａｔｔａｃｋ）を受けることがあり得る。メモリシステム１００は外部攻撃からデータを保護するためにデータを暗号化し、暗号化されたデータ（ｅｎｃｒｙｐｔｅｄ ｄａｔａ）をメモリ１２０に格納することができる。

【0019】

図１を参照すれば、制御ユニット１１０はデータ処理及び算術動作等のメモリシステム１００の全般的な動作を制御する。メモリ１２０は制御ユニット１１０によって実行されるプログラム、又は使用者データ等を格納できる。メモリ１２０にはランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、フラッシュメモリのような不揮発性メモリ（ＮＶＭ）等が包含され得る。図１では１つのメモリ１２０のみが図示されているが、メモリシステム１００内には様々な種類のメモリが多様に存在することができる。

【0020】

保安回路１３０は暗号化回路１３２及び復号化回路１３１を含む。暗号化回路１３２はアドレスＡＤＤＲ及びキー（ＫＥＹ）を受信し、データＤＡＴＡを暗号化することができる。ここで、アドレスＡＤＤＲ及びデータＤＡＴＡは制御ユニット１１０から提供され、キー（ＫＥＹ）はキー発生器１４０から提供され得る。復号化回路１３１はアドレスＡＤＤＲ及びキー（ＫＥＹ）を受信し、暗号化されたデータを復号化することができる。

【0021】

続いて図１を参照すれば、キー発生器１４０はメモリ１２０から乱数（ＲＮ：Ｒａｎｄｏｍ Ｎｕｍｂｅｒ）を受信し、キー（ＫＥＹ）を生成する。ここで、乱数ＲＮはメモリ１２０から読み出した読出しデータ（ＲＤ：Ｒｅａｄ Ｄａｔａ）であり得る。キー発生器１４０はメモリ１２０から提供された読出しデータＲＤ又は使用者情報（ｕｓｅｒ ｉｎｆｏｒｍａｔｉｏｎ）等を利用してキー（ＫＥＹ）を生成する。

【0022】

本発明の実施形態によるメモリシステム１００はメモリ１２０の読出しデータ（ＲＤ：Ｒｅａｄ Ｄａｔａ）を利用してキー（ＫＥＹ）を生成するので、別の乱数発生器を必要としない。ここで、メモリシステム１００はメモリ１２０の物理的特性を基づいて、読出しデータＲＤを乱数ＲＮとして利用することができる。メモリ１２０の物理的特性を基づいてする乱数ＲＮ生成方法が以下で詳細に説明される。

【0023】

図２は本発明の実施形態によるフラッシュメモリシステムを示すブロック図である。図２を参照すれば、フラッシュメモリシステム１０００はフラッシュメモリ１１００及びメモリコントローラ１２００を含む。フラッシュメモリシステム１０００にはメモリカード、ＵＳＢメモリ、ＳＳＤ等のように、フラッシュメモリに基づくデータ格納装置が全て包含され得る。

【0024】

フラッシュメモリ１１００はメモリコントローラ１２００の制御にしたがって消去、書込み、又は読出し動作等を遂行できる。図２を参照すれば、フラッシュメモリ１１００はメモリセルアレイ１１１０及びデータ入出力回路１１４０を含む。フラッシュメモリ１１００はメモリブロック単位に消去動作を遂行し、ページ単位に書込み又は読出し動作を遂行する。

【0025】

メモリコントローラ１２００は外部（例えば、ホスト）の要請に応答してフラッシュメモリ１１００に対する読出し及び書込み動作を制御する。メモリコントローラ１２００はホストインターフェイス１２１０、フラッシュインターフェイス１２２０、制御ユニット１２３０、ＲＡＭ１２４０、キー発生器１２５０、及び暗号化回路１２６０を含む。

【0026】

ホストインターフェイス１２１０は外部（例えば、ホスト）とのインターフェイスを提供し、フラッシュインターフェイス１２２０はフラッシュメモリ１１００とのインターフェイスを提供する。ホストインターフェイス１２１０はＰＡＴＡバス（ｐａｒａｌｌｅｌ ＡＴ ａｔｔａｃｈｍｅｎｔ ｂｕｓ）、ＳＡＴＡバス（ｓｅｒｉａｌ ＡＴ ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ、ＵＳＢ等を通じてホストと連結されることもあり得る。

【0027】

制御ユニット１２３０はフラッシュメモリ１１００に対する全般的な動作（例えば、読出し、書込み、ファイルシステム管理等）を制御することができる。例えば、図面には図示せずが、制御ユニット１２３０は中央処理装置（ＣＰＵ）、プロセッサー（ｐｒｏｃｅｓｓｏｒ）、ＳＲＡＭ、ＤＭＡ制御器等を包含することができる。

【0028】

ＲＡＭ１２４０は制御ユニット１２３０の制御にしたがって動作し、ワークメモリ（ｗｏｒｋ ｍｅｍｏｒｙ）、バッファメモリ（ｂｕｆｆｅｒ ｍｅｍｏｒｙ）、キャッシュメモリ（ｃａｃｈｅ ｍｅｍｏｒｙ）等として使用され得る。ＲＡＭ１２４０がワークメモリとして使用される場合に、制御ユニット１２３０によって処理されるデータが臨時格納される。ＲＡＭ１２４０がバッファメモリとして使用される場合には、ホストからフラッシュメモリ１１００へ、又はフラッシュメモリ１１００からホストへ伝送されるデータをバッファーリングするのに使用される。ＲＡＭ１２４０がキャッシュメモリとして使用される場合には低速のフラッシュメモリ１１００が高速に動作するようにする。

【0029】

ＲＡＭ１２４０はフラッシュ変換階層ＦＴＬを駆動するための駆動メモリとして使用され得る。フラッシュ変換階層ＦＴＬはフラッシュメモリのマージ動作（ｍｅｒｇｅ ｏｐｅｒａｔｉｏｎ）やマッピングテーブル（ｍａｐｐｉｎｇ ｔａｂｌｅ）等を管理するのに使用される。

【0030】

キー発生器１２５０はフラッシュメモリ１１００から提供される読出しデータを乱数ＲＮとして利用する。キー発生器１２５０はフラッシュメモリ１１００から提供される乱数ＲＮを利用して、キー（ＫＥＹ）を生成する。キー発生器１２５０は様々な方法にキー（ＫＥＹ）を生成する。一般的にキー発生器１２５０は使用者情報や乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）を組合して生成する。暗号化回路１２６０はキー発生器１２５０からキー（ＫＥＹ）を受信し、データＤＡＴＡを暗号化する。

【0031】

一方、従来のキー発生器は乱数を生成するために乱数発生器を別に具備する。しかし、本発明の実施形態によるフラッシュメモリシステム１０００はフラッシュメモリ１１００の読出しデータ（ＲＤ：Ｒｅａｄ Ｄａｔａ）を乱数ＲＮとして利用するので、別の乱数発生器を必要としない。
図３は図２に図示されたフラッシュメモリを例示的に示すブロック図である。図３を参

【0032】

照すれば、フラッシュメモリ１１００はメモリセルアレイ１１１０、アドレスデコーダー１１２０、ページバッファ回路１１３０、データ入出力回路１１４０、電圧発生器１１５０、及び制御ロジック１１６０を含む。

【0033】

メモリセルアレイ１１１０は複数のメモリブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）で構成され得る。図３では例として１つのメモリブロックが図示されている。各々のメモリブロックは複数の物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ）で構成され得る。ここで、物理ページは１つのワードラインに連結されているメモリセルの集合を意味する。図３で参照番号１１１１は１つの物理ページの例である。各々の物理ページは複数のメモリセルで構成され得る。各々のメモリセルはコントロールゲートとフローティングゲートを有するセルトランジスターで構成され得る。

【0034】

メモリセルアレイ１１１０は複数のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）で構成されている。各々のセルストリング（例えば、１１１２）はストリング選択ライン（ＳＳＬ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）に連結されるストリング選択トランジスター、複数のワードラインＷＬ０〜ＷＬ６３に連結される複数のメモリセル、及び接地選択ライン（ＧＳＬ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）に連結される接地選択トランジスターを含む。ストリング選択トランジスターはビットラインＢＬに連結され、接地選択トランジスターは共通ソースライン（ＣＳＬ：Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）に連結される。

【0035】

フラッシュメモリ１１００の１つのメモリセルにはシングルビットデータ（ｓｉｎｇｌｅ ｂｉｔ ｄａｔａ）又は２ビット以上のマルチビットデータ（ｍｕｌｔｉ ｂｉｔ ｄａｔａ）が格納され得る。シングルビットデータを格納するＳＬＣフラッシュメモリは閾値電圧分布にしたがって、消去状態とプログラム状態とを有する。マルチビットデータを格納するＭＬＣフラッシュメモリは閾値電圧分布にしたがって、１つの消去状態と複数のプログラム状態とを有する。

【0036】

続いて図３を参照すれば、アドレスデコーダー１１２０は選択ラインＳＳＬ、ＧＳＬ又はワードラインＷＬ０〜ＷＬ６３を通じてメモリセルアレイ１１１０に連結される。プログラム又は読出し動作の時に、アドレスデコーダー１１２０はアドレスＡＤＤＲを受信し、いずれか１つのワードライン（例えば、ＷＬ０）を選択することができる。

【0037】

ページバッファ回路１１３０はビットラインＢＬ０〜ＢＬｍを通じてメモリセルアレイ１１１０に連結される。ページバッファ回路１１３０は複数のページバッファ（図示せず）で構成される。１つのページバッファには１つのビットラインが連結（ａｌｌ ＢＬ構造）されるか、或いは２つ又はその以上のビットラインが連結（ｓｈｉｅｌｄ ＢＬ構造）されることもあり得る。ページバッファ回路１１３０は選択ページ１１１１にプログラムされるデータや選択ページ１１１１から読み出したデータを臨時的に格納できる。

【0038】

データ入出力回路１１４０は内部的にはデータラインＤＬを通じてページバッファ回路１１３０に連結され、外部的には入出力ライン（Ｉ／Ｏ）を通じてメモリコントローラ（図２参照、１２００）に連結される。データ入出力回路１１４０はプログラム動作の時、メモリコントローラ１２００からプログラムデータ（ｐｒｏｇｒａｍ ｄａｔａ）を受信する。そして、データ入出力回路１１４０は読出し動作の時、読出しデータ（ｒｅａｄ ｄａｔａ）をメモリコントローラ１２００へ提供し、乱数生成動作の時には乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）を出力（ｒｅａｄ ｏｕｔ）することができる。

【0039】

電圧発生器１１５０はメモリコントローラ１２００から電源ＰＷＲを受信し、データを読み出すか、或いは書き込むのに必要であるワードライン電圧ＶＷＬを発生する。ワードライン電圧ＶＷＬはアドレスデコーダー１１２０へ提供される。図３を参照すれば、電圧発生器１１５０は選択読出し電圧発生器（Ｖｒｄ ｇｅｎｅｒａｔｏｒ、１１５１）、非選択読出し電圧発生器（Ｖｒｅａｄ ｇｅｎｅｒａｔｏｒ、１１５２）、及び乱数読出し電圧発生器（Ｖｒｎ ｇｅｎｅｒａｔｏｒ、１１５３）を含む。

【0040】

選択読出し電圧発生器１１５１は選択されたワードライン（例えば、ＷＬ０）へ選択読出し電圧Ｖｒｄを提供する。そして、非選択読出し電圧発生器１１５２は非選択されたワードラインＷＬ１〜ＷＬ６３へ非選択読出し電圧Ｖｒｅａｄを提供する。非選択読出し電圧Ｖｒｅａｄはセルストリングに連結されたメモリセルを十分に動作させ得る電圧レベルである。

【0041】

乱数読出し電圧発生器１１５３は乱数生成動作の時に乱数読出し電圧Ｖｒｎを発生する。乱数生成動作の時に、乱数読出し電圧発生器１１５３は選択ワードラインＷＬ０へ乱数読出し電圧Ｖｒｎを提供し、非選択読出し電圧発生器１１５２は非選択ワードラインＷＬ１〜ＷＬ６３へ非選択読出し電圧Ｖｒｅａｄを提供する。乱数読出し電圧Ｖｒｎはフラッシュメモリセルの閾値電圧分布特性を通じて求められる。これは図４及び図５でさらに詳細に説明される。

【0042】

制御ロジック１１６０はコマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬを利用して、フラッシュメモリ１１００のプログラム、読出し、消去等の動作を制御することができる。例えば、制御ロジック１１６０は読出し動作の時に、アドレスデコーダー１１２０を制御することによって、選択ワードライン（例えば、ＷＬ０）へ選択読出し電圧Ｖｒｄが提供されるようにし、ページバッファ回路１１３０及びデータ入出力回路１１４０を制御することによって、選択ページ１１１１にプログラムされたデータを読み出すことができる。一方、制御ロジック１１６０は乱数生成動作の時に、選択ワードラインＷＬ０へ乱数読出し電圧Ｖｒｎを提供することによって、乱数を生成することができる。

【0043】

図４はフラッシュメモリセルの閾値電圧分布を示すダイヤグラムである。図４で横軸はメモリセルの閾値電圧を示し、縦軸はメモリセルの数を示す。

【0044】

乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）を生成できるフラッシュメモリの物理的特性の中にはプログラムノイズ（ｐｒｏｇｒａｍ ｎｏｉｓｅ）と読出しノイズ（ｒｅａｄ ｎｏｉｓｅ）がある。プログラムノイズは各々のメモリセル毎に互に異なる閾値電圧移動速度を有することに起因する。プログラムノイズはメモリセルの閾値電圧分布に影響を与える要素として、各々のプログラム状態は正規分布と類似な分布を有する。フラッシュメモリを利用する乱数の生成はプログラム状態の正規分布特性を利用することである。

【0045】

読出しノイズは特定データが格納された同一ページへ同一読出し電圧を印加しても読出しデータが変わる現象に現われる。フラッシュメモリはこのような読出しノイズ特性を利用して乱数を生成することもできる。

【0046】

図４に示したように、１つのページ内の全てのメモリセルを特定データ（例えば、０）にプログラムすれば、メモリセルの閾値電圧分布は正規分布曲線を形成する。この時、乱数読出し電圧Ｖｒｎは閾値電圧分布の中間値に該当する電圧であり得る。乱数読出し電圧Ｖｒｎを選択ワードラインＷＬ０へ印加し、非選択読出し電圧Ｖｒｅａｄを非選択ワードラインＷＬ１〜ＷＬ６３へ印加し読出し動作を遂行する。

【0047】

このような乱数生成動作を通じて１つのページに該当する乱数を生成することができる。様々なページに対して乱数生成動作を遂行すれば、該当するページサイズぐらいの乱数を得られる。図４ではＳＬＣプログラム動作の場合を例としているが、ＭＬＣプログラム動作の場合にも各々のプログラム状態から乱数を得られる。

【0048】

図５はフラッシュメモリセルのワンショット（ｏｎｅ ｓｈｏｔ）閾値電圧分布を示すダイヤグラムである。少なくとも１つのページを同一のデータ（例えば、データ ０）にＳＬＣプログラムすれば、メモリセルは図５に示したようにワンショット（ｏｎｅ ｓｈｏｔ）閾値電圧分布を有する。フラッシュメモリ（図３参照、１１００）は様々なレベルの乱数読出し電圧を通じて乱数を生成することができる。

【0049】

図５は３つの乱数読出し電圧Ｖｒｎ１、Ｖｒｎ２、Ｖｒｎ３を印加する例を示している。選択ワードラインＷＬ０へ第１乃至第３乱数読出し電圧Ｖｒｎ１、Ｖｒｎ２、Ｖｒｎ３を順に印加し、乱数生成動作を遂行すれば、ページ内の各セルの閾値電圧によって、第１乃至第３乱数が生成される。

【0050】

図６は図５に図示された乱数読出し電圧によって発生する乱数及びキー生成方法を示す図表である。図６で第１乱数ＲＮ１は第１乱数読出し電圧Ｖｒｎ１を選択ワードライン（例えば、ＷＬ０）へ印加する時に発生する読出しデータである。同様に、第２及び第３乱数ＲＮ２は第２乱数読出し電圧Ｖｒｎ２を印加する時に発生する読出しデータである。第１乃至第３乱数ＲＮ１〜ＲＮ３から発生するキー（ＫＥＹ）は様々な方法に求められる。図６では第１乃至第３乱数ＲＮ１〜ＲＮ３をＸＯＲ演算を通じてキー（ＫＥＹ）を求める例が図示されている。

【0051】

図７は図２に図示されたフラッシュメモリシステムの乱数生成方法を説明するための順序図である。以下では図２及び図３を参照し、本発明の実施形態によるフラッシュメモリシステムの乱数生成方法が説明される。

【0052】

Ｓ１１０段階で、乱数を発生するワードライン（例えば、ＷＬ０）が選択される。図３では乱数を発生するワードラインＷＬ０が１つのみが図示されているが、より多い数のワードラインが選択されることもあり得る。フラッシュメモリ（図３参照、１１００）はページ単位にプログラム及び読出し動作が遂行されるので、多数個のワードラインが選択される場合にもプログラムや読出し動作は各々の選択ワードラインに対して別個に遂行される。

【0053】

Ｓ１２０段階で、選択ページは全ての同一データ（例えば、データ ０）にプログラムされる。このために、ページバッファ回路１１３０内の全てのページバッファにデータ０がロードされた後に、選択ページが全て０にプログラムされる。選択ページが０にプログラムされれば、メモリセルの閾値電圧分布は図５に示したようにワンショット（ｏｎｅ ｓｈｏｔ）閾値電圧分布を有する。

【0054】

Ｓ１３０段階で、選択ワードラインＷＬ０へ乱数読出し電圧Ｖｒｎが印加される。非選択ワードラインＷＬ１〜ＷＬ６３には非選択読出し電圧Ｖｒｅａｄが提供される。選択ワードラインＷＬ０へ印加される乱数読出し電圧Ｖｒｎは閾値電圧分布の中間値に該当する電圧である。実施形態によっては図５に示したように様々なレベルの乱数読出し電圧が印加されることもあり得る。

【0055】

Ｓ１４０段階で、選択されたページを読み出す。乱数読出し電圧Ｖｒｎが閾値電圧分布の中間値であるので、選択ページから読み出したデータは乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）として使用することができる。

【0056】

Ｓ１５０段階で、選択ページから読み出すデータはメモリコントローラ（図２参照、１２００）のキー発生器１２５０へ提供される。キー発生器１２５０はフラッシュメモリ１１００の読出しデータを乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）として使用してキー（ＫＥＹ）を生成する。暗号化回路１２６０はキー発生器１２５０から提供されるキー（ＫＥＹ）を利用してデータを暗号化する。

【0057】

以上で説明したように、本発明の実施形態によるフラッシュメモリシステム１０００はフラッシュメモリセルの閾値電圧分布の特性を利用して乱数を発生できる。本発明はフラッシュメモリ１１００の物理的特性を利用して乱数を発生するので、別の乱数発生器を必要としない。

【0058】

図８は本発明の他の実施形態によるフラッシュメモリシステムを示すブロック図である。図８を参照すれば、フラッシュメモリシステム２０００はフラッシュメモリ２１００及びメモリコントローラ２２００を含む。メモリコントローラ２２００はホストインターフェイス２２１０、フラッシュインターフェイス２２２０、制御ユニット２２３０、ＲＡＭ２２４０、及び暗号化回路２２５０を含む。

【0059】

図８に図示されたフラッシュメモリシステム２０００ではキー発生器２１６５がフラッシュメモリ２１００内に包含される。フラッシュメモリ２１００は内部的に読出しデータを利用してキー（ＫＥＹ）を生成し、生成されたキー（ＫＥＹ）をメモリコントローラ２２００の暗号化回路２２５０へ提供する。キー発生器２１６５を含むフラッシュメモリ２１００の内部構成及び動作は図９で詳細に説明される。

【0060】

図９は図８に図示されたフラッシュメモリを例示的に示すブロック図である。図９を参照すれば、フラッシュメモリ２１００はメモリセルアレイ２１１０、アドレスデコーダー２１２０、ページバッファ回路２１３０、データ入出力回路２１４０、電圧発生器２１５０、及び制御ロジック２１６０を含む。

【0061】

電圧発生器２１５０は選択読出し電圧発生器（Ｖｒｄ ｇｅｎｅｒａｔｏｒ、２１５１）、非選択読出し電圧発生器（Ｖｒｅａｄ ｇｅｎｅｒａｔｏｒ、２１５２）、及び乱数読出し電圧発生器（Ｖｒｎ ｇｅｎｅｒａｔｏｒ、２１５３）を含む。乱数読出し電圧発生器２１５３は乱数生成動作の時に選択ワードラインＷＬ０へ乱数読出し電圧Ｖｒｎを提供する。

【0062】

制御ロジック２１６０はキー発生器２１６５を含む。キー発生器２１６５は乱数生成動作の時に、データ入出力回路２１４０から乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）を受信し、キー（ＫＥＹ）を生成する。キー（ＫＥＹ）はデータ入出力回路２１４０を通じてメモリコントローラ（図８参照、２２００）の暗号化回路２２５０へ提供される。暗号化回路２２５０はフラッシュメモリ２１００から提供されたキー（ＫＥＹ）を利用してデータを暗号化し、暗号化されたデータをフラッシュメモリ２１００又は他のメモリ（図示せず）へ提供する。

【0063】

図８に図示されたフラッシュメモリシステム２０００は図２に図示されたフラッシュメモリシステム１０００と同様な方法で、フラッシュメモリセルの閾値電圧分布の特性を利用して乱数を生成する。本発明はフラッシュメモリ２１００の物理的特性を利用して乱数を発生するので、別の乱数発生器を必要としない。

【0064】

図１０は本発明の他の実施形態によるメモリシステムを示すブロック図である。図１０を参照すれば、メモリシステム２００は制御ユニット２１０、フラッシュメモリ２２０、保安回路２３０、及びキー発生器２４０を含む。

【0065】

フラッシュメモリ２２０はスロービットカウンター２２１を含む。図１０に図示されたメモリシステム２００はフラッシュメモリ２２０のスロービット（ＳＢ：Ｓｌｏｗ Ｂｉｔｓ）の数を乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）として利用してキー（ＫＥＹ）を生成することができる。フラッシュメモリ２２０のスロービットＳＢ物理的特性を基づく乱数ＲＮ発生方法が以下で詳細に説明される。

【0066】

保安回路２３０は暗号化回路２３２及び復号化回路２３１を含む。暗号化回路１３１はアドレスＡＤＤＲ及びキー（ＫＥＹ）を受信し、データＤＡＴＡを暗号化することができる。ここで、キー（ＫＥＹ）はキー発生器２４０から提供される。暗号化されたデータ（Ｅｎｃｒｙｐｔｅｄ ＤＡＴＡ）はフラッシュメモリ２２０に格納される。

【0067】

図１１は図１０に図示されたメモリシステムの乱数生成方法を説明するためのダイヤグラム及び図表である。フラッシュメモリ２２０はプログラム動作の時にスローセル（ｓｌｏｗ ｃｅｌｌ）の数がランダム（ｒａｎｄｏｍ）であるという物理的特性を利用して乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）を生成することができる。

【0068】

図１１を参照すれば、フラッシュメモリセルは閾値電圧分布にしたがって複数のプログラム状態Ｐ１、Ｐ２、Ｐ３を有することができる。フラッシュメモリ２２０は選択ワードライン（図３参照、ＷＬ０）へプログラム電圧を印加した後に、プログラム検証動作を遂行する。プログラム検証動作はプログラム検証電圧（例えば、Ｖｆ１、Ｖｆ２）を選択ワードラインへ印加することによって遂行される。ここで、Ｖｆ１はメモリセルがＰ１状態にプログラムされたか否かを検証するための電圧であり、Ｖｆ２はＰ２状態であるか否かを検証するための電圧である。

【0069】

プログラム検証電圧Ｖｆ１、Ｖｆ２に到達しなかったスローセル（ｓｌｏｗ ｃｅｌｌ）の数はランダムであるので、スロービットの数を通じて乱数を生成することができる。図１１の例で、第１スロービットＳＢ１はＶｆ１検証を通じて生成されたスロービットを示し、第２スロービットＳＢ２はＶｆ２検証を通じて生成されたスロービットを示す。キー（ＫＥＹ）は第１及び第２スロービットＳＢ１、ＳＢ２をＸＯＲ演算して生成することができる。

【0070】

その他の乱数生成方法には読出しノイズ（ｒｅａｄ ｎｏｉｓｅ）特性を利用する方法がある。読出しノイズは特定データが記録された同一のページに対して同一の読出し電圧で読み出されることにも関わらず、選択ページからページバッファに転送されるデータが変わる物理的現象にある。読出しノイズはフラッシュメモリの物理的特性でこれを利用して乱数を生成することもできる。

【0071】

一方、本発明によるメモリシステムはフラッシュメモリのＰ／Ｅサイクルにしたがって、様々な乱数生成方法を交互に使用することができる。例えば、Ｐ／Ｅサイクル初期段階ではフラッシュメモリの閾値電圧分布特性を利用して乱数を生成し、後の段階ではスロービット特性を利用して乱数を生成することができる。

【0072】

また、本発明によるメモリシステムは動作モードにしたがって乱数生成方法を変更することができる。例えば、本発明の実施形態によるメモリシステムは閾値電圧分布特性を利用する乱数生成モードとスロービット特性を利用するモードを有し、モード変更を通じて乱数生成方法を変更することができる。

【0073】

一方、本発明によるメモリシステムは上で説明した方法にフラッシュメモリで生成されたデータを擬似乱数生成器のシード（ｓｅｅｄ）として使用することができる。例えば、図２に図示されたフラッシュメモリシステム１０００でキー発生器１２５０内に乱数（ｒａｎｄｏｍ ｎｕｍｂｅｒ）を生成するための擬似乱数生成器を包含している場合に、擬似乱数生成器はフラッシュメモリ１１００から提供されるシード（ｓｅｅｄ）を使用して乱数（ｒａｎｄｏｍ）を生成することもできる。

【0074】

ここで、フラッシュメモリ１１００は選択されたページを同一データにプログラムした後、選択されたワードラインへシード読出し電圧を提供し、選択されたページを読み出すことによって、シードを生成することができる。フラッシュメモリは閾値電圧分布内の特定電圧レベルに該当する電圧をシード読出し電圧に提供することができる。

【0075】

本発明の実施形態によるメモリシステムは様々な製品に適用又は応用され得る。本発明の実施形態によるメモリシステムはパーソナルコンピューター、デジタルカメラ、カムコーダー、携帯電話、ＭＰ３、ＰＭＰ、ＰＳＰ、ＰＤＡ等のような電子装置のみでなく、メモリカード、ＵＳＢメモリ、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ、以下、ＳＳＤと称する）等のような格納装置で具現され得る。

【0076】

図１２は本発明の実施形態によるメモリシステムをメモリカードシステムに適用した例を示すブロック図である。メモリカードシステム３０００はホスト３１００とメモリカード３２００を含む。ホスト３１００はホストコントローラ３１１０、ホスト接続ユニット３１２０、及びＤＲＡＭ３１３０を含む。

【0077】

ホスト３１００はメモリカード３２００にデータを書き込むか、或いはメモリカード３２００に格納されたデータを読み出す。ホストコントローラ３１１０はコマンド（例えば、書込みコマンド）、ホスト３１００の内のクロック発生器（図示せずが）で発生したクロック信号ＣＬＫ、及びデータＤＡＴをホスト接続ユニット３１２０を通じてメモリカード３２００へ伝送する。ＤＲＡＭ３１３０はホスト３１００のメーンメモリである。

【0078】

メモリカード３２００はカード接続ユニット３２１０、カードコントローラ３２２０、及びフラッシュメモリ３２３０を含む。カードコントローラ３２２０はカード接続ユニット３２１０を通じて受信されたコマンドに応答して、カードコントローラ３２２０の内にあるクロック発生器（図示せずが）で発生したクロック信号に同期してデータをフラッシュメモリ３２３０に格納する。フラッシュメモリ３２３０はホスト３１００から伝送されたデータを格納する。例えば、ホスト３１００がデジタルカメラである場合、メモリカード３２００は映像データを格納する。

【0079】

図１２に図示されたメモリカードシステム３０００はカードコントローラ３２２０又はフラッシュメモリ３２３０内にキー発生器（図２又は図８参照）を包含することができる。本発明によるメモリカードシステム３０００は上で説明した乱数生成方法を通じて、別の乱数発生器を具備しなくとも乱数を生成することができる。本発明はこれを通じてメモリカードの面積をそのまま維持しながら、データ信頼性を維持することができる。

【0080】

図１３は本発明の実施形態によるメモリシステムをソリッドステートドライブＳＳＤシステムに適用した例を示すブロック図である。図１３を参照すれば、ＳＳＤシステム４０００はホスト４１００とＳＳＤ４２００を含む。ホスト４１００はホストインターフェイス４１１１、ホストコントローラ４１２０、及びＤＲＡＭ４１３０を含む。

【0081】

ホスト４１００はＳＳＤ４２００にデータを書き込むか、或いはＳＳＤ４２００に格納されたデータを読み出す。ホストコントローラ４１２０はコマンド、アドレス、制御信号等の信号ＳＧＬをホストインターフェイス４１１１を通じてＳＳＤ４２００へ伝送する。ＤＲＡＭ４１３０はホスト４１００のメーンメモリである。

【0082】

ＳＳＤ４２００はホストインターフェイス４２１１を通じてホスト４１００と信号ＳＧＬを通信し、電源コネクター（ｐｏｗｅｒ ｃｏｎｎｅｃｔｏｒ）４２２１を通じて電源が入力される。ＳＳＤ４２００は複数の不揮発性メモリ４２０１〜４２０ｎ、ＳＳＤコントローラ４２１０、及び補助電源装置４２２０を含むことができる。ここで、複数の不揮発性メモリ４２０１〜４２０ｎはＮＡＮＤフラッシュメモリ以外にもＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）等で具現され得る。

【0083】

複数の不揮発性メモリ４２０１〜４２０ｎはＳＳＤ４２００の格納媒体として使用される。複数の不揮発性メモリ４２０１〜４２０ｎは複数のチャンネルＣＨ１〜ＣＨｎを通じてＳＳＤコントローラ４２１０に連結され得る。１つのチャンネルには１つ又はそれ以上の不揮発性メモリが連結され得る。１つのチャンネルに連結される不揮発性メモリは同一のデータバスに連結され得る。

【0084】

ＳＳＤコントローラ４２１０はホストインターフェイス４２１１を通じてホスト４１００と信号ＳＧＬを通信する。ここで、信号ＳＧＬにはコマンド、アドレス、データ等が包含され得る。ＳＳＤコントローラ４２１０はホスト４１００のコマンドにしたがって該当不揮発性メモリにデータを書き込むか、或いは該当不揮発性メモリからデータを読出す。ＳＳＤコントローラ４２１０の内部構成は図１４を参照して詳細に説明される。

【0085】

補助電源装置４２２０は電源コネクター４２２１を通じてホスト４１００に連結される。補助電源装置４２２０はホスト４１００から電源ＰＷＲを受信し、充電することができる。一方、補助電源装置４２２０はＳＳＤ４２００の内に位置するか、或いはＳＳＤ４２００の外に位置することもできる。例えば、補助電源装置４２２０はメーンボードに位置し、ＳＳＤ４２００へ補助電源を提供することもできる。

【0086】

図１４は図１３に図示されたＳＳＤコントローラ４２１０の構成を例示的に示すブロック図である。図１４を参照すれば、ＳＳＤコントローラ４２１０はＮＶＭインターフェイス４２１１、ホストインターフェイス４２１２、暗号化回路４２１３、制御ユニット４２１４、及びＳＲＡＭ４２１５を含む。

【0087】

ＮＶＭインターフェイス４２１１はホスト４１００のメーンメモリから伝達されたデータを各々のチャンネルＣＨ１〜ＣＨｎへスキャタリング（Ｓｃａｔｔｅｒｉｎｇ）する。そして、ＮＶＭインターフェイス４２１１は不揮発性メモリ４２０１〜４２０ｎから読み出したデータをホストインターフェイス４２１２を経由してホスト４１００へ伝達する。

【0088】

ホストインターフェイス４２１２はホスト４１００のプロトコルに対応してＳＳＤ４２００とのインターフェイスを提供する。ホストインターフェイス４２１２はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）等を利用してホスト４１００と通信できる。また、ホストインターフェイス４２１２はホスト４１００がＳＳＤ４２００をハードディスクドライブ（ＨＤＤ）として認識するように支援するディスクエミュレーション（Ｄｉｓｋ Ｅｍｕｌａｔｉｏｎ）機能を遂行できる。

【0089】

暗号化回路４２１３はＳＳＤコントローラ４２１０又は不揮発性メモリ４２０１〜４２０ｎに含まれたキー発生器からキー（ＫＥＹ）を受信し、データを暗号化することができる。制御ユニット４２１４はホスト４１００から入力された信号ＳＧＬを分析し、処理する。制御ユニット４２１４はホストインターフェイス４２１２やＮＶＭインターフェイス４２１１を通じてホスト４１００や不揮発性メモリ４２０１〜４２０ｎを制御する。制御ユニット４２１４はＳＳＤ４２００を駆動するためのファームウェアにしたがって不揮発性メモリ４２０１〜４２０ｎの動作を制御する。

【0090】

ＳＲＡＭ４２１５は不揮発性メモリ４２０１〜４２０ｎの効率的に管理をするために使用されるソフトウェアＳ／Ｗを駆動するのに使用され得る。また、ＳＲＡＭ４２１５はホスト４１００のメーンメモリから入力されたメタデータを格納するか、或いはキャッシュデータを格納できる。急なパワーオフ動作の時に、ＳＲＡＭ４２１５に格納されたメタデータやキャッシュデータは補助電源装置４２２０を利用して不揮発性メモリ４２０１〜４２０ｎに格納され得る。

【0091】

再び図１３を参照すれば、本発明の実施形態によるＳＳＤシステム４０００は不揮発性メモリセルの閾値電圧分布の特性を利用して乱数を生成する。本発明は不揮発性メモリの物理的特性を利用して乱数を発生するので、別の乱数発生器を必要としない。

【0092】

図１５は本発明の実施形態によるフラッシュメモリシステムを電子装置で具現した例を示すブロック図である。ここで、電子装置５０００はパーソナルコンピューター（ＰＣ）で具現されるか、或いは、ノートブック型コンピューター、携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、及びカメラ等のような携帯用電子装置で具現され得る。

【0093】

図１５を参照すれば、電子装置５０００はメモリシステム５１００、電源装置５２００、補助電源装置５２５０、中央処理装置５３００、ＤＲＡＭ５４００、及び使用者インターフェイス５５００を含む。メモリシステム５１００はフラッシュメモリ５１１０及びメモリコントローラ５１２０を含む。メモリシステム５１００は電子装置５０００に内装され得る。

【0094】

本発明による電子装置５０００はフラッシュメモリセルの閾値電圧分布の特性を利用して乱数を生成する。本発明はフラッシュメモリ５１１０の物理的特性を利用して乱数を発生するので、別の乱数発生器を必要としない。

【0095】

本発明の実施形態によるメモリシステムは２次元構造を有するフラッシュメモリのみでなく、３次元構造を有するフラッシュメモリにも適用され得る。図１６は本発明に使用されるフラッシュメモリを例示的に示すブロック図である。図１６を参照すれば、フラッシュメモリ６０００は３次元セルアレイ６１１０、データ入出力回路６１２０、アドレスデコーダー６１３０、及び制御ロジック６１４０を含む。

【0096】

３次元セルアレイ６１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各々のメモリブロックは３次元構造（又は垂直構造）を有することができる。２次元構造（又は水平構造）を有するメモリブロックでは、メモリセルが基板と水平方向に形成される。しかし、３次元構造を有するメモリブロックでは、メモリセルが基板と垂直方向に形成される。各々のメモリブロックはフラッシュメモリ６０００の消去単位を成す。

【0097】

データ入出力回路６１２０は複数のビットラインＢＬｓを通じて３次元セルアレイ６１１０に連結される。データ入出力回路６１２０は外部からデータＤＡＴＡが入力されるか、或いは３次元セルアレイ６１１０から読み出したデータＤＡＴＡを外部へ出力する。アドレスデコーダー６１３０は複数のワードラインＷＬｓ及び選択ラインＧＳＬ、ＳＳＬを通じて３次元セルアレイ６１１０に連結される。アドレスデコーダー６１３０はアドレスＡＤＤＲを受信しワードラインを選択する。

【0098】

制御ロジック６１４０はフラッシュメモリ６０００のプログラム、読出し、消去等の動作を制御する。例えば、制御ロジック６１４０はプログラム動作の時に、アドレスデコーダー６１３０を制御することによって、選択ワードラインにプログラム電圧が提供されるようにし、データ入出力回路６１２０を制御することによって、データがプログラムされるようにすることができる。

【0099】

図１７は図１６に図示されたメモリブロックＢＬＫ１の３次元構造を例示的に示す斜視図である。図１７を参照すれば、メモリブロックＢＬＫ１は基板ＳＵＢと垂直方向に形成されている。基板ＳＵＢにはｎ＋ドーピング領域が形成される。基板ＳＵＢの上にはゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）と絶縁膜（ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）とが交互に蒸着される。そして、ゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）と絶縁膜（ｉｎｓｕｌａｔｉｏｎ ｌａｙｅｒ）との間には電荷格納膜（ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ）が形成され得る。

【0100】

ゲート電極膜と絶縁膜とを垂直方向にパターニング（ｖｅｒｔｉｃａｌ ｐａｔｔｅｒｎｉｎｇ）すれば、Ｖ字形状のピラー（ｐｉｌｌａｒ）が形成される。ピラーはゲート電極膜と絶縁膜を貫通して基板ＳＵＢに連結される。ピラー（Ｐｉｌｌａｒ）の外殻部分Ｏはチャンネル半導体に構成され得り、内部Ｉはシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質で構成され得る。

【0101】

続いて図１７を参照すれば、メモリブロックＢＬＫ１のゲート電極膜（ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｌａｙｅｒ）は接地選択ラインＧＳＬ、複数のワードラインＷＬ１〜ＷＬ８、及びストリング選択ラインＳＳＬに連結され得る。そして、メモリブロックＢＬＫ１のピラー（ｐｉｌｌａｒ）は複数のビットラインＢＬ１〜ＢＬ３に連結され得る。図１３では、１つのメモリブロックＢＬＫ１が２つの選択ラインＧＳＬ、ＳＳＬ、８つのワードラインＷＬ１〜ＷＬ８、及び３つのビットラインＢＬ１〜ＢＬ３を有することと図示されているが、実際にはこれらよりより多いか、或いは少ないことがあり得る。

【0102】

図１８は図１７に図示されたメモリブロックＢＬＫ１の等価回路図である。図１８を参照すれば、ビットラインＢＬ１〜ＢＬ３と共通ソースラインＣＳＬとの間にはＮＡＮＤストリングＮＳ１１〜ＮＳ３３が連結されている。各々のＮＡＮＤストリング（例えば、ＮＳ１１はストリング選択トランジスターＳＳＴ、複数のメモリセルＭＣ１〜ＭＣ８、及び接地選択トランジスターＧＳＴを含む。

【0103】

ストリング選択トランジスターＳＳＴはストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ；ＳＳＬ１〜ＳＳＬ３）に連結されている。複数のメモリセル（ＭＣ１〜ＭＣ８は各々対応するワードラインＷＬ１〜ＷＬ８に連結されている。そして接地選択トランジスターＧＳＴは接地選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ：ＧＳＬ）に連結されている。ストリング選択トランジスター（ＳＳＴはビットラインＢＬ）に連結され、接地選択トランジスター（ＧＳＴは共通ソースラインＣＳＬ：Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）に連結されている。

【0104】

続いて図１８を参照すれば、同一高さのワードライン（例えば、ＷＬ１）は共通に連結され、ストリング選択ラインＳＳＬ１〜ＳＳＬ３は分離されている。第１ワードラインＷＬ１に連結され、ＮＡＮＤストリングＮＳ１１、ＮＳ１２、ＮＳ１３に属しているメモリセル（以下、ページと称する）をプログラムする場合には、第１ワードラインＷＬ１と第１ストリング選択ラインＳＳＬ１が選択される。

【0105】

本発明の範囲又は技術的思想を逸脱しなく本発明の構造が多様に修正や変更され得ることはが分野に熟練された者に明確である。上述した内容を考慮して見るとき、もし本発明の修正及び変更が下の請求項及び同等物の範疇内に属すれば、本発明がこの発明の変更及び修正を含むことと解釈できる。

【符号の説明】

【0106】

１０００… フラッシュメモリシステム
１１００… フラッシュメモリ
１２００… メモリコントローラ
１２１０… ホストインターフェイス
１２２０… フラッシュインターフェイス
１２３０… 制御ユニット
１２４０… ＲＡＭ
１２５０… キー発生器
１２６０… 暗号化回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】