特許 6194779 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6194779

(24)【登録日】2017年8月25日

(45)【発行日】2017年9月13日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/872 20060101AFI20170904BHJP

   H01L 29/47 20060101ALI20170904BHJP

   H01L 29/06 20060101ALI20170904BHJP

   H01L 29/12 20060101ALI20170904BHJP

   H01L 29/78 20060101ALI20170904BHJP

   H01L 29/868 20060101ALI20170904BHJP

   H01L 29/861 20060101ALI20170904BHJP

   H01L 21/329 20060101ALI20170904BHJP

   H01L 21/28 20060101ALI20170904BHJP

【ＦＩ】

   H01L29/48 E

   H01L29/06 301G

   H01L29/78 652T

   H01L29/78 652Q

   H01L29/78 652D

   H01L29/78 652P

   H01L29/86 301D

   H01L29/86 301F

   H01L29/91 K

   H01L29/91 F

   H01L29/91 B

   H01L29/91 D

   H01L29/06 301V

   H01L21/28 301B

   H01L29/48 F

【請求項の数】7

【全頁数】16

(21)【出願番号】特願2013-254567(P2013-254567)

(22)【出願日】2013年12月9日

(65)【公開番号】特開2015-115373(P2015-115373A)

(43)【公開日】2015年6月22日

【審査請求日】2016年3月15日

【前置審査】

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】木下 明将

(72)【発明者】

【氏名】星 保幸

(72)【発明者】

【氏名】原田 祐一

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開２００９−０９４２０３（ＪＰ，Ａ）

【文献】 特表２００２−５０７３２５（ＪＰ，Ａ）

【文献】 特開２０１３−２３２５６４（ＪＰ，Ａ）

【文献】 特開２０１２−２０４５０６（ＪＰ，Ａ）

【文献】 特開２００７−２３４９２５（ＪＰ，Ａ）

【文献】 特開２０１３−２１４６５９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

シリコンよりもバンドギャップが広い半導体からなる第１導電型の半導体基板と、前記半導体基板の表面上に形成された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記半導体基板よりも低不純物濃度の第１導電型の半導体堆積膜と、前記半導体堆積膜に形成されるデバイスの終端構造と、を有する６００Ｖ以上の耐圧クラスの半導体装置において、
前記半導体堆積膜の表面層に形成された金属／半導体接合、または金属／半導体接合と絶縁体／半導体接合の複合構造を含む活性領域を少なくとも部分的に取り囲む第１の第２導電型領域と、
前記半導体堆積膜上の前記活性領域を囲む耐圧構造部に形成され、前記半導体堆積膜よりも低不純物濃度で、かつ前記第１の第２導電型領域よりも低不純物濃度の第２の第２導電型領域と、
前記第２の第２導電型領域の下部に位置し、前記半導体堆積膜の表面層で前記第１の第２導電型領域の周囲に、互いに接触しないよう所定間隔を有して形成された、前記第２の第２導電型領域よりも高不純物濃度の複数の第３の第２導電型領域と、を有し、
複数の前記第３の第２導電型領域の間隔は、前記第１の第２導電型領域と前記第３の第２導電型領域の間隔Ｓ１を基準として前記活性領域から外側につれて１μｍ＜Ｓ１で０．０４μｍ以上の増加量を有し、互いの間隔が広がって形成され、前記間隔Ｓ１は、各第３の第２導電型領域の幅よりも狭いことを特徴とする半導体装置。

【請求項2】

前記活性領域に形成される構造は、
前記半導体堆積層の表面層に選択的に形成された高不純物濃度の第２導電型半導体領域と、
前記半導体堆積層ならびに前記第２導電型半導体領域の上に位置し、第２導電型で比較的低不純物濃度の半導体層と、
前記半導体層の表面層に選択的に形成された第１導電型のソース領域と、
前記半導体堆積層上の前記半導体層を貫通して前記半導体堆積層に達するように形成された第１導電型のウェル領域と、
前記ソース領域と前記ウェル領域とに挟まれた前記半導体層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、
前記ソース領域と前記半導体層との表面に共通に接触するソース電極と、
前記半導体基板の裏面に設けられたドレイン電極と、
を有する縦型絶縁ゲート型電界効果トランジスタの耐圧構造であることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記活性領域において前記半導体堆積膜の少なくとも一部が金属堆積膜と接合され、前記半導体堆積膜と前記金属堆積膜との界面がショットキー界面となっていることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記半導体基板が炭化珪素であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。

【請求項5】

前記半導体基板の結晶学的面指数は（０００−１）に対して平行な面、もしくは１０度以内に傾いた面であることを特徴とする請求項４に記載の半導体装置。

【請求項6】

シリコンよりもバンドギャップが広い半導体からなる第１導電型の半導体基板と、前記半導体基板の表面上に形成された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記半導体基板よりも低不純物濃度の第１導電型の半導体堆積膜と、前記半導体堆積膜に形成されるデバイスの終端構造と、を有する６００Ｖ以上の耐圧クラスの半導体装置の製造方法において、
前記半導体堆積膜の表面層に、金属／半導体接合、または金属／半導体接合と絶縁体／半導体接合の複合構造を含む活性領域を少なくとも部分的に取り囲み第１の第２導電型領域を形成する工程と、
前記半導体堆積膜上の前記活性領域を囲む耐圧構造部に形成され、前記半導体堆積膜よりも低不純物濃度で、かつ前記第１の第２導電型領域よりも低不純物濃度の第２の第２導電型領域を形成する工程と、
前記第２の第２導電型領域の下部に、前記半導体堆積膜の表面層で前記第１の第２導電型領域の周囲に、互いに接触しないよう所定間隔を有して、前記第２の第２導電型領域よりも高不純物濃度の複数の第３の第２導電型領域を形成する工程と、を含み、
複数の前記第３の第２導電型領域の間隔は、前記第１の第２導電型領域と前記第３の第２導電型領域の間隔Ｓ１を基準として前記活性領域から外側につれて１μｍ＜Ｓ１で０．０４μｍ以上の増加量を有し、互いの間隔を広げて形成し、前記間隔Ｓ１は、各第３の第２導電型領域の幅よりも狭く形成することを特徴とする半導体装置の製造方法。

【請求項7】

前記第２の第２導電型領域を形成する工程は、前記活性領域に所定の間隔で複数設けられるＪＢＳ構造の第４の第２導電型領域を同時に形成することを特徴とする請求項６に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ワイドバンドギャップ半導体を高耐圧化した半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

【0003】

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

【0004】

市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料の検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照）。

【0005】

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる（例えば、下記非特許文献２参照）。

【0006】

このような高耐圧半導体装置では、素子構造が形成された活性領域だけでなく、活性領域の周辺部に設けられ耐圧を保持する耐圧構造部にも高電圧が印加され、耐圧構造部に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域から耐圧構造部にわたって等しい。このため、耐圧構造部に電界が集中することにより、耐圧構造部に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。

【0007】

耐圧構造部の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フローティングリミッティングリング（ＦＬＲ：Ｆｌｏａｔｉｎｇ ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの終端構造を耐圧構造部に形成した半導体装置が公知である。また、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）として配置し、耐圧構造部に生じた電荷を放出させることにより信頼性の向上を図った半導体装置が公知である（例えば、下記特許文献１，２参照）。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１０−５０１４７号公報

【特許文献2】特開２００６−１６５２２５号公報

【非特許文献】

【0009】

【非特許文献1】ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティマム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３

【非特許文献2】ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、ワイドバンドギャップ半導体で構成された半導体装置は、上記非特許文献２で開示されるように、シリコンで構成された半導体装置よりも不純物濃度の高い半導体基板に素子構造が形成される。このため、ＦＬＲ構造で耐圧構造を形成する場合、条件によっては１μｍ以下の微細構造で設計しなければならず、微細加工が困難なワイドバンドギャップ半導体での採用は困難である。

【0011】

上記特許文献２では、不純物濃度の高いＳｉＣ半導体基板に数μｍ以上の設計が可能なＪＴＥ構造で耐圧を維持している。しかしながら、この構造を形成するためには低濃度のＪＴＥ構造を作るためのイオン注入工程を追加しなければならない。このため、長時間の工程を必要とする高温でイオン注入を行わなければならないＳｉＣ半導体では、ＪＴＥ構造を持つ素子を製造するために、多くの時間と費用が必要となる。

【0012】

この発明は、上述した従来技術による問題点を解消するため、高信頼性のワイドバンド
ギャップ半導体を用いて高耐圧の構造を実現できる半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0013】

上記目的を達成するため、本発明の半導体装置は、シリコンよりもバンドギャップが広い半導体からなる第１導電型の半導体基板と、前記半導体基板の表面上に形成された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記半導体基板よりも低不純物濃度の第１導電型の半導体堆積膜と、前記半導体堆積膜に形成されるデバイスの終端構造と、を有する６００Ｖ以上の耐圧クラスの半導体装置において、前記半導体堆積膜の表面層に形成された金属／半導体接合、または金属／半導体接合と絶縁体／半導体接合の複合構造を含む活性領域を少なくとも部分的に取り囲む第１の第２導電型領域と、前記半導体堆積膜上の前記活性領域を囲む耐圧構造部に形成され、前記半導体堆積膜よりも低不純物濃度で、かつ前記第１の第２導電型領域よりも低不純物濃度の第２の第２導電型領域と、前記第２の第２導電型領域の下部に位置し、前記半導体堆積膜の表面層で前記第１の第２導電型領域の周囲に、互いに接触しないよう所定間隔を有して形成された、前記第２の第２導電型領域よりも高不純物濃度の複数の第３の第２導電型領域と、を有し、複数の前記第３の第２導電型領域の間隔は、前記第１の第２導電型領域と前記第３の第２導電型領域の間隔Ｓ１を基準として前記活性領域から外側につれて１μｍ＜Ｓ１で０．０４μｍ以上の増加量を有し、互いの間隔が広がって形成され、前記間隔Ｓ１は、各第３の第２導電型領域の幅よりも狭いことを特徴とする。

【0014】

また、前記活性領域に形成される構造は、前記半導体堆積層の表面層に選択的に形成された高不純物濃度の第２導電型半導体領域と、前記半導体堆積層ならびに前記第２導電型半導体領域の上に位置し、第２導電型で比較的低不純物濃度の半導体層と、前記半導体層の表面層に選択的に形成された第１導電型のソース領域と、前記半導体堆積層上の前記半導体層を貫通して前記半導体堆積層に達するように形成された第１導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記半導体層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記ソース領域と前記半導体層との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極と、を有する縦型絶縁ゲート型電界効果トランジスタの耐圧構造であることを特徴とする。

【0015】

また、前記活性領域において前記半導体堆積膜の少なくとも一部が金属堆積膜と接合され、界面がショットキー界面となっていることを特徴とする。

【0017】

また、前記半導体基板が炭化珪素であることを特徴とする。

【0018】

また、前記半導体基板の結晶学的面指数は（０００−１）に対して平行な面、もしくは１０度以内に傾いた面であることを特徴とする。

【0019】

また、本発明の半導体装置の製造方法は、シリコンよりもバンドギャップが広い半導体からなる第１導電型の半導体基板と、前記半導体基板の表面上に形成された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記半導体基板よりも低不純物濃度の第１導電型の半導体堆積膜と、前記半導体堆積膜に形成されるデバイスの終端構造と、を有する６００Ｖ以上の耐圧クラスの半導体装置の製造方法において、前記半導体堆積膜の表面層に、金属／半導体接合、または金属／半導体接合と絶縁体／半導体接合の複合構造を含む活性領域を少なくとも部分的に取り囲み第１の第２導電型領域を形成する工程と、前記半導体堆積膜上の前記活性領域を囲む耐圧構造部に形成され、前記半導体堆積膜よりも低不純物濃度で、かつ前記第１の第２導電型領域よりも低不純物濃度の第２の第２導電型領域を形成する工程と、前記第２の第２導電型領域の下部に、前記半導体堆積膜の表面層で前記第１の第２導電型領域の周囲に、互いに接触しないよう所定間隔を有して、前記第２の第２導電型領域よりも高不純物濃度の複数の第３の第２導電型領域を形成する工程と、を含み、複数の前記第３の第２導電型領域の間隔は、前記第１の第２導電型領域と前記第３の第２導電型領域の間隔Ｓ１を基準として前記活性領域から外側につれて１μｍ＜Ｓ１で０．０４μｍ以上の増加量を有し、互いの間隔を広げて形成し、前記間隔Ｓ１は、各第３の第２導電型領域の幅よりも狭く形成することを特徴とする。

【0020】

また、前記第２の第２導電型領域を形成する工程は、前記活性領域に所定の間隔で複数設けられるＪＢＳ構造の第４の第２導電型領域を同時に形成することを特徴とする。

【0021】

上記構成によれば、半導体堆積膜上の活性領域を囲む耐圧構造部に第２の第２導電型領域を設け、耐圧構造部の電界強度を緩和する。また、活性領域に所定の間隔で複数設けられるＪＢＳ構造の領域と同時に第３の第２導電型領域を形成することができ、製造工程を減らすことにより時間と費用を抑え、現状の製造プロセス技術に沿った１μｍ以上の設計のＦＬＲ構造を実現できる。

【発明の効果】

【0022】

本発明によれば、高信頼性のワイドバンドギャップ半導体を用いて高耐圧の構造を実現できるようになる。

【図面の簡単な説明】

【0023】

【図1】図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。

【図2】図２は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。（その１）

【図3】図３は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。（その２）

【図4】図４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。（その３）

【図5】図５は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。

【図6A】図６Ａは、実施例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。

【図6B】図６Ｂは、比較例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。

【図7】図７は、比較例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。

【図8】図８は、実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。

【発明を実施するための形態】

【0024】

（実施の形態）
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。

【0025】

（実施の形態１）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、接合障壁ショットキー（ＪＢＳ：Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ）構造のダイオードを例に説明する。

【0026】

図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（半導体基板）１の主面上にｎ型炭化珪素エピタキシャル層（半導体堆積層）２が堆積されている。

【0027】

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１単体、またはｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とを併せて炭化珪素半導体基体とする。ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ⁺型領域３（第２導電型領域）、ｐ⁺型領域４、およびｐ⁺型領域５（第２導電型領域）が選択的に設けられている。

【0028】

ｐ⁺型領域５は、活性領域１０１の周辺部に設けられ活性領域１０１を囲む耐圧構造部１０２に設けられている。耐圧構造部１０２は、耐圧を保持する領域である。耐圧構造部１０２は、第１導電型半導体領域（ｎ型炭化珪素エピタキシャル層２）を挟んで活性領域１０１を囲む複数のｐ⁺型領域５から構成されており、第１導電型半導体領域の幅（ｎ型炭化珪素エピタキシャル層２の、ｐ⁺型領域５間に挟まれた部分の幅）は、活性領域１０１から離れるにつれ広くなる構造となっている。また、ｐ⁺型領域３は、ダイオードの素子構造が形成された活性領域１０１側に設けられ、ｎ型炭化珪素エピタキシャル層２とショットキー接合を形成するショットキー電極９に接する。ショットキー電極９については後述する。

【0029】

ｐ⁺型領域３，４および５は、例えばアルミニウム（Ａｌ）がドーピングされてなる。ｐ⁺型領域３および４の不純物濃度は、１．０×１０¹⁸ｃｍ^-3〜１．０×１０²⁰ｃｍ^-3であるのが好ましい。その理由は、本発明の効果（高耐圧化）が顕著にあらわれるからである。

【0030】

ｐ⁺型領域４は、活性領域１０１に所定の間隔で複数設けられ、ＪＢＳ構造（素子構造）を構成する（図中点線で示す部分）。ｐ⁺型領域４の不純物濃度は、ｐ⁺型領域３の不純物濃度と等しくてもよい。活性領域１０１側から耐圧構造部１０２へ向かって、ｐ⁺型領域４およびｐ⁺型領域３の順で並列に配置されている。

【0031】

耐圧構造部１０２の上部、ｎ型炭化珪素エピタキシャル層２の表面には、ｐ型炭化珪素エピタキシャル層１３（第２導電型領域）が設けられる。ｐ型炭化珪素エピタキシャル層１３の不純物濃度は、ｎ型炭化珪素エピタキシャル層２の不純物濃度よりも低いのが好ましい。その理由は、所望の耐圧を得やすくなるとともに、本発明の効果（耐圧構造部１０２の電界強度を緩和する効果が高くなる）が顕著にあらわれるからである。ｐ⁺型領域５とｐ型炭化珪素エピタキシャル層１３は、活性領域１０１の周辺部においてさらに電界を分散させる機能を有する。ｐ⁺型領域５およびｐ型炭化珪素エピタキシャル層１３は、それぞれ例えばアルミニウムがドーピングされてなる。

【0032】

耐圧構造部１０２上には、ｐ⁺型領域５およびｐ型炭化珪素エピタキシャル層１３を覆うように層間絶縁膜６が設けられている。ｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、ｎ⁺型炭化珪素基板１とオーミック接合８を形成する裏面電極（オーミック電極）７が設けられている。裏面電極７は、カソード電極を構成する。ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側の表面（炭化珪素半導体基体のおもて面）には、アノード電極を構成するショットキー電極９が設けられている。ショットキー電極９は、活性領域１０１から耐圧構造部１０２の一部にわたって設けられている。

【0033】

具体的には、ショットキー電極９は、活性領域１０１において露出するｎ型炭化珪素エピタキシャル層２の表面（炭化珪素半導体基体のおもて面）全面を覆い、活性領域１０１の周辺部においてｐ⁺型領域３の上部まで達する。

【0034】

ショットキー電極９は、次の材料でできているのがよい。その理由は、本発明の効果（高耐圧を実現）が顕著にあらわれるからである。ショットキー電極９は、例えば、ＩＶａ族金属、Ｖａ族金属、ＶＩａ族金属でできているのがよい。または、ショットキー電極９は、ＩＶａ族金属、Ｖａ族金属、ＶＩａ族金属、カーボンおよびシリコンのうちの２元素または３元素を含む複合膜でできているのがよい。特に、ショットキー電極９は、チタン（Ｔｉ）、カーボンまたはシリコンでできている、もしくは、チタン、カーボンおよびシリコンのうちの２元素または３元素を含む複合膜であるのが好ましい。さらに好ましくは、ショットキー電極９は、ｎ型炭化珪素エピタキシャル層２とショットキー接合を形成する部分が例えばチタン（Ｔｉ）でできているのがよい。

【0035】

ショットキー電極９とｎ型炭化珪素エピタキシャル層２とのショットキー障壁高さは、実施の形態１にかかる炭化珪素半導体装置を高耐圧半導体装置として使用する場合には、例えば１ｅＶ以上であるのが好ましい。また、ショットキー電極９のショットキー障壁高さは、実施の形態１にかかる炭化珪素半導体装置を電源装置として使用する場合には、例えば０．５ｅＶ以上１ｅＶ未満であるのが好ましい。

【0036】

ショットキー電極９上には、例えばアルミニウムでできた電極パッド１０が設けられている。ｐ型炭化珪素エピタキシャル層１３上には、ショットキー電極９および電極パッド１０の最も耐圧構造部１０２側の各端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜１１が設けられている。保護膜１１は、放電防止の機能を有する。

【0037】

次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、例えば６００Ｖ以上の耐圧クラスのＪＢＳ構造の高耐圧ダイオードを作製する場合を例に説明する。

【0038】

図２〜４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。まず、図２に示すように、例えば１×１０¹⁸ｃｍ^-3の不純物濃度で窒素がドーピングされた厚さ３００μｍのｎ⁺型炭化珪素基板１を用意する。ｎ⁺型炭化珪素基板１の主面は、例えば（０００１）面であってもよい。次に、ｎ⁺型炭化珪素基板１の（０００１）面上に、１．０×１０¹⁶ｃｍ^-3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。

【0039】

次に、図３に示すように、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、終端構造用のｐ⁺型領域３，ＪＢＳ構造用のｐ⁺型領域４および耐圧構造部１０２のｐ⁺型領域５を選択的に形成する。ｐ⁺型領域３，４，５は、例えばアルミニウムを多段イオン注入し、深さ０．５μｍおよび３×１０¹⁹ｃｍ^-3の不純物濃度のボックスプロファイルで形成する。

【0040】

ｐ⁺型領域３，４，５を形成するためのイオン注入は、加速エネルギーおよびドーピング濃度を例えば多段階に変化させて行ってもよい。例えば、５段階に変化させる場合、第１注入〜第５注入の加速エネルギーおよびドーピング濃度は、それぞれ、第１注入の加速エネルギーが３００ｋｅＶおよびドーピング濃度が５×１０¹⁴／ｃｍ²、第２注入の加速エネルギーが２００ｋｅＶおよびドーピング濃度が３×１０¹⁴／ｃｍ²、第３注入の加速エネルギーが１５０ｋｅＶおよびドーピング濃度が３×１０¹⁴／ｃｍ²、第４注入の加速エネルギーが１００ｋｅＶおよびドーピング濃度が２×１０¹⁴／ｃｍ²、第５注入の加速エネルギーが５０ｋｅＶおよびドーピング濃度が３×１０¹⁴／ｃｍ²としてもよい。

【0041】

次に、図４に示すように、ｎ型炭化珪素エピタキシャル層２上に５．０×１０¹⁵ｃｍ^-3の不純物濃度でＡｌがドーピングされた厚さ０．５μｍのｐ型炭化珪素エピタキシャル層１３を成長させる。次に、ｐ型炭化珪素エピタキシャル層１３をパターニングして選択的に除去し、耐圧構造部１０２上に残す。

【0042】

次に、ｎ型炭化珪素エピタキシャル層２の表面（炭化珪素半導体基体のおもて面）全体に、層間絶縁膜６として、例えば０．５μｍの厚さの酸化膜を形成する。次に、層間絶縁膜６をパターニングして選択的に除去し、活性領域１０１におけるｎ型炭化珪素エピタキシャル層２およびｐ⁺型領域３の活性領域１０１側を露出させる（図４に示す状態）。これにより、ｐ⁺型領域３の一部と耐圧構造部１０２を覆うように層間絶縁膜６が形成される。

【0043】

以降、図１に示したように、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極７として例えばニッケル（Ｎｉ）膜を５０ｎｍの厚さで成膜する。次に、アルゴン雰囲気中において１１００℃の温度で２分間の熱処理を行う。この熱処理により、ｎ⁺型炭化珪素基板１と裏面電極７とのオーミック接合８が形成される。

【0044】

次に、炭化珪素半導体基体のおもて面側の全面に、活性領域１０１に露出するｎ型炭化珪素エピタキシャル層２に接するように、ショットキー電極９として例えばチタン膜を１００ｎｍの厚さで成膜する。次に、チタン膜の最も耐圧構造部１０２側の端部がｐ⁺型領域３の上部（耐圧領域１０２）まで達するように除去する。次に、アルゴン雰囲気中において５００℃の温度で５分間の熱処理を行う。この熱処理により、ｎ型炭化珪素エピタキシャル層２とショットキー電極９とのショットキー接合が形成される。

【0045】

次に、炭化珪素半導体基体のおもて面の全面に、ショットキー電極９を覆うように、電極パッド１０として例えばアルミニウム膜を５μｍの厚さで堆積する。次に、アルミニウム膜の最も耐圧構造部１０２側の端部が、耐圧領域１０２上にあり、かつショットキー電極９上で終端するように、アルミニウム膜を選択的に除去する。その後、放電防止のためのポリイミドからなる保護膜１１を例えば８μｍの厚さで形成する。これにより、図１に示したＪＢＳ構造のダイオードが完成する。

【0046】

以上、説明したように、実施の形態１によれば、耐圧構造部１０２上にｐ⁺型領域５よりも低不純物濃度のｐ型炭化珪素エピタキシャル層１３を残すこととした。このｐ型炭化珪素エピタキシャル層１３は、耐圧構造部１０２の電界強度を緩和する。実施の形態１によれば、ｐ⁺型領域４，５を同時に形成することができる。そして、ダブルゾーンＪＴＥ構造に比してｐ型炭化珪素エピタキシャル層１３を製造する工程が増えるが、ＪＴＥ構造を形成した場合に必要なイオン注入２回とイオン注入後の活性化の工程を省略することが可能となる。よって、半導体装置の製造の時間と費用の節約をすることができる。

【0047】

そして、実施の形態１によれば、低濃度のｐ型炭化珪素エピタキシャル層１３をＦＬＲ構造の上部に形成することにより、現状のプロセス技術に沿った１μｍ以上の設計のＦＬＲ構造を実現することができ、製造工程を減らすことができ、時間と費用を抑えることができるようになる。

【0048】

（実施の形態２）
図５は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ダイオードの素子構造に代えて、ＭＯＳＦＥＴの素子構成を形成した点である。実施の形態２にかかる炭化珪素半導体装置については、縦型プレーナーゲート構造のＭＯＳＦＥＴを例に説明する。実施の形態２においては、ｎ⁺型炭化珪素基板１、ｎ型炭化珪素エピタキシャル層２および後述するｐベース層となるｐ型炭化珪素エピタキシャル層１３を併せて炭化珪素半導体基体とする。

【0049】

図５に示すように、実施の形態２にかかる炭化珪素半導体装置は、ドレイン領域となるｎ⁺型炭化珪素基板１の主面上に、ｎ型炭化珪素エピタキシャル層２が堆積されている。ｎ⁺型炭化珪素基板１およびｎ型炭化珪素エピタキシャル層２は、実施の形態１のｎ⁺型炭化珪素基板およびｎ型炭化珪素エピタキシャル層と同様である。ｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、実施の形態１と同様に裏面電極７が設けられている。裏面電極７は、ドレイン電極を構成する。

【0050】

活性領域１０１において、炭化珪素半導体基体のおもて面側には、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、活性領域１０１において、ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐベース層として機能するｐ⁺型領域（第２導電型半導体領域）１２が選択的に設けられている。ｐ⁺型領域１２は、例えばアルミニウムがドーピングされてなる。

【0051】

隣り合うｐ⁺型領域１２、および当該隣り合うｐ⁺型領域１２に挟まれたｎ型炭化珪素エピタキシャル層２の表面には、ｐベース層として機能するｐ型炭化珪素エピタキシャル層（以下、ｐベース層とする、半導体層）１３が選択的に堆積されている。ｐベース層１３は、活性領域１０１から耐圧構造部１０２へと延在し、耐圧構造部１０２上部にも堆積されている。ｐベース層１３の不純物濃度は、ｐ⁺型領域１２の不純物濃度よりも低い。ｐベース層１３は、例えばアルミニウムがドーピングされている。

【0052】

ｐベース層１３のｐ⁺型領域１２上の部分には、ｎ⁺ソース領域１４およびｐ⁺コンタクト領域１５が設けられている。また、ｎ⁺ソース領域１４およびｐ⁺コンタクト領域１５は互いに接する。ｐ⁺コンタクト領域１５は、ｎ⁺ソース領域１４よりも耐圧構造部１０２側に配置されている。

【0053】

また、ｐベース層１３の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐベース層１３を貫通しｎ型炭化珪素エピタキシャル層２に達するｎウェル領域１６が設けられている。ｎウェル領域１６は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。ｐベース層１３の、ｎ⁺ソース領域１４とｎウェル領域１６とに挟まれた部分の表面には、ゲート絶縁膜１７を介してゲート電極１８が設けられている。ゲート電極１８は、ゲート絶縁膜１７を介して、ｎウェル領域１６の表面に設けられていてもよい。

【0054】

層間絶縁膜２０は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極１８を覆うように設けられている。ソース電極１９は、層間絶縁膜２０に開口されたコンタクトホールを介して、ｎ⁺ソース領域１４およびｐ⁺コンタクト領域１５に接する。ソース電極１９は、層間絶縁膜２０によって、ゲート電極１８と電気的に絶縁されている。ソース電極１９上には、電極パッド２１が設けられている。耐圧構造部１０２上には、電極パッド２１を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜２２が設けられている。保護膜２２は、放電防止の機能を有する。

【0055】

耐圧構造部１０２において、ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側の表面層には、第１導電型半導体領域（ｎ型炭化珪素エピタキシャル層２）を挟んで活性領域１０１を囲む複数のｐ⁺型領域５から構成されており、第１導電型半導体領域の幅は活性領域１０１から離れるにつれ広くなる構造となっている。

【0056】

好ましくは、耐圧構造部１０２のｐ⁺型領域５の不純物濃度は、ｐベース領域として機能するｐ⁺型領域１２の不純物濃度と同等でよい。その理由は、ｐ⁺型領域５とｐ⁺型領域１２とを同時に形成することができるからである。図５では、活性領域１０１に１つのＭＯＳゲート構造のみを図示しているが、複数のＭＯＳゲート構造が並列に配置されていてもよい。

【0057】

次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。まず、例えば２×１０¹⁹ｃｍ^-3程度の不純物濃度で窒素がドーピングされたｎ⁺型炭化珪素基板１を用意する。ｎ⁺型炭化珪素基板１は、主面が例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ⁺型炭化珪素基板１の（０００−１）面上に、１．０×１０¹⁶ｃｍ^-3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。

【0058】

次に、フォトリソグラフィおよびイオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、耐圧構造部１０２のｐ⁺型領域５と活性領域１０１のｐ⁺型領域１２を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、ｐ⁺型領域１２の不純物濃度が１．０×１０¹⁸ｃｍ^-3となるようにドーズ量を設定してもよい。ｐ⁺型領域１２の幅および深さは、それぞれ１３μｍおよび０．５μｍであってもよい。隣り合うｐ⁺型領域１２間の距離は、例えば２μｍであってもよい。ここで同時に耐圧構造部１０２のｐ⁺型領域５を形成する。

【0059】

次に、ｎ型炭化珪素エピタキシャル層２の表面に、ｐベース層１３となるｐ型炭化珪素エピタキシャル層を例えば０．５μｍの厚さで成長させる。このとき、例えば、ｐベース層１３の不純物濃度が２．０×１０¹⁶ｃｍ^-3となるようにアルミニウムがドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。

【0060】

次に、フォトリソグラフィおよびイオン注入によって、ｐベース層１３のｎ型炭化珪素エピタキシャル層２上の部分の導電型を反転させて、ｎウェル領域１６を選択的に形成する。このイオン注入では、例えば、ドーパントを窒素とし、ｎウェル領域１６の不純物濃度が５．０×１０¹⁶ｃｍ^-3となるようにドーズ量を設定してもよい。ｎウェル領域１６の幅および深さは、それぞれ２．０μｍおよび０．６μｍであってもよい。

【0061】

次に、フォトリソグラフィおよびイオン注入によって、ｐベース層１３のｐ⁺型領域１２上の部分の表面層に、ｎ⁺ソース領域１４を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐベース層１３のｐ⁺型領域１２上の部分の表面層に、ｐ⁺コンタクト領域１５を選択的に形成する。

【0062】

次に、エッチングによって、耐圧構造部１０２上にｐベース層１３が残るように耐圧構造部１０２の外周部を例えば０．７μｍの深さで除去し、ｎ型炭化珪素エピタキシャル層２を露出させる。次に、ｎ⁺ソース領域１４、ｐ⁺コンタクト領域１５、ｎウェル領域１６、ｐ⁺型領域１２および耐圧構造部１０２のｐ⁺型領域５を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２分間であってもよい。

【0063】

ｎ⁺ソース領域１４、ｐ⁺コンタクト領域１５およびｎウェル領域１６を形成する順序は種々変更可能である。

【0064】

次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜１７を１００ｎｍの厚さで形成する。この熱酸化は、酸素と水素の混合雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐベース層１３およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜１７で覆われる。

【0065】

次に、ゲート絶縁膜１７上に、ゲート電極１８として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐベース層１３の、ｎ⁺ソース領域１４とｎウェル領域１６とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎウェル領域１６上に多結晶シリコン層を残してもよい。

【0066】

次に、ゲート電極１８を覆うように、層間絶縁膜２０として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を１．０μｍの厚さで成膜する。次に、層間絶縁膜２０およびゲート絶縁膜１７をパターニングして選択的に除去してコンタクトホールを形成し、ｎ⁺ソース領域１４およびｐ⁺コンタクト領域１５を露出させる。次に、層間絶縁膜２０を平坦化するための熱処理（リフロー）を行う。

【0067】

次に、フォトリソグラフィにより選択的にソース電極１９を成膜する。このとき、コンタクトホール内にソース電極１９を埋め込み、ｎ⁺ソース領域１４およびｐ⁺コンタクト領域１５とソース電極１９とを接触させる。

【0068】

次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面に電極パッド２１を堆積する。電極パッド２１の層間絶縁膜２０上の部分の厚さは、例えば５μｍであってもよい。電極パッド２１は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。

【0069】

次に、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極７として例えばニッケル膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ⁺型炭化珪素基板１と裏面電極７とのオーミック接合８を形成する。次に、ニッケル膜の表面に、裏面電極７として例えばチタン、ニッケルおよび金（Ａｕ）をこの順に成膜する。そして、炭化珪素半導体基体のおもて面側に、ソース電極１９および電極パッド２０を覆うように保護膜２２を形成する。これにより、図５に示したＭＯＳＦＥＴが完成する。

【0070】

以上、説明したように、実施の形態２によれば、ＭＯＳＦＥＴの素子構成を形成した場合においても実施の形態１と同様の効果を得ることができる。

【0071】

（実施例）
次に、低濃度ｐ型エピタキシャル層をＦＬＲ構造の上部にｐ型炭化珪素エピタキシャル層１３として形成した場合とｐ型炭化珪素エピタキシャル層１３がない場合による炭化珪素半導体装置の耐圧特性について検証した。図６Ａは、実施例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。図６Ｂは、比較例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。

【0072】

まず、実施の形態１にしたがい、ＪＢＳ構造のダイオードを作製した。具体的には、図６Ａに示すように、ｎ型炭化珪素エピタキシャル層２を挟んで囲む複数のｐ⁺型領域５から構成されており、第１導電型半導体領域（ｎ型炭化珪素エピタキシャル層２）の幅は活性領域１０１から離れるにつれ広くなる構造となっており、耐圧構造部１０２上に、ｐ⁺型領域５よりも低不純物濃度ｐ型炭化珪素エピタキシャル層１３を形成している。

【0073】

実施例と比較する比較例として、図６Ｂに示すように、耐圧構造部１０２上に低濃度のｐ型炭化珪素エピタキシャル層１３を形成しない構成のダイオードを作製した（以下、通常ＦＬＲ構造とする）。実施例および比較例は、ｐ型炭化珪素エピタキシャル層１３とリングの間隔条件以外の構成は同一とした。

【0074】

具体的には、層間絶縁膜６の厚さを０．５μｍとした。ｎ型炭化珪素エピタキシャル層２の濃度を１×１０¹⁶ｃｍ^-3とし、厚さを１０μｍとした。耐圧構造１０２のｐ⁺型領域５の幅および深さをそれぞれ３μｍおよび０．５μｍとした。そして、耐圧構造１０２のｐ⁺型領域５の不純物濃度を１×１０¹⁹ｃｍ^-3とし、ｐ⁺型領域５を構成するｐ⁺領域の数を２５とした。ｐ⁺型領域５は、活性領域１０１側からの間隔をＳ１，Ｓ２，Ｓ３，…Ｓ２４とし、ＳｎとＳｎ−１の間隔増加量をＳとして、活性領域１０１の反対側のｐ⁺型領域５の間隔が広くなる構造となっている。ｐ⁺型領域５の間隔Ｓ１を０．４〜１．５μｍの基準として他のｐ⁺型領域５の間隔増加量Ｓを０〜０．１μｍの範囲で変化させた。これら実施例と比較例のシミュレーション結果を図７と図８に示す。

【0075】

図７は、比較例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。横軸は隣接するｐ⁺型領域５の間隔、縦軸は耐圧である。図７に示すように、従来の比較例では、十分な耐圧を得るためにｐ⁺型領域の間隔Ｓ１（ＦＬＲリング間隔）を０．９μｍ以下の設計にしなければならないことが確認された。

【0076】

図８は、実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。図８の理想耐圧（１．０×１０¹⁶）とは、耐圧構造部１０２の理想耐圧である。図８に示すように、実施例ではｐ+型領域５の間隔Ｓ１（ＦＬＲリング間隔）を１．０μｍ以上の設計としても十分に耐圧が得られることが確認された。

【0077】

以上説明した実施例では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし、この（０００１）面上にショットキーバリアダイオードを構成した場合を例に説明したが、これに限らず、基板主面の面方位や、基板を構成するワイドバンドギャップ半導体材料などを種々変更可能である。例えば、炭化珪素基板の主面を（０００−１）面とし、この（０００−１）面上にショットキーバリアダイオードを構成してもよいし、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体でできた半導体基板を用いてもよい。

【0078】

本発明では低濃度のｐ型層１３をエピタキシャル成長法で形成したが、イオン注入による方法で形成してもよい。

【0079】

また、本発明では、ＪＢＳ構造のダイオードや縦型ＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、活性領域を囲む耐圧構造部を備えたさまざまな構成の半導体装置に適用することが可能である。したがって、活性領域の素子構造の構成は、素子構造を構成する各領域とワイドバンドギャップ半導体基体との接合が金属−半導体接合を備えた構成、絶縁体−半導体接合を備えた構成、またはその両方を備えた構成であってもよい。金属−半導体接合のみを備えた素子構造は、例えばダイオードの素子構造である。金属−半導体接合と絶縁体−半導体接合とを備えた素子構造は、例えばＭＯＳＦＥＴの素子構造などである。

【0080】

また、本発明では、炭化珪素半導体基体とショットキー接合を形成する金属としてチタンを例に説明したが、これに限らず、炭化珪素半導体基体とのショットキー接合を形成することができる材料でショットキー電極を形成してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0081】

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

【符号の説明】

【0082】

１ ｎ⁺型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
３ 活性領域の周辺部に設けられたｐ⁺型領域
４ ＪＢＳ構造用のｐ⁺型領域
５ ＦＬＲ構造用のｐ⁺型領域
６ 層間絶縁膜
７ 裏面電極
８ オーミック接合
９ ショットキー電極
１０ 電極パッド
１１ 保護膜
１２ ｐベース層（基板）
１３ ｐベース層
１４ ｎ⁺ソース領域
１５ ｐ⁺コンタクト領域
１６ ｎウェル領域
１７ ゲート絶縁膜
１８ ゲート電極
１９ ソース電極
２０ 層間絶縁膜
２１ 電極バッド
２２ 保護膜
１０１ 活性領域
１０２ 耐圧構造部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】