特許 6197957 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6197957

(24)【登録日】2017年9月1日

(45)【発行日】2017年9月20日

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20170911BHJP

   H01L 29/78 20060101ALI20170911BHJP

   H01L 29/12 20060101ALI20170911BHJP

   H01L 21/283 20060101ALI20170911BHJP

   H01L 21/28 20060101ALI20170911BHJP

【ＦＩ】

   H01L29/78 658J

   H01L29/78 652T

   H01L29/78 652E

   H01L29/78 652C

   H01L29/78 652J

   H01L29/78 652L

   H01L29/78 652M

   H01L29/78 652D

   H01L29/78 658A

   H01L29/78 658E

   H01L21/283 C

   H01L21/28 301B

【請求項の数】11

【全頁数】19

(21)【出願番号】特願2016-535898(P2016-535898)

(86)(22)【出願日】2015年7月15日

(86)【国際出願番号】JP2015070336

(87)【国際公開番号】WO2016013471

(87)【国際公開日】20160128

【審査請求日】2016年7月4日

(31)【優先権主張番号】特願2014-150256(P2014-150256)

(32)【優先日】2014年7月23日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】木下 明将

(72)【発明者】

【氏名】星 保幸

(72)【発明者】

【氏名】原田 祐一

(72)【発明者】

【氏名】酒井 善行

(72)【発明者】

【氏名】岩谷 将伸

(72)【発明者】

【氏名】呂 民雅

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 国際公開第２００４／０３６６５５（ＷＯ，Ａ１）

【文献】 特開２００８−０９８５９３（ＪＰ，Ａ）

【文献】 特開２０００−０１２８５６（ＪＰ，Ａ）

【文献】 特開２００５−１１６６０５（ＪＰ，Ａ）

【文献】 特開２００２−０７６３３６（ＪＰ，Ａ）

【文献】 特開２００２−１８４９８７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／２８３

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素でできた半導体基板と、
前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
前記半導体層の表面上に設けられた第２導電型のベース領域と、
前記ベース領域の表面領域に設けられた第１導電型のソース領域と、
前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、
前記ソース領域及び前記コンタクト領域に接するソース電極と、
前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に設けられたゲート電極と、
前記ゲート電極の表面上に設けられた層間絶縁膜と、
前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、
前記層間絶縁膜が複数の層を有し、かつ前記複数の層のうちの少なくとも１層が窒化珪素膜ででき、前記層間絶縁膜において前記窒化珪素膜でできた層は、酸化珪素膜でできた層で挟まれ、前記層間絶縁膜において前記窒化珪素膜でできた層の厚さは、０．２μｍ以上であることを特徴とする半導体装置。

【請求項2】

第１導電型の炭化珪素でできた半導体基板と、
前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、
前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、
前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、
前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、
前記ベース領域の表面上に前記ソース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、
前記ソース領域及び前記コンタクト領域に接するソース電極と、
前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に設けられたゲート電極と、
前記ゲート電極の表面上に設けられた層間絶縁膜と、
前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、
前記層間絶縁膜が複数の層を有し、かつ前記複数の層のうちの少なくとも１層が窒化珪素膜ででき、前記層間絶縁膜において前記窒化珪素膜でできた層は、酸化珪素膜でできた層で挟まれ、前記層間絶縁膜において前記窒化珪素膜でできた層の厚さは、０．２μｍ以上であることを特徴とする半導体装置。

【請求項3】

前記層間絶縁膜において前記窒化珪素膜でできた層の上の前記酸化珪素膜でできた層は、酸化珪素中にボロン及びリンが添加されたガラスでできていることを特徴とする請求項２に記載の半導体装置。

【請求項4】

第１導電型の炭化珪素でできた半導体基板と、
前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
前記半導体層の表面上に設けられた第２導電型のベース領域と、
前記ベース領域の表面領域に設けられた第１導電型のソース領域と、
前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、
前記ソース領域及び前記コンタクト領域に接するソース電極と、
前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に設けられたゲート電極と、
前記ゲート電極の表面上に設けられた層間絶縁膜と、
前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、
前記層間絶縁膜が複数の層を有し、かつ前記複数の層のうちの少なくとも１層が窒化珪素膜ででき、前記層間絶縁膜において前記窒化珪素膜でできた層は、最も上の層であり、前記層間絶縁膜において前記窒化珪素膜でできた層の厚さは、０．５μｍ以上であることを特徴とする半導体装置。

【請求項5】

第１導電型の炭化珪素でできた半導体基板と、
前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、
前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、
前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、
前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、
前記ベース領域の表面上に前記ソース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、
前記ソース領域及び前記コンタクト領域に接するソース電極と、
前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に設けられたゲート電極と、
前記ゲート電極の表面上に設けられた層間絶縁膜と、
前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、
前記層間絶縁膜が複数の層を有し、かつ前記複数の層のうちの少なくとも１層が窒化珪素膜ででき、前記層間絶縁膜において前記窒化珪素膜でできた層は、最も上の層であり、前記層間絶縁膜において前記窒化珪素膜でできた層の厚さは、０．５μｍ以上であることを特徴とする半導体装置。

【請求項6】

前記半導体基板の前記第１主面の結晶学的面指数は、（０００−１）面に対して、平行な面または１０度以内に傾いた面であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。

【請求項7】

前記半導体基板の前記第１主面の結晶学的面指数は、（０００１）面に対して、平行な面または１０度以内に傾いた面であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。

【請求項8】

第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面上に設けられた第２導電型のベース領域と、前記ベース領域の表面領域に設けられた第１導電型のソース領域と、前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、
前記層間絶縁膜を複数の層で形成し、かつ前記複数の層のうちの少なくとも１層を厚さが０．２μｍ以上の窒化珪素膜で形成し、前記層間絶縁膜において前記窒化珪素膜でできた層を、酸化珪素膜でできた層で挟むように形成したことを特徴とする半導体装置の製造方法。

【請求項9】

第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記ベース領域の表面上に前記ソース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、
前記層間絶縁膜を複数の層で形成し、かつ前記複数の層のうちの少なくとも１層を厚さが０．２μｍ以上の窒化珪素膜で形成し、前記層間絶縁膜において前記窒化珪素膜でできた層を、酸化珪素膜でできた層で挟むように形成したことを特徴とする半導体装置の製造方法。

【請求項10】

第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面上に設けられた第２導電型のベース領域と、前記ベース領域の表面領域に設けられた第１導電型のソース領域と、前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、
前記層間絶縁膜を複数の層で形成し、かつ前記複数の層のうちの少なくとも１層を厚さが０．５μｍ以上の窒化珪素膜で形成し、前記層間絶縁膜において前記窒化珪素膜でできた層は、最も上の層であることを特徴とする半導体装置の製造方法。

【請求項11】

第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記ベース領域の表面上に前記ソース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、
前記層間絶縁膜を複数の層で形成し、かつ前記複数の層のうちの少なくとも１層を厚さが０．５μｍ以上の窒化珪素膜で形成し、前記層間絶縁膜において前記窒化珪素膜でできた層は、最も上の層であることを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）では、高温ゲートバイアス（ＨＴＧＢ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｇａｔｅ Ｂｉａｓ）試験が行われる。高温ゲートバイアス試験では、高温環境下でゲート・ソース間に長時間、電圧が印加される。この高温ゲートバイアス試験において、ゲート・ソース間のしきい値電圧（Ｖｔｈ）が低下することが知られている。

【0003】

しきい値電圧の低下は、外部からの不純物の拡散によって起こる。しきい値電圧の低下を抑える方法として、ＭＯＳＦＥＴの表面に不純物の拡散を防ぐ例えばチタン（Ｔｉ）系の金属を形成することが開示されている（例えば、特許文献１参照）。また、不純物の拡散を防ぐために酸化珪素（ＳｉＯ₂）膜より拡散係数が小さい物質である窒化珪素（ＳｉＮ）膜の利用が考えられる（例えば、非特許文献１、２参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１２−１２９５０３号公報

【非特許文献】

【0005】

【非特許文献1】Ｗ．Ｇ．Ｐｅｒｋｉｎｓ，外１名，"Ｄｉｆｆｕｓｉｏｎ ａｎｄ Ｐｅｒｍｅａｔｉｏｎ ｏｆ Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，ａｎｄ Ｄ２ ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍｓ"，Ｊ．Ｃｈｅｍ．Ｐｈｙｓ．，ｖｏｌ．５４，ｎｏ．４，ｐ．１６８３−１６９４，（１９７１）

【非特許文献2】Ｗ．Ｍ．Ａｒｎｏｌｄｂｉｋ，外４名，"Ｄｙｎａｍｉｃ ｂｅｈａｖｉｏｒ ｏｆ ｈｙｄｒｏｇｅｎ ｉｎ ｓｉｌｉｃｏｎ ｎｉｔｒｉｄｅ ａｎｄ ｏｘｙｎｉｔｒｉｄｅ ｆｉｌｍｓ ｍａｄｅ ｂｙ ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ"，Ｐｈｙｓ．Ｒｅｖ．Ｂ，ｖｏｌ．４８，ｎｏ．８，ｐ．５４４４−５４５６，（１９９３）

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、チタン系の金属でＭＯＳ構造上にバリアメタルを形成する場合、ＭＯＳの表面構造が複雑であるため、バリアメタルの一部が欠損し、その影響でしきい値電圧が低下するおそれがある。また、電極パッドがアルミニウム（Ａｌ）でできている場合、バリアメタルであるチタン系の金属とアルミニウムとではエッチングの方法が異なるため、製造時の工程数が増えるという問題点がある。また、窒化珪素膜を用いる場合、窒化珪素膜の硬度が高いため、ＭＯＳのような複雑な表面構造を形成するのには適さない。

【0007】

この発明は、上述した従来技術による問題点を解消するため、しきい値電圧の低下を抑え、半導体装置の特性が劣化するのを抑えることができる半導体装置を提供することを目的とする。また、製造時の工程数の増加を抑えることができる半導体装置及び半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面上に設けられた第２導電型のベース領域と、前記ベース領域の表面領域に設けられた第１導電型のソース領域と、前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、前記層間絶縁膜が複数の層を有し、かつ前記複数の層のうちの少なくとも１層が窒化珪素膜ででき、前記層間絶縁膜において前記窒化珪素膜でできた層は、酸化珪素膜でできた層で挟まれ、前記層間絶縁膜において前記窒化珪素膜でできた層の厚さは、０．２μｍ以上であることを特徴とする。

【0009】

また、この発明にかかる半導体装置は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記ベース領域の表面上に前記ソース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、前記層間絶縁膜が複数の層を有し、かつ前記複数の層のうちの少なくとも１層が窒化珪素膜ででき、前記層間絶縁膜において前記窒化珪素膜でできた層は、酸化珪素膜でできた層で挟まれ、前記層間絶縁膜において前記窒化珪素膜でできた層の厚さは、０．２μｍ以上であることを特徴とする。

【0010】

また、前記層間絶縁膜において前記窒化珪素膜でできた層の上の前記酸化珪素膜でできた層は、酸化珪素中にボロン及びリンが添加されたガラスでできていることを特徴とする。

【0011】

また、この発明にかかる半導体装置は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面上に設けられた第２導電型のベース領域と、前記ベース領域の表面領域に設けられた第１導電型のソース領域と、前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、前記層間絶縁膜が複数の層を有し、かつ前記複数の層のうちの少なくとも１層が窒化珪素膜ででき、前記層間絶縁膜において前記窒化珪素膜でできた層は、最も上の層であり、前記層間絶縁膜において前記窒化珪素膜でできた層の厚さは、０．５μｍ以上であることを特徴とする。

【0012】

また、この発明にかかる半導体装置は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記ベース領域の表面上に前記ソース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、前記層間絶縁膜が複数の層を有し、かつ前記複数の層のうちの少なくとも１層が窒化珪素膜ででき、前記層間絶縁膜において前記窒化珪素膜でできた層は、最も上の層であり、前記層間絶縁膜において前記窒化珪素膜でできた層の厚さは、０．５μｍ以上であることを特徴とする。

【0013】

また、前記半導体基板の前記第１主面の結晶学的面指数は、（０００−１）面に対して、平行な面または１０度以内に傾いた面であることを特徴とする。

【0014】

また、前記半導体基板の前記第１主面の結晶学的面指数は、（０００１）面に対して、平行な面または１０度以内に傾いた面であることを特徴とする。

【0015】

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面上に設けられた第２導電型のベース領域と、前記ベース領域の表面領域に設けられた第１導電型のソース領域と、前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、前記層間絶縁膜を複数の層で形成し、かつ前記複数の層のうちの少なくとも１層を厚さが０．２μｍ以上の窒化珪素膜で形成し、前記層間絶縁膜において前記窒化珪素膜でできた層を、酸化珪素膜でできた層で挟むように形成したことを特徴とする。

【0016】

また、この発明にかかる半導体装置の製造方法は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記ベース領域の表面上に前記ソース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、前記層間絶縁膜を複数の層で形成し、かつ前記複数の層のうちの少なくとも１層を厚さが０．２μｍ以上の窒化珪素膜で形成し、前記層間絶縁膜において前記窒化珪素膜でできた層を、酸化珪素膜でできた層で挟むように形成したことを特徴とする。

【0017】

また、この発明にかかる半導体装置の製造方法は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面上に設けられた第２導電型のベース領域と、前記ベース領域の表面領域に設けられた第１導電型のソース領域と、前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、前記層間絶縁膜を複数の層で形成し、かつ前記複数の層のうちの少なくとも１層を厚さが０．５μｍ以上の窒化珪素膜で形成し、前記層間絶縁膜において前記窒化珪素膜でできた層は、最も上の層であることを特徴とする。

【0018】

また、この発明にかかる半導体装置の製造方法は、第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記ベース領域の表面上に前記ソース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記ゲート電極の表面上に設けられた層間絶縁膜と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、前記層間絶縁膜を複数の層で形成し、かつ前記複数の層のうちの少なくとも１層を厚さが０．５μｍ以上の窒化珪素膜で形成し、前記層間絶縁膜において前記窒化珪素膜でできた層は、最も上の層であることを特徴とする。

【0019】

この発明によれば、層間絶縁膜中の窒化珪素膜でできた層によって、酸化珪素膜と半導体との界面に、しきい値電圧の低下を引き起こす原因となる元素が拡散するのが防止されるため、しきい値電圧の低下が抑制される。

【0020】

また、窒化珪素膜は硬度が高いため、酸化珪素膜よりもカバレージ性が悪く、クラック等が生じやすいが、窒化珪素膜の下の層に酸化珪素膜が存在することによって、カバレージ性が改善され、クラック等の問題が発生するのを回避することができる。また、層間絶縁膜において窒化珪素膜でできた層の厚さが０．２μｍ未満である場合と比べて、しきい値電圧の変化量を小さくすることができる。

【発明の効果】

【0021】

本発明によれば、しきい値電圧の低下を抑え、半導体装置の特性が劣化するのを抑えることができる。また、製造時の工程数の増加を抑えることができる。

【図面の簡単な説明】

【0022】

【図1】図１は、本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。

【図2】図２は、本発明の実施の形態１にかかる半導体装置の製造方法の一例における製造途中の状態を示す断面図である。

【図3】図３は、図２の続きの状態を示す断面図である。

【図4】図４は、図３の続きの状態を示す断面図である。

【図5】図５は、図４の続きの状態を示す断面図である。

【図6】図６は、図５の続きの状態を示す断面図である。

【図7】図７は、本発明の実施の形態１、２にかかる半導体装置の実施例１、２と比較例とのしきい値電圧変化特性の一例を示す特性図である。

【図8】図８は、本発明の実施の形態２にかかる半導体装置の一例を示す断面図である。

【発明を実施するための形態】

【0023】

以下に添付図面を参照して、この発明にかかる半導体装置及び半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。また、ｐに付す−−は、−が付されたｐ型の層や領域よりも不純物濃度が低いことを意味する。また、本明細書では、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数を表している。

【0024】

ここでは、半導体装置が例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴである場合を例にして説明するが、本発明にかかる半導体装置は１２００Ｖ耐圧クラスのＭＯＳＦＥＴに限らない。なお、以下の実施の形態の説明及び添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0025】

（実施の形態１）
・実施の形態１にかかる半導体装置の一例
図１は、本発明の実施の形態１にかかる半導体装置の一例を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置１００は、活性領域１０１及び耐圧構造部１０２を有する。耐圧構造部１０２は、活性領域１０１を囲むように配置されていてもよい。半導体装置１００は、炭化珪素でできたｎ⁺半導体基板１及びｎ半導体層２を備えている。

【0026】

ｎ⁺半導体基板１は、例えば炭化珪素に窒素原子（Ｎ）が、２×１０¹⁸／ｃｍ³程度の不純物濃度でドーピングされた炭化珪素単結晶基板であってもよい。ｎ⁺半導体基板１は、例えばドレイン領域となる。ｎ⁺半導体基板１の第１主面は、例えば（０００−１）面であってもよい。ｎ⁺半導体基板１の第１主面は、例えば（０００−１）面に対して、平行な面であってもよいし、あるいは１０度以内の角度で傾いた面であってもよい。ｎ⁺半導体基板１の第１主面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。本実施の形態の説明において、ｎ⁺半導体基板１のおもて面は第１主面であり、裏面は第２主面であるとする。

【0027】

ｎ半導体層２は、ｎ⁺半導体基板１の第１主面上に設けられている。ｎ半導体層２の不純物濃度は、ｎ⁺半導体基板１よりも低い。ｎ半導体層２は、例えば炭化珪素に窒素原子が１×１０¹⁶／ｃｍ³程度の不純物濃度でドーピングされた半導体層であってもよい。ｎ半導体層２は、例えばｎ型のドリフト層となる。ｎ半導体層２の厚さは、例えば１０μｍ程度であってもよい。ｎ半導体層２は、エピタキシャル成長法によってｎ⁺半導体基板１の上に積層されてもよい。

【0028】

活性領域１０１の構造について説明する。活性領域１０１において、ｎ⁺半導体基板１の第１主面側には、半導体装置１００のＭＯＳ構造、すなわち素子構造が形成されている。なお、図１に示す例では、活性領域１０１にＭＯＳ構造が１つだけ示されているが、複数のＭＯＳ構造が並列に設けられていてもよい。

【0029】

半導体装置１００は、ＭＯＳ構造として、例えばｐ⁺半導体領域３、ｐベース領域４、ｎ⁺ソース領域６、ｐ⁺コンタクト領域７、ソース電極１３、ゲート絶縁膜９及びゲート電極１０を備えている。活性領域１０１において、ｎ⁺半導体基板１の第２主面側には、例えばドレイン電極１２となる裏面電極、及びドレイン電極パッド１６となる裏面電極パッドが設けられている。

【0030】

ｐ⁺半導体領域３は、ｎ半導体層２の表面領域の一部に設けられている。ｐ⁺半導体領域３は、例えばｎ半導体層２の表面領域の別の一部を挟むように設けられていてもよい。ｐ⁺半導体領域３は、例えば炭化珪素にアルミニウム原子が３×１０¹⁸／ｃｍ³程度の不純物濃度でドーピングされた半導体領域であってもよい。ｐ⁺半導体領域３の幅は、例えば１３μｍ程度であってもよい。ｐ⁺半導体領域３の深さは、例えば０．５μｍ程度であってもよい。隣り合うｐ⁺半導体領域３とｐ⁺半導体領域３との間の領域は、ｎ半導体層２の領域である。隣り合うｐ⁺半導体領域３とｐ⁺半導体領域３との間の距離は、例えば２μｍ程度であってもよい。

【0031】

ｐベース領域４は、ｐ⁺半導体領域３の表面上に設けられている。ｐベース領域４の不純物濃度は、ｐ⁺半導体領域３よりも低い。ｐベース領域４は、例えば炭化珪素にアルミニウム原子が８×１０¹⁵／ｃｍ³程度の不純物濃度でドーピングされた半導体領域であってもよい。ｐベース領域４の厚さは、例えば０．５μｍ程度であってもよい。ｐベース領域４は、エピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層をパターニングすることによって形成されてもよい。

【0032】

ｎウェル領域８は、ｎ半導体層２の、隣り合うｐ⁺半導体領域３とｐ⁺半導体領域３との間の領域の表面上に、設けられている。ｎウェル領域８は、ｐベース領域４に接して設けられている。ｎウェル領域８の不純物濃度は、ｎ⁺半導体基板１よりも低い。ｎウェル領域８の不純物濃度は、例えば２×１０¹⁶／ｃｍ³程度であってもよい。ｎウェル領域８は、例えば上述したようにエピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層の一部の導電型を、リン原子のイオン注入及び熱処理によって反転させた領域であってもよい。ｎウェル領域８中の一部のシリコン原子（Ｓｉ）は、イオン注入されたリン原子で置換されている。ｎウェル領域８は、例えばｎ半導体層２とともにｎ型のドリフト領域となる。ｎウェル領域８の深さは、例えば０．６μｍ程度であってもよい。ｎウェル領域８の幅は、例えば２μｍ程度であってもよい。

【0033】

ｎ⁺ソース領域６は、ｐ⁺半導体領域３の上のｐベース領域４の表面領域に設けられている。ｎ⁺ソース領域６は、ｎウェル領域８から離れて設けられている。ｎ⁺ソース領域６の不純物濃度は、ｎウェル領域８よりも高い。

【0034】

ｐ⁺コンタクト領域７は、ｐベース領域４を挟んでｎウェル領域８の反対側、すなわちｎウェル領域８から離れて耐圧構造部１０２側に設けられている。ｐ⁺コンタクト領域７は、ｎ⁺ソース領域６に接する。ｐ⁺コンタクト領域７は、例えば上述したようにｎ半導体層２の上のｐベース領域４となるｐ半導体層を貫通して、ｐ⁺半導体領域３に接する。ｐ⁺コンタクト領域７の不純物濃度は、ｐベース領域４よりも高い。

【0035】

ゲート絶縁膜９は、ｐベース領域４の、ｎウェル領域８とｎ⁺ソース領域６とに挟まれた領域の表面上に設けられている。ゲート絶縁膜９は、例えばｎウェル領域８を挟んで隣り合う一方のｐベース領域４の表面上から、ｎウェル領域８の表面上を経て、他方のｐベース領域４の表面上まで伸びていてもよい。ゲート絶縁膜９は、例えば耐圧構造部１０２まで伸びていてもよい。ゲート絶縁膜９は、例えば酸化膜であってもよい。ゲート絶縁膜９の厚さは、例えば１００ｎｍ程度であってもよい。

【0036】

ゲート電極１０は、ゲート絶縁膜９の表面上に設けられている。ゲート電極１０は、例えばｎウェル領域８を挟んで隣り合う一方のｐベース領域４の上から、ｎウェル領域８の上を経て、他方のｐベース領域４の上まで伸びていてもよい。ゲート電極１０は、導電性の材料でできていてもよい。ゲート電極１０は、例えばリン原子がドーピングされた多結晶シリコンでできていてもよい。ゲート電極１０は、例えば図１には現れていない領域においてゲートパッドに電気的に接続されていてもよい。

【0037】

ゲート電極１０は、層間絶縁膜１１によって覆われている。層間絶縁膜１１は、耐圧構造部１０２まで伸びており、ゲート電極１０が設けられている側の全面に設けられている。層間絶縁膜１１は、多層構造になっており、例えば下層に酸化珪素膜１１ａを有し、上層に窒化珪素膜１１ｂを有していてもよい。酸化珪素膜１１ａは、例えばノンドープの珪酸ガラス（ＮＳＧ：Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）でできていてもよいし、リンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）でできていてもよい。酸化珪素膜１１ａの厚さは、例えば０．５μｍ程度であってもよい。窒化珪素膜１１ｂの厚さは、例えば３μｍ以下であるのが好ましい。窒化珪素膜１１ｂの厚さは、例えば０．５μｍ程度であってもよい。

【0038】

ソース電極１３は、例えば活性領域１０１及び耐圧構造部１０２に設けられた層間絶縁膜１１、並びに活性領域１０１及び耐圧構造部１０２に設けられたゲート絶縁膜９を貫通するコンタクトホール内に設けられている。ソース電極１３は、ｎ⁺ソース領域６及びｐ⁺コンタクト領域７に接する。ソース電極１３は、ｎ⁺ソース領域６及びｐ⁺コンタクト領域７に電気的に接続されている。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０から絶縁されている。

【0039】

半導体装置１００は、ソース電極パッド１４を有していてもよい。ソース電極パッド１４は、ソース電極１３及び活性部１０１における層間絶縁膜１１を覆うように設けられている。ソース電極パッド１４は、ソース電極１３に接する。ソース電極パッド１４は、ソース電極１３に電気的に接続されている。ソース電極パッド１４の、層間絶縁膜１１の上の部分の厚さは、例えば５μｍであってもよい。ソース電極パッド１４は、例えばアルミニウム（Ａｌ）でできていてもよい。

【0040】

ドレイン電極１２は、ｎ⁺半導体基板１の第２主面上に設けられている。ドレイン電極１２は、導電性の膜、例えば金属膜でできていてもよい。ドレイン電極１２は、例えばニッケル（Ｎｉ）でできていてもよい。ドレイン電極１２は、ｎ⁺半導体基板１にオーミック接合している。

【0041】

ドレイン電極パッド１６は、ドレイン電極１２の表面上に設けられている。ドレイン電極パッド１６は、導電性の膜、例えば金属膜でできていてもよい。ドレイン電極パッド１６は、例えばチタン（Ｔｉ）、ニッケル及び金（Ａｕ）がドレイン電極１２側から順に積層されてできていてもよい。ドレイン電極パッド１６は、ドレイン電極１２に電気的に接続されている。

【0042】

耐圧構造部１０２の構造について説明する。半導体装置１００は、耐圧構造部１０２において、ｐ^-半導体領域５ａ、ｐ^--半導体領域５ｂ及び保護膜１５を有していてもよい。

【0043】

ｐ^-半導体領域５ａは、耐圧構造部１０２において、ｎ半導体層２の表面領域の一部に設けられている。ｐ^-半導体領域５ａは、例えばｐ⁺半導体領域３に接する。ｐ^-半導体領域５ａは、ｐ⁺半導体領域３を囲むように設けられていてもよい。ｐ^-半導体領域５ａは、例えば炭化珪素にアルミニウム原子がドーピングされた半導体領域であってもよい。ｐ^-半導体領域５ａの不純物濃度は、ｐ⁺半導体領域３の不純物濃度よりも低い。

【0044】

ｐ^--半導体領域５ｂは、耐圧構造部１０２において、ｎ半導体層２の表面領域の一部に設けられている。ｐ^--半導体領域５ｂは、例えばｐ^-半導体領域５ａに接する。ｐ^--半導体領域５ｂは、ｐ^-半導体領域５ａを囲むように設けられていてもよい。ｐ^--半導体領域５ｂは、例えば炭化珪素にアルミニウム原子がドーピングされた半導体領域であってもよい。ｐ^--半導体領域５ｂの不純物濃度は、ｐ^-半導体領域５ａの不純物濃度よりも低い。

【0045】

このように、半導体装置１００は、第一のｐ^-型領域５ａおよび第二のｐ^--型領域５ｂによって、不純物濃度の異なる２つのｐ型領域が接するように並列されたダブルゾーンＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を有していてもよい。なお、ダブルゾーンＪＴＥ構造に限らず、半導体装置１００は、不純物濃度の異なる３つ以上のｐ型領域が接するように並列されたマルチゾーンＪＴＥ構造を有していてもよい。また、半導体装置１００は、例えばフィールドリミッティングリング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造のように、複数のｐ型領域が所定間隔で配置された終端構造を有していてもよい。

【0046】

保護膜１５は、ソース電極パッド１４の、耐圧構造部１０２側の端部を覆うように設けられていてもよい。保護膜１５は、パッシベーション膜となる。保護膜１５は、放電防止の機能を有する。保護膜１５は、例えばポリイミドでできていてもよい。

【0047】

・実施の形態１にかかる半導体装置の製造方法の一例
図２は、本発明の実施の形態１にかかる半導体装置の製造方法の一例における製造途中の状態を示す断面図である。図３は、図２の続きの状態を示す断面図である。図４は、図３の続きの状態を示す断面図である。図５は、図４の続きの状態を示す断面図である。図６は、図５の続きの状態を示す断面図である。

【0048】

まず、図２に示すように、ｎ型の炭化珪素でできたｎ⁺半導体基板１を用意する。そして、このｎ⁺半導体基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたｎ半導体層２を、例えば１０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図２に示されている。

【0049】

次いで、図３に示すように、ｎ半導体層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図３に破線で示すように、ｎ半導体層２の表面領域の一部に、例えば幅１３μｍ程度で深さ０．５μｍ程度の第１のイオン注入領域２１が、例えば隣り合う第１のイオン注入領域２１と第１のイオン注入領域２１との間の距離が２μｍ程度となるように、設けられる。この第１のイオン注入領域２１は、例えば後述する熱処理を経ることによって、ｐ⁺半導体領域３となる。第１のイオン注入領域２１を設けるためのイオン注入時のドーズ量を、例えばｐ⁺半導体領域３の不純物濃度が３×１０¹⁸／ｃｍ³程度となるように設定してもよい。

【0050】

次いで、第１のイオン注入領域２１を設けるためのイオン注入時に用いたマスクを除去する。そして、ｎ半導体層２の表面上に、ｐ型の不純物、例えばアルミニウム原子をドーピングしながら炭化珪素でできた第２の半導体層２２を、例えば０．５μｍ程度の厚さまでエピタキシャル成長させる。この第２の半導体層２２は、例えば後述するフォトリソグラフィ技術及びエッチング処理を経ることによって、ｐベース領域４となる。第２の半導体層２２を設けるためのイオン注入時のドーズ量を、例えばｐベース領域４の不純物濃度が８×１０¹⁵／ｃｍ³程度となるように設定してもよい。ここまでの状態が図３に示されている。

【0051】

次いで、図４に示すように、第２の半導体層２２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを形成する。そして、エッチング処理を行って第２の半導体層２２をパターニングすることによって、ｐベース領域４を形成するとともに、耐圧構造部１０２となる領域において、第２の半導体層２２を例えば０．７μｍ程度の深さで除去して、ｎ半導体層２を露出させる。続いて、第２の半導体層２２をパターニングするためのエッチング処理時に用いたマスクを除去する。

【0052】

次いで、露出したｎ半導体層２の表面上及びｐベース領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図４に破線で示すように、耐圧構造部１０２となる領域において、ｎ半導体層２の表面領域の一部に第２のイオン注入領域２３が、例えば第１のイオン注入領域２１に接するように設けられる。この第２のイオン注入領域２３は、例えば後述する熱処理を経ることによって、例えば上述したダブルゾーンＪＴＥ構造におけるｐ^-半導体領域５ａとなる。第２のイオン注入領域２３を設けるためのイオン注入時のドーズ量を、例えば２×１０¹³／ｃｍ²程度に設定してもよい。続いて、第２のイオン注入領域２３を設けるためのイオン注入時に用いたマスクを除去する。

【0053】

次いで、露出したｎ半導体層２の表面上及びｐベース領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入する。それによって、図４に破線で示すように、耐圧構造部１０２となる領域において、ｎ半導体層２の表面領域の一部に第３のイオン注入領域２４が、例えば第２のイオン注入領域２３に接するように設けられる。この第３のイオン注入領域２４は、例えば後述する熱処理を経ることによって、例えば上述したダブルゾーンＪＴＥ構造におけるｐ^--半導体領域５ｂとなる。第３のイオン注入領域２４を設けるためのイオン注入時のドーズ量を、例えば１×１０¹³／ｃｍ²程度に設定してもよい。続いて、第３のイオン注入領域２４を設けるためのイオン注入時に用いたマスクを除去する。ここまでの状態が図４に示されている。

【0054】

次いで、図５に示すように、露出したｎ半導体層２の表面上及びｐベース領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを形成する。そして、イオン注入法によってｎ型の不純物、例えばリン原子をイオン注入する。それによって、図５に破線で示すように、第２の半導体層２２において、隣り合う第１のイオン注入領域２１と第１のイオン注入領域２１とに挟まれたｎ半導体層２の領域の上の領域に、例えば幅２μｍ程度で深さ０．６μｍ程度の第４のイオン注入領域２５が設けられる。この第４のイオン注入領域２５は、例えば後述する熱処理を経ることによって、例えばｎウェル領域８となる。第４のイオン注入領域２５を設けるためのイオン注入時のドーズ量を、例えばｎウェル領域８の不純物濃度が２×１０¹⁶／ｃｍ³程度となるように設定してもよい。続いて、第４のイオン注入領域２５を設けるためのイオン注入時に用いたマスクを除去する。

【0055】

次いで、露出したｎ半導体層２の表面上及びｐベース領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを形成する。そして、イオン注入法によってｎ型の不純物をイオン注入する。それによって、図５に破線で示すように、第２の半導体層２２の表面領域において第４のイオン注入領域２５から離れた領域に、第５のイオン注入領域２６が設けられる。この第５のイオン注入領域２６は、例えば後述する熱処理を経ることによって、例えばｎ⁺ソース領域６となる。第５のイオン注入領域２６を設けるためのイオン注入時のドーズ量を、第４のイオン注入領域２５よりも不純物濃度が高くなるように設定してもよい。続いて、第５のイオン注入領域２６を設けるためのイオン注入時に用いたマスクを除去する。

【0056】

次いで、露出したｎ半導体層２の表面上及びｐベース領域４の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないマスクを形成する。そして、イオン注入法によってｐ型の不純物をイオン注入する。それによって、図５に破線で示すように、第２の半導体層２２において、第１のイオン注入領域２１の上の領域で、かつｐベース領域４及び第５のイオン注入領域２６に接する領域に、第６のイオン注入領域２７が設けられる。この第６のイオン注入領域２７は、例えば後述する熱処理を経ることによって、例えばｐ⁺コンタクト領域７となる。第６のイオン注入領域２７を設けるためのイオン注入時のドーズ量を、ｐベース領域４よりも不純物濃度が高くなるように設定してもよい。続いて、第６のイオン注入領域２７を設けるためのイオン注入時に用いたマスクを除去する。

【0057】

なお、第２のイオン注入領域２３、第３のイオン注入領域２４、第４のイオン注入領域２５、第５のイオン注入領域２６及び第６のイオン注入領域２７をそれぞれ設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。ここまでの状態が図５に示されている。

【0058】

次いで、図６に示すように、熱処理（アニール）を行って、例えば第１のイオン注入領域２１、第２のイオン注入領域２３、第３のイオン注入領域２４、第４のイオン注入領域２５、第５のイオン注入領域２６及び第６のイオン注入領域２７を活性化させる。それによって、第１のイオン注入領域２１は、ｐ⁺半導体領域３となる。第４のイオン注入領域２５は、イオン注入されたリン原子がシリコン原子と置換して導電型が反転することによって、ｎウェル領域８となる。第５のイオン注入領域２６は、ｎ⁺ソース領域６となる。第６のイオン注入領域２７は、ｐ⁺コンタクト領域７となる。第２のイオン注入領域２３は、ｐ^-半導体領域５ａとなる。第３のイオン注入領域２４は、ｐ^--半導体領域５ｂとなる。熱処理の温度は、例えば１６２０℃程度であってもよい。熱処理の時間は、例えば２分程度であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

【0059】

次いで、ｐベース領域４、ｎ⁺ソース領域６、ｐ⁺コンタクト領域７、ｎウェル領域８、ｐ^-半導体領域５ａ及びｐ^--半導体領域５ｂが設けられた側の面を熱酸化して、例えばこの面全体に、例えば厚さ１００ｎｍ程度のゲート絶縁膜９を設ける。この熱酸化処理は、例えば酸素雰囲気中において例えば１０００℃程度の温度で熱処理を行うことによって実現されてもよい。

【0060】

次いで、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層をパターニングして、ｐベース領域４の、ｎ⁺ソース領域６とｎウェル領域８とに挟まれた領域上のゲート絶縁膜９の上に残すことによって、ゲート電極１０を設ける。

【0061】

次いで、ゲート絶縁膜９及びゲート電極１０を覆うように、例えばノンドープの珪酸ガラス（ＮＳＧ）またはリンガラス（ＰＳＧ）を例えば０．５μｍ程度の厚さで成膜し、層間絶縁膜１１の下層となる酸化珪素膜１１ａを設ける。続いて、酸化珪素膜１１ａを覆うように、窒化珪素を例えば０．５μｍ程度の厚さで成膜し、層間絶縁膜１１の上層となる窒化珪素膜１１ｂを設ける。酸化珪素膜１１ａ及び窒化珪素膜１１ｂによって層間絶縁膜１１ができあがる。例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって窒化珪素膜１１ｂを成膜してもよい。ここまでの状態が図６に示されている。

【0062】

次いで、図１に示すように、窒化珪素膜１１ｂ、酸化珪素膜１１ａ及びゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ⁺ソース領域６及びｐ⁺コンタクト領域７を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。

【0063】

次いで、コンタクトホール内及び層間絶縁膜１１の上にソース電極１３となる導電性の膜を設ける。この導電性の膜を選択的に除去して、例えばコンタクトホール内にのみソース電極１３を残す。

【0064】

次いで、ｎ⁺半導体基板１の第２主面上に、例えばニッケルの膜でできたドレイン電極１２を設ける。その後、例えば９７０℃程度の温度で熱処理を行って、ｎ⁺半導体基板１とドレイン電極１２とをオーミック接合する。

【0065】

次いで、例えばスパッタ法によって、ソース電極１３及び層間絶縁膜１１を覆うように、例えばアルミニウム（Ａｌ）の膜を、層間絶縁膜１１の上の部分の厚さが例えば５μｍ程度になるように、設ける。その後、Ａｌの膜を選択的に除去して、ソース電極１３及び活性領域１０１における層間絶縁膜１１を覆うように残すことによって、ソース電極パッド１４を形成する。

【0066】

次いで、耐圧構造部１０２となる領域において、ソース電極パッド１４の、耐圧構造部１０２側の端部を覆うように、例えばポリイミドでできた保護膜１５を設ける。

【0067】

次いで、ドレイン電極１２の表面に、例えばチタン、ニッケル及び金を順に積層することによって、ドレイン電極パッド１６を設ける。以上のようにして、図１に示す半導体装置１００が完成する。

【0068】

・実施例１
層間絶縁膜１１が下層の酸化珪素膜１１ａと上層の窒化珪素膜１１ｂとでできている半導体装置１００を実施例１とする。半導体装置１００において、層間絶縁膜１１が酸化珪素膜のみでできている半導体装置を比較例とする。

【0069】

実施例１と比較例とについて、しきい値電圧（Ｖｔｈ）の変化量（ΔＶｔｈ）を評価した。この評価においては、初期しきい値電圧値と、２００℃においてゲート−ソース間に−２０Ｖの電圧を１０分間、印加した後のしきい値電圧値との差を、ΔＶｔｈとした。ΔＶｔｈを評価した結果について説明する。図７は、本発明の実施の形態１、２にかかる半導体装置の実施例１、２と比較例とのしきい値電圧変化特性の一例を示す特性図である。図７において、縦軸はしきい値電圧Ｖｔｈの変化量ΔＶｔｈ（単位：Ｖ）であり、横軸は窒化珪素膜の膜厚（単位：μｍ）である。比較例では、窒化珪素膜の膜厚はゼロである。図７に示すように、評価の結果、比較例では、ΔＶｔｈが−１１Ｖ以上になるが、実施例１では、ΔＶｔｈが比較例よりも改善されることを確認することができた。また、窒化珪素膜１１ｂの厚さを０．５μｍ以上にすることによって、ΔＶｔｈが−０．１Ｖ以下に改善されることを確認することができた。

【0070】

実施の形態１によれば、層間絶縁膜１１中に窒化珪素膜１１ｂでできた層があることによって、酸化珪素膜と半導体との界面に、しきい値電圧の低下を引き起こす原因となる元素が拡散するのが防止されるため、しきい値電圧の低下が抑制される。それによって、半導体装置１００の特性が劣化するのを抑えることができる。また、実施の形態１によれば、例えば高温ゲートバイアス（ＨＴＧＢ）試験などの信頼性試験によって信頼性が低下してしまうのを回避することができる。また、実施の形態１によれば、窒化珪素膜１１ｂの下の層に、窒化珪素膜１１ｂよりもカバレージ性に優れた酸化珪素膜１１ａが存在するため、層間絶縁膜１１のカバレージ性が改善され、クラック等の問題が発生するのを回避することができる。従って、ＭＯＳ構造の層間絶縁膜としての機能を果たしつつ、しきい値電圧の変化量を改善することができる。また、実施の形態１によれば、チタン系のバリアメタルが不要であるため、ソース電極パッド１４のエッチングとは別にチタン系の金属のエッチングを行わずに済み、製造時の工程数の増加を抑えることができる。

【0071】

（実施の形態２）
・実施の形態２にかかる半導体装置の一例
図８は、本発明の実施の形態２にかかる半導体装置の一例を示す断面図である。図８に示すように、実施の形態２にかかる半導体装置２００は、層間絶縁膜１１として、下層に酸化珪素膜１１ａを有し、中間層に窒化珪素膜１１ｂを有し、最上層に第２の酸化珪素膜１１ｃを有するものである。なお、層間絶縁膜１１は、４層以上の構造であってもよいが、実施の形態２では、３層構造であるとして説明する。

【0072】

第２の酸化珪素膜１１ｃは、例えばノンドープの珪酸ガラス（ＮＳＧ）でできていてもよいし、リンガラス（ＰＳＧ）でできていてもよい。第２の酸化珪素膜１１ｃは、例えば酸化珪素中にボロン及びリンが添加されたガラス（ＢＰＳＧ：Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）でできていてもよい。第２の酸化珪素膜１１ｃがＢＰＳＧでできていれば、リフローによる最適な平坦化を実現できるという効果を奏する。

【0073】

実施の形態２にかかる半導体装置２００のその他の構成については、実施の形態１にかかる半導体装置１００の構成と同様であるため、重複する説明を省略する。

【0074】

・実施の形態２にかかる半導体装置の製造方法の一例
実施の形態１にかかる半導体装置１００の製造方法と同様にしてゲート電極１０を設け、層間絶縁膜１１において下層となる酸化珪素膜１１ａ及び中間層となる窒化珪素膜１１ｂを設けた後、最上層となる第２の酸化珪素膜１１ｃを設ける。それによって、酸化珪素膜１１ａ、窒化珪素膜１１ｂ及び第２の酸化珪素膜１１ｃによって層間絶縁膜１１ができあがる。

【0075】

次いで、第２の酸化珪素膜１１ｃ、窒化珪素膜１１ｂ、酸化珪素膜１１ａ及びゲート絶縁膜９をパターニングして選択的に除去することによって、コンタクトホールを形成し、ｎ⁺ソース領域６及びｐ⁺コンタクト領域７を露出させる。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。これ以降は、実施の形態１にかかる半導体装置１００の製造方法と同様であるため、重複する説明を省略する。

【0076】

・実施例２
層間絶縁膜１１が下層の酸化珪素膜１１ａと中間層の窒化珪素膜１１ｂと最上層の第２の酸化珪素膜１１ｃとでできている半導体装置２００を実施例２とする。半導体装置２００において、層間絶縁膜１１が酸化珪素膜のみでできている半導体装置を比較例とする。実施の形態２における比較例は、実施の形態１における比較例と同じものである。

【0077】

実施例２と比較例とについて、しきい値電圧（Ｖｔｈ）の変化量（ΔＶｔｈ）を評価した。この評価においては、初期しきい値電圧値と、２００℃においてゲート−ソース間に−２０Ｖの電圧を１０分間、印加した後のしきい値電圧値との差を、ΔＶｔｈとした。ΔＶｔｈを評価した結果について説明する。図７に示すように、評価の結果、実施例２では、ΔＶｔｈが比較例よりも改善されることを確認することができた。また、窒化珪素膜１１ｂの厚さを０．２μｍ以上にすることによって、ΔＶｔｈが−０．１Ｖ以下に改善されることを確認することができた。

【0078】

実施の形態２によれば、実施の形態１と同様に、層間絶縁膜１１中に窒化珪素膜１１ｂでできた層があることによって、しきい値電圧の低下が抑制されるため、半導体装置２００の特性が劣化するのを抑えることができる。また、実施の形態２によれば、実施の形態１と同様に、信頼性試験によって信頼性が低下してしまうのを回避することができる。また、実施の形態２によれば、実施の形態１と同様に、層間絶縁膜１１中に酸化珪素膜１１ａでできた層があるため、ＭＯＳ構造の層間絶縁膜としての機能を果たしつつ、しきい値電圧の変化量を改善することができる。また、実施の形態２によれば、実施の形態１と同様に、チタン系のバリアメタルが不要であるため、製造時の工程数の増加を抑えることができる。

【0079】

以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、ｎ⁺半導体基板１の第１主面の面方位などは、種々、変更可能である。例えば、ｎ⁺半導体基板１の第１主面を、（０００１）面に平行な面、または（０００１）面に対して１０度以内の角度で傾いた面、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００１）面としてもよい。例えば、各実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0080】

以上のように、本発明にかかる半導体装置は、例えば高耐圧半導体装置に有用であり、特に、例えば電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に適している。

【符号の説明】

【0081】

１ ｎ⁺半導体基板
２ ｎ半導体層
３ ｐ⁺半導体領域
４ ｐベース領域
５ａ ｐ^-半導体領域
５ｂ ｐ^--半導体領域
６ ｎ⁺ソース領域
７ ｐ⁺コンタクト領域
８ ｎウェル領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１１ａ 酸化珪素膜
１１ｂ 窒化珪素膜
１１ｃ 第２の酸化珪素膜
１２ ドレイン電極
１３ ソース電極
１４ ソース電極パッド
１５ 保護膜
１６ ドレイン電極パッド
２１ 第１のイオン注入領域
２２ 第２の半導体層
２３ 第２のイオン注入領域
２４ 第３のイオン注入領域
２５ 第４のイオン注入領域
２６ 第５のイオン注入領域
２７ 第６のイオン注入領域
１００，２００ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】