特許 6202576 不揮発性記憶装置およびその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6202576

(24)【登録日】2017年9月8日

(45)【発行日】2017年9月27日

(54)【発明の名称】不揮発性記憶装置およびその制御方法

(51)【国際特許分類】

   G11C 13/00 20060101AFI20170914BHJP

【ＦＩ】

   G11C13/00 464

   G11C13/00 270J

【請求項の数】6

【全頁数】15

(21)【出願番号】特願2014-536567(P2014-536567)

(86)(22)【出願日】2013年8月9日

(86)【国際出願番号】JP2013004823

(87)【国際公開番号】WO2014045512

(87)【国際公開日】20140327

【審査請求日】2016年7月6日

(31)【優先権主張番号】特願2012-204340(P2012-204340)

(32)【優先日】2012年9月18日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】599011687

【氏名又は名称】学校法人 中央大学

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】100097238

【弁理士】

【氏名又は名称】鈴木 治

(74)【代理人】

【識別番号】100169823

【弁理士】

【氏名又は名称】吉澤 雄郎

(72)【発明者】

【氏名】岩崎 友こ

(72)【発明者】

【氏名】宮地 幸祐

(72)【発明者】

【氏名】竹内 健

【審査官】 伏本 正典

(56)【参考文献】

【文献】 特開２０１０−１７０６１７（ＪＰ，Ａ）

【文献】 特開２０１２−０３３２１９（ＪＰ，Ａ）

【文献】 特開２０１２−０６４２８６（ＪＰ，Ａ）

【文献】 特開２０１３−０８４３２４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １３／００

(57)【特許請求の範囲】

【請求項1】

不揮発性の抵抗記憶素子を少なくとも１つ備えるメモリと、
前記抵抗記憶素子に高抵抗状態または低抵抗状態を書き込む制御部とを備え、
前記制御部は、
前記高抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向と、前記低抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向とを逆方向とし、
前記メモリからデータを読み出す際に、前記抵抗記憶素子に逆バイアスを印加し、
前記メモリからデータを読み出す際に、前記低抵抗状態が書き込まれている抵抗記憶素子にディスターブが発生していると判定した場合は、当該抵抗記憶素子への低抵抗状態の書き込みを行い、
ディスターブが発生していると判定して、前記抵抗記憶素子に前記低抵抗状態を書き込む際は、前記メモリからデータを読み出す際と同一の電圧を前記抵抗記憶素子のソースに印加することを特徴とする不揮発性記憶装置。

【請求項2】

請求項１に記載の不揮発性記憶装置において、前記制御部は、前記高抵抗状態の書き込み後の検証動作時には前記抵抗記憶素子に逆バイアスを印加し、前記低抵抗状態の書き込み後の検証動作時には前記抵抗記憶素子に順バイアスを印加することを特徴とする不揮発性記憶装置。

【請求項3】

請求項１に記載の不揮発性記憶装置において、前記制御部は、前記高抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加し、前記低抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加することを特徴とする不揮発性記憶装置。

【請求項4】

請求項２に記載の不揮発性記憶装置において、前記制御部は、前記高抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加し、前記低抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加することを特徴とする不揮発性記憶装置。

【請求項5】

請求項１に記載の不揮発性記憶装置において、前記制御部は、前記低抵抗状態が書き込まれている抵抗記憶素子の抵抗が、通常の低抵抗状態の抵抗値より所定の割合以上大きいか否かに基づいてディスターブが発生しているか否かを判定することを特徴とする不揮発性記憶装置。

【請求項6】

不揮発性の抵抗記憶素子を少なくとも１つ備えるメモリを備える不揮発性記憶装置の制御方法であって、
前記抵抗記憶素子に高抵抗状態または低抵抗状態を書き込む書き込みステップと、
前記書き込みステップの後に、前記高抵抗状態または前記低抵抗状態が正常に書き込まれているか否かを検証する検証ステップと、
前記メモリからデータを読み出す際に、前記抵抗記憶素子に逆バイアスを印加する逆バイアス印加ステップと、
前記メモリからデータを読み出す際に、前記低抵抗状態が書き込まれている抵抗記憶素子にディスターブが発生していると判定した場合は、当該抵抗記憶素子への低抵抗状態の書き込みを行う低抵抗状態書き込みステップと、
ディスターブが発生していると判定して、前記抵抗記憶素子に前記低抵抗状態を書き込む際は、前記メモリからデータを読み出す際と同一の電圧を前記抵抗記憶素子のソースに印加する印加ステップとを含み、
前記検証ステップは、前記高抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向と、前記低抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向とを逆方向とすることを特徴とする不揮発性記憶装置の制御方法。

【発明の詳細な説明】

【関連出願へのクロスリファレンス】

【0001】

本出願は、日本国特許出願２０１２−２０４３４０号（２０１２年９月１８日出願）の優先権を主張するものであり、当該出願の開示全体を、ここに参照のために取り込む。

【技術分野】

【0002】

本発明は不揮発性記憶装置およびその制御方法に関し、特に、抵抗変化型メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）などのような不揮発性メモリと、これを制御する制御部とを備える不揮発性記憶装置およびその制御方法に関するものである。

【背景技術】

【0003】

近年、フラッシュメモリに代わり得る不揮発性メモリとしてＲｅＲＡＭが注目されている。ＲｅＲＡＭは、書き込み速度が速くかつ高密度であるという特性を有し、企業向けやモバイルシステム向けの不揮発性メモリとして期待されている。

【0004】

ＲｅＲＡＭは、通常、マトリックス状に配置された複数のメモリセルから構成され、各メモリセルは不揮発性の抵抗記憶素子を備える。メモリセルの構成には、１つの抵抗記憶素子のみを備える構成（１Ｒ型）、または、１つのトランジスタと１つの抵抗記憶素子とを備える構成（１Ｔ１Ｒ型）などがある。図９に、１Ｔ１Ｒ型の構成の一例を示す。１Ｔ１Ｒ型のメモリセルは、ドレイン、ゲート、ソースの３端子を有する。不揮発性記憶装置は、特定のメモリセルのゲートに電圧を印加して、データの書き込み／読み出しを行うメモリセルを選択する。

【0005】

図１０は、抵抗記憶素子の構造の一例を示す図である。抵抗記憶素子は、ドレイン電極とソース電極でメモリ層を挟んだ構成である。抵抗記憶素子は、ドレイン電極とソース電極の間に電圧パルスを印加することにより、メモリ層の抵抗を変化させることができるという特性を有する。抵抗記憶素子は、抵抗の大小によって情報を記憶する。抵抗が大きい状態を高抵抗状態（ＨＲＳ：High Resistance State）といい、抵抗が小さい状態を低抵抗状態（ＬＲＳ：Low Resistance State）という。

【0006】

図１１に、抵抗記憶素子に書き込みを行う際に印加する電圧パルスの例を示す。図１１（ａ）は、抵抗記憶素子にＬＲＳを書き込む動作（以下「セット」と称する）において、ドレイン−ソース間に印加する電圧パルスの例である。横軸は時間で、縦軸はＶｄｓである。ここで、記号Ｖｄｓは、ソース電圧を基準とするドレイン電圧を表す。したがって、Ｖｄｓが正の場合は、ドレイン電圧の方がソース電圧より高く、Ｖｄｓが負の場合は、ソース電圧の方がドレイン電圧より高い。図１１（ａ）に示すように、セット時は、幅が５０ｎｓでＶｄｓが２Ｖの電圧パルスを印加する。

【0007】

図１１（ｂ）は、抵抗記憶素子にＨＲＳを書き込む動作（以下「リセット」と称する）において、ドレイン−ソース間に印加する電圧パルスの例である。リセット時は、幅が２０ｎｓでＶｄｓが−２Ｖの電圧パルスを印加する。このように、セット時とリセット時とではドレイン−ソース間に印加する電圧パルスの方向が逆である。以後、セット時に印加する電圧パルスと同じ方向、すなわちＶｄｓが正の方向を「順バイアス」と称し、リセット時に印加する電圧パルスと同じ方向、すなわちＶｄｓが負の方向を「逆バイアス」と称する。

【0008】

抵抗記憶素子へのＬＲＳまたはＨＲＳの書き込みは、１回の電圧パルスの印加によっては必ずしも書き込みが成功しないという特性を有する。そのため、抵抗記憶素子への書き込みの際は、セット／リセットパルスを印加した後に読み出しを行い、書き込みが成功したか否かを確認するための検証（verification）と呼ばれる動作が実行されている（非特許文献１参照）。検証の結果、書き込みが失敗していると判定された場合は、再度、セット／リセットパルスを印加し検証を実行する。この処理は、書き込みが成功するまで繰り返される。

【0009】

抵抗記憶素子にＨＲＳとＬＲＳのいずれの状態が書き込まれているかは、ドレイン−ソース間に電圧を印加して電流を検出することにより読み出すことができる。図１２（ａ）に、抵抗記憶素子に流れる電流のＶｄｓへの依存性を示す。白丸はＬＲＳが書き込まれた抵抗記憶素子に流れる電流を示し、黒丸はＨＲＳが書き込まれた抵抗記憶素子に流れる電流を示す。図１２（ｂ）は、図１２(a)の電流から抵抗を計算し、縦軸を抵抗とするグラフにしたものである。白丸はＬＲＳが書き込まれた抵抗記憶素子の抵抗を示し、黒丸はＨＲＳが書き込まれた抵抗記憶素子の抵抗を示す。図１２（ｂ）に示すように、ＨＲＳとＬＲＳとでは抵抗が大きく異なるため、抵抗の大きさによってＨＲＳであるかＬＲＳであるかを識別することができる。

【先行技術文献】

【非特許文献】

【0010】

【非特許文献1】Kazuhide Higuchi et al., "Investigation of Verify-Programming Methods to Achieve 10 Million Cycles for 50nm HfO2 ReRAM", IEEE International Memory Workshop (IMW), pp. 119-122, 2012

【発明の概要】

【発明が解決しようとする課題】

【0011】

ＲｅＲＡＭの読み出し速度を向上させるためには、読み出しの際にドレイン−ソース間に印加する電圧を大きくして読み出し電流を大きくすればよい。しかしながら、読み出し電流を大きくするとディスターブ（disturb）という問題が発生しやすくなる。ここで、ディスターブとは、読み出しの際にドレイン−ソース間に電流を流すことにより、抵抗が望ましくない大きさの方向に変化してしまうことをいう。すなわち、ディスターブとは、ＨＲＳが書き込まれている抵抗記憶素子の抵抗が小さくなってしまう、または、ＬＲＳが書き込まれている抵抗記憶素子の抵抗が大きくなってしまう現象である。ディスターブの発生は、抵抗記憶素子に記憶されているデータの破壊につながるおそれがあり好ましくない。

【0012】

図１３に、抵抗記憶素子のドレイン−ソース間に順バイアスを印加し続けた場合に抵抗が変化する様子を示す。ＨＲＳについては、Ｖｄｓ＝０．１Ｖ、０．３Ｖ、および、０．５Ｖの３通りを示し、それぞれ、黒三角、黒四角、および、黒丸の記号で示されている。ＬＲＳについては、Ｖｄｓ＝０．５Ｖの場合を示し、白丸の記号で示されている。

【0013】

ＨＲＳが書き込まれている抵抗記憶素子に順バイアスを印加し続けた場合、Ｖｄｓ＝０．１Ｖまたは０．３Ｖの場合はディスターブが発生していないが、Ｖｄｓ＝０．５Ｖの場合は印加時間が１００〜１０００秒の間で抵抗が小さくなっておりディスターブが発生している。

【0014】

ＬＲＳが書き込まれている抵抗記憶素子に順バイアスを印加し続けた場合は、Ｖｄｓ＝０．５Ｖと比較的大きい電圧を印加しても抵抗の増加は見られずディスターブは発生していない。

【0015】

図１４に、抵抗記憶素子のドレイン−ソース間に逆バイアスを印加し続けた場合に抵抗が変化する様子を示す。ＨＲＳについては、Ｖｄｓ＝−０．５Ｖの場合を示し、黒丸の記号で示されている。ＬＲＳについては、Ｖｄｓ＝−０．１Ｖ、−０．３Ｖ、および、−０．５Ｖの３通りを示し、それぞれ、白三角、白四角、および、白丸の記号で示されている。

【0016】

ＨＲＳが書き込まれている抵抗記憶素子に逆バイアスを印加し続けた場合は、Ｖｄｓ＝−０．５Ｖと比較的大きい電圧を印加しても抵抗の減少は見られずディスターブは発生していない。

【0017】

ＬＲＳが書き込まれている抵抗記憶素子に逆バイアスを印加し続けた場合、Ｖｄｓ＝−０．１Ｖの場合はディスターブが発生していないが、Ｖｄｓ＝−０．３Ｖ、および、−０．５Ｖの場合は印加時間が１０〜１０００秒の間で抵抗が大きくなっておりディスターブが発生している。

【0018】

上述のように、順バイアスにおいては、Ｖｄｓを大きくして読み出し電流を大きくするとＨＲＳにおいてディスターブが発生し、逆バイアスにおいては、Ｖｄｓを大きくして読み出し電流を大きくするとＬＲＳにおいてディスターブが発生する。

【0019】

したがって、読み出し速度を向上させるために印加電圧を大きくするとディスターブが発生しやすくなり、ディスターブを防ぐために印加電圧を小さくすると読み出し速度が遅くなる。すなわち、読み出し速度とディスターブの発生しやすさとはトレードオフの関係にある。通常は、ディスターブの発生を防ぐことを優先し、Ｖｄｓ＝０．１Ｖ程度の低い電圧を順バイアスで印加して、読み出しを実行している。その結果、読み出し時に抵抗記憶素子に流れる電流が小さくなり読み出し速度が遅くなるという問題がある。

【0020】

また、抵抗記憶素子への書き込み時においては、書き込みが成功したか否かを確認するための検証が行われ、その際、データの読み出しと同様に、抵抗記憶素子のドレイン−ソース間に電圧を印加して電流を検出している。したがって、読み出しと同様のトレードオフの問題があり、ディスターブを防ぐためＶｄｓ＝０．１Ｖ程度の低い電圧を順バイアスで印加して検証を実行している。その結果、検証速度が遅くなり、それに伴い書き込み速度が遅くなるという問題がある。

【0021】

したがって、かかる点に鑑みてなされた本発明の目的は、抵抗記憶素子にディスターブが発生することを防ぎつつ、読み出し速度や書き込み速度を向上させることができる不揮発性記憶装置およびその制御方法を提供することにある。

【課題を解決するための手段】

【0022】

上記課題を解決するため、本発明に係る不揮発性記憶装置は、
不揮発性の抵抗記憶素子を少なくとも１つ備えるメモリと、
前記抵抗記憶素子に高抵抗状態（ＨＲＳ）または低抵抗状態（ＬＲＳ）を書き込む制御部とを備え、
前記制御部は、前記高抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向と、前記低抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向とを逆方向とすることを特徴とする。

【0023】

また、本発明に係る不揮発性記憶装置において、前記制御部は、前記高抵抗状態の書き込み後の検証動作時には前記抵抗記憶素子に逆バイアスを印加し、前記低抵抗状態の書き込み後の検証動作時には前記抵抗記憶素子に順バイアスを印加することが好ましい。

【0024】

また、本発明に係る不揮発性記憶装置において、前記制御部は、前記高抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加し、前記低抵抗状態の書き込み時とその後の検証動作時とにおいて前記抵抗記憶素子のソースに同一の電圧を印加することが好ましい。

【0025】

また、本発明に係る不揮発性記憶装置において、前記制御部は、前記メモリからデータを読み出す際に、前記抵抗記憶素子に逆バイアスを印加することが好ましい。

【0026】

また、本発明に係る不揮発性記憶装置において、前記制御部は、前記メモリからデータを読み出す際に、前記低抵抗状態が書き込まれている抵抗記憶素子にディスターブが発生していると判定した場合は、当該抵抗記憶素子への低抵抗状態の書き込みを行うことが好ましい。

【0027】

また、本発明に係る不揮発性記憶装置において、前記制御部は、ディスターブが発生していると判定して、前記抵抗記憶素子に前記低抵抗状態を書き込む際は、前記メモリからデータを読み出す際と同一の電圧を前記抵抗記憶素子のソースに印加することが好ましい。

【0028】

また、本発明に係る不揮発性記憶装置において、前記制御部は、前記低抵抗状態が書き込まれている抵抗記憶素子の抵抗が、通常の低抵抗状態の抵抗値より所定の割合以上大きいか否かに基づいてディスターブが発生しているか否かを判定することが好ましい。

【0029】

上記課題を解決するため、本発明に係る不揮発性記憶装置の制御方法は、
不揮発性の抵抗記憶素子を少なくとも１つ備えるメモリを備える不揮発性記憶装置の制御方法であって、
前記抵抗記憶素子に高抵抗状態（ＨＲＳ）または低抵抗状態（ＬＲＳ）を書き込む書き込みステップと、
前記書き込みステップの後に、前記高抵抗状態または前記低抵抗状態が正常に書き込まれているか否かを検証する検証ステップとを含み、
前記検証ステップは、前記高抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向と、前記低抵抗状態の書き込み後の検証動作時に前記抵抗記憶素子に印加するバイアスの方向とを逆方向とすることを特徴とする。

【発明の効果】

【0030】

本発明によれば、抵抗記憶素子にディスターブが発生することを防ぎつつ、読み出し速度や書き込み速度を向上させることができる不揮発性記憶装置およびその制御方法を提供することができる。

【図面の簡単な説明】

【0031】

【図1】本発明の一実施形態に係る不揮発性記憶装置の概略構成を示す図である。

【図2】本発明の一実施形態に係る書き込み時および検証時におけるバイアスを示す図である。

【図3】本発明の一実施形態に係る検証時におけるバイアスを示す表である。

【図4】本発明の一実施形態に係る不揮発性記憶装置のリセット時の書き込み時間を示す図である。

【図5】本発明の一実施形態に係る不揮発性記憶装置のセット時の書き込み時間を示す図である。

【図6】本発明の一実施形態に係る不揮発性記憶装置の１ページ分の書き込み時間を示す図である。

【図7】本発明の一実施形態に係る読み出し時およびライトバック時におけるバイアスを示す図である。

【図8】本発明の一実施形態に係る読み出し処理のフローチャートを示す図である。

【図9】１Ｔ１Ｒ型のメモリセルの構成を示す図である。

【図10】抵抗記憶素子の構成の一例を示す図である。

【図11】書き込み時に印加する電圧パルスの一例を示す図である。

【図12】抵抗記憶素子に流れる電流の読み出し電圧依存および抵抗記憶素子の抵抗の読み出し電圧依存を示す図である。

【図13】抵抗記憶素子に順バイアスを長時間印加したときの抵抗の変化を示す図である。

【図14】抵抗記憶素子に逆バイアスを長時間印加したときの抵抗の変化を示す図である。

【発明を実施するための形態】

【0032】

以下、本発明に係る実施形態について、図面を参照して説明する。

【0033】

図１は、本発明の一実施形態に係る不揮発性記憶装置の概略構成を示す図である。不揮発性記憶装置１００は、メモリ１０２および制御部１０４を備える。

【0034】

メモリ１０２はマトリックス状に配置された少なくとも１つのメモリセルを備え、各メモリセルは不揮発性の抵抗記憶素子を備える。メモリセルは、例えば、図９に示すような１Ｔ１Ｒ型の構成である。メモリセルは、１Ｔ１Ｒ型構成の場合、ドレイン、ゲートおよびソースの３端子を有し、ゲート電圧に正の電圧を印加した状態で、ドレイン−ソース間に電圧を印加することにより、読み出し／書き込みを行うことができる。メモリセルのドレインはビットラインに接続され、ソースはソースラインに接続される。ソースラインは、通常、複数のメモリセルで共通の配線であるため寄生容量が大きい。

【0035】

制御部１０４は、メモリ１０２内のメモリセルに印加する電圧を制御する。制御部１０４は、メモリセルのゲートに電圧を印加してデータの書き込み／読み出しを行うメモリセルを選択し、メモリセルのドレイン−ソース間に電圧を印加してデータの書き込み／読み出しを行う。

【0036】

制御部１０４は、第１検出アンプ１０６および第２検出アンプ１０８を備える。第１検出アンプ１０６および第２検出アンプ１０８は、制御部１０４が選択したメモリセルに流れる電流を検出する。第１検出アンプ１０６および第２検出アンプ１０８の動作については後述する。

【0037】

（書き込み）
図２は、本発明の一実施形態に係る書き込み時および検証時におけるバイアスを示す図である。図２（ａ）は、リセット時におけるバイアス電圧を示す。制御部１０４は、リセットパルスを印加して抵抗記憶素子にＨＲＳを書き込む際は、ソースラインを２．０Ｖ、ビットラインを０Ｖとする電圧パルスを印加する。また、制御部１０４は、リセット時の検証において、抵抗記憶素子に逆バイアスを印加する。例えば、図２（ａ）に示すように、制御部１０４は、ソースラインに２．０Ｖ、ビットラインに１．５Ｖを印加する。このようにＨＲＳが書き込まれている抵抗記憶素子に逆バイアスを印加した場合は、０．１Ｖよりも高い電圧を印加しても、図１４に示すようにディスターブは発生しない。制御部１０４は、０．５Ｖと従来の０．１Ｖよりも高い電圧で検証を実行することにより、従来よりも検証速度を向上させることができ、その結果、書き込み速度を向上させることができる。

【0038】

また、リセット時とリセット検証時において、制御部１０４がソースラインに印加する電圧は２．０Ｖと固定である。このように、制御部１０４は、寄生容量の大きいソースラインの電圧を変化させないため、リセットからリセット検証への遷移時間を短縮することができる。

【0039】

図２（ｂ）は、セット時におけるバイアス電圧を示す。制御部１０４は、セットパルスを印加して抵抗記憶素子にＬＲＳを書き込む際は、ソースラインを０Ｖ、ビットラインを２．０Ｖとする電圧パルスを印加する。また、制御部１０４は、セット時の検証において、抵抗記憶素子に順バイアスを印加する。例えば、図２（ｂ）に示すように、制御部１０４は、ソースラインに０Ｖ、ビットラインに０．３Ｖを印加する。このようにＬＲＳが書き込まれている抵抗記憶素子に順バイアスを印加した場合は、０．１Ｖよりも高い電圧を印加しても、図１３に示すようにディスターブは発生しない。制御部１０４は、０．３Ｖと従来の０．１Ｖよりも高い電圧で検証を実行することにより、従来よりも検証速度を向上させることができ、その結果、書き込み速度を向上させることができる。

【0040】

また、セット時とセット検証時において、制御部１０４がソースラインに印加する電圧は０Ｖと固定である。このように、制御部１０４は、寄生容量の大きいソースラインの電圧を変化させないため、セットからセット検証への遷移時間を短縮することができる。

【0041】

このように、メモリ１０２へデータを書き込む際は、書き込むデータがＨＲＳとＬＲＳのいずれであるかは既知であるため、制御部１０４は、適切な方向に従来よりも大きい電圧を印加して検証を行うことができる。これにより、ディスターブを回避しつつ書き込み速度を向上させることができる。

【0042】

図３は、本発明の一実施形態に係る検証時におけるバイアスを示す表である。図３（ａ）は、ＨＲＳ検証時におけるバイアス条件を従来技術と本実施形態とで対比したものである。ＨＲＳ検証時において、従来技術は、順バイアスで０．１Ｖの電圧を印加するが、本実施形態は逆バイアスで０．５Ｖの電圧を印加する。これにより、読み出し電流は、従来技術では０．５μＡであるのに対し、本実施形態では４μＡと８倍に増加する。

【0043】

また、図３（ｂ）は、ＬＲＳ検証時におけるバイアス条件を従来技術と本実施形態とで対比したものである。ＬＲＳ検証時において、従来技術は、順バイアスで０．１Ｖの電圧を印加するが、本実施形態は順バイアスで０．３Ｖの電圧を印加する。これにより、読み出し電流は、従来技術では２μＡであるのに対し、本実施形態では１０μＡと５倍に増加する。

【0044】

上述のように、本実施形態によれば、ＨＲＳ検証およびＬＲＳ検証の双方において、ディスターブを防ぎつつ読み出し電流を大きくすることができる。これにより、メモリ１０２への書き込み速度を向上させることができる。

【0045】

図４に、抵抗記憶素子へ、リセットパルスを１回印加し検証を１回行った際の時間を示す。従来と本実施形態とでリセットパルスの印加時間は変わらないが、リセットパルス印加状態から検証用のバイアス設定に移行する遷移時間は従来よりも本実施形態の方が短い。これは、従来は、寄生容量の大きいソースラインの電圧を変化させて遷移しているのに対し、本実施形態においては、ソースラインの電圧が固定の状態でリセットパルス印加状態から検証時のバイアス印加状態へ遷移するからである。

【0046】

また、検証時間については、本実施形態においてはドレイン−ソース間に従来の０．１Ｖよりも大きい０．５Ｖの電圧を印加するため、従来よりも大幅に短縮することができる。

【0047】

図５に、抵抗記憶素子へ、セットパルスを１回印加し検証を１回行った際の時間を示す。従来と本実施形態とでセットパルスを印加する時間は変わらないが、セットパルス印加状態から検証用のバイアス設定に移行する遷移時間は従来よりも本実施形態の方が短い。これは、従来は、ビットラインの電圧を２．０Ｖから０．１Ｖまで変化させて遷移しているのに対し、本実施形態においては、ビットラインの電圧を２．０Ｖから０．３Ｖまで変化させて遷移しているため、電圧の変化が小さいからである。

【0048】

また、検証時間については、本実施形態においてはドレイン−ソース間に従来の０．１Ｖよりも大きい０．３Ｖの電圧を印加するため、従来よりも大幅に短縮することができる。

【0049】

図６は、本発明の一実施形態に係る不揮発性記憶装置において１ページ分の書き込み（セット３回とリセット３回）をした場合の時間を示す図である。図６に示す例においては、２．３μｓから０．８μｓへと書き込み時間を６８％程度低減する。

【0050】

（読み出し）
続いて、制御部１０４がメモリ１０２からデータを読み出す動作について説明する。制御部１０４がメモリ１０２からデータを読み出す際は、抵抗記憶素子にＨＲＳが書き込まれているかＬＲＳが書き込まれているかは不明である。したがって、データ書き込みの際の検証時のように、抵抗記憶素子にＨＲＳが書き込まれているかＬＲＳが書き込まれているかに応じて適切なバイアス方向を選択することはできない。

【0051】

そこで、制御部１０４がメモリ１０２からデータを読み出す際は、逆バイアスを印加してデータを読み出し、これにライトバック（write back）を組み合わせる。ここで、「ライトバック」とは、抵抗記憶素子の状態がディスターブにより劣化した場合に再度書き込みを実行する動作である。

【0052】

図７は、本発明の一実施形態に係る読み出し時およびライトバック時におけるバイアスを示す図である。

【0053】

図７（ａ）に示すように、制御部１０４は、ソースラインに０．３Ｖ、ビットラインに０Ｖを印加するバイアス設定、すなわち、逆バイアスを抵抗記憶素子に印加してメモリ１０２からデータを読み出す。この場合、抵抗記憶素子にＨＲＳが書き込まれている場合はディスターブが発生しないが、抵抗記憶素子にＬＲＳが書き込まれている場合はディスターブが発生する可能性がある。

【0054】

そこで、抵抗記憶素子にＬＲＳが書き込まれていて、ディスターブが発生していた場合は、制御部１０４は、図７（ｂ）に示すように、ソースラインを０．３Ｖ、ビットラインを２．０Ｖとするバイアス設定によりライトバックを実行する。これにより、制御部１０４は、メモリ１０２内のディスターブされたＬＲＳを元の状態に戻すことができる。この際、図７(ａ)および（ｂ）に示す動作においては、制御部１０４は、寄生容量の大きいソースラインの電圧を変化させないため、図７（ａ）のバイアス状態から図７（ｂ）のバイアス状態へ素早く遷移させることができる。

【0055】

以下、メモリ１０２からデータを読み出した結果、ディスターブが発生したか否かを判定する方法を説明する。

【0056】

図１に示すように、制御部１０４は、第１検出アンプ１０６および第２検出アンプ１０８を備える。第１検出アンプ１０６および第２検出アンプ１０８は、制御部１０４が選択したメモリセルに接続され、それぞれ、選択されたメモリセルに流れる電流を異なる参照値を用いて同時に検出する。なお、本実施形態においては、電流を検出するアンプとして２つのアンプ（第１検出アンプ１０６および第２検出アンプ１０８）を備える構成を例に挙げて説明するが、これは一例である。１つの検出アンプで参照値を変えながら２回測定を行うことにより、１つの検出アンプが第１検出アンプ１０６および第２検出アンプ１０８の機能を兼ね備える構成であってもよい。

【0057】

第１検出アンプ１０６は通常の読み出し用であり、選択されたメモリセルに流れる電流を検出する。

【0058】

第２検出アンプ１０８は、ＬＲＳが書き込まれているメモリセルにディスターブが発生しているか否かを判定する。例えば、第２検出アンプ１０８は、選択されたメモリセルに流れる電流から当該メモリセルの抵抗を算出し、当該抵抗が、通常のＬＲＳの抵抗値より所定の割合以上（例えば、２０％以上）大きい場合にディスターブが発生したと判定する。なお、この判定方法は、あくまでも一例であり、異なる基準で判定してもよい。

【0059】

図８に示すフローチャートを参照しながら、不揮発性記憶装置１００が読み出しを実行する手順を説明する。

【0060】

制御部１０４は、メモリ１０２の中から読み出しの対象となるメモリセルを選択する（ステップＳ１０１）。制御部１０４は、選択したメモリセルに逆バイアスを印加しデータを読み出す（ステップＳ１０２）。

【0061】

第２検出アンプ１０８は、ＬＲＳが書き込まれているメモリセルにディスターブが発生したか否か、すなわち、抵抗が通常のＬＲＳの抵抗値より２０％以上大きいか否かを判定する（ステップＳ１０３）。

【0062】

ステップＳ１０３においてＹｅｓと判定された場合は、制御部１０４は、読み出したメモリセルに対してライトバックを実行する（ステップＳ１０４）。その後、制御部１０４は、他のメモリセルを読み出し対象として選択し（ステップＳ１０５）、ステップＳ１０２に戻る。

【0063】

ステップＳ１０３においてＮｏと判定された場合は、制御部１０４は、他のメモリセルを読み出し対象として選択し（ステップＳ１０５）、ステップＳ１０２に戻る。

【0064】

上述したように、本発明に係る不揮発性記憶装置１００によれば、抵抗記憶素子にＨＲＳとＬＲＳのいずれを書き込むかに応じて、検証時にバイアスを印加する方向を適切に選択することにより、ディスターブが発生することを防ぎつつ、高い電圧を印加して書き込み速度を向上させることができる。

【0065】

また、本発明に係る不揮発性記憶装置１００は、セット時とセット検証時においてソースラインに印加する電圧を同一の電圧とすることにより、セットからセット検証への遷移時間を短縮することができ、リセット時とリセット検証時においてソースラインに印加する電圧を同一の電圧とすることにより、リセットからリセット検証への遷移時間を短縮することができる。

【0066】

また、本発明に係る不揮発性記憶装置１００は、抵抗記憶素子からデータを読み出す際に、ディスターブが発生しているか否かを判定して、ディスターブが発生している場合はライトバックを実行することにより、読み出し時に抵抗記憶素子に高い電圧を印加して読み出し速度を向上させることができる。

【0067】

さらに、本発明に係る不揮発性記憶装置１００は、抵抗記憶素子からデータを読み出す時とライトバックを実行する時とでソースラインに同一の電圧を印加することにより、読み出しからライトバックへの遷移時間を短縮することができる。

【0068】

また、本発明に係る不揮発性記憶装置１００は、ＬＲＳが書き込まれている抵抗記憶素子の抵抗が所定の割合以上増えているか否かに基づいてディスターブが発生しているか否かを判定することができる。

【0069】

本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。

【0070】

例えば、上記実施形態はメモリセルとして１Ｔ１Ｒ型を例に挙げて説明したが、本発明はこれに限るものではなく、メモリセルは１Ｒ型であってもよいし、その他の構成であってもよい。

【0071】

また、上記実施形態においては、具体的なバイアス電圧を例に挙げて説明したが、説明に用いた数値はあくまでも一例であり、実際に使用するメモリセルの特性に合わせて適切な数値を選択することができる。

【0072】

また、上記実施形態はＲｅＲＡＭを例に挙げて説明したが、本発明はこれに限るものではなく、バイアス電圧に対して同様の依存性を示す不揮発性メモリであれば本発明を適用可能である。

【0073】

また、上記実施形態においては、ＨＲＳ検証時に逆バイアスを印加し、ＬＲＳ検証時に順バイアスを印加する場合を説明したが、抵抗記憶素子が上記実施形態で説明したディスターブ特性と逆のディスターブ特性を示す場合（すなわち、ＨＲＳは順バイアスでディスターブが発生せず、ＬＲＳは逆バイアスでディスターブが発生しない場合）は、ＨＲＳ検証時に順バイアスを印加し、ＬＲＳ検証時に逆バイアスを印加するようにしてもよい。

【符号の説明】

【0074】

１００ 不揮発性記憶装置
１０２ メモリ
１０４ 制御部
１０６ 第１検出アンプ
１０８ 第２検出アンプ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】