特許 6203934 誘電体基板上への複製回路および変成器の統合

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6203934

(24)【登録日】2017年9月8日

(45)【発行日】2017年9月27日

(54)【発明の名称】誘電体基板上への複製回路および変成器の統合

(51)【国際特許分類】

   H01L 21/8234 20060101AFI20170914BHJP

   H01L 27/06 20060101ALI20170914BHJP

   H01L 29/786 20060101ALI20170914BHJP

   H01L 27/04 20060101ALI20170914BHJP

   H01L 21/822 20060101ALI20170914BHJP

   H01L 27/088 20060101ALI20170914BHJP

   H03H 11/46 20060101ALI20170914BHJP

【ＦＩ】

   H01L27/06 102A

   H01L29/78 613Z

   H01L27/04 V

   H01L29/78 618B

   H01L27/088 331E

   H01L27/04 L

   H03H11/46 B

【請求項の数】34

【全頁数】28

(21)【出願番号】特願2016-500878(P2016-500878)

(86)(22)【出願日】2014年3月7日

(65)【公表番号】特表2016-518700(P2016-518700A)

(43)【公表日】2016年6月23日

(86)【国際出願番号】US2014021904

(87)【国際公開番号】WO2014150025

(87)【国際公開日】20140925

【審査請求日】2017年2月14日

(31)【優先権主張番号】13/829,784

(32)【優先日】2013年3月14日

(33)【優先権主張国】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田 晋平

(72)【発明者】

【氏名】ジェ−シュン・ラン

(72)【発明者】

【氏名】チィ・シュン・ロ

(72)【発明者】

【氏名】ジョンヘ・キム

(72)【発明者】

【氏名】マリオ・フランシスコ・ヴェレス

(72)【発明者】

【氏名】ジョン・エイチ・ホン

【審査官】 市川 武宜

(56)【参考文献】

【文献】 米国特許出願公開第２０１１／０２９９４３１（ＵＳ，Ａ１）

【文献】 特開２００６−０５４４４６（ＪＰ，Ａ）

【文献】 特開２０１２−０７４０６０（ＪＰ，Ａ）

【文献】 特開２００３−３１８４１７（ＪＰ，Ａ）

【文献】 特開平０８−０３２０７６（ＪＰ，Ａ）

【文献】 特開２０１２−０５８２７４（ＪＰ，Ａ）

【文献】 特表２００９−５０８３２２（ＪＰ，Ａ）

【文献】 特開２０１０−１４１２４６（ＪＰ，Ａ）

【文献】 M. Mikhemar, H. Darabi and A. Abidi，A Tunable Integrated Duplexer with 50dB Isolation in 40nm CMOS，Proc. 2009 ISSCC，米国，IEEE，２００９年，386-387

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／７８６

Ｈ０３Ｈ １１／４６

(57)【特許請求の範囲】

【請求項1】

ガラスタイプの材料で形成された単一の誘電体基板の上に配置された複製回路であって、可変キャパシタまたは可変抵抗として機能するように構成されている薄膜トランジスタを備える複製回路と、
前記単一の誘電体基板の上に配置され、かつ前記複製回路に結合された変成器であって、前記複製回路とアンテナとの間のインピーダンス整合を容易にするように構成されている変成器と、を備えるデバイスであって、
前記変成器が垂直結合ハイブリッド変成器を備え、
前記垂直結合ハイブリッド変成器が、
前記単一の誘電体基板の上面の上に配置された第１のインダクタ構造と、
前記単一の誘電体基板の上面の上に配置され、かつ前記第１のインダクタ構造の上に配置された第２のインダクタ構造と、
前記第１のインダクタ構造と前記第２のインダクタ構造との間に配置された誘電体層と、を備える、デバイス。

【請求項2】

前記第１のインダクタ構造が、前記単一の誘電体基板の上面の上に形成された第１の対のインダクタを備え、前記第２のインダクタ構造が、前記単一の誘電体基板の上面の上に形成された第２の対のインダクタを備える、請求項１に記載のデバイス。

【請求項3】

前記第１の対のインダクタが、前記単一の誘電体基板の上に配置されたＭ１層およびＭ３層に形成されていて、前記第２の対のインダクタが、前記単一の誘電体基板の上に配置されたＭ４層およびＭ５層に形成されている、請求項２に記載のデバイス。

【請求項4】

前記第１の対のインダクタが、前記単一の誘電体基板の上に配置されたＭ１層およびＭ４層に形成され、前記第２の対のインダクタが、前記単一の誘電体基板の上に配置されたＭ３層およびＭ５層に形成されている、請求項２に記載のデバイス。

【請求項5】

前記第１のインダクタ構造および前記第２のインダクタ構造が多重垂直結合インダクタとして形成されている、請求項１に記載のデバイス。

【請求項6】

前記多重垂直結合インダクタが、２つの垂直結合インダクタの複数のセットを含む、請求項５に記載のデバイス。

【請求項7】

前記第１のインダクタ構造および前記第２のインダクタ構造が並行構成で形成されている、請求項１に記載のデバイス。

【請求項8】

前記垂直結合ハイブリッド変成器が、前記第１のインダクタ構造と前記第２のインダクタ構造との間に配置されたエアギャップを含む、請求項７に記載のデバイス。

【請求項9】

前記薄膜トランジスタが、ドレイン領域、ソース領域、ゲート領域、チャネル領域およびゲート絶縁層を備える、請求項１に記載のデバイス。

【請求項10】

前記薄膜トランジスタが、アモルファスシリコン、ポリシリコン、連続結晶粒シリコン、インジウム‐ガリウム‐亜鉛酸化物（ＩＧＺＯ）、二硫化モリブデン（ＭｏＳ_２）、グラフェンまたはそれらの組合せから形成される、請求項１に記載のデバイス。

【請求項11】

前記第１のインダクタ構造および前記第２のインダクタ構造が交互配置構成で形成されている、請求項１に記載のデバイス。

【請求項12】

前記変成器および前記複製回路が互いに並行して配置されている、請求項１に記載のデバイス。

【請求項13】

前記変成器が前記複製回路の上に配置されている、請求項１に記載のデバイス。

【請求項14】

前記複製回路が前記変成器の上に配置されている、請求項１に記載のデバイス。

【請求項15】

前記誘電体基板がアルカリ土類ボロ‐アルミノケイ酸塩ガラスで形成されている、請求項１に記載のデバイス。

【請求項16】

少なくとも１つの半導体ダイに統合されている請求項１に記載のデバイス。

【請求項17】

前記複製回路および前記変成器が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニットおよびコンピュータのうち少なくとも一つに統合されている、請求項１に記載のデバイス。

【請求項18】

ガラスタイプの材料で形成された単一の誘電体基板の上に配置された、インピーダンス整合のための手段であって、可変キャパシタまたは可変抵抗として機能するように構成されている薄膜トランジスタを備える、インピーダンス整合のための手段と、
前記単一の誘電体基板の上に配置され、かつ前記インピーダンス整合のための手段に結合された、エネルギーを伝達するための手段であって、前記インピーダンス整合のための手段とアンテナとの間のインピーダンス整合を容易にするように構成されている、エネルギーを伝達するための手段と、を備えるデバイスであって、
前記エネルギーを伝達するための手段が、
前記単一の誘電体基板の上面の上に配置された、エネルギーを蓄えるための第１の手段と、
前記単一の誘電体基板の上面の上に配置され、かつ前記エネルギーを蓄えるための第１の手段の上に配置された、エネルギーを蓄えるための第２の手段と、
前記エネルギーを蓄えるための第１の手段と前記エネルギーを蓄えるための第２の手段との間に配置された誘電体層と、を備える、デバイス。

【請求項19】

前記エネルギーを蓄えるための第１の手段および前記エネルギーを蓄えるための第２の手段が、多重垂直結合インダクタとして形成されている、請求項１８に記載のデバイス。

【請求項20】

前記多重垂直結合インダクタが、２つの垂直結合インダクタの複数のセットを含む、請求項１９に記載のデバイス。

【請求項21】

前記エネルギーを蓄えるための第１の手段および前記エネルギーを蓄えるための第２の手段が、並行構成で形成されている、請求項１８に記載のデバイス。

【請求項22】

前記エネルギーを伝達するための手段が、前記エネルギーを蓄えるための第１の手段と前記エネルギーを蓄えるための第２の手段との配置されたエアギャップを含む、請求項２１に記載のデバイス。

【請求項23】

前記薄膜トランジスタが、ドレイン領域、ソース領域、ゲート領域、チャネル領域およびゲート絶縁層を備える、請求項１８に記載のデバイス。

【請求項24】

前記エネルギーを蓄えるための第１の手段および前記エネルギーを蓄えるための第２の手段が、交互配置構成で形成されている、請求項１８に記載のデバイス。

【請求項25】

前記エネルギーを伝達するための手段および前記インピーダンス整合のための手段が、互いに並行して配置されている、請求項１８に記載のデバイス。

【請求項26】

前記エネルギーを伝達するための手段が、前記インピーダンス整合のための手段の上に配置されている、請求項１８に記載のデバイス。

【請求項27】

前記インピーダンス整合のための手段が、前記エネルギーを伝達するための手段の上に配置されている、請求項１８に記載のデバイス。

【請求項28】

少なくとも１つの半導体ダイに統合されている請求項１８に記載のデバイス。

【請求項29】

前記インピーダンス整合のための手段および前記エネルギーを伝達するための手段が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニットおよびコンピュータのうち少なくとも一つに統合されている、請求項１８に記載のデバイス。

【請求項30】

プロセッサによって実行されると、
ガラスタイプの材料で形成された単一の誘電体基板の上面の上への、可変キャパシタまたは可変抵抗として機能するように構成される薄膜トランジスタを備える複製回路の形成を前記プロセッサが開始し、
前記単一の誘電体基板の上面の上への、前記複製回路に結合され、前記複製回路とアンテナとの間のインピーダンス整合を容易にするように構成される垂直結合ハイブリッド変成器の形成を前記プロセッサが開始し、
前記単一の誘電体基板の上面の上に配置される前記垂直結合ハイブリッド変成器の第１のインダクタ構造の形成を前記プロセッサが開始し、
前記単一の誘電体基板の上面の上に配置され、かつ前記第１のインダクタ構造の上に配置される前記垂直結合ハイブリッド変成器の第２のインダクタ構造の形成を前記プロセッサが開始し、
前記第１のインダクタ構造と前記第２のインダクタ構造との間に配置される誘電体層の形成を前記プロセッサが開始する
ことになる命令を記憶している非一時的コンピュータ可読媒体。

【請求項31】

前記複製回路および前記垂直結合ハイブリッド変成器が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニットおよびコンピュータのうち少なくとも一つに統合される、請求項３０に記載の非一時的コンピュータ可読媒体。

【請求項32】

半導体デバイスに対応する設計情報を含んだデータファイルを受け取るステップと、
前記設計情報に従って前記半導体デバイスを製造するステップと、を含む方法であって、
前記半導体デバイスが、
単一の誘電体基板の上に配置される複製回路であって、可変キャパシタまたは可変抵抗として機能するように構成される薄膜トランジスタを備える複製回路と、
前記単一の誘電体基板の上に配置され、かつ、前記複製回路に結合される垂直結合ハイブリッド変成器であって、前記複製回路とアンテナとの間のインピーダンス整合を容易にするように構成される垂直結合ハイブリッド変成器と、を含み、
前記垂直結合ハイブリッド変成器が、
前記単一の誘電体基板の上面の上に配置される第１のインダクタ構造と、
前記単一の誘電体基板の上面の上に配置され、かつ前記第１のインダクタ構造の上に配置される第２のインダクタ構造と、
前記第１のインダクタ構造と前記第２のインダクタ構造との間に配置される誘電体層と、を備える、方法。

【請求項33】

前記データファイルがＧＥＲＢＥＲ形式を有する、請求項３２に記載の方法。

【請求項34】

前記データファイルがＧＤＳＩＩ形式を有する、請求項３２に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

関連出願の相互参照
本出願は、参照によりその内容のすべてが明確に本明細書に組み込まれている、２０１３年３月１４日に出願した、同一出願人による米国特許出願第１３／８２９７８４号の優先権を主張するものである。

【0002】

本開示は、一般に、半導体デバイス内の複製回路および変成器に関する。

【背景技術】

【0003】

技術の進歩により、計算デバイスは、より小型化され、かつ、より強力になっている。たとえば現在、小型で重量が軽く、かつ、使用者が容易に持ち運ぶことができる携帯型ワイヤレス電話、携帯情報端末（ＰＤＡ，ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）およびページングデバイスなどのワイヤレス計算デバイスを始めとする様々な携帯型パーソナル計算デバイスが存在している。より詳細には、セルラー電話およびインターネットプロトコル（ＩＰ，ｉｎｔｅｒｎｅｔ ｐｒｏｔｏｃｏｌ）電話などの携帯型ワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話は、その中に組み込まれる他のタイプのデバイスを含む。たとえばワイヤレス電話は、デジタルスチールカメラ、デジタルビデオカメラ、デジタルレコーダおよびオーディオファイルプレーヤを含むことも可能である。また、そのようなワイヤレス電話は、インターネットにアクセスするために使用することができるウェブブラウザアプリケーションなどのソフトウェアアプリケーションを始めとする実行可能命令を処理することも可能である。したがってこれらのワイヤレス電話は、著しい計算能力を含むことができる。

【0004】

数多くの顕著な技術的進歩は、ワイヤレス通信技術の分野で実現されている。顕著な技術的進歩のうちの１つは、半導体集積回路（ＩＣ，ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）内への極めて多くの超小型電子デバイスの統合を可能にする半導体製造プロセスにおける進歩である。半導体製造技術は、ワイヤレス通信製品の製造に関連するコストを低減している。

【0005】

相補性金属酸化膜半導体（ＣＭＯＳ，ｃｏｍｐｌｅｍｅｎｔａｒｙ‐ｍｅｔａｌ‐ｏｘｉｄｅ‐ｓｅｍｉｃｏｎｄｕｃｔｏｒ）製造技術は、ワイヤレス通信ＩＣの製造に使用することができる。無線周波数（ＲＦ，ｒａｄｉｏ‐ｆｒｅｑｕｅｎｃｙ）送受切換え器は、周波数選択型フィルタを使用して送信‐受信（ＴＸ‐ＲＸ，ｔｒａｎｓｍｉｔ‐ｒｅｃｅｉｖｅ）を分離しているので、高度な分離要求事項が、ＣＭＯＳ技術を使用したＲＦオフチップ送受切換え器の統合を困難にしている。表面弾性波（ＳＡＷ，ｓｕｒｆａｃｅ ａｃｏｕｔｉｃ ｗａｖｅ）技術および圧電薄膜共振子（ＦＢＡＲ，ｆｉｌｍ ｂｕｌｋ ａｃｏｕｓｔｉｃ ｒｅｓｏｎａｔｏｒ）技術をＲＦ送受切換え器に使用してＴＸ‐ＲＸ分離を提供することができる。しかしながらＳＡＷ技術およびＦＢＡＲ技術は、他の技術と比較すると、モジュールのサイズが比較的大きく、また、コストがより高くなることがある。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本開示は、変成器に結合された複製回路を統合するシステムの特定の実施形態を提示する。複製回路および変成器は、複製回路とアンテナとの間のインピーダンス整合を達成し、かつ、送信‐受信（ＴＸ‐ＲＸ）分離を提供するために、誘電体基板の上に配置される。

【課題を解決するための手段】

【0007】

特定の実施形態では、デバイスは、誘電体基板の上に配置された複製回路を含む。複製回路は、可変キャパシタまたは可変抵抗として機能するように構成される薄膜トランジスタ（ＴＦＴ，ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）を含む。デバイスは、誘電体基板の上に配置され、かつ、複製回路に結合された変成器をさらに含む。変成器は、複製回路とアンテナとの間のインピーダンス整合を容易にするように構成される。

【0008】

別の特定の実施形態では、方法は、ガラスタイプの材料の表面の上に複製回路を形成するステップを含む。複製回路は、可変キャパシタまたは可変抵抗として機能するように構成されるＴＦＴを含む。方法は、ガラスタイプの材料の表面の上に変成器を形成するステップをさらに含む。変成器は複製回路に結合される。変成器は、複製回路とアンテナとの間のインピーダンス整合を容易にするように構成される。

【0009】

別の特定の実施形態では、デバイスは、誘電体基板の上に配置された、インピーダンス整合のための手段を含む。インピーダンス整合のための手段は、可変キャパシタまたは可変抵抗として機能するように構成されるＴＦＴを含む。デバイスは、誘電体基板の上に配置され、かつ、インピーダンス整合のための手段に結合された、エネルギーを伝達するための手段をさらに含む。エネルギーを伝達するための手段は、インピーダンス整合のための手段とアンテナとの間のインピーダンス整合を容易にするように構成される。

【0010】

別の特定の実施形態では、方法は、ガラスタイプの材料の表面の上に複製回路を形成するための第１のステップを含む。複製回路は、可変キャパシタまたは可変抵抗として機能するように構成されるＴＦＴを含む。方法は、ガラスタイプの材料の表面の上に変成器を形成するための第２のステップをさらに含む。変成器は複製回路に結合される。変成器は、複製回路とアンテナとの間のインピーダンス整合を容易にするように構成される。

【0011】

別の特定の実施形態では、非一時的コンピュータ可読媒体は、プロセッサによって実行されると、ガラスタイプの材料の表面上への複製回路の形成をそのプロセッサが開始することになる命令を含む。複製回路は、可変キャパシタまたは可変抵抗として機能するように構成されるＴＦＴを含む。非一時的コンピュータ可読媒体は、プロセッサによって実行されると、ガラスタイプの材料の表面上への変成器の形成をそのプロセッサが開始することになる命令をさらに含む。変成器は複製回路に結合される。変成器は、複製回路とアンテナとの間のインピーダンス整合を容易にするように構成される。

【0012】

別の特定の実施形態では、方法は、半導体デバイスに対応する設計情報を含んだデータファイルを受け取るステップを含む。方法は、設計情報に従って半導体デバイスを製造するステップをさらに含む。半導体デバイスは、誘電体基板の上に配置された複製回路を含む。複製回路は、可変キャパシタまたは可変抵抗として機能するように構成されるＴＦＴを含む。半導体デバイスは、誘電体基板の上に配置され、かつ、複製回路に結合された変成器をさらに含む。変成器は、複製回路とアンテナとの間のインピーダンス整合を容易にするように構成される。

【0013】

開示される実施形態のうちの少なくとも１つによって提供される特定の利点の１つは、同じ誘電体基板の上に複製回路および変成器を統合することにより、複製回路と変成器との間のトレースインダクタンス変化を小さくすることができることである。トレースインダクタンス変化は、複製回路とアンテナとの間のインピーダンスが不整合になり、送信‐受信（ＴＸ‐ＲＸ）分離が小さくなる原因になることがある。同じ誘電体基板の上に複製回路および変成器を製造することにより、複製回路とアンテナとの間のインピーダンス整合を達成し、ＴＸ−ＲＸ分離を改善することができる。

【0014】

本開示の他の態様、利点および特徴は、以下の節、すなわち図面の簡単な説明、発明を実施するための形態および特許請求の範囲を含む本出願全体を精査すれば明らかになる。

【図面の簡単な説明】

【0015】

【図1】基板の上に変成器と互いに並行して配置された複製回路を含む構造の特定の実施形態を示す線図である。

【図2】基板の上の変成器の下方に配置された複製回路を含む構造の特定の実施形態を示す線図である。

【図3】基板の上の変成器の上に配置された複製回路を含む構造の特定の実施形態を示す線図である。

【図4】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第１の実例線図である。

【図5】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第２の実例線図である。

【図6】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第３の実例線図である。

【図7】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第４の実例線図である。

【図8】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第５の実例線図である。

【図9】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第６の実例線図である。

【図10】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第７の実例線図である。

【図11】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第８の実例線図である。

【図12】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第９の実例線図である。

【図13】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第１０の実例線図である。

【図14】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第１１の実例線図である。

【図15】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第１２の実例線図である。

【図16】半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間の構造の第１３の実例線図である。

【図17】並列構成の複数のインダクタを有する変成器の特定の実施形態の線図である。

【図18】交互配置構成の複数のインダクタを有する変成器の特定の実施形態の線図である。

【図19】ガラスタイプの材料の表面の上に複製回路および変成器を形成する方法の特定の実例実施形態のフローチャートである。

【図20】複製回路および変成器を含んだ通信デバイスのブロック図である。

【図21】複製回路および変成器を含んだ電子デバイスを製造する製造プロセスの特定の実例実施形態のデータ流れ図である。

【発明を実施するための形態】

【0016】

図１は、誘電体基板１０３（たとえばパッシブオングラス（ＰＯＧ，ｐａｓｓｉｖｅ‐ｏｎ‐ｇｌａｓｓ）基板などのガラスタイプの材料）の上に変成器１０２と互いに並行して製造された複製回路１０１を含む構造１００の一実施形態を示す線図である。図１には、構造１００がそれぞれ機能ブロック図１２０、横断面図１３０および回路レベル図１４０で示されている。

【0017】

特定の実施形態では、複製回路１０１は薄膜トランジスタ（ＴＦＴ）１１５を含む。ＴＦＴ１１５は、ドレイン領域１０４、ソース領域１０５、ゲート領域１０６、チャネル領域１０７およびゲート絶縁層１０８を含む。特定の実施形態では、変成器１０２は垂直結合ハイブリッド変成器（ＶＨＴ，ｖｅｒｔｉｃａｌ‐ｃｏｕｐｌｉｎｇ ｈｙｂｒｉｄ ｔｒａｎｓｉｓｔｏｒ）である。別の実施形態では、変成器１０２は横方向結合ハイブリッド変成器である。変成器１０２がＶＨＴである場合、変成器１０２は、誘電体基板（たとえば図１の誘電体基板１０３）の表面の上に配置された第１のインダクタ構造（たとえば第１のインダクタ１０９）、誘電体構造および第１のインダクタ構造の上に配置された第２のインダクタ構造（たとえば第２のインダクタ１１０）、および第１のインダクタ構造と第２のインダクタ構造との間に配置された誘電体層（たとえば誘電体層１１１）を含むことができる。本明細書において使用されている「の上」という用語は、本明細書に提供されている図に示されている配向に対するものであるものとして解釈されたい。変成器１０２は、第１のインダクタ構造と第２のインダクタ構造との間に配置されたエアギャップをさらに含むことができる。変成器１０２が横方向結合ハイブリッド変成器である場合、変成器１０２は、誘電体基板（たとえば図１の誘電体基板１０３）の表面の上に配置された第１のインダクタ構造、および誘電体基板の表面の上に配置された第２のインダクタ構造を含むことができ、第１のインダクタ構造および第２のインダクタ構造は互いに並行している。

【0018】

図１に示されているように、変成器１０２の１つの端子は複製回路１０１に結合することができ、また、変成器１０２の別の端子はアンテナ１１２に結合することができる。ＴＦＴ１１５は、アンテナ１１２と複製回路１０１との間のインピーダンス整合または実質的なインピーダンス整合あるいは近インピーダンス整合を達成するために、可変キャパシタ１１３または可変抵抗１１４として機能するように構成することができる。変成器１０２は、複製回路１０１とアンテナ１１２との間のインピーダンス整合または実質的なインピーダンス整合あるいは近インピーダンス整合を容易にするように構成することができる。特定の実施形態では、ＴＦＴ１１５のソース領域１０５は、可変キャパシタ１１３を形成するためにドレイン領域１０４に結合される。特定の実施形態では、ゲート領域１０６は、可変抵抗１１４を形成するためにソース領域１０５に結合される。

【0019】

図２は、誘電体基板２０３（たとえばパッシブオングラス（ＰＯＧ）基板などのガラスタイプの材料）の上の変成器２０２を使用して製造された複製回路２０１を含む構造２００の一実施形態を示したものであり、変成器２０２は複製回路２０１の上に配置されている。図２には、構造２００が高度な機能ブロック図で示されている。構造２００の回路レベル図は、図１の回路レベル図１４０に対応していてもよい。

【0020】

特定の実施形態では、複製回路２０１は薄膜トランジスタ（ＴＦＴ）を含む。ＴＦＴ複製回路２０１は、ドレイン領域、ソース領域、ゲート領域、チャネル領域およびゲート絶縁層を含むことができる。変成器２０２は、垂直結合ハイブリッド変成器（ＶＨＴ）または横方向結合ハイブリッド変成器であってもよい。変成器２０２がＶＨＴである場合、変成器２０２は、誘電体基板（たとえば誘電体基板２０３）の表面の上に配置された第１のインダクタ構造、誘電体構造および第１のインダクタ構造の上に配置された第２のインダクタ構造、および第１のインダクタ構造と第２のインダクタ構造との間に配置された誘電体層を含むことができる。変成器２０２は、第１のインダクタ構造と第２のインダクタ構造との間に配置されたエアギャップをさらに含むことができる。変成器２０２が横方向結合ハイブリッド変成器である場合、変成器２０２は、誘電体基板の表面の上に配置された第１のインダクタ構造、および誘電体基板の表面の上に配置された第２のインダクタ構造を含むことができ、第１のインダクタ構造および第２のインダクタ構造は互いに並行している。

【0021】

図３は、誘電体基板３０３（たとえばパッシブオングラス（ＰＯＧ）基板などのガラスタイプの材料）の上の変成器３０２を使用して製造された複製回路３０１を含む構造３００の一実施形態を示したものであり、複製回路３０１は変成器３０２の上に配置されている。図３には、構造３００の機能ブロック図が示されている。構造３００の回路レベル図は、図１の回路レベル図１４０に対応していてもよい。

【0022】

特定の実施形態では、複製回路３０１は薄膜トランジスタ（ＴＦＴ）を含む。ＴＦＴ複製回路３０１は、ドレイン領域、ソース領域、ゲート領域、チャネル領域およびゲート絶縁層を含むことができる。変成器３０２は、垂直結合ハイブリッド変成器（ＶＨＴ）または横方向結合ハイブリッド変成器であってもよい。変成器３０２がＶＨＴである場合、変成器３０２は、誘電体基板（たとえば誘電体基板３０３）の表面の上に配置された第１のインダクタ構造、誘電体構造および第１のインダクタ構造の上に配置された第２のインダクタ構造、および第１のインダクタ構造と第２のインダクタ構造との間に配置された誘電体層を含むことができる。変成器３０２は、第１のインダクタ構造と第２のインダクタ構造との間に配置されたエアギャップをさらに含むことができる。変成器３０２が横方向結合ハイブリッド変成器である場合、変成器３０２は、誘電体基板の表面の上に配置された第１のインダクタ構造、および誘電体基板の表面の上に配置された第２のインダクタ構造を含むことができ、第１のインダクタ構造および第２のインダクタ構造は互いに並行して配置されている。

【0023】

図１〜図３のすべてに示されているように、誘電体基板の上に複製回路および変成器を製造することにより、複製回路と変成器との間のトレースインダクタンス変化を小さくすることができる。トレースインダクタンス変化は、複製回路とアンテナ（たとえば図１のアンテナ１１２）との間のインピーダンス不整合の原因になり、送信−受信（ＴＸ‐ＲＸ）分離を小さくすることがある。誘電体基板の上に複製回路および変成器を製造することにより、複製回路とアンテナとの間のインピーダンス整合または実質的なインピーダンス整合あるいは近インピーダンス整合を達成し、ＴＸ‐ＲＸ分離を改善することができる。

【0024】

以下の説明は、変成器と互いに並行の複製回路を含むデバイス（図１に示されているように）を製造する方法の特定の実施形態の詳細を示したものである。説明されている特徴、方法および構造を使用して、それぞれ図２および図３に示されているように複製回路が変成器の上に存在し、あるいは変成器が複製回路の上に存在するデバイスを製造することができる。

【0025】

図４を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第１の実例線図が一括して４００で示されている。図４には、複製回路のＴＦＴのゲート領域４０１および変成器の金属コネクタ４０２が示されている。この線図は、構造４００の一部の横断面図を示している。構造４００は、基板４０３として誘電材料を含むことができる。一実施形態では、基板４０３は、電気抵抗率が高いガラスタイプの材料（たとえば非結晶性材料すなわちアモルファス固体材料）、禁制帯が広い半導体または電気抵抗率が高いプラスチック基板を含むことができ、あるいはこれらから形成することができる。ガラスタイプの材料の例には、アルカリ土類ボロ‐アルミノケイ酸塩（たとえばコーニングガラス基板）、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、炭化ケイ素（ＳｉＣ）、ロジャースラミネート、およびプラスチックおよびエポキシなどの重合体がある。別の実施形態では、基板４０３は、サファイア（Ａｌ_２Ｏ_３）、水晶またはセラミックなどの電気抵抗率が高い結晶性材料を含むことができ、あるいはこのような材料から形成することができる。特定の実施形態では、基板４０３の厚さは、約０．３ｍｍから約０．７ｍｍまでの範囲である。

【0026】

図４は、いくつかの領域４０５〜４０９に分割されている。各領域４０５〜４０９は、図４〜図１４で異なるデバイスが形成されることを示している。たとえば領域４０５は、図１のＴＦＴ１１５などのＴＦＴの形成を示している。領域４０６は、図１の可変抵抗１１４などの可変抵抗として機能するように構成されるＴＦＴの形成を示している。領域４０７は、図１の可変キャパシタ１１３などの可変キャパシタとして機能するように構成されるＴＦＴの形成を示している。領域４０８は、横方向結合ハイブリッド変成器の形成を示している。領域４０９は、垂直結合ハイブリッド変成器の形成を示している。領域４０５〜４０９は、少なくとも１つの変成器および少なくとも１つのＴＦＴ構成を含む任意の構成で配置することができ、ＴＦＴは複製回路として使用される。

【0027】

ゲート領域４０１および金属コネクタ４０２は、添加プロセスを使用して形成することができる。様々なプロセスを使用して層を加え、除去し、あるいはパターン化することができる。たとえば化学気相成長（ＣＶＤ，ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、スピン−オン、スパッタリングおよび電気めっきなどの膜堆積プロセスを使用して、金属層および金属間誘電体層を形成することができ、フォトリソグラフィを使用して金属層のパターンを形成することができ、エッチングプロセスを実施して望ましくない材料を除去することができ、また、スピン塗布、「エッチバック」および化学機械研磨（ＣＭＰ，ｃｈｅｍｉｃａｌ‐ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）などの平坦化プロセスを使用して平らな表面を生成することができる。追加し、除去し、パターン化し、ドープし、さもなければ加工すべき材料に応じて他のプロセスを使用することも可能であり、あるいは代替として他のプロセスを使用することも可能である。

【0028】

さらに、図解を容易にし、かつ、説明を分かり易くするために、図には限られた数のコネクタ、インダクタ、層および他の構造またはデバイスしか示されていない。実際には、構造は、もっと多くの、あるいはもっと少ないコネクタ、インダクタ、層および他の構造またはデバイスを含むことができる。

【0029】

基板４０３の上に導電層４０４を堆積させて、複製回路のＴＦＴのゲート領域４０１および金属コネクタ４０２を形成することができる。金属コネクタ４０２を利用して、変成器（図１の変成器１０２などの）のインダクタを接続し、あるいはインダクタを形成することができる。特定の実施形態では、導電層４０４は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）または銅（Ｃｕ）などの金属、あるいはアルミニウム‐銅合金（Ａｌ‐Ｃｕ）、アルミニウム‐ネオジム（Ａｌ‐Ｎｄ）、アルミニウム‐タンタル（Ａｌ‐Ｔａ）またはアルミニウム‐ケイ素‐銅（ＡｌＳｉＣｕ）あるいはそれらの組合せなどの金属合金を含む。特定の実施形態では、導電層４０４の厚さは約１マイクロメートル（μｍ）である。導電層４０４は、化学気相成長（ＣＶＤ）、スピン−オン、スパッタリングまたは電気めっきなどの添加プロセスを使用して形成することができる。フォトリソグラフィエッチプロセスを使用して、ゲート領域４０１および金属コネクタ４０２をパターン化することができる。

【0030】

図５を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第２の実例線図が一括して５００で示されている。図５では、ゲート領域４０１および金属コネクタ４０２が形成された後、引き続いて形成される複製回路のＴＦＴのドレイン領域、ソース領域およびチャネル領域からゲート領域４０１を絶縁するために、基板４０３の上に絶縁層５０１が形成される。絶縁層５０１は、二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（Ｓｉ_３Ｎ_４）、酸化アルミニウム（Ａｌ_２Ｏ_３）、五酸化タンタル（Ｔａ_２Ｏ_５）、またはゲート領域４０１をドレイン領域、ソース領域およびチャネル領域から絶縁するのに適した別の材料などの誘電体絶縁物材料から構成することができる。絶縁層５０１は、（ｉ）ＳｉＯ_ｘおよびＳｉＮ_ｘのためのプラズマ増速化学気相成長（ＰＥ−ＣＶＤ，ｐｌａｓｍａ‐ｅｎｈａｎｃｅｄ ｃｈｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、（ｉｉ）Ａｌ_２Ｏ_３、ＨｆＯ_２およびＺｒＯ_２のための原子層堆積（ＡＬＤ，ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、（ｉｉｉ）気相成長（ＰＶＤ）（ＳｉＯ_２のためのスパッタリングなどの）、または（ｉｖ）ＰＶＤプロセスの後の陽極化成（Ａｌ_２Ｏ_３またはＴａ_２Ｏ_５のためなどの）などの膜堆積プロセスを使用して形成することができる。

【0031】

図６を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第３の実例線図が一括して６００で示されている。図６では、絶縁層５０１が形成された後、チャネル領域６０２を形成するために基板４０３の上に層６０１が形成される。特定の実施形態では、層６０１は、アモルファスシリコン、ポリシリコン、連続結晶粒シリコン、インジウム‐ガリウム‐亜鉛酸化物（ＩＧＺＯ）、二硫化モリブデン（ＭｏＳ_２）またはグラフェンから構成される。層６０１は、プラズマ増速化学気相成長（ＰＥ‐ＣＶＤ）またはスパッタリングなどの添加プロセスを使用して形成することができる。フォトリソグラフィエッチプロセスを使用して層６０１をパターン化し、それによりチャネル領域６０２を形成することができる。

【0032】

図７を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第４の実例線図が一括して７００で示されている。図７では、チャネル領域６０２が形成された後、ソース領域７０２およびドレイン領域７０３を形成するために、基板４０３の上に層７０１が形成される。特定の実施形態では、（たとえばチャネル６０１がアモルファスシリコンから構成されると）層７０１は、不純物がドープされたアモルファスシリコンから構成される。層７０１は、プラズマ増速化学気相成長（ＰＥ−ＣＶＤ）などの添加プロセスを使用して形成することができる。フォトリソグラフィエッチプロセスを使用して層７０１をパターン化し、それによりソース領域７０２およびドレイン領域７０３を形成することができる。

【0033】

図８を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第５の実例線図が一括して８００で示されている。図８では、ソース領域７０２およびドレイン領域７０３が形成された後、複製回路のＴＦＴおよび金属コネクタを他の回路機構またはデバイスから電気的に絶縁するために、基板４０３の上に誘電体層８０１が形成される。誘電体層８０１は、二酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（Ｓｉ_３Ｎ_４）、またはポリイミド（ＰＩ）、ベンゾシクロブテン（ＢＣＢ）あるいはアクリルなどの絶縁重合体を含むことができる。特定の実施形態では、誘電体層８０１の厚さは約３μｍである。異方性エッチプロセスを使用して、誘電体層８０１中にビア（または凹所）８０２を生成することができる。ビア（または凹所）８０２を使用して、インダクタ、ゲート電極、ソース電極またはドレイン電極を形成することができる。特定の実施形態では、ビア（または凹所）８０２の深さは約２μｍである。

【0034】

図９を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第６の実例線図が一括して９００で示されている。図９では、ビア（または凹所）８０２が形成された後、ゲート電極９０２、ソース電極９０３、ドレイン電極９０４および第１のインダクタ９０５を形成するために、基板４０３の上に導電層９０１が形成される。特定の実施形態では、導電層９０１は、金属（銅（Ｃｕ）、アルミニウム（Ａｌ）または金（Ａｕ）などの）または金属合金でできている。導電層９０１は、化学気相成長（ＣＶＤ）、スパッタリングおよび電気めっきなどの添加プロセスを使用して形成することができる。フォトリソグラフィエッチプロセスを使用して導電層９０１をパターン化し、それによりゲート電極９０２、ソース電極９０３、ドレイン電極９０４および第１のインダクタ９０５を形成することができる。

【0035】

図１０を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第７の実例線図が一括して１０００で示されている。図１０では、ゲート電極９０２、ソース電極９０３、ドレイン電極９０４および第１のインダクタ９０５が形成された後、基板４０３の上に誘電体層１００１が堆積される。誘電体層１００１は、ゲート電極９０２、ソース電極９０３、ドレイン電極９０４および第１のインダクタ９０５を他の回路機構またはデバイスから絶縁することができる。垂直結合ハイブリッド変成器（ＶＨＴ）内の下部インダクタ間に誘電体層１００２を形成し、かつ、引き続いてＶＨＴ内に上部インダクタを形成することができる。送信‐受信（ＴＸ‐ＲＸ）分離を改善し、かつ、アンテナ‐受信機（ＡＮＴ‐ＲＸ）結合効率を犠牲にしないために、誘電体層１００１は、誘電率（ｋ）が小さい材料で構成することができる。それにより結合キャパシタンスを小さくすることができ、その一方で第２のインダクタ（図１０には示されていない）と第１のインダクタ９０５との間の磁気結合を維持することができる。特定の実施形態では、誘電体層１００１の材料は、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、アクリル、ゼオライト様イミダゾレート構造体材料（ＺＩＦ）およびベンゾシクロブテン（ＢＣＢ）を含むことができる。誘電体層１００１は、スピン−オンおよびそれに引き続く熱硬化プロセスなどの添加プロセスを使用して形成することができる。特定の実施形態では、誘電体層１００２の厚さは、約２μｍから約７μｍまでの範囲である。

【0036】

図１１を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第８の実例線図が一括して１１００で示されている。図１１では、誘電体層が形成された後、第２のインダクタ１１０２を形成するために、基板４０３全体に導電層１１０１が堆積される。特定の実施形態では、導電層１１０１は、銅（Ｃｕ）、アルミニウム（Ａｌ）または金（Ａｕ）、金属合金あるいはそれらの組合せなどの金属でできている。導電層１１０１は、化学気相成長（ＣＶＤ）、スパッタリングおよび電気めっきなどの添加プロセスを使用して形成することができる。フォトリソグラフィエッチプロセスを使用して導電層１１０１をパターン化し、それにより第２のインダクタ１１０２を形成することができる。特定の実施形態では、第２のインダクタ１１０２の高さは、約１０μｍから約１５μｍまでの範囲である。

【0037】

図１２を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第９の実例線図が一括して１２００で示されている。図１２では、導電層１１０１および第２のインダクタ１１０２が形成された後、第２のインダクタ１１０２を他の回路機構またはデバイスから絶縁するために、基板４０３の上に誘電体層１２０１が堆積される。誘電体層１２０１の材料は、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）、アクリル、ゼオライト様イミダゾレート構造体材料（ＺＩＦ）またはベンゾシクロブテン（ＢＣＢ）を含むことができる。誘電体層１２０１は、スピン−オン塗布およびそれに引き続く熱硬化プロセスなどの添加プロセスを使用して形成することができる。特定の実施形態では、誘電体層１２０１の厚さは約１５μｍである。異方性エッチプロセスを使用して、誘電体層１２０１中に凹所１２０２を生成することができる。特定の実施形態では、凹所１２０２の深さは約２μｍである。

【0038】

図１３を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第１０の実例線図が一括して１３００で示されている。図１３では、誘電体層１２０１および凹所１２０２が生成された後、第２のインダクタ１１０２を他の回路機構またはデバイスに接続するために使用することができるコネクタ１３０２を形成するために、基板４０３の上に導電層１３０１が堆積される。特定の実施形態では、導電層１３０１は、アルミニウム（Ａｌ）または銅（Ｃｕ）などの金属、あるいはアルミニウム‐銅（Ａｌ‐Ｃｕ）合金などの金属合金でできている。導電層１３０１は、化学気相成長（ＣＶＤ）、スパッタリングおよび電気めっきなどの膜堆積プロセスを使用して形成することができる。フォトリソグラフィエッチプロセスを使用してコネクタ１３０２をパターン化することができる。特定の実施形態では、コネクタ１３０２の厚さは、約３μｍから約５μｍまでである。

【0039】

図１４を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第１１の実例線図が一括して１４００で示されている。図１４では、導電層１３０１が形成され、かつ、コネクタ１３０２がパターン化されると、第２のインダクタ１１０２およびコネクタ１３０２を他の回路機構またはデバイスから電気的に絶縁するために、基板４０３の上にパッシベーション層１４０１を形成することができる。

【0040】

図１４に示されている領域４０５は、図１のＴＦＴ１１５などのＴＦＴの横断面図を示すことができる。図１４に示されている領域４０６は、図１の可変抵抗１１４などの可変抵抗として機能するように構成されるＴＦＴの横断面図を示すことができる。図１４に示されている領域４０７は、図１の可変キャパシタ１１３などの可変キャパシタとして機能するように構成されるＴＦＴの横断面図を示すことができる。図１４に示されている領域４０８は、横方向結合ハイブリッド変成器の横断面図を示すことができる。図１４に示されている領域４０９は、垂直結合ハイブリッド変成器の横断面図を示すことができる。領域４０５〜４０９は、少なくとも１つの変成器および少なくとも１つのＴＦＴ構成を含む任意の構成で配置することができ、ＴＦＴは複製回路として使用される。

【0041】

図１５を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第１２の実例線図が一括して１５００で示されている。図１５は、図１０の誘電体層１００２は、犠牲層１５０１を堆積させることによって置き換えることができることを示している。犠牲層１５０１は、後で除去してエアギャップを形成することができる。エアギャップは、変成器の性能を改善することができる（たとえば送信‐受信（ＴＸ‐ＲＸ）分離を強化することができる）。エアギャップは、アンテナ‐受信機（ＡＮＴ‐ＲＸ）感度を高くすることができる。また、エアギャップは、送信機‐アンテナ（ＴＸ‐ＡＮＴ）および受信機‐アンテナ（ＲＸ‐ＡＮＴ）挿入損失を小さくすることも可能である。特定の実施形態では、犠牲層１５０１に使用される材料は、モリブデン（Ｍｏ）、アモルファスシリコン（ａ‐Ｓｉ）、ポリシリコン、二酸化ケイ素（ＳｉＯ_２）またはＳＵ‐８フォトレジストを含む。特定の実施形態では、犠牲層１５０１の厚さは約５μｍである。

【0042】

誘電体層１００２が犠牲層１５０１に置き換えられると、パッシベーション層１４０１が形成された後、異方性エッチプロセスを実施して、誘電体層１２０１およびパッシベーション層１４０１中に凹所１５０２を生成することができる。凹所１５０２を犠牲層１５０１を除去するための解放孔として使用し、それによりエアギャップを形成することができる。

【0043】

図１６を参照すると、半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造の第１３の実例線図が一括して１６００で示されている。図１６では、凹所１５０２が生成されると、犠牲層１５０１を除去することができる。犠牲層１５０１が除去されると、第２のインダクタ１１０２と第１のインダクタ９０５との間にエアギャップ１６０１が形成される。

【0044】

特定の実施形態では、ダマシンプロセスなどの異なる処理技法を使用して、第１のインダクタ９０５、第２のインダクタ１１０２、導電層４０４および導電層１３０１を形成することができる。特定の実施形態では、平らなインダクタのアレイが形成される。別の実施形態では、螺旋インダクタのアレイが形成される。アレイのインダクタは、正方形、円形、八角形であってもよく、あるいは別の形状を有することも可能である。

【0045】

特定の実施形態では、第１のインダクタ９０５および第２のインダクタ１１０２は、並列構成の多重垂直結合インダクタとして形成される。多重垂直結合インダクタは、２つの垂直結合インダクタの複数のセットを含むことができる。図１７を参照すると、並列構成の複数のインダクタを有する垂直結合ハイブリッド変成器（ＶＨＴ）の特定の実例実施形態が一括して１７００で示されている。図１７に示されているように、多重垂直結合インダクタは、２つ以上の垂直結合インダクタ構造を含むことができ、その各々は、コネクタによって並列構成で接続された一連のインダクタ１７０１および１７０２を備えている。

【0046】

特定の実施形態では、並列構成の代わりに、第１のインダクタ９０５および第２のインダクタ１１０２を交互配置構成で形成することも可能である。図１８を参照すると、交互配置構成の複数のインダクタを有する垂直結合ハイブリッド変成器（ＶＨＴ）の特定の実例実施形態が一括して１８００で示されている。図１８に示されているように、交互配置構成では、ＶＨＴは、第１のタイプの一連のインダクタ１８０１および第２のタイプの一連のインダクタ１８０２を含む。第１のタイプのインダクタ１８０１および第２のタイプのインダクタ１８０２の各々は、並列構成のインダクタの一部に対応している。各第１のタイプのインダクタ１８０１は、各第２のタイプのインダクタ１８０２と対をなして互いに横方向に配置されている。第１のタイプの１つのインダクタ１８０１および第２のタイプの１つのインダクタ１８０２の組合せは、インダクタ構造と呼ぶことができる。一方のインダクタ構造は、別のインダクタ構造の上に配置することができる（たとえばインダクタ構造は並列に配置される）。さらに、第１のインダクタ構造の第１のタイプのインダクタ１８０１は、第２のインダクタ構造の第１のタイプのインダクタ１８０１に接続することができ、第２のインダクタ構造は第１のインダクタ構造の上に配置される。同様に、第１のインダクタ構造の第２のタイプのインダクタ１８０２は、第２のインダクタ構造の第２のタイプのインダクタ１８０２に接続することができる。第２のインダクタ構造は第１のインダクタ構造の上に配置することができる。

【0047】

図１９を参照すると、ガラスタイプの材料の表面の上に複製回路および変成器を形成する方法の特定の実例実施形態のフローチャートが一括して１９００で示されている。方法１９００の１つまたは複数の操作は、図２１を参照してさらに説明される半導体製造工場（たとえば「ファブ」）の設備などの電子デバイスに統合されたプロセッサによって開始することができる。特定の実施形態では、方法１９００は、図１の構造１００、図２の構造２００または図３の構造３００を製造するために実施することができる。

【0048】

方法１９００は、１９０２でガラスタイプの材料の表面の上に複製回路を形成するステップを含む。複製回路は、可変キャパシタまたは可変抵抗として機能するように構成される薄膜トランジスタ（ＴＦＴ）を含むことができる。たとえば図１を参照して説明したように、複製回路１０１は、誘電体基板１０３（たとえばパッシブオングラス（ＰＯＧ）基板）の表面の上に形成される。

【0049】

方法１９００は、１９０４でガラスタイプの材料の表面の上に変成器を形成するステップをさらに含む。変成器は複製回路に結合することができる。変成器は、複製回路とアンテナとの間のインピーダンス整合を容易にするように構成することができる。たとえば複製回路１０１は、図１の誘電体基板１０３の表面の上に変成器１０２と互いに並行して形成することができる。別の例では、変成器２０２は、図２の誘電体基板２０３の表面の上の複製回路２０１の上に形成することができる。別の例では、複製回路３０１は、図３の誘電体基板３０３の表面の上の変成器３０２の上に形成することができる。変成器は、垂直結合ハイブリッド（ＶＨＴ）変成器であっても、あるいは横方向結合ハイブリッド変成器であってもよい。

【0050】

図１９の方法１９００を参照して説明した操作のうちの１つまたは複数は、書替え可能ゲートアレイ（ＦＰＧＡ，ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）デバイス、特定用途向け集積回路（ＡＳＩＣ， ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、中央処理装置（ＣＰＵ， ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）などの処理装置、デジタル信号プロセッサ（ＤＳＰ， ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、コントローラ、別のハードウェアデバイス、ファームウェアデバイスまたはそれらの任意の組合せによって開始することができる。一例として、図１９の方法１９００は、図２１を参照してさらに説明されるように、メモリ（たとえば非一時的コンピュータ可読媒体）に記憶されている命令を実行するプロセッサなどの半導体製造設備によって開始することができる。

【0051】

ガラスタイプの材料の表面の上に複製回路および変成器を形成することにより、複製回路と変成器との間のトレースインダクタンス変化を小さくすることができる。トレースインダクタンス変化は、複製回路とアンテナとの間のインピーダンスが不整合になり、送信‐受信（ＴＸ‐ＲＸ）分離が小さくなる原因になることがある。ガラスタイプの基板の表面の上に複製回路および変成器を形成することにより、複製回路とアンテナとの間のインピーダンス整合（または実質的な整合）を容易にし、ＴＸ‐ＲＸ分離を改善することができる。

【0052】

図２０を参照すると、誘電体基板の上に配置された複製回路２０１３および変成器２０１２を含んだモバイルデバイスの特定の実例実施形態のブロック図が一括して２０００で示されている。モバイルデバイス２０００またはその構成要素は、移動局、アクセスポイント、セットトップボックス、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、モバイル位置データユニット、モバイル電話、セルラー電話、コンピュータ、携帯型コンピュータ、デスクトップコンピュータ、タブレット、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、携帯型音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、ＤＶＤプレーヤまたは携帯型デジタルビデオプレーヤなどのデバイスを含むことができ、このようなデバイスを実施することができ、あるいはこのようなデバイスの中に含めることができる。

【0053】

モバイルデバイス２０００は、デジタル信号プロセッサ（ＤＳＰ）などのプロセッサ２００１を含むことができる。プロセッサ２００１は、メモリ２００２（たとえば非一時的コンピュータ可読媒体）に結合することができる。

【0054】

また、図２０は、プロセッサ２００１およびディスプレイ２００４に結合されるディスプレイコントローラ２００３を同じく示している。また、符号／復号器（ＣＯＤＥＣ，ｃｏｄｅｒ／ｄｅｃｏｄｅｒ）２００５も同じくプロセッサ２００１に結合することができる。スピーカ２００６およびマイクロホン２００７はＣＯＤＥＣ２００５に結合することができる。ワイヤレスコントローラ２００８はプロセッサ２００１に結合することができ、さらに、アンテナ２００９に結合することができる。ワイヤレスコントローラ２００８は、変成器２０１２および複製回路２０１３を含むことができる。変成器２０１２は複製回路２０１３に結合することができる。変成器２０１２および複製回路２０１３は、複製回路２０１３とアンテナ２００９との間のインピーダンス整合（または実質的な整合）を達成し、それによりモバイルデバイス２０００の送信‐受信（ＴＸ‐ＲＸ）分離を改善することによってワイヤレスコントローラ２００８の性能を改善することができる。変成器２０１２および複製回路２０１３は、図１の変成器１０２および複製回路１０１に対応することができ、図２の変成器２０２および複製回路２０１に対応することができ、図３の変成器３０２および複製回路３０１に対応することができ、あるいはそれらの組合せに対応することも可能である。

【0055】

特定の実施形態では、プロセッサ２００１、ディスプレイコントローラ２００３、メモリ２００２、ＣＯＤＥＣ２００５およびワイヤレスコントローラ２００８は、システムインパッケージまたはシステムオンチップデバイス２０１４の中に含まれている。入力デバイス２０１０および電源２０１１は、システムオンチップデバイス２０１４に結合することができる。その上、特定の実施形態では、図２０に示されているように、ディスプレイ２００４、入力デバイス２０１０、スピーカ２００６、マイクロホン２００７、アンテナ２００９および電源２０１１は、システムオンチップデバイス２０１４の外部に存在している。しかしながら、ディスプレイ２００４、入力デバイス２０１０、スピーカ２００６、マイクロホン２００７、アンテナ２００９および電源２０１１の各々は、インターフェースまたはコントローラなどのシステムオンチップデバイス２０１４の構成要素に結合することも可能である。

【0056】

説明されている実施形態に関連して、デバイスは、エネルギーを伝達するための手段に結合された、インピーダンス整合のための手段を含む。インピーダンス整合のための手段は、図１の複製回路１０１、図２の複製回路２０１または図３の複製回路３０１を含むことができる。エネルギーを伝達するための手段は、図１の変成器１０２、図２の変成器２０２または図３の変成器３０２を含むことができる。インピーダンス整合のための手段は、可変キャパシタまたは可変抵抗として機能するように構成される薄膜トランジスタＴＦＴ（たとえば図１の複製回路１０１のＴＦＴ１１５）を含むことができる。エネルギーを伝達するための手段およびインピーダンス整合のための手段は、インピーダンス整合のための手段とアンテナ（たとえば図１のアンテナ１１２）との間のインピーダンス整合を容易にする（たとえば実質的に達成する）ために、誘電体基板（たとえば図１、図２または図３の誘電体基板）の上に配置することができる。

【0057】

上で開示したデバイスおよび機能は、コンピュータ可読媒体上に記憶されるコンピュータファイル（たとえばＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲ、等々）で設計し、かつ、構成することができる。そのようなファイルの一部またはすべてを製造処理者に提供し、そのようなファイルに基づいてデバイスを製造することができる。それによって得られる製品には半導体ウェーハがあり、この半導体ウェーハは、次いで半導体ダイに切断され、かつ、半導体チップにパッケージ化される。半導体チップは、図２１を参照してさらに説明されるように、次いで電子デバイスに統合される。

【0058】

図２１を参照すると、電子デバイス製造プロセスの特定の実例実施形態が一括して２１００で示されている。図２１では、製造プロセス２１００で、リサーチコンピュータ２１０６などで物理デバイス情報２１０２が受け取られる。物理デバイス情報２１０２は、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）などの半導体デバイスの少なくとも１つの物理特性を表す設計情報を含むことができる。たとえば物理デバイス情報２１０２は、リサーチコンピュータ２１０６に結合されたユーザインターフェース２１０４を介して入力される物理パラメータ、材料特性および構造情報を含むことができる。リサーチコンピュータ２１０６は、メモリ２１１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ２１０８を含む。メモリ２１１０は、実行してプロセッサ２１０８に、ファイル形式に従うよう、また、ライブラリファイル２１１２を生成するよう、物理デバイス情報２１０２を変換させることができるコンピュータ可読命令を記憶することができる。

【0059】

特定の実施形態では、ライブラリファイル２１１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえばライブラリファイル２１１２は、電子設計オートメーション（ＥＤＡ，ｅｌｅｃｔｒｏｎｉｃ ｄｅｓｉｇｎ ａｕｔｏｍａｔｉｏｎ）ツール２１２０とともに使用するために提供される、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）を含む半導体デバイスのライブラリを含むことができる。

【0060】

ライブラリファイル２１１２は、メモリ２１１８に結合された、１つまたは複数の処理コアなどのプロセッサ２１１６を含むデザインコンピュータ２１１４でＥＤＡツール２１２０とともに使用することができる。ＥＤＡツール２１２０は、プロセッサ実行可能命令としてメモリ２１１８に記憶することができ、それによりデザインコンピュータ２１１４のユーザは、ライブラリファイル２１１２を使用して、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）を含む回路を設計することができる。たとえばデザインコンピュータ２１１４のユーザは、デザインコンピュータ２１１４に結合されたユーザインターフェース２１２４を介して回路設計情報２１２２を入力することができる。回路設計情報２１２２は、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）などの半導体デバイスの少なくとも１つの物理特性を表す設計情報を含むことができる。実例を挙げて説明すると、回路設計特性は、特定の回路および回路設計における他の要素に対する関係の識別、配置情報、フィーチャサイズ情報、相互接続情報、または半導体デバイスの物理特性を表す他の情報を含むことができる。

【0061】

デザインコンピュータ２１１４は、ファイル形式に従うよう、回路設計情報２１２２を含む設計情報を変換するように構成することができる。実例を挙げて説明すると、ファイル形成は、平らな幾何学形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイル形式などの階層形式における回路レイアウトに関する他の情報を表すデータベースバイナリファイル形式を含むことができる。デザインコンピュータ２１１４は、他の回路または情報に加えて、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）を記述している情報を含むＧＤＳＩＩファイル２１２６などの変換された設計情報を含むデータファイルを生成するように構成することができる。実例を挙げて説明すると、データファイルは、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）を含み、かつ、ＳＯＣ内に追加電子回路および構成要素を同じく含むシステムオンチップ（ＳＯＣ，ｓｙｓｔｅｍ‐ｏｎ‐ｃｈｉｐ）に対応する情報を含むことができる。

【0062】

ＧＤＳＩＩファイル２１２６は、製造プロセス２１２８で受け取り、ＧＤＳＩＩファイル２１２６内の変換された情報に従って、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）を製造することができる。たとえばデバイス製造プロセスは、ＧＤＳＩＩファイル２１２６をマスク製造者２１３０に提供するステップであって、フォトリソグラフィ処理とともに使用される、代表マスク２１３２として図２１に示されているマスクなどの１つまたは複数のマスクを生成するステップを含むことができる。マスク２１３２は、製造プロセスの間、１つまたは複数のウェーハ２１３４を生成するために使用することができ、ウェーハ２１３４は、試験し、かつ、代表ダイ２１３６などのダイに分割することができる。ダイ２１３６は、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）を含む回路を含む。

【0063】

説明されている実施形態に関連して、非一時的コンピュータ可読媒体は、プロセッサによって実行されると、ガラスタイプの材料の表面上への変成器の形成をそのプロセッサが開始し、また、ガラスタイプの材料の表面上への複製回路の形成をそのプロセッサが開始することになる命令を記憶する。複製回路は、可変キャパシタまたは可変抵抗として機能するように構成される薄膜トランジスタ（ＴＦＴ）を含むことができる。変成器は複製回路に結合することができる。変成器および複製回路は、複製回路とアンテナとの間のインピーダンス整合を容易にする（たとえば実質的に達成する）ために、ガラスタイプの材料の上に配置することができる。たとえば半導体製造工場の設備は、製造プロセス２１２８などに関連して、ＧＳＤＩＩファイル２１２６を使用して、図１９の方法１９００を開始することができる。

【0064】

ダイ２１３６はパッケージングプロセス２１３８に提供することができ、このパッケージングプロセス２１３８でダイ２１３６が代表パッケージ２１４０に組み込まれる。たとえばパッケージ２１４０は、単一のダイ２１３６またはシステムインパッケージ（ＳｉＰ）構造などの複数のダイを含むことができる。パッケージ２１４０は、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）規格などの１つまたは複数の規格または仕様書に準拠するように構成することができる。

【0065】

パッケージ２１４０に関する情報は、コンピュータ２１４６に記憶されているコンポーネントライブラリなどを介して様々な製品設計者に分配することができる。コンピュータ２１４６は、メモリ２１５０に結合された、１つまたは複数の処理コアなどのプロセッサ２１４８を含むことができる。プリント回路板（ＰＣＢ，ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）ツールは、プロセッサ実行可能命令としてメモリ２１５０に記憶し、ユーザインターフェース２１４４を介してコンピュータ２１４６のユーザから受け取ったＰＣＢ設計情報２１４２を処理することができる。ＰＣＢ設計情報２１４２は、回路基板上に実装される半導体デバイスの物理配置情報を含むことができ、実装される半導体デバイスは、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）を含むパッケージ２１４０に対応する。

【0066】

コンピュータ２１４６は、回路基板上に実装される半導体デバイスの物理配置情報、ならびにトレースおよびビアなどの電気接続のレイアウトを含むデータを有するＧＥＲＢＥＲファイル２１５２などのデータファイルを生成するよう、ＰＣＢ設計情報２１４２を変換するように構成することができ、実装される半導体デバイスは、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）を含むパッケージ２１４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲ形式とは異なる形式を有することができる。

【0067】

ＧＥＲＢＥＲファイル２１５２は、基板アセンブリプロセス２１５４で受け取り、かつ、使用して、ＧＥＲＢＥＲファイル２１５２内に記憶されている設計情報に従って製造される代表ＰＣＢ２１５６などのＰＣＢを生成することができる。たとえばＧＥＲＢＥＲファイル２１５２は、１つまたは複数の機械にアップロードして、ＰＣＢ製造プロセスの様々なステップを実施することができる。ＰＣＢ２１５６は、パッケージ２１４０を含む電子構成要素を実装して、代表プリント回路アセンブリ（ＰＣＡ，ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ａｓｓｅｍｂｌｙ）２１５８を形成することができる。

【0068】

ＰＣＡ２１５８は、製品製造者２１６０が受け取り、第１の代表電子デバイス２１６２および第２の代表電子デバイス２１６４などの１つまたは複数の電子デバイスに統合することができる。非制限の実例として、第１の代表電子デバイス２１６２、第２の代表電子デバイス２１６４または両方は、誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）が統合される、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニットおよびコンピュータのグループから選択することができる。別の非制限の実例として、電子デバイス２１６２および電子デバイス２１６４のうちの１つまたは複数は、モバイル電話などの遠隔ユニット、ハンドヘルドパーソナル通信システム（ＰＣＳ，ｐｅｒｓｏｎａｌ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）ユニット、パーソナルデータアシスタントなどの携帯型データユニット、全地球測位システム（ＧＰＳ，ｇｌｏｂａｌ ｐｏｓｉｔｉｏｎｉｎｇ ｓｙｓｔｅｍ）イネーブルデバイス、ナビゲーションデバイス、計器読取り設備などの固定位置データユニット、またはデータまたはコンピュータ命令を記憶し、あるいは検索する任意の他のデバイス、あるいはそれらの任意の組合せであってもよい。図２１は、本開示の教示による遠隔ユニットを示したものであるが、本開示は、示されているこれらのユニットに限定されない。本開示の実施形態は、メモリおよびオンチップ回路機構を始めとする能動集積回路機構を含む任意のデバイスに適切に使用することができる。

【0069】

誘電体基板の上に配置される変成器および複製回路（たとえば図１の変成器１０２、複製回路１０１および誘電体基板１０３に対応し、図２の変成器２０２、複製回路２０１および誘電体基板２０３に対応し、図３の変成器３０２、複製回路３０１および誘電体基板３０３に対応し、あるいはそれらの組合せに対応する）を含むデバイスは、実例製造プロセス２１００で説明したようにして製造し、処理し、かつ、電子デバイスに組み込むことができる。図１〜図２０に関連して開示した実施形態のうちの１つまたは複数の態様は、様々な処理ステージで、ライブラリファイル２１１２、ＧＤＳＩＩファイル２１２６およびＧＥＲＢＥＲファイル２１５２内などに含めることができ、かつ、基板アセンブリプロセス２１５４などの様々なステージで使用されるリサーチコンピュータ２１０６のメモリ２１１０、デザインコンピュータ２１１４のメモリ２１１８、コンピュータ２１４６のメモリ２１５０、１つまたは複数の他のコンピュータあるいはプロセッサ（図示せず）のメモリに記憶することができ、また、マスク２１３２、ダイ２１３６、パッケージ２１４０、ＰＣＡ２１５８、原型回路またはデバイス（図示せず）などの他の製品、あるいはそれらの任意の組合せなどの１つまたは複数の他の物理実施形態に組み込むことができる。図１〜図２０を参照すると、様々な代表ステージが示されているが、他の実施形態では、もっと少ないステージを使用することができ、あるいは追加ステージを含めることも可能である。同様に、図２１のプロセス２１００は、製造プロセス２１００の様々なステージを実施する単一の実体によって、あるいは１つまたは複数の実体によって実施することができる。

【0070】

本明細書において開示されている実施形態に関連して説明されている様々な実例論理ブロック、構成、モジュール、回路およびアルゴリズムステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェアまたはそれらの組合せとして実施することができることは当業者にはさらに理解されよう。様々な実例構成要素、ブロック、構成、モジュール、回路およびステップは、上では概ねそれらの機能の点で説明されている。そのような機能がハードウェアとして実施されるか、あるいはプロセッサ実行可能命令として実施されるかどうかは、総合システムに課される特定のアプリケーションおよび設計制約で決まる。当業者は、説明されている機能を特定のアプリケーションごとに可変方式で実施することができるが、そのような実施決定は、本開示の範囲を逸脱させるものとして解釈してはならない。

【0071】

本明細書において開示されている実施形態に関連して説明されている方法またはアルゴリズムのステップは、ハードウェアの中、プロセッサによって実行されるソフトウェアモジュールの中またはそれら２つの組合せの中で直接具体化することができる。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ，ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、フラッシュメモリ、リードオンリメモリ（ＲＯＭ，ｒｅａｄ‐ｏｎｌｙ ｍｅｍｏｒｙ）、プログラマブルリードオンリメモリ（ＰＲＯＭ，ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ‐ｏｎｌｙ ｍｅｍｏｒｙ）、イレーサブルプログラマブルリードオンリメモリ（ＥＰＲＯＭ，ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ‐ｏｎｌｙ ｍｅｍｏｒｙ）、エレクトリカリイレーサブルプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ，ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ‐ｏｎｌｙ ｍｅｍｏｒｙ）、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ，ｃｏｍｐａｃｔ ｄｉｓｃ ｒｅａｄ‐ｏｎｌｙ ｍｅｍｏｒｙ）などのメモリに常駐させることができる。メモリは、当分野で知られている任意の形態の常駐記憶媒体を含むことができる。例示的記憶媒体（たとえばメモリ）は、プロセッサが記憶媒体から情報を読み出し、かつ、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替では、記憶媒体はプロセッサと一体であってもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）の中に常駐させることができる。ＡＳＩＣは、計算デバイスまたはユーザ端末の中に常駐させることができる。代替では、プロセッサおよび記憶媒体は、個別構成要素として計算デバイスまたはユーザ端末の中に常駐させることができる。

【0072】

開示されている実施形態についての以上の説明は、開示されている実施形態の当業者による構築または使用を可能にするために提供されたものである。当業者にはこれらの実施形態に対する様々な修正が容易に明らかであり、また、本明細書において定義されている原理は、本開示の範囲を逸脱することなく他の実施形態に適用することができる。したがって本開示には、本明細書において示されている実施形態に限定されることは意図されておらず、本開示は、以下の特許請求の範囲によって定義されている原理および新規な特徴と無矛盾の最も広範囲の可能実施形態と一致するものとする。

【符号の説明】

【0073】

１００、２００、３００ 構造
１０１、２０１、３０１、２０１３ 複製回路
１０２、２０２ ３０２、２０１２ 変成器
１０３、２０３、３０３ 誘電体基板
１０４、７０３ ドレイン領域
１０５、７０２ ソース領域
１０６、４０１ ゲート領域
１０７、６０２ チャネル領域
１０８ ゲート絶縁層
１０９、９０５ 第１のインダクタ
１１０、１１０２ 第２のインダクタ
１１１、８０１、１００１、１００２、１２０１ 誘電体層
１１２ アンテナ
１１３ 可変キャパシタ
１１４ 可変抵抗
１１５ 薄膜トランジスタ（ＴＦＴ）
４００、５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００ 半導体デバイスを製造するプロセスにおける少なくとも１つのステージの間に形成される構造
４０２ 金属コネクタ
４０３ 基板
４０４、９０１、１１０１、１３０１ 導電層
４０５ ＴＦＴ１１５などのＴＦＴが形成される領域
４０６ 可変抵抗として機能するように構成されるＴＦＴが形成される領域
４０７ 可変キャパシタとして機能するように構成されるＴＦＴが形成される領域
４０８ 横方向結合ハイブリッド変成器が形成される領域
４０９ 垂直結合ハイブリッドが形成される領域
５０１ 絶縁層
６０１ チャネル領域６０２を形成するための層
７０１ ソース領域７０２およびドレイン領域７０３を形成するための層
８０２ ビア（または凹所）
９０２ ゲート電極
９０３ ソース電極
９０４ ドレイン電極
１２０２、１５０２ 凹所
１３０２ コネクタ
１４０１ パッシベーション層
１５０１ 犠牲層
１６０１ エアギャップ
１７００ 並列構成の複数のインダクタを有する垂直結合ハイブリッド変成器（ＶＨＴ）
１７０１、１７０２、１８０１、１８０２ インダクタ
１８００ 交互配置構成の複数のインダクタを有する垂直結合ハイブリッド変成器（ＶＨＴ）
１９００ ガラスタイプの材料の表面の上に複製回路および変成器を形成する方法
２０００ 複製回路２０１３および変成器２０１２を含んだモバイルデバイス
２００１、２１０８、２１１６、２１４８ プロセッサ
２００２、２１１０、２１１８、２１５０ メモリ
２００３ ディスプレイコントローラ
２００４ ディスプレイ
２００５ 符号／復号器（ＣＯＤＥＣ）
２００６ スピーカ
２００７ マイクロホン
２００８ ワイヤレスコントローラ
２００９ アンテナ
２０１０ 入力デバイス
２０１１ 電源
２０１４ システムオンチップデバイス
２１００ 電子デバイス製造プロセス
２１０２ 物理デバイス情報
２１０４、２１２４、２１４４ ユーザインターフェース
２１０６ リサーチコンピュータ
２１１２ ライブラリファイル
２１１４ デザインコンピュータ
２１２０ 電子設計オートメーション（ＥＤＡ）ツール
２１２２ 回路設計情報
２１２６ ＧＤＳＩＩファイル
２１２８ 製造プロセス
２１３０ マスク製造者
２１３２ 代表マスク
２１３４ ウェーハ
２１３６ 代表ダイ
２１３８ パッケージングプロセス
２１４０ 代表パッケージ
２１４２ ＰＣＢ設計情報
２１４６ コンピュータ
２１５２ ＧＥＲＢＥＲファイル
２１５４ 基板アセンブリプロセス
２１５６ 代表ＰＣＢ
２１５８ 代表プリント回路アセンブリ（ＰＣＡ）
２１６０ 製品製造者
２１６２ 第１の代表電子デバイス
２１６４ 第２の代表電子デバイス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】