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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6204769
(24)【登録日】2017年9月8日
(45)【発行日】2017年9月27日
(54)【発明の名称】磁気記憶装置及びその駆動方法
(51)【国際特許分類】
G11C 11/16 20060101AFI20170914BHJP
H01L 21/8239 20060101ALI20170914BHJP
H01L 27/105 20060101ALI20170914BHJP
H01L 29/82 20060101ALI20170914BHJP
H01L 43/08 20060101ALI20170914BHJP
【ＦＩ】
G11C11/16 100C
G11C11/16 240
H01L27/105 447
H01L29/82 Z
H01L43/08 Z
【請求項の数】22
【全頁数】42
(21)【出願番号】特願2013-193471(P2013-193471)
(22)【出願日】2013年9月18日
(65)【公開番号】特開2015-60609(P2015-60609A)
(43)【公開日】2015年3月30日
【審査請求日】2016年3月18日
(73)【特許権者】
【識別番号】317006041
【氏名又は名称】東芝メモリ株式会社
(74)【代理人】
【識別番号】100108062
【弁理士】
【氏名又は名称】日向寺 雅彦
(72)【発明者】
【氏名】カンサ ミカエル
(72)【発明者】
【氏名】棚本 哲史
(72)【発明者】
【氏名】中村 志保
【審査官】
堀田 和義
(56)【参考文献】
【文献】
特開２００８−２５１７９６（ＪＰ，Ａ）
【文献】
国際公開第２００７／１１９４４６（ＷＯ，Ａ１）
【文献】
国際公開第２００９／１２２９９０（ＷＯ，Ａ１）
【文献】
特開２００９−５４７１５（ＪＰ，Ａ）
【文献】
国際公開第２００９／０９３３８７（ＷＯ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ１１Ｃ １１／１６
Ｈ０１Ｌ ２１／８２３９
Ｈ０１Ｌ ２７／１０５
Ｈ０１Ｌ ２９／８２
Ｈ０１Ｌ ４３／０８
(57)【特許請求の範囲】
【請求項1】
複数の磁区と、前記複数の磁区の間に設けられた磁壁と、を含み、一端と他端とを有する第１磁性細線と、
前記一端と接続され第１磁化を有する第１磁性部と、
前記一端と接続され前記第１磁性部と離間し前記第１磁化とは反対の第２磁化を有する第２磁性部と、
を含む磁性ユニットと、
前記第１磁性部と接続され前記第１磁性部と前記第１磁性細線との間に第１電流を流す第１スイッチと、
前記第２磁性部と接続され前記第２磁性部と前記第１磁性細線との間に第２電流を流す第２スイッチと、
を含む第１スイッチ部と、
前記複数の磁区の少なくともいずれかの磁化を検出する読み出し部と、
を備え、
前記第１スイッチ部は、
前記第１スイッチとなる第１トランジスタであって、
第１ノードと接続された第１ゲートと、
前記第１磁性部と接続された第１ソース／ドレイン領域と、
第２ノードと接続された第２ソース／ドレイン領域と、
を含むｎ形ＭＯＳＦＥＴの第１トランジスタと、
前記第２スイッチとなる第２トランジスタであって、
前記第２ノードと接続された第２ゲートと、
前記第２磁性部と接続された第３ソース／ドレイン領域と、
前記第１ノードと接続された第４ソース／ドレイン領域と、
を含むｎ形ＭＯＳＦＥＴの第２トランジスタと、
前記第１ノードと接続された第３ゲートと、
前記第２ノードと接続された第５ソース／ドレイン領域と、
所定の電圧が供給される端子と接続された第６ソース／ドレイン領域と、
を含むｐ形ＭＯＳＦＥＴの第３トランジスタと、
前記第２ノードと接続された第４ゲートと、
前記第１ノードと接続された第７ソース／ドレイン領域と、
前記端子と接続された第８ソース／ドレイン領域と、
を含むｐ形ＭＯＳＦＥＴの第４トランジスタと、
ワード線と接続された第５ゲートと、
前記第２ノードと接続された第９ソース／ドレイン領域と、
第１データ信号が供給される第１０ソース／ドレイン領域と、
を含むｎ形ＭＯＳＦＥＴの第５トランジスタと、
前記ワード線と接続された第６ゲートと、
前記第１ノードと接続された第１１ソース／ドレイン領域と、
第１データ信号と反転の第２データ信号が供給される第１２ソース／ドレイン領域と、
を含むｎ形ＭＯＳＦＥＴの第６トランジスタと、
を含む、た磁気記憶装置。
前記一端と接続され第１磁化を有する第１磁性部と、
前記一端と接続され前記第１磁性部と離間し前記第１磁化とは反対の第２磁化を有する第２磁性部と、
を含む磁性ユニットと、
前記第１磁性部と接続され前記第１磁性部と前記第１磁性細線との間に第１電流を流す第１スイッチと、
前記第２磁性部と接続され前記第２磁性部と前記第１磁性細線との間に第２電流を流す第２スイッチと、
を含む第１スイッチ部と、
前記複数の磁区の少なくともいずれかの磁化を検出する読み出し部と、
を備え、
前記第１スイッチ部は、
前記第１スイッチとなる第１トランジスタであって、
第１ノードと接続された第１ゲートと、
前記第１磁性部と接続された第１ソース／ドレイン領域と、
第２ノードと接続された第２ソース／ドレイン領域と、
を含むｎ形ＭＯＳＦＥＴの第１トランジスタと、
前記第２スイッチとなる第２トランジスタであって、
前記第２ノードと接続された第２ゲートと、
前記第２磁性部と接続された第３ソース／ドレイン領域と、
前記第１ノードと接続された第４ソース／ドレイン領域と、
を含むｎ形ＭＯＳＦＥＴの第２トランジスタと、
前記第１ノードと接続された第３ゲートと、
前記第２ノードと接続された第５ソース／ドレイン領域と、
所定の電圧が供給される端子と接続された第６ソース／ドレイン領域と、
を含むｐ形ＭＯＳＦＥＴの第３トランジスタと、
前記第２ノードと接続された第４ゲートと、
前記第１ノードと接続された第７ソース／ドレイン領域と、
前記端子と接続された第８ソース／ドレイン領域と、
を含むｐ形ＭＯＳＦＥＴの第４トランジスタと、
ワード線と接続された第５ゲートと、
前記第２ノードと接続された第９ソース／ドレイン領域と、
第１データ信号が供給される第１０ソース／ドレイン領域と、
を含むｎ形ＭＯＳＦＥＴの第５トランジスタと、
前記ワード線と接続された第６ゲートと、
前記第１ノードと接続された第１１ソース／ドレイン領域と、
第１データ信号と反転の第２データ信号が供給される第１２ソース／ドレイン領域と、
を含むｎ形ＭＯＳＦＥＴの第６トランジスタと、
を含む、た磁気記憶装置。
【請求項2】
前記第１スイッチ部は、
読み出し信号が入力される読み出しゲートと、
前記第１ノードと接続された第１読み出しソース／ドレイン領域と、
前記第２ノードと接続された第２読み出しソース／ドレイン領域と、
を含む読み出しトランジスタを含み、
前記読み出し部は、
前記第１磁性細線の少なくともいずれかの前記磁化の変化に応じて抵抗が変化する検知素子と、
検出トランジスタと、
を含み、
前記検出トランジスタは、
前記読み出し信号が入力される検出ゲートと、
前記検知素子と電気的に接続される第１検出ソース／ドレイン領域と、
前記端子と電気的に接続される第２検出ソース／ドレイン領域と、
を含む請求項１記載の磁気記憶装置。
読み出し信号が入力される読み出しゲートと、
前記第１ノードと接続された第１読み出しソース／ドレイン領域と、
前記第２ノードと接続された第２読み出しソース／ドレイン領域と、
を含む読み出しトランジスタを含み、
前記読み出し部は、
前記第１磁性細線の少なくともいずれかの前記磁化の変化に応じて抵抗が変化する検知素子と、
検出トランジスタと、
を含み、
前記検出トランジスタは、
前記読み出し信号が入力される検出ゲートと、
前記検知素子と電気的に接続される第１検出ソース／ドレイン領域と、
前記端子と電気的に接続される第２検出ソース／ドレイン領域と、
を含む請求項１記載の磁気記憶装置。
【請求項3】
前記第２検出ソース／ドレイン領域と接続された第１フリップフロップ端子と、
前記第１データ信号が供給される第１線と接続された第２フリップフロップ端子と、
前記第２データ信号が供給される第２線と接続された第３フリップフロップ端子と、
を含むフリップフロップ回路部をさらに備えた請求項２記載の磁気記憶装置。
前記第１データ信号が供給される第１線と接続された第２フリップフロップ端子と、
前記第２データ信号が供給される第２線と接続された第３フリップフロップ端子と、
を含むフリップフロップ回路部をさらに備えた請求項２記載の磁気記憶装置。
【請求項4】
複数の磁区と、前記複数の磁区の間に設けられた磁壁と、を含み、一端と他端とを有する第１磁性細線と、
前記一端と接続され第１磁化を有する第１磁性部と、
前記一端と接続され前記第１磁性部と離間し前記第１磁化とは反対の第２磁化を有する第２磁性部と、
を含む磁性ユニットと、
前記第１磁性部と接続され前記第１磁性部と前記第１磁性細線との間に第１電流を流す第１スイッチと、
前記第２磁性部と接続され前記第２磁性部と前記第１磁性細線との間に第２電流を流す第２スイッチと、
を含む第１スイッチ部と、
前記複数の磁区の少なくともいずれかの磁化を検出する読み出し部と、
を備え、
第２スイッチ部をさらに備え、
前記磁性ユニットは、
前記他端と接続され第３磁化を有する第３磁性部と、
前記他端と接続され前記第３磁性部と離間し第４磁化を有する第４磁性部と、
をさらに含み、
前記第２スイッチ部は、
前記第３磁性部と接続され前記第３磁性部と前記第１磁性細線との間に第３電流を流す第３スイッチと、
前記第４磁性部と接続され前記第４磁性部と前記第１磁性細線との間に第４電流を流す第４スイッチと、
を含む、磁気記憶装置。
前記一端と接続され第１磁化を有する第１磁性部と、
前記一端と接続され前記第１磁性部と離間し前記第１磁化とは反対の第２磁化を有する第２磁性部と、
を含む磁性ユニットと、
前記第１磁性部と接続され前記第１磁性部と前記第１磁性細線との間に第１電流を流す第１スイッチと、
前記第２磁性部と接続され前記第２磁性部と前記第１磁性細線との間に第２電流を流す第２スイッチと、
を含む第１スイッチ部と、
前記複数の磁区の少なくともいずれかの磁化を検出する読み出し部と、
を備え、
第２スイッチ部をさらに備え、
前記磁性ユニットは、
前記他端と接続され第３磁化を有する第３磁性部と、
前記他端と接続され前記第３磁性部と離間し第４磁化を有する第４磁性部と、
をさらに含み、
前記第２スイッチ部は、
前記第３磁性部と接続され前記第３磁性部と前記第１磁性細線との間に第３電流を流す第３スイッチと、
前記第４磁性部と接続され前記第４磁性部と前記第１磁性細線との間に第４電流を流す第４スイッチと、
を含む、磁気記憶装置。
【請求項5】
複数の磁区と、前記複数の磁区の間に設けられた磁壁と、を含み、一端と他端とを有する第１磁性細線と、
前記一端と接続され第１磁化を有する第１磁性部と、
前記一端と接続され前記第１磁性部と離間し前記第１磁化とは反対の第２磁化を有する第２磁性部と、
を含む磁性ユニットと、
前記第１磁性部と接続され前記第１磁性部と前記第１磁性細線との間に第１電流を流す第１スイッチと、
前記第２磁性部と接続され前記第２磁性部と前記第１磁性細線との間に第２電流を流す第２スイッチと、
を含む第１スイッチ部と、
前記複数の磁区の少なくともいずれかの磁化を検出する読み出し部と、
を備え、
前記第１スイッチが前記第１電流を流すときに前記第２スイッチは非導通状態となり、
前記第２スイッチが前記第２電流を流すときに前記第１スイッチは非導通状態となる、磁気記憶装置。
前記一端と接続され第１磁化を有する第１磁性部と、
前記一端と接続され前記第１磁性部と離間し前記第１磁化とは反対の第２磁化を有する第２磁性部と、
を含む磁性ユニットと、
前記第１磁性部と接続され前記第１磁性部と前記第１磁性細線との間に第１電流を流す第１スイッチと、
前記第２磁性部と接続され前記第２磁性部と前記第１磁性細線との間に第２電流を流す第２スイッチと、
を含む第１スイッチ部と、
前記複数の磁区の少なくともいずれかの磁化を検出する読み出し部と、
を備え、
前記第１スイッチが前記第１電流を流すときに前記第２スイッチは非導通状態となり、
前記第２スイッチが前記第２電流を流すときに前記第１スイッチは非導通状態となる、磁気記憶装置。
【請求項6】
前記第１スイッチ部は、
前記第１スイッチとなる第１トランジスタであって、
第１ゲートと、
前記第１磁性部と接続された第１ソース／ドレイン領域と、
電流源と接続された第２ソース／ドレイン領域と、
を含む第１トランジスタと、
前記第２スイッチとなる第２トランジスタであって、
第２ゲートと、
前記第２磁性部と接続された第３ソース／ドレイン領域と、
前記電流源と接続された第４ソース／ドレイン領域と、
を含む第２トランジスタと、
前記第１ゲートと接続された第１インバータ入力と、
前記第２ゲートと接続された第１インバータ出力と、
を含む第１インバータと、
前記第１インバータ出力と前記第２ゲートと接続された第２インバータ入力と、
前記第１インバータ入力と前記第１ゲートと接続された第２インバータ出力と、
を含む第２インバータと、
を含む請求項５記載の磁気記憶装置。
前記第１スイッチとなる第１トランジスタであって、
第１ゲートと、
前記第１磁性部と接続された第１ソース／ドレイン領域と、
電流源と接続された第２ソース／ドレイン領域と、
を含む第１トランジスタと、
前記第２スイッチとなる第２トランジスタであって、
第２ゲートと、
前記第２磁性部と接続された第３ソース／ドレイン領域と、
前記電流源と接続された第４ソース／ドレイン領域と、
を含む第２トランジスタと、
前記第１ゲートと接続された第１インバータ入力と、
前記第２ゲートと接続された第１インバータ出力と、
を含む第１インバータと、
前記第１インバータ出力と前記第２ゲートと接続された第２インバータ入力と、
前記第１インバータ入力と前記第１ゲートと接続された第２インバータ出力と、
を含む第２インバータと、
を含む請求項５記載の磁気記憶装置。
【請求項7】
前記第１スイッチ部は、
前記第１スイッチとなる第１伝達ゲートであって、
電流源と接続された第１入力部と、
前記第１磁性部と接続された第１出力部と、
第１データ信号が供給される第１ゲートと、
前記第１データ信号の反転の第２データ信号が供給される第２ゲートと、
を含む第１伝達ゲートと、
前記第２スイッチとなる第２伝達ゲートであって、
前記電流源と接続された第２入力部と、
前記第２磁性部と接続された第２出力部と、
前記第２データ信号が供給される第３ゲートと、
前記第１データ信号が供給される第４ゲートと、
を含む第２伝達ゲートと、
を含む請求項６記載の磁気記憶装置。
前記第１スイッチとなる第１伝達ゲートであって、
電流源と接続された第１入力部と、
前記第１磁性部と接続された第１出力部と、
第１データ信号が供給される第１ゲートと、
前記第１データ信号の反転の第２データ信号が供給される第２ゲートと、
を含む第１伝達ゲートと、
前記第２スイッチとなる第２伝達ゲートであって、
前記電流源と接続された第２入力部と、
前記第２磁性部と接続された第２出力部と、
前記第２データ信号が供給される第３ゲートと、
前記第１データ信号が供給される第４ゲートと、
を含む第２伝達ゲートと、
を含む請求項６記載の磁気記憶装置。
【請求項8】
前記第１スイッチ部は、
前記第１スイッチとなるｐ形ＭＯＳＦＥＴの第１トランジスタであって、
第１データ信号が入力される第１ゲートと、
前記第１磁性部と接続された第１ソース／ドレイン領域と、
電流源と接続された第２ソース／ドレイン領域と、
を含む第１トランジスタと、
前記第２スイッチとなるｎ形ＭＯＳＦＥＴの第２トランジスタであって、
前記第１データ信号が入力される第２ゲートと、
前記第２磁性部と接続された第３ソース／ドレイン領域と、
前記電流源と接続された第４ソース／ドレイン領域と、
を含む第２トランジスタと、
を含む請求項６記載の磁気記憶装置。
前記第１スイッチとなるｐ形ＭＯＳＦＥＴの第１トランジスタであって、
第１データ信号が入力される第１ゲートと、
前記第１磁性部と接続された第１ソース／ドレイン領域と、
電流源と接続された第２ソース／ドレイン領域と、
を含む第１トランジスタと、
前記第２スイッチとなるｎ形ＭＯＳＦＥＴの第２トランジスタであって、
前記第１データ信号が入力される第２ゲートと、
前記第２磁性部と接続された第３ソース／ドレイン領域と、
前記電流源と接続された第４ソース／ドレイン領域と、
を含む第２トランジスタと、
を含む請求項６記載の磁気記憶装置。
【請求項9】
前記第１磁性部と前記第２磁性部とを結ぶ方向は、前記第１磁性細線の延びる方向と交差する請求項１〜８のいずれか１つに記載の磁気記憶装置。
【請求項10】
前記一端の少なくとも一部は、前記第１磁性部の一部と、前記第２磁性部の一部と、の間に配置される請求項１〜９のいずれか１つに記載の磁気記憶装置。
【請求項11】
前記第１磁性部は、垂直異方性を有する第１磁性層を含み、
前記第２磁性部は、垂直異方性を有する第２磁性層を含み、
前記第１磁性細線は、垂直異方性を有する第３磁性層を含む請求項１〜１０のいずれか１つに記載の磁気記憶装置。
前記第２磁性部は、垂直異方性を有する第２磁性層を含み、
前記第１磁性細線は、垂直異方性を有する第３磁性層を含む請求項１〜１０のいずれか１つに記載の磁気記憶装置。
【請求項12】
前記第１磁性部、前記第２磁性部及び前記第１磁性細線の少なくともいずれかは、
コバルト、鉄及びニッケルよりなる群から選択された少なくともいずれかと、
クロム、ジルコニア、銅、ルテニウム、テルビウム、シリコン、ゲルマニウム、ガリウム、マグネシウム、マンガン、ビスマス、ボロン及びアンチモンよりなる群から選択された少なくともいずれかと、
を含む請求項１１記載の磁気記憶装置。
コバルト、鉄及びニッケルよりなる群から選択された少なくともいずれかと、
クロム、ジルコニア、銅、ルテニウム、テルビウム、シリコン、ゲルマニウム、ガリウム、マグネシウム、マンガン、ビスマス、ボロン及びアンチモンよりなる群から選択された少なくともいずれかと、
を含む請求項１１記載の磁気記憶装置。
【請求項13】
前記第１磁性部、前記第２磁性部及び前記第１磁性細線の少なくともいずれかは、非磁性導電層及び絶縁層の少なくともいずれかを含み、
前記非磁性導電層は、白金、タンタル、タングステン、ジルコニウム、ビスマス、テルビウム、パラジウム、銅、銀、イリジウム、金、アルミニウム及びルテニウムよりなる群から選択された少なくともいずれかを含み、
前記絶縁層は、アルミニウム、チタン、タンタル、コバルト、ニッケル、シリコン、マグネシウム及び鉄よりなる群から選択された少なくともいずれかを含む酸化物、アルミニウム、チタン、タンタル、コバルト、ニッケル、シリコン、マグネシウム及び鉄よりなる群から選択された少なくともいずれかを含む窒化物、並びに、アルミニウム、チタン、タンタル、コバルト、ニッケル、シリコン、マグネシウム及び鉄よりなる群から選択された少なくともいずれかを含むフッ化物の少なくともいずれかを含む請求項１１または１２に記載の磁気記憶装置。
前記非磁性導電層は、白金、タンタル、タングステン、ジルコニウム、ビスマス、テルビウム、パラジウム、銅、銀、イリジウム、金、アルミニウム及びルテニウムよりなる群から選択された少なくともいずれかを含み、
前記絶縁層は、アルミニウム、チタン、タンタル、コバルト、ニッケル、シリコン、マグネシウム及び鉄よりなる群から選択された少なくともいずれかを含む酸化物、アルミニウム、チタン、タンタル、コバルト、ニッケル、シリコン、マグネシウム及び鉄よりなる群から選択された少なくともいずれかを含む窒化物、並びに、アルミニウム、チタン、タンタル、コバルト、ニッケル、シリコン、マグネシウム及び鉄よりなる群から選択された少なくともいずれかを含むフッ化物の少なくともいずれかを含む請求項１１または１２に記載の磁気記憶装置。
【請求項14】
前記第１磁性部と前記第１磁性細線との間の第１境界部は、前記第１磁性部よりも細く、前記第１磁性細線の前記磁区よりも細く、
前記第２磁性部と前記第１磁性細線との間の第２境界部は、前記第２磁性部よりも細く、前記第１磁性細線の前記磁区よりも細い請求項１〜１３のいずれか１つに記載の磁気記憶装置。
前記第２磁性部と前記第１磁性細線との間の第２境界部は、前記第２磁性部よりも細く、前記第１磁性細線の前記磁区よりも細い請求項１〜１３のいずれか１つに記載の磁気記憶装置。
【請求項15】
前記磁性ユニットは、前記第１境界部または前記第１境界部の近傍に設けられた第１磁壁と、前記第２境界部または前記第２境界部の近傍に設けられた第２磁壁と、を含む請求項１４記載の磁気記憶装置。
【請求項16】
前記第１磁性部と前記第１磁性細線との間の第１境界部に第１ピニングポテンシャルが設けられ、
前記第２磁性部と前記第１磁性細線との間の第２境界部に第２ピニングポテンシャルが設けられた請求項１〜１５のいずれか１つに記載の磁気記憶装置。
前記第２磁性部と前記第１磁性細線との間の第２境界部に第２ピニングポテンシャルが設けられた請求項１〜１５のいずれか１つに記載の磁気記憶装置。
【請求項17】
前記磁性ユニットは、前記第１境界部または前記第１境界部の近傍に設けられたピニングサイトと、前記第２境界部または前記第２境界部の近傍に設けられたピニングサイトと、を含む請求項１６記載の磁気記憶装置。
【請求項18】
前記磁性ユニットは、
前記第１境界部の周りに設けられた第１ピニングサイト及び第２ピニングサイトと、
前記第２境界部の周りに設けられた第３ピニングサイト及び第４ピニングサイトと、
を含む請求項１６記載の磁気記憶装置。
前記第１境界部の周りに設けられた第１ピニングサイト及び第２ピニングサイトと、
前記第２境界部の周りに設けられた第３ピニングサイト及び第４ピニングサイトと、
を含む請求項１６記載の磁気記憶装置。
【請求項19】
前記一端と前記第１磁性部との間の第１領域、前記一端と前記第２磁性部との間の第２領域、及び、前記第１磁性細線の前記磁壁の少なくともいずれかは、前記第１磁性細線の前記磁区の材料とは異なる材料を含む請求項１〜１８のいずれか１つに記載の磁気記憶装置。
【請求項20】
前記第１磁性細線は、前記第１磁性細線の延びる方向に沿って設けられた周期的なピニングポテンシャルを有する請求項１〜１９のいずれか１つに記載の磁気記憶装置。
【請求項21】
前記磁性ユニットは、第２磁性細線をさらに含み、
前記第２磁性細線の一端は、前記第１磁性細線と接続される請求項１〜２０のいずれか１つに記載の磁気記憶装置。
前記第２磁性細線の一端は、前記第１磁性細線と接続される請求項１〜２０のいずれか１つに記載の磁気記憶装置。
【請求項22】
複数の磁区と、前記複数の磁区の間に設けられた磁壁と、を含み、一端と他端とを有する第１磁性細線と、
前記一端と接続され第１磁化を有する第１磁性部と、
前記一端と接続され前記第１磁性部と離間し前記第１磁化とは反対の第２磁化を有する第２磁性部と、
前記他端と接続され第３磁化を有する第３磁性部と、
前記他端と接続され前記第３磁性部と離間し前記第３磁化とは反対の第４磁化を有する第４磁性部と、
を含む磁性ユニットと、
前記第１磁性部と接続され前記第１磁性部と前記第１磁性細線との間に第１電流を流す第１スイッチと、
前記第２磁性部と接続され前記第２磁性部と前記第１磁性細線との間に第２電流を流す第２スイッチと、
を含む第１スイッチ部と、
前記第３磁性部と接続され前記第３磁性部と前記第１磁性細線との間に第３電流を流す第３スイッチと、
前記第４磁性部と接続され前記第４磁性部と前記第１磁性細線との間に第４電流を流す第４スイッチと、
を含む第２スイッチ部と、
を含む磁気記憶装置の駆動方法であって、
前記第１電流の方向を前記第３電流の方向とは反対に設定し、
前記第２電流の方向を前記第４電流の方向とは反対に設定することを含む磁気記憶装置の駆動方法。
前記一端と接続され第１磁化を有する第１磁性部と、
前記一端と接続され前記第１磁性部と離間し前記第１磁化とは反対の第２磁化を有する第２磁性部と、
前記他端と接続され第３磁化を有する第３磁性部と、
前記他端と接続され前記第３磁性部と離間し前記第３磁化とは反対の第４磁化を有する第４磁性部と、
を含む磁性ユニットと、
前記第１磁性部と接続され前記第１磁性部と前記第１磁性細線との間に第１電流を流す第１スイッチと、
前記第２磁性部と接続され前記第２磁性部と前記第１磁性細線との間に第２電流を流す第２スイッチと、
を含む第１スイッチ部と、
前記第３磁性部と接続され前記第３磁性部と前記第１磁性細線との間に第３電流を流す第３スイッチと、
前記第４磁性部と接続され前記第４磁性部と前記第１磁性細線との間に第４電流を流す第４スイッチと、
を含む第２スイッチ部と、
を含む磁気記憶装置の駆動方法であって、
前記第１電流の方向を前記第３電流の方向とは反対に設定し、
前記第２電流の方向を前記第４電流の方向とは反対に設定することを含む磁気記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、磁気記憶装置及びその駆動方法に関する。
【背景技術】
【0002】
メモリの大容量化を実現する方法として、磁壁を用いたスピンシフトレジスタ型のメモリが提案されている。このような磁気記憶素子において、安定した動作が望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１１／００９０７３０Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施形態は、安定した動作が可能な磁気記憶装置及びその駆動方法を提供する。
【課題を解決するための手段】
【0005】
本発明の実施形態によれば、磁気記憶装置は、磁性ユニットと、第１スイッチ部と、読み出し部と、を含む。前記磁性ユニットは、第１磁性細線と、第１磁性部と、第２磁性部と、を含む。前記第１磁性細線は、複数の磁区と、前記複数の磁区の間に設けられた磁壁と、を含む。前記第１磁性細線は、一端と他端とを有する。前記第１磁性部は、前記一端と接続され、第１磁化を有する。前記第２磁性部は、前記一端と接続され、前記第１磁性部と離間し、前記第１磁化とは反対の第２磁化を有する。前記第１スイッチは、前記第１磁性部と接続される。前記第１スイッチ部は、前記第１磁性部と前記第１磁性細線との間に第１電流を流す。前記第２スイッチは、前記第２磁性部と接続される。前記第２スイッチは、前記第２磁性部と前記第１磁性細線との間に第２電流を流す。前記読み出し部は、前記複数の磁区の少なくともいずれかの磁化を検出する。前記第１スイッチ部は、前記第１スイッチとなる第１トランジスタであって、第１ノードと接続された第１ゲートと、前記第１磁性部と接続された第１ソース／ドレイン領域と、第２ノードと接続された第２ソース／ドレイン領域と、を含むｎ形ＭＯＳＦＥＴの第１トランジスタと、前記第２スイッチとなる第２トランジスタであって、前記第２ノードと接続された第２ゲートと、前記第２磁性部と接続された第３ソース／ドレイン領域と、前記第１ノードと接続された第４ソース／ドレイン領域と、を含むｎ形ＭＯＳＦＥＴの第２トランジスタと、前記第１ノードと接続された第３ゲートと、前記第２ノードと接続された第５ソース／ドレイン領域と、所定の電圧が供給される端子と接続された第６ソース／ドレイン領域と、を含むｐ形ＭＯＳＦＥＴの第３トランジスタと、前記第２ノードと接続された第４ゲートと、前記第１ノードと接続された第７ソース／ドレイン領域と、前記端子と接続された第８ソース／ドレイン領域と、を含むｐ形ＭＯＳＦＥＴの第４トランジスタと、ワード線と接続された第５ゲートと、前記第２ノードと接続された第９ソース／ドレイン領域と、第１データ信号が供給される第１０ソース／ドレイン領域と、を含むｎ形ＭＯＳＦＥＴの第５トランジスタと、前記ワード線と接続された第６ゲートと、前記第１ノードと接続された第１１ソース／ドレイン領域と、第１データ信号と反転の第２データ信号が供給される第１２ソース／ドレイン領域と、を含むｎ形ＭＯＳＦＥＴの第６トランジスタと、を含む。本発明の別の実施形態によれば、磁気記憶装置は、磁性ユニットと、第１スイッチ部と、第２スイッチ部と、読み出し部と、を含む。前記磁性ユニットは、第１磁性細線と、第１磁性部と、第２磁性部と、を含む。前記第１磁性細線は、複数の磁区と、前記複数の磁区の間に設けられた磁壁と、を含む。前記第１磁性細線は、一端と他端とを有する。前記第１磁性部は、前記一端と接続され、第１磁化を有する。前記第２磁性部は、前記一端と接続され、前記第１磁性部と離間し、前記第１磁化とは反対の第２磁化を有する。前記第１スイッチは、前記第１磁性部と接続される。前記第１スイッチ部は、前記第１磁性部と前記第１磁性細線との間に第１電流を流す。前記第２スイッチは、前記第２磁性部と接続される。前記第２スイッチは、前記第２磁性部と前記第１磁性細線との間に第２電流を流す。前記読み出し部は、前記複数の磁区の少なくともいずれかの磁化を検出する。前記磁性ユニットは、前記他端と接続され第３磁化を有する第３磁性部と、前記他端と接続され前記第３磁性部と離間し第４磁化を有する第４磁性部と、をさらに含む。前記第２スイッチ部は、前記第３磁性部と接続され前記第３磁性部と前記第１磁性細線との間に第３電流を流す第３スイッチと、前記第４磁性部と接続され前記第４磁性部と前記第１磁性細線との間に第４電流を流す第４スイッチと、を含む。
本発明の別の実施形態によれば、磁気記憶装置は、磁性ユニットと、第１スイッチ部と、読み出し部と、を含む。前記磁性ユニットは、第１磁性細線と、第１磁性部と、第２磁性部と、を含む。前記第１磁性細線は、複数の磁区と、前記複数の磁区の間に設けられた磁壁と、を含む。前記第１磁性細線は、一端と他端とを有する。前記第１磁性部は、前記一端と接続され、第１磁化を有する。前記第２磁性部は、前記一端と接続され、前記第１磁性部と離間し、前記第１磁化とは反対の第２磁化を有する。前記第１スイッチは、前記第１磁性部と接続される。前記第１スイッチ部は、前記第１磁性部と前記第１磁性細線との間に第１電流を流す。前記第２スイッチは、前記第２磁性部と接続される。前記第２スイッチは、前記第２磁性部と前記第１磁性細線との間に第２電流を流す。前記読み出し部は、前記複数の磁区の少なくともいずれかの磁化を検出する。前記第１スイッチが前記第１電流を流すときに前記第２スイッチは非導通状態となる。前記第２スイッチが前記第２電流を流すときに前記第１スイッチは非導通状態となる。
本発明の別の実施形態によれば、磁気記憶装置の駆動方法が提供される。前記磁気記憶装置は、複数の磁区と、前記複数の磁区の間に設けられた磁壁と、を含み、一端と他端とを有する第１磁性細線と、前記一端と接続され第１磁化を有する第１磁性部と、前記一端と接続され前記第１磁性部と離間し前記第１磁化とは反対の第２磁化を有する第２磁性部と、前記他端と接続され第３磁化を有する第３磁性部と、前記他端と接続され前記第３磁性部と離間し前記第３磁化とは反対の第４磁化を有する第４磁性部と、を含む磁性ユニットと、前記第１磁性部と接続され前記第１磁性部と前記第１磁性細線との間に第１電流を流す第１スイッチと、前記第２磁性部と接続され前記第２磁性部と前記第１磁性細線との間に第２電流を流す第２スイッチと、を含む第１スイッチ部と、前記第３磁性部と接続され前記第３磁性部と前記第１磁性細線との間に第３電流を流す第３スイッチと、前記第４磁性部と接続され前記第４磁性部と前記第１磁性細線との間に第４電流を流す第４スイッチと、を含む第２スイッチ部と、を含む。前記磁気記憶装置の駆動方法は、前記第１電流の方向を前記第３電流の方向とは反対に設定し、前記第２電流の方向を前記第４電流の方向とは反対に設定することを含む。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図3】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図4】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図6】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図7】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図9】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図10】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図15】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図16】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図17】第２の実施形態に係る磁気記憶装置を示す模式図である。
【図18】第２の実施形態に係る磁気記憶装置を示す模式図である。
【図19】第１の実施形態に係る磁気記憶装置を示す模式図である。
【図20】第３の実施形態に係る磁気記憶装置を示す模式図である。
【図22】第４の実施形態に係る磁気記憶装置を示す模式図である。
【図23】実施形態に係る磁気記憶装置を示す模式的断面図である。
【発明を実施するための形態】
【0007】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。 なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１の実施形態） 図１は、第１の実施形態に係る磁気記憶装置を例示する模式図である。
図１に表したように、本実施形態に係る磁気記憶装置１１０は、磁性ユニット５０ｕと、第１スイッチ部４０ａと、読み出し部６０と、を含む。
【0009】
磁性ユニット５０ｕは、磁性細線（第１磁性細線５０）と、第１磁性部１１と、第２磁性部１２と、を含む。
【0010】
第１磁性細線５０は、複数の磁区５０ｄ（磁性ドメイン）と、磁壁５０ｗと、を含む。磁壁５０ｗは、複数の磁区５０ｄの間に設けられる。第１磁性細線５０は、一端（第１端５０ａ）と、他端（第２端５０ｂ）と、を有する。
【0011】
第１磁性部１１は、例えば、第１端５０ａ（上記の一端）と接続される。第１磁性部１１は、第１磁化１１ｍを有する。
【0012】
第２磁性部１２は、例えば、第１端５０ａと接続される。第２磁性部１２は、第１磁性部１１と離間する。第２磁性部１２は、第２磁化１２ｍを有する。第２磁化１２ｍは、第１磁化１１ｍとは反対である。
【0013】
例えば、第１磁性部１１と、第１端５０ａと、を結ぶ方向を第１方向ＤＲ１とする。第２磁性部１２と、第１端５０ａと、を結ぶ方向を第２方向ＤＲ２とする。第１方向ＤＲ１と第２方向ＤＲ１とは、互いに交差する。
【0014】
第１方向ＤＲ１と第２方向ＤＲ２に対して垂直な方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向とする。例えば、第１磁性部１１と第２磁性部１２と第１端５０ａとは、Ｘ−Ｙ平面内に配置される。
【0015】
この例では、第１磁性部１１及び第２磁性部１２は、層状である。第１磁性部１１は、Ｘ−Ｙ平面に対して垂直な方向の第１厚さ１１ｔを有する。Ｘ−Ｙ平面内の第１磁性部１１の長さ（幅）の最大値は、例えば、第１厚さ１１ｔよりも大きい。第２磁性部１２は、Ｘ−Ｙ平面に対して垂直な方向の第２厚さ１２ｔを有する。Ｘ−Ｙ平面内の第２磁性部１２の長さ（幅）の最大値は、例えば、第２厚さ１２ｔよりも大きい。 ただし、実施形態において、第１磁性部１１及び第２磁性部１２の形状は任意である。
【0016】
この例では、第１磁化１１ｍは、Ｘ−Ｙ平面に対して実質的に垂直である。第２磁化１２ｍは、Ｘ−Ｙ平面に対して実質的に垂直である。例えば、第１磁化１１ｍは、垂直異方性を有し、第２磁化１２ｍは、垂直異方性を有する。例えば、第１磁化１１ｍをＺ軸方向に投影した成分は、第１磁化１１ｍをＸ−Ｙ平面に投影した成分よりも大きい。例えば、第２磁化１２ｍをＺ軸方向に投影した成分は、第２磁化１２ｍをＸ−Ｙ平面に投影した成分よりも大きい。第１磁性部１１の第１厚さ１１ｔは、０．５ナノメートル（ｎｍ）以上５００ｎｍ以下である。第２磁性部１２の第２厚さ１２ｔは、０．５ｎｍ以上５００ｎｍ以下である。第２厚さ１２ｔは、第１厚さ１１ｔとは異なっても良い。実施形態において、第２厚さ１２ｔは、第１厚さ１１ｔとは同じでも良い。
【0017】
第１磁性細線５０の複数の磁区５０ｄのそれぞれは、磁性細線磁化５０ｍを有する。磁性細線磁化５０ｍは、垂直異方性を有する。Ｘ−Ｙ平面に対して垂直な方向の第１磁性細線５０の厚さを、磁性細線厚さ５０ｔとする。磁性細線厚さ５０ｔは、例えば、０．５ナノメートル以上５００ナノメートル以下である。磁性細線厚さ５０ｔは、第１厚さ１１ｔ及び第２厚さ１２ｔとは異なっても良く、同じでも良い。
【0018】
第１スイッチ部４０ａは、例えば、第１スイッチ４１と、第２スイッチ４２と、を含む。
【0019】
第１スイッチ４１は、第１磁性部１１と接続される。第１スイッチ４１は、第１磁性部１１と第１磁性細線５０との間に第１電流を流す。
【0020】
第２スイッチ４２は、第２磁性部１２と接続される。第２スイッチ４２は、第２磁性部１２と第１磁性細線５０との間に第２電流を流す。
【0021】
読み出し部６０は、例えば、第１磁性細線５０の少なくとも一部と電気的に接続される。読み出し部６０は、複数の磁区５０ｄのそれぞれの少なくともいずれかの磁化（磁性細線磁化５０ｍ）の状態を検出する。読み出し部６０が磁性細線磁化５０ｍの状態を検出できれば、読み出し部６０は、第１磁性細線５０のその少なくとも一部と離間しても良い。読み出し部６０の例については、後述する。
【0022】
この例では、第１スイッチ部４０ａは、第１トランジスタＴＲ１と、第２トランジスタＴＲ２と、第１インバータＩＮ１と、第２インバータＩＮ２と、を含む。
【0023】
第１トランジスタＴＲ１は、上記の第１スイッチ４１となる。第１トランジスタＴＲ１は、第１ゲートＧＴ１と、第１ソース／ドレイン領域ＳＤ１と、第２ソース／ドレイン領域ＳＤ２と、を含む。第１ソース／ドレイン領域ＳＤ１は、第１磁性部１１と接続される。第２ソース／ドレイン領域ＳＤ２は、電流源８１と接続される。電流源８１の電位は、例えば第１電圧ＶＤＤである。すなわち、第２ソース／ドレイン領域ＳＤ２は、例えば、第１電圧ＶＤＤに設定される。
【0024】
第２トランジスタＴＲ２は、上記の第２スイッチ４２となる。第２トランジスタＴＲ２は、第２ゲートＧＴ２と、第３ソース／ドレイン領域ＳＤ３と、第４ソース／ドレイン領域ＳＤ４と、を含む。第３ソース／ドレイン領域ＳＤ３は、第２磁性部１２と接続される。第４ソース／ドレイン領域ＳＤ４は、電流源８１と接続される。第４ソース／ドレイン領域ＳＤ４は、例えば、第１電圧ＶＤＤに設定される。
【0025】
第１インバータＩＮ１は、第１インバータ入力ＩＰ１と、第１インバータ出力ＯＰ１と、を含む。第１インバータ入力ＩＰ１は、第１ゲートＧＴ１と接続される。第１インバータ出力ＯＰ１は、第２ゲートＧＴ２と接続される。
【0026】
第２インバータＩＮ２は、第２インバータ入力ＩＰ２と、第２インバータ出力ＯＰ２と、を含む。第２インバータ入力ＩＰ２は、第１インバータ出力ＯＰ１と第２ゲートＧＴ２と接続される。第２インバータ出力ＯＰ２は、第１インバータ入力ＩＰ１と第１ゲートＧＴ１と接続される。
【0027】
第１磁性細線５０の第２端５０ｂの電位は、例えば、第２電圧ＧＲＤに設定される。第２電圧ＧＲＤは、第１電圧ＶＤＤとは異なる電圧である。例えば、第１電圧ＶＤＤは、第２電圧ＧＲＤよりも、高い。この場合、第１電圧ＶＤＤの導電体から、第２電圧ＧＲＤの導電体に向かって、電流が流れる。例えば、第１電圧ＶＤＤは、第２電圧ＧＲＤよりも、低くても良い。この場合、第２電圧ＧＲＤの導電体から、第１電圧ＶＤＤの導電体に向かって、電流が流れる。
【0028】
以下では、説明を簡単にするために、第１電圧ＶＤＤが、第２電圧ＧＲＤよりも高い場合の例について説明する。以下の説明は、第１電圧ＶＤＤが、第２電圧ＧＲＤよりも低い場合にも適用できる。
【0029】
磁気記憶装置１１０において、例えば、第１スイッチ４１（例えば、第１トランジスタＴＲ１）を介して、第１電流が第１磁性部１１と第１磁性細線５０との間に流れる第１動作が実施可能である。例えば、例えば、第２スイッチ４２（例えば、第２トランジスタＴＲ２）を介して、第２電流が第２磁性部１２と第１磁性細線５０との間に流れる第２動作が実施可能である。これらの第１動作と第２動作とを切り替えて実施することができる。
【0030】
例えば、第１動作においては、第１磁性細線５０の磁区５０ｄの磁性細線磁化５０ｍは、第１磁性部１１の第１磁化１１ｍの方向に沿う。第２動作においては、第１磁性細線５０の磁区５０ｄの磁性細線磁化５０ｍは、第２磁性部１２の第２磁化１２ｍの方向に沿う。第１動作と第２動作を切り替えて実施することで、第１磁性細線５０の磁化を所望の状態に設定することができる。すなわち、磁気記憶装置１１０における情報の書き込みができる。複数のスイッチを設けることで、第１磁性細線５０の磁化の制御性が向上し、安定した動作が実現できる。
【0031】
すなわち、実施形態においては、第１磁性細線５０に、２つの磁性部（第１磁性部１１及び第２磁性部１２）が接続されている。例えば、第１磁性部１１から第１磁性細線５０に向かう方向に第１電流が流れる。または、例えば、第１磁性細線５０から第１磁性部１１に向かう方向に第１電流が流れる。一方、例えば、第２磁性部１２から第１磁性細線５０に向かう方向に第２電流が流れる。または、例えば、第１磁性細線５０から第２磁性部１２に向かう方向に第２電流が流れる。第１電流と、第２電流と、を切り替えることで、電流に応じて第１磁性細線５０における磁区５０ｄの磁化が制御できる。すなわち、書き込みができる。
【0032】
第１電流と第２電流とは、第１スイッチ４１と第２スイッチ４２とにおける動作により、切り替えられる。この構造により、書き込みが簡単に実施できる。これにより、安定した動作が可能になる。
【0033】
図１に表したように、第１磁性部１１と第２磁性部１２とを結ぶ方向は、第１磁性細線５０の延びる方向と交差する。第１磁性細線５０の一端（第１端５０ａ）の少なくとも一部は、第１磁性部１１の少なくとも一部と、第２磁性部１２の少なくとも一部と、の間に配置される。一端（第１端５０ａ）の少なくとも一部は、第１磁性部１１と、第２磁性部１２と、の間に配置される。
【0034】
第１磁性部１１は、例えば、第１磁性層１１ｌを含む。第１磁性層１１ｌは、例えば、垂直磁気異方性を有する。第１磁性層１１ｌの磁化は、例えば、垂直異方性を有する。
【0035】
第２磁性部１２は、例えば、第２磁性層１２ｌを含む。第２磁性層１２ｌは、例えば、垂直磁化異方性を有する。第２磁性層１２ｌの磁化は、例えば、垂直異方性を有する。
【0036】
第１磁性細線５０は、例えば、細線磁性層５３ｌ（第３磁性層）を含む。細線磁性層５３ｌは、例えば、垂直磁気異方性を有する。細線磁性層５３ｌの磁化は、例えば、垂直異方性を有する。
【0037】
第１磁性部１１、第２磁性部１２及び第１磁性細線５０の少なくともいずれかは、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）及びニッケル（Ｎｉ）よりなる群から選択された少なくともいずれかを含む。第１磁性部１１、第２磁性部１２及び第１磁性細線５０の少なくともいずれかは、例えば上記の選択された少なくともいずれかを含む合金を含んでも良い。第１磁性部１１、第２磁性部１２及び第１磁性細線５０の少なくともいずれかは、例えば、クロム（Ｃｒ）、ジルコニア（Ｚｒ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、テルビウム（Ｔｂ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、ビスマス（Ｂｉ）、ボロン（Ｂ）及びアンチモン（Ｓｂ）よりなる群から選択された少なくともいずれかをさらに含んでも良い。
【0039】
図２（ａ）に例示したように、第１磁性部１１は、第１磁性層１１ｌと、第１非磁性導電層１１ｃと、を含んでも良い。第１非磁性導電層１１ｃは、Ｚ軸方向に沿って、第１磁性層１１ｌと積層される。
【0040】
図２（ｂ）に例示したように、第１磁性部１１は、第１磁性層１１ｌと、第１絶縁層１１ｉと、を含んでも良い。第１絶縁層１１ｉは、Ｚ軸方向に沿って、第１磁性層１１ｌと積層される。
【0041】
図２（ｃ）に例示したように、第２磁性部１２は、第２磁性層１２ｌと、第２非磁性導電層１２ｃと、を含んでも良い。第２非磁性導電層１２ｃは、Ｚ軸方向に沿って、第２磁性層１２ｌと積層される。
【0042】
図２（ｄ）に例示したように、第２磁性部１２は、第２磁性層１２ｌと、第２絶縁層１２ｉと、を含んでも良い。第２絶縁層１２ｉは、Ｚ軸方向に沿って、第２磁性層１２ｌと積層される。
【0043】
図２（ｅ）に例示したように、第１磁性細線５０は、細線磁性層５３ｌと、細線非磁性導電層５３ｃと、を含んでも良い。細線非磁性導電層５３ｃは、Ｚ軸方向に沿って、細線磁性層５３ｌと積層される。
【0044】
図２（ｆ）に例示したように、第１磁性細線５０は、細線磁性層５３ｌと、細線絶縁層５３ｉと、を含んでも良い。細線絶縁層５３ｉは、Ｚ軸方向に沿って、細線磁性層５３ｌと積層される。
【0045】
例えば、第１磁性層１１ｌ、第２磁性層１２ｌ及び細線磁性層５３ｌの少なくともいずれかは、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）及びニッケル（Ｎｉ）よりなる群から選択された少なくともいずれかを含む。第１磁性層１１ｌ、第２磁性層１２ｌ及び細線磁性層５３ｌの少なくともいずれかは、例えば上記の選択された少なくともいずれかを含む合金を含んでも良い。第１磁性層１１ｌ、第２磁性層１２ｌ及び細線磁性層５３ｌの少なくともいずれかは、例えば、クロム（Ｃｒ）、ジルコニア（Ｚｒ）、銅（Ｃｕ）、ルテニウム（Ｒｕ）、テルビウム（Ｔｂ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウム（Ｇａ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、ビスマス（Ｂｉ）、ボロン（Ｂ）及びアンチモン（Ｓｂ）よりなる群から選択された少なくともいずれかをさらに含む。
【0046】
例えば、第１非磁性導電層１１ｃ、第２非磁性導電層１２ｃ及び細線非磁性導電層５３ｃの少なくともいずれかは、白金（Ｐｔ）、タンタル（Ｔａ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、ビスマス（Ｂｉ）、テルビウム（Ｔｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａｇ）、イリジウム（Ｉｒ）、金（Ａｕ）、アルミニウム（Ａｌ）及びルテニウム（Ｒｕ）よりなる群から選択された少なくともいずれかを含む。
【0047】
例えば、第１絶縁層１１ｉ、第２絶縁層１２ｉ及び細線絶縁層５３ｉの少なくともいずれかは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）及び鉄（Ｆｅ）よりなる群から選択された少なくともいずれかを含む酸化物、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）及び鉄（Ｆｅ）よりなる群から選択された少なくともいずれかを含む窒化物、並びに、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）及び鉄（Ｆｅ）よりなる群から選択された少なくともいずれかを含むフッ化物の少なくともいずれかを含む。
【0048】
図３は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図３に表したように、第１磁性細線５０において、複数の磁区５０ｄが設けられる。複数の磁区５０ｄの間に、磁壁５０ｗが設けられる。１つの磁壁５０ｗｃと、別の磁壁５０ｗｄと、の間に、１つの磁区５０ｄが設けられる。磁壁５０ｗｃと磁壁５０ｗｄとは互いに隣り合う。
【0049】
第１磁性細線５０の延びる方向（第３方向ＤＲ３）は、第１方向ＤＲ１と交差し、第２方向ＤＲ２と交差する。
【0050】
例えば、第３方向ＤＲ３に対して垂直な方向（第４方向ＤＲ４）に沿った磁壁５０ｗｃの長さ（幅）は、第４方向ＤＲ４に沿った磁区５０ｄの長さ（幅）よりも短い。
【0051】
第１磁性細線５０の一端（第１端５０ａ）に第１接続部５１が設けられる。第１接続部５１は、第１磁性部１１及び第２磁性部１２と接続される。例えば、第１接続部５１と第１磁性部１１との間に第１接続部磁壁５０ｗａ（第１境界部）が設けられる。第１接続部５１と第２磁性部１２との間に第２接続部磁壁５０ｗｂ（第２境界部）が設けられる。すなわち、磁性ユニット５０ｕは、第１境界部の近傍に設けられた第１磁壁と、第２境界部の近傍に設けられた第２磁壁と、を含む。
【0052】
例えば、第１方向ＤＲ１に対して垂直な第５方向ＤＲ５に沿った第１接続部磁壁５０ｗａの長さ（幅）は、第５方向ＤＲ５に沿った第１接続部５１の長さ（幅）よりも短い。例えば、第５方向ＤＲ５に沿った第１接続部磁壁５０ｗａの長さ（幅）は、第５方向ＤＲ５に沿った第１磁性部１１の長さ（幅）よりも短い。例えば、第１磁性部１１と第１磁性細線５０との間の第１境界部（例えば、第１接続部磁壁５０ｗａ）は、第１磁性部１１よりも細く、第１磁性細線５０の磁区５０ｄよりも細い。
【0053】
例えば、第２方向ＤＲ２に対して垂直な第６方向ＤＲ６に沿った第２接続部磁壁５０ｗｂの長さ（幅）は、第６方向ＤＲ６に沿った第１接続部５１の長さ（幅）よりも短い。例えば、第６方向ＤＲ６に沿った第２接続部磁壁５０ｗｂの長さ（幅）は、第６方向ＤＲ６に沿った第２磁性部１２の長さ（幅）よりも短い。例えば、第２磁性部１２と第１磁性細線５０との間の第２境界部（例えば、第２接続部磁壁５０ｗｂ）は、第２磁性部１２よりも細く、第１磁性細線５０の磁区５０ｄよりも細い。
【0054】
例えば、第１接続部磁壁５０ｗａと磁壁５０ｗｃとの間の距離ｄ１は、磁壁５０ｗｃと磁壁５０ｗｄとの間の距離ｄ３の１／１０倍以上３倍以下である。
【0055】
例えば、第２接続部磁壁５０ｗｂと磁壁５０ｗｃとの間の距離ｄ２は、磁壁５０ｗｃと磁壁５０ｗｄとの間の距離ｄ３の１／１０倍以上３倍以下である。
【0056】
例えば、第１磁性部１１は、例えば、第１磁性細線５０の中心線５０ＭＬに対して、第２磁性部１２と対称な位置に配置される。中心線５０ＭＬは、第１磁性細線５０の延びる方向（第３方向ＤＲ３）に沿う、第１磁性細線５０の中心線である。
【0057】
実施形態において、第１磁性細線５０において、周期的なピニングポテンシャルが設けられる。周期的なピニングポテンシャルは、第１磁性細線５０の延びる方向（第３方向ＤＲ３）に沿って設けられる。
【0058】
例えば、第１磁性細線５０に、周期的な形状異方性が設けられる。これにより、周期的なピニングポテンシャルが形成される。第１磁性細線５０に、周期的に特性が異なる領域を設けても良い。例えば、第１磁性細線５０に、周期的にドーピングが行われる。これにより、周期的なピニングポテンシャルが形成される。ドーピングには、例えば、ガリウム及びヘリウムの少なくともいずれかが用いられる。
【0059】
第１磁性細線５０に、複数のノッチ（凹部）を設けても良い。第１磁性細線５０に、複数のディップ（凸部）を設けても良い。これにより、周期的なピニングポテンシャルが形成される。
【0060】
例えば、第１磁性細線５０のうちの第１磁性部１１に接続される領域に、ピニングポテンシャル（第１ピニングポテンシャル）が設けられる。すなわち、第１磁性部１１と第１磁性細線５０との間の第１境界部に、第１ピニングポテンシャルが設けられる。第１磁性細線５０のうちの第２磁性部１２に接続される領域に、ピニングポテンシャル（第２ピニングポテンシャル）が形成される。すなわち、第２磁性部１２と第１磁性細線５０との間の第２境界部に、第２ピニングポテンシャルが設けられる。これらのピニングポテンシャルは、磁壁５０ｗを局在化させる。これらのピニングポテンシャルは、磁壁５０ｗの好ましい位置を定める。
【0061】
第１ピニングポテンシャルは、第１接続部磁壁５０ｗａをピニングする。第２ピニングポテンシャルは、第２接続部磁壁５０ｗｂをピニングする。このように、第１磁性細線５０は、磁壁５０ｗをピニングする第１ピニングポテンシャル及び第２ピニングポテンシャルを有する。第１ピニングポテンシャルは、第１磁性部１１の近くに設けられる。第２ピニングポテンシャルは、第２磁性部１２の近くに設けられる。
【0062】
ピニングポテンシャルを設けることで、磁壁５０ｗで区画された磁区５０ｄが安定化する。これにより、磁区５０ｄに格納される情報の保持が安定化する。
【0063】
実施形態において、複数の磁区５０ｄの大きさは、例えば、５ナノメートル（ｎｍ）以上１０００ｎｍ以下である。大きさは、例えば、１０ｎｍ以上２００ｎｍ以下でも良い。
【0064】
第１磁性細線５０に供給される電流（電流パルス）のパルス幅に対応して、磁区５０ｄのサイズを決めることができる。例えば、磁壁５０ｗの移動速度は、２００ｍ／ｓ程度である。
【0065】
図４は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図４に表したように、本実施形態に係る磁気記憶装置１１１においても、磁性ユニット５０ｕと、第１スイッチ部４０ａと、読み出し部６０と、が設けられる。
【0066】
第１スイッチ部４０ａにおいて、例えば、ｐ形ＭＯＳＦＥＴの第１トランジスタＴＲ１と、ｎ形ＭＯＳＦＥＴの第２トランジスタＴＲ２と、が設けられる。
【0067】
第１トランジスタＴＲ１は、第１ゲートＧＴ１と、第１ソース／ドレイン領域ＳＤ１と、第２ソース／ドレイン領域ＳＤ２と、を含む。第１ゲートＧＴ１は、データ入力端子８５と接続される。第１ソース／ドレイン領域ＳＤ１は、電流源８１と接続される。第２ソース／ドレイン領域ＳＤ２は、第１磁性部１１と接続される。
【0068】
第２トランジスタＴＲ２は、第２ゲートＧＴ２と、第３ソース／ドレイン領域ＳＤ３と、第４ソース／ドレイン領域ＳＤ４と、を含む。第２ゲートＧＴ２は、データ入力端子８５と接続される。第３ソース／ドレイン領域ＳＤ３は、電流源８１と接続される。第４ソース／ドレイン領域ＳＤ４は、第２磁性部１２と接続される。
【0069】
第１磁性部１１と第２磁性部１２とが、第１磁性細線５０の第１端５０ａと接続される。第１磁性細線５０の複数の磁区５０ｄのそれぞれが、複数の磁性セル５０ｃのそれぞれに対応する。
【0070】
この例では、第１磁性細線５０の第２端５０ｂに、読み出し部６０が接続されている。読み出し部６０は、例えば、読み出し部磁性層６１を含む。読み出し部磁性層６１は、第１磁性細線５０の複数の磁区５０ｄのいずれかと積層される。
【0071】
この例では、第１磁性細線５０には、第２端５０ｂの第２接続部５２が設けられる。第２接続部５２は、複数の磁区５０ｄの内の第２端５０ｂの磁区である。この例では、読み出し部磁性層６１が、第２接続部５２と積層されている。
【0072】
読み出し部６０は、中間層６２をさらに含んでも良い。中間層６２は、読み出し部磁性層６１と、磁区５０ｄ（この例では第２接続部５２）と、の間に配置される。中間層６２は、例えば、絶縁性でも良く、導電性でも良い。
【0073】
読み出し部６０に、制御部６６が接続される。制御部６６は、読み出し部６０の動作を制御する。
【0074】
読み出し部６０においては、例えば、読み出し部磁性層６１の磁化６１ｍと、第１磁性細線５０の磁区５０ｄ（この例では、第２接続部５２）の磁化（磁性細線磁化５０ｍ）と、の間の角度により、読み出し部磁性層６１と第１磁性細線５０との間を流れる電流の抵抗が変化する。抵抗の変化が、例えば、制御部６６において、検出される。例えば、読み出し部磁性層６１と、磁区５０ｄ（この例では、第２接続部５２）と、により、検出素子６４が形成される。検出素子６４における抵抗変化を検出することで、第１磁性細線５０の磁区５０ｄの状態が検出される。
【0075】
例えば、第１トランジスタＴＲ１と第２トランジスタＴＲ２との動作により、第１磁性細線５０の複数の磁区５０ｄのそれぞれの磁化（磁性細線磁化５０ｍ）が、第１磁性細線５０の延びる方向に沿って、順次シフトして移送される。移送された磁化が、読み出し部６０において読み出される。すなわち、シフトレジスタ型記憶装置が形成される。
【0076】
図５（ａ）及び図５（ｂ）は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図５（ａ）は、磁気記憶装置１１１を模式的に例示している。図５（ｂ）は、磁気記憶装置１１１における動作を例示するタイミングチャートである。
【0077】
図５（ａ）に表したように、ソーストランジスタ８３が設けられる。ソーストランジスタ８３の１つの端子（ソース８３ｓ）は、第１電圧ＶＤＤに設定される。ソーストランジスタ８３の別の端子（ドレイン８３ｄ）は、第１トランジスタＴＲ１の第１ソース／ドレイン領域ＳＤ１と、第２トランジスタＴＲ１の第３ソース／ドレイン領域ＳＤ３と、に接続される。ソーストランジスタ８３のゲート８３ｇにクロック信号ＣＬＫが入力される。
【0078】
図５（ａ）においては、第１磁性部１１は、第１抵抗Ｒ１として表示されている。第２磁性部１２は、第２抵抗Ｒ２として表示されている。第１磁性細線５０は、第３抵抗Ｒ３として表示されている。第１トランジスタＴＲ１と第１磁性部１１との間の位置を、第１位置Ｐ１１とする。第２トランジスタＴＲ２と第２磁性部１２との間の位置を第２位置Ｐ１２とする。
【0079】
第１位置Ｐ１１に、第１電流ｃ１が流れる。第２位置Ｐ１２に、第２電流ｃ２が流れる。データ入力端子８５に、データ信号Ｄｓｉｇが入力される。
【0080】
図５（ｂ）には、クロック信号ＣＬＫ、データ信号Ｄｓｉｇ、第１トランジスタＴＲ１の状態、第２トランジスタＴＲ２の状態、第１電流ｃ１及び第２電流ｃ２が例示されている。図５（ｂ）には、クロック信号ＣＬＫ（クロックパルス）が入力された後の、第１磁性細線５０に格納されたデータＤ５０がさらに示されている。
【0081】
図５（ｂ）に例示したように、クロック信号ＣＬＫに連動して、データ信号Ｄｓｉｇが入力される。データ信号Ｄｓｉｇは、例えば、「１」状態と、「０」状態と、を有する。データ信号Ｄｓｉｇの状態に応じて、第１トランジスタＴＲ１の状態と、第２トランジスタＴＲ２の状態と、が変化する。トランジスタの状態の変化に伴って、第１電流ｃ１と、第２電流ｃ２と、が流れる。この例においては、第１電流ｃ１が流れるときに、第２電流ｃ２は流れない。第２電流ｃ２が流れるときに、第１電流ｃ１は流れない。
【0082】
このような第１電流ｃ１と第２電流ｃ２とにより、第１磁性細線５０におけるデータＤ５０が、順次変化する。すなわち、クロック信号ＣＬＫに従って、データ信号Ｄｓｉｇが、第１磁性細線５０に供給される。
【0083】
この例では、「１００１１１０」のデータ信号Ｄｓｉｇが、例えば、第１磁性細線５０中のデータＤ５０に格納される。このようにして、第１磁性細線５０にデータの書き込みが行われる。
【0084】
実施形態においては、２つのトランジスタを相互にオン／オフさせることで、第１電流ｃ１を流す第１状態と、第２電流ｃ２を流す第２状態と、が形成される。これらの状態は安定して形成される。すなわち、安定した書き込みが可能なり、安定した動作が可能となる。
【0085】
図６は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図６は、図１に例示した磁気記憶装置１１０を模式的に例示している。磁気記憶装置１１０においても、例えば、図５（ｂ）に関して説明した駆動により、データの書き込みが実施できる。
【0086】
図７は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図７は、本実施形態に係る別の磁気記憶装置１１２を例示している。
図７に表したように、磁気記憶装置１１２においても、磁性ユニット５０ｕと、第１スイッチ部４０ａと、読み出し部６０と、が設けられる。
【0087】
この例においては、第１スイッチ部４０ａにＳＲＡＭセルが設けられる。すなわち、例えば、第１スイッチ４１（第１トランジスタＴＲ１）と、第２スイッチ４２（第２トランジスタＴＲ２）と、は、ＳＲＡＭセルを形成する。
【0088】
この例では、例えば、ワード線ＷＬと、ビット線ＢＬ（第１線Ｌｎ１）と、ビット線バーＢＬＮ（第２線Ｌｎ２）と、が設けられている。ビット線ＢＬには、第１信号ｓｇ１（第１データ信号）が供給される。ビット線バーＢＬＮには、第２信号ｓｇ２（第２データ信号）が流れる。第２信号ｓｇ２は、第１信号ｓｇ１の反転信号である。すなわち、ビット線バーＢＬＮには、ビット線ＢＬの反転信号が供給される。
【0089】
この例では、６個のトランジスタが、ＳＲＡＭセルに設けられる。 すなわち、第１スイッチ部４０ａは、第１〜第６トランジスタＴＲ１〜ＴＲ６を含む。
【0090】
第１トランジスタＴＲ１は、例えば、第１スイッチ４１となる。第１トランジスタＴＲ１は、第１ゲートＧＴ１と、第１ソース／ドレイン領域ＳＤ１と、第２ソース／ドレイン領域ＳＤ２と、を含む。第１ゲートＧＴ１は、第１ノードＮＤ１と接続される。第１ソース／ドレイン領域ＳＤ１は、第１磁性部１１と接続される。第２ソース／ドレイン領域ＳＤ２は、第２ノードＮＤ２と接続される。第１トランジスタＴＲ１は、例えば、ｎ形ＭＯＳＦＥＴである。
【0091】
第２トランジスタＴＲ２は、例えば、第２スイッチ４２となる。第２トランジスタＴＲ２は、第２ゲートＧＴ２と、第３ソース／ドレイン領域ＳＤ３と、第４ソース／ドレイン領域ＳＤ４と、を含む。第２ゲートＧＴ２は、第２ノードＮＤ２と接続される。第３ソース／ドレイン領域ＳＤ３は、第２磁性部１２と接続される。第４ソース／ドレイン領域ＳＤ４は、第１ノードＮＤ１と接続される。第２トランジスタＴＲ２は、例えば、ｎ形ＭＯＳＦＥＴである。
【0092】
第３トランジスタＴＲ３は、第３ゲートＧＴ３と、第５ソース／ドレイン領域ＳＤ５と、第６ソース／ドレイン領域ＳＤ６と、を含む。第３ゲートＧＴ３は、第１ノードＮＤ１と接続される。第５ソース／ドレイン領域ＳＤ５は、第２ノードＮＤ２と接続される。第６ソース／ドレイン領域ＳＤ６は、端子６５と接続される。端子６５には、所定の電圧が供給される。すなわち、端子６５は、例えば、第１電圧ＶＤＤに設定される。第３トランジスタＴＲ３は、例えば、ｐ形ＭＯＳＦＥＴである。
【0093】
第４トランジスタＴＲ４は、第４ゲートＧＴ４と、第７ソース／ドレイン領域ＳＤ７と、第８ソース／ドレイン領域ＳＤ８と、を含む。第４ゲートＧＴ４は、第２ノードＮＤ２と接続される。第７ソース／ドレイン領域ＳＤ７は、第１ノードＮＤ１と接続される。第８ソース／ドレイン領域ＳＤ８は、端子６５と接続される。第４トランジスタＴＲ４は、例えば、ｐ形ＭＯＳＦＥＴである。
【0094】
第５トランジスタＴＲ５は、第５ゲートＧＴ５と、第９ソース／ドレイン領域ＳＤ９と、第１０ソース／ドレイン領域ＳＤ１０と、を含む。 第５ゲートＧＴ５は、ワード線ＷＬと接続される。第９ソース／ドレイン領域ＳＤ９は、第２ノードＮＤ２と接続される。第１０ソース／ドレイン領域ＳＤ１０は、第１線Ｌｎ１と接続される。すなわち、第１０ソース／ドレイン領域ＳＤ１０には、第１信号ｓｇ１（第１データ信号）が供給される。第５トランジスタＴＲ５は、例えば、ｎ形ＭＯＳＦＥＴである。
【0095】
第６トランジスタＴＲ６は、第６ゲートＧＴ６と、第１１ソース／ドレイン領域ＳＤ１１と、第１２ソース／ドレイン領域ＳＤ１２と、を含む。 第６ゲートＧＴ６は、ワード線ＷＬと接続される。第１１ソース／ドレイン領域ＳＤ１１は、第１ノードＮＤ１と接続される。第１２ソース／ドレイン領域ＳＤ１２は、第２線Ｌｎ２と接続される。すなわち、第１２ソース／ドレイン領域ＳＤ１２には、第２信号ｓｇ２（第１データ信号と反転の第２データ信号）が供給される。第６トランジスタＴＲ６は、例えば、ｎ形ＭＯＳＦＥＴである。
【0096】
このような６トランジスタ型のＳＲＡＭセルにより、第１磁性部１１と第２磁性部１２とに流れる電流を切り替えて制御できる。
【0097】
この例では、第１スイッチ部４０ａは、読み出しトランジスタＲＴＲ１をさらに含む。読み出しトランジスタＲＴＲ１は、記憶を読み出すときに、メモリ第１スイッチ部４０ａをオフまたはバイパスさせる。読み出しトランジスタＲＴＲ１は、読み出しゲートＲＧＴ１と、第１読み出しソース／ドレイン領域ＲＳＤ１と、第２読み出しソース／ドレイン領域ＲＳＤ２と、を含む。 読み出しゲートＲＧＴ１には、読み出し信号ｓｇｒ１（すなわち、「Ｒｅａｄ」）が入力される。第１読み出しソース／ドレイン領域ＲＳＤ１は、第１ノードＮＤ１と電気的に接続される。第２読み出しソース／ドレイン領域ＲＳＤ２は、第２ノードＮＤ２と電気的に接続される。この場合、第１ゲートＧＴ１と第２ゲートＧＴ２とは同じ電位にされ、第２トランジスタＴＲ２と第１トランジスタＴＲ１とは、同時ににオフされる。
【0098】
読み出し部６０は、検出トランジスタＲＴＲ２をさらに含む。読み出し部６０には、例えば、検知素子（例えば、読み出し部磁性層６１）が設けられている。検知素子の抵抗は、第１磁性細線５０の磁化（磁性細線磁化５０ｍ）の変化に応じて変化する。 検出トランジスタＲＴＲ２は、検出ゲートＲＧＴ２と、第１検出ソース／ドレイン領域ＲＳＤ３と、第２検出ソース／ドレイン領域ＲＳＤ４と、を含む。検出ゲートＲＧＴ２には、読み出し信号ｓｇｒ１が入力される。例えば、第１検出ソース／ドレイン領域ＲＳＤ３は、上記の素子と電気的に接続される。第１検出ソース／ドレイン領域ＲＳＤ３は、第１磁性細線５０の少なくとも１つの磁区５０ｄの向きに反応する素子と電気的に接続される。第２検出ソース／ドレイン領域ＲＳＤ４は、端子６５（第１電圧ＶＤＤ）と電気的に接続される。例えば、第１検出ソース／ドレイン領域ＲＳＤ３が、読み出し部磁性層６１と電気的に接続される。第１検出ソース／ドレイン領域ＲＳＤ３は、第１磁性細線５０の磁化の向きに、抵抗が依存する素子と電気的に接続される。
【0099】
例えば、読み出し信号ｓｇｒ１により、第１トランジスタＴＲ１及び第２トランジスタＴＲ２の動作が、制御される。読み出し信号ｓｇｒ１により、第１磁性細線５０と読み出し部６０との間に流れる電流が制御される。読み出し信号ｓｇｒ１により、第１磁性細線５０と電気的に接続された読み出し部６０に流れる電流が制御される。これにより、検出素子６４の抵抗が検出される。これにより、第１磁性細線５０に書き込まれた情報が、読み出される。
【0100】
図８（ａ）及び図８（ｂ）は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図８（ａ）は、磁気記憶装置１１３を模式的に例示している。図８（ｂ）は、磁気記憶装置１１３における動作を例示するタイミングチャートである。
【0101】
図８（ａ）に表したように、本実施形態に係る別の磁気記憶装置１１３は、磁性ユニット５０ｕ、第１スイッチ部４０ａ及び読み出し部６０に加えて、フリップフロップ回路部４８をさらに含む。フリップフロップ回路部４８は、例えば、フリップフロップ遅延回路である。
【0102】
フリップフロップ回路部４８は、第１フリップフロップ端子４８ａと、第２フリップフロップ端子４８ｂと、第３フリップフロップ端子４８ｃと、を有する。第１フリップフロップ端子４８ａは、検出トランジスタＲＴＲ２の第４読み出しソース／ドレイン領域ＲＳＤ４と接続される。第２フリップフロップ端子４８ｂは、第１線Ｌｎ１と接続される。第１線Ｌｎ１は、第１データ信号（第１信号ｓｇ１）が供給されるビット線ＢＬに対応する。第３フリップフロップ端子４８ｃは、第２線Ｌｎ２と接続される。第２線Ｌｎ２は、第２データ信号（第２信号ｓｇ２）が供給されるビット線バーＢＬＮに対応する。
【0103】
第１フリップフロップ端子４８ａは、フリップフロップ回路部４８の入力である。第１フリップフロップ端子４８ａには、信号「Ｄ」が入力される。第２フリップフロップ端子４８ｂは、フリップフロップ回路部４８の出力「Ｑ」である。第３フリップフロップ端子４８ｃは、フリップフロップ回路部４８の出力「ＱＮ」である。「ＱＮ」は、「Ｑバー」である。「ＱＮ」は、「Ｑ」の反転である。
【0104】
図８（ｂ）には、クロック信号ＣＬＫ、読み出し信号ｓｇｒ１、「Ｄ」、「Ｑ」、第１電流ｃ１及び第２電流ｃ２が例示されている。クロック信号ＣＬＫは、ワード線ＷＬの信号でも良い。読み出し信号ｓｇｒ１は、「Ｒｅａｄ」に対応する。図８（ｂ）には、クロック信号ＣＬＫが入力された後の、第１磁性細線５０に格納されたデータＤ５０がさらに示されている。
【0105】
第１磁性細線５０の磁区５０ｄの磁化（磁性細線磁化５０ｍ）が、読み出し部６０により検出され、第１磁性細線５０に記憶されたデータ（情報）が読み出される。そして、読み出されたデータは、フリップフロップ回路部４８により遅延される。遅延されたデータが、第１磁性細線５０に再度書き込まれる。
【0106】
この例においては、記憶されたデータを読み出した後にも、読み出されたデータが残る。すなわち、シフトレジスタのデータの非破壊の読み出しが実施される。
【0107】
図９は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図９に表したように、本実施形態に係る磁気記憶装置１１４においては、複数の読み出し部６０（例えば、第１〜第４読み出し部６０ａ〜６０ｄなど）が設けられる。例えば、複数の読み出し部６０のそれぞれは、第１磁性細線５０の複数の磁区５０ｄのいずれかに電気的に接続される。例えば、複数の読み出し部６０のそれぞれは、磁性細線磁区の向きに抵抗が依存する素子と電気的に接続される。例えば、読み出し部６０の読み出し部磁性層６１のそれぞれは、磁区５０ｄと積層される。これにより、Ｓｅｒｉａｌ−Ｉｎ／Ｐａｒａｌｌｅｌ−Ｏｕｔ形のシフトレジスタが形成される。
【0108】
この例では、第１読み出し部６０ａは、読み出し部磁性層６１ａと、検出トランジスタＲＴＲ２ａと、抵抗ＲＲａと、を含む。第２読み出し部６０ｂは、読み出し部磁性層６１ｂと、検出トランジスタＲＴＲ２ｂと、抵抗ＲＲｂと、を含む。第３読み出し部６０ｃは、読み出し部磁性層６１ｃと、検出トランジスタＲＴＲ２ｃと、抵抗ＲＲｃと、を含む。第４読み出し部６０ｄは、読み出し部磁性層６１ｄと、検出トランジスタＲＴＲ２ｄと、抵抗ＲＲａと、を含む。
【0109】
読み出し部のそれぞれにおいて、読み出し部磁性層６１と抵抗との間に検出トランジスタが配置される。それぞれの検出トランジスタのゲートに読み出し信号ｓｇｒ１（すなわち、「Ｒｅａｄ」）が入力される。読み出し信号ｓｇｒ１により、読み出し部のそれぞれにおいて、磁区５０ｄの磁化の状態が読み出される。すなわち、書き込まれた情報が読み出される。
【0110】
実施形態において、複数の検出トランジスタどうしにおいて、特性が異なっても良い。例えば、検出トランジスタＲＴＲ２ａの特性が、検出トランジスタＲＴＲ２ｃの特性と異なっても良い。複数の抵抗どうしにおいて、特性が異なっても良い。例えば、抵抗ＲＲａは、抵抗ＲＲｃと異なっても良い。
【0111】
図１０は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図１０に表したように、本実施形態に係る別の磁気記憶装置１１５においても、磁性ユニット５０ｕと、第１スイッチ部４０ａと、が設けられる。図１０においては、読み出し部６０は、省略されている。
【0112】
磁気記憶装置１１５においては、第１スイッチ部４０ａは、第１伝達ゲートＴＧ１と、第２伝達ゲートＴＧ２と、を含む。
【0113】
第１伝達ゲートＴＧ１は、第１スイッチ４１となる。第１伝達ゲートＴＧ１は、第１入力部ＴＧｉ１と、第１出力部ＴＧｏ１と、第１ゲートＴＧｇ１と、第２ゲートＴＧｇ２と、を含む。第１入力部ＴＧｉ１は、電流源８１と接続される。第１出力部ＴＧｏ１は、第１磁性部１１と接続される。第１ゲートＴＧｇ１には、第１信号ｓｇ１（第１データ信号）が供給される。第２ゲートＴＧｇ２には、第２信号ｓｇ２（第２データ信号）が供給される。第２データ信号は、第１データ信号の反転の信号である。
【0114】
第２伝達ゲートＴＧ２は、第２スイッチ４２となる。第２伝達ゲートＴＧ２は、第２入力部ＴＧｉ２と、第２出力部ＴＧｏ２と、第３ゲートＴＧｇ３と、第４ゲートＴＧｇ４と、を含む。第２入力部ＴＧｉ２は、電流源８１と接続される。第２出力部ＴＧｏ２は、第２磁性部１２と接続される。第３ゲートＴＧｇ３には、第２信号ｓｇ２（第２データ信号）が供給される。第４ゲートＴＧｇ４には、第１信号ｓｇ１（第１データ信号）が供給される。
【0115】
磁気記憶装置１１５においても、２つの伝達トランジスタを用いることで、安定した書き込みが可能になる。本実施形態によれば、安定した動作が可能な磁気記憶装置を提供できる。
【0116】
図１１（ａ）及び図１１（ｂ）は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図１１（ａ）に表したように、本実施形態に係る別の磁気記憶装置１１６においても、磁性ユニット５０ｕと、第１スイッチ部４０ａと、が設けられる。図１１（ａ）においては、読み出し部６０は、省略されている。
【0117】
磁気記憶装置１１６においては、第１スイッチ部４０ａは、第１トランジスタＴＲ１と、第２トランジスタＴＲ２と、を含む。
【0118】
第１トランジスタＴＲ１は、第１スイッチ４１となる。第１トランジスタＴＲ１は、ｐ形ＭＯＳＦＥＴである。第１トランジスタＴＲ１は、第１ゲートＧＴ１と、第１ソース／ドレイン領域ＳＤ１と、第２ソース／ドレイン領域ＳＤ２と、を含む。第１ゲートＧＴ１には、第１信号ｓｇ１（第１データ信号）が入力される。第１ソース／ドレイン領域ＳＤ１は、第１磁性部１１と接続される。第２ソース／ドレイン領域ＳＤ２は、電流源８１と接続される。
【0119】
第２トランジスタＴＲ２は、第２スイッチ４２となる。第２トランジスタＴＲ２は、ｎ形ＭＯＳＦＥＴである。第２トランジスタＴＲ２は、第２ゲートＧＴ２と、第３ソース／ドレイン領域ＳＤ３と、第４ソース／ドレイン領域ＳＤ４と、を含む。第２ゲートＧＴ２には、第１信号ｓｇ１（第１データ信号）が入力される。第３ソース／ドレイン領域ＳＤ３は、第２磁性部１２と接続される。第４ソース／ドレイン領域ＳＤ４は、電流源８１と接続される。
【0120】
図１１（ｂ）に表したように、本実施形態に係る別の磁気記憶装置１１６ａにおいては、磁気記憶装置１１６における電流源８１が、電圧源８１ａに置き換えられている。第２ソース／ドレイン領域ＳＤ２は、電圧源８１ａと接続される。第４ソース／ドレイン領域ＳＤ４は、電圧源８１ａと接続される。磁気記憶装置１１６ａにおいて、これ以外は、磁気記憶装置１１６と同様である。
【0121】
磁気記憶装置１１６及び磁気記憶装置１１６ａにおいても、２つのトランジスタを用いることで、安定した書き込みが可能になる。本実施形態によれば、安定した動作が可能な磁気記憶装置を提供できる。
【0122】
図１２（ａ）及び図１２（ｂ）は、第１の実施形態に係る磁気記憶装置の一部を例示する模式図である。 図１２（ａ）は、磁性ユニット５０ｕを例示する模式的斜視図である。図１２（ｂ）は、図１２（ａ）のＡ１−Ａ２線断面図である。
図１２（ａ）及び図１２（ｂ）に表したように、第１磁性部１１は、第１磁性層１１ｌと、第１非磁性導電層１１ｃと、第１絶縁層１１ｉと、を含む。この例では、第１磁性層１１ｌは、第１非磁性導電層１１ｃと、第１絶縁層１１ｉと、の間に設けられている。
【0123】
第２磁性部１２は、第２磁性層１２ｌと、第２非磁性導電層１２ｃと、第２絶縁層１２ｉと、を含む。この例では、第２磁性層１２ｌは、第２非磁性導電層１２ｃと、第２絶縁層１２ｉと、の間に設けられている。
【0124】
第１磁性細線５０は、細線磁性層５３ｌと、細線非磁性導電層５３ｃと、細線絶縁層５３ｉと、を含む。この例では、細線磁性層５３ｌは、細線非磁性導電層５３ｃと、細線絶縁層５３ｉと、の間に設けられている。
【0125】
第１非磁性導電層１１ｃ、第２非磁性導電層１２ｃ及び細線非磁性導電層５３ｃには、例えば、金属が用いられる。第１絶縁層１１ｉ、第２絶縁層１２ｉ及び細線絶縁層５３ｉには、例えば、酸化物などが用いられる。
【0126】
図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る磁気記憶装置の一部を例示する模式図である。 図１３（ａ）は、磁性ユニット５０ｕを例示する模式的斜視図である。図１３（ｂ）は、図１３（ａ）のＢ１−Ｂ２線断面図である。
図１３（ａ）及び図１３（ｂ）に表したように、第１磁性部１１は、第１磁性層１１ｌと、第１非磁性導電層１１ｃと、第１絶縁層１１ｉと、層１１ｐと、層１１ｑと、を含む。層１１ｐと第１絶縁層１１ｉとの間に、層１１ｐが配置されている。層１１ｐには、例えば、磁性層または非磁性層が用いられる。層１１ｑは、中間層である。層１１ｐ及び層１１ｑには、例えば、白金、ルテニウム、金及び銅の少なくともいずれかが用いられる。
【0127】
一方、第２磁性部１２は、第２磁性層１２ｌと、第２非磁性導電層１２ｃと、第２絶縁層１２ｉと、層１２ｐと、を含む。層１２ｐと、第２磁性層１２ｌと、の間に、第２非磁性導電層１２ｃが設けられている。
【0128】
このように、第１磁性部１１に含まれる層の数は、第２磁性部１２に含まれる層の数と異なっても良い。第１磁性部１１に含まれる層の数は、第１磁性細線５０に含まれる層の数と異なっても良い。第２磁性部１２に含まれる層の数は、第１磁性細線５０に含まれる層の数と異なっても良い。第１磁性部１１、第２磁性部１２、及び、第１磁性細線５０のそれぞれの厚さは、互いに異なっても良い。
【0129】
図１４（ａ）〜図１４（ｊ）は、第１の実施形態に係る磁気記憶装置の一部を例示する模式図である。 これらの図は、図１３（ａ）のＡ１−Ａ２線断面に相当する断面図である。これらの図は、実施形態に用いられる、第１磁性部１１、第２磁性部１２及び第１磁性細線５０の構成の例を示している。
【0130】
図１４（ａ）に表したように、第１磁性部１１は、第１磁性層１１ｌと、第１非磁性導電層１１ｃと、第１強磁性層１１ｌａと、反強磁性層１１ａｆと、を含む。第１磁性層１１ｌと第１反強磁性層１１ａｆとの間に、第１非磁性導電層１１ｃが配置される。第１非磁性導電層１１ｃと第１反強磁性層１１ａｆとの間に、第１強磁性層１１ｌａが配置される。この例では、第１強磁性層１１ｌａの磁化は、第１磁性層１１ｌの磁化に対して反平行である。第１反強磁性層１１ａｆは、反強磁性層と強磁性層との間の界面において、交換相互作用を生じさせる。第１非磁性導電層１１ｃは、第１磁性層１１ｌと第１強磁性層１１ｌａとの間において、ＲＫＫＹカップリングを誘起する。この例では、第２磁性部１２は、第２磁性層１２ｌと、第２反強磁性層１２ａｆと、を含む。第１磁性細線５０は、細線磁性層５３ｌを含む。
【0131】
図１４（ｂ）に表したように、第２磁性部１２は、第２磁性層１２ｌと、第２非磁性導電層１２ｃと、第２強磁性層１２ｌａと、第２反強磁性層１２ａｆと、を含む。この例では、第２強磁性層１２ｌａと第２反強磁性層１２ａｆとの間に、第２磁性層１２ｌが配置される。第２磁性層１２ｌと第２強磁性層１２ｌａとの間に、第２非磁性導電層１２ｃが配置される。この例では、第２強磁性層１２ｌａの磁化は、第２磁性層１２ｌの磁化に対して反平行である。第２反強磁性層１２ａｆは、反強磁性層と強磁性層との間の界面において、交換相互作用を生じさせる。第２非磁性導電層１２ｃは、第２磁性層１２ｌと第２強磁性層１２ｌａとの間において、ＲＫＫＹカップリングを誘起する。この例では、第１磁性細線５０は、細線磁性層５３ｌと、細線非磁性導電層５３ｃを含む。第１非磁性導電層１１ｃと、細線非磁性導電層５３ｃと、第２非磁性導電層１２ｃと、は、同じ平面内に位置する。
【0132】
図１４（ｃ）に表したように、第１磁性部１１は、第１磁性層１１ｌと、第１非磁性導電層１１ｃと、第１強磁性層１１ｌａと、を含む。
【0133】
図１４（ｄ）に表したように、第２磁性部１２は、第２磁性層１２ｌと、第２反強磁性層１２ａｆと、を含む。
【0134】
図１４（ｅ）に表したように、第１磁性部１１は、第１磁性層１１ｌと、第１非磁性導電層１１ｃと、第１強磁性層１１ｌａと、反強磁性層１１ａｆと、を含む。
【0135】
図１４（ｆ）に表したように、第１磁性部１１は、第１磁性層１１ｌと、第１非磁性導電層１１ｃと、第１強磁性層１１ｌａと、を含む。この例では、第１強磁性層１１ｌａの磁化は、第１磁性層１１ｌの磁化に対して反平行（逆向き）である。
【0136】
図１４（ｇ）に表したように、第１磁性部１１は、第１磁性層１１ｌと、第１非磁性導電層１１ｃと、第１強磁性層１１ｌａと、を含む。この例では、第１強磁性層１１ｌａの磁化は、第１磁性層１１ｌの磁化に対して平行（同じ向き）である。
【0137】
図１４（ｈ）に表したように、第２磁性層１２ｌの厚さは、第１磁性層１１ｌの厚さとは異なる。この例では、第２磁性層１２ｌの厚さは、第１磁性層１１ｌの厚さよりも厚い。
【0138】
図１４（ｉ）に表したように、第１磁性細線５０は、細線磁性層５３ｌを含む。細線磁性層５３ｌの厚さは、第１磁性層１１ｌの厚さよりも厚く、第２磁性層１２ｌの厚さよりも薄い。
【0139】
図１４（ｊ）に表したように、細線磁性層５３ｌの厚さは、第１磁性層１１ｌの厚さと同じである。第２磁性層１２ｌの厚さは、第１磁性層１１ｌの厚さよりも厚い。 上記に加えて、実施形態において、種々の構成が、各層に適用できる。
【0140】
図１５は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図１５に表したように、磁気記憶装置１１７においては、複数のメモリ部５０Ｍが設けられる。１つのメモリ部５０Ｍは、磁性ユニット５０ｕと、第１スイッチ部４０ａと、読み出し部６０と、を含む。複数のメモリ部５０Ｍは、例えば、マトリクス状に配置される。
【0141】
磁気記憶装置１１７において、複数のワード線ＷＬが設けられる。複数のワード線ＷＬは、例えば、第１ワード線ＷＬ＿１、第２ワード線ＷＬ＿２、及び、第３ワード線ＷＬ＿３などを含む。複数のワード線ＷＬは、１つの方向に延びる。
【0142】
磁気記憶装置１１７において、複数のビット線ＢＬが設けられる。複数のビット線ＢＬは、例えば、第１ビット線ＢＬ＿１、第２ビット線ＢＬ＿２、及び、第３ビット線ＢＬ＿３などを含む。複数のビット線ＢＬは、１つの方向に延びる。
【0143】
磁気記憶装置１１７において、複数のビット線バーＢＬＮが設けられる。複数のビット線バーＢＬＮは、例えば、第１ビット線バーＢＬ＿１Ｎ、第２ビット線バーＢＬ＿２Ｎ、及び、第３ビット線バーＢＬ＿３Ｎなどを含む。複数のビット線バーＢＬＮは、１つの方向に延びる。
【0144】
例えば、ビット線バーＢＬＮの延びる方向は、ビット線ＢＬの延びる方向に対して平行である。ワード線ＷＬの延びる方向は、ビット線ＢＬの延びる方向と交差する。
【0145】
この例では、第１スイッチ部４０ａは、磁気記憶装置１１０に関して説明した構成を有している。第１トランジスタＴＲ１には、第２ソース／ドレイン領域ＳＤ２が設けられている。第２トランジスタＴＲ２には、第３ソース／ドレイン領域ＳＤ３が設けられている。第２ソース／ドレイン領域ＳＤ２と第３ソース／ドレイン領域ＳＤ３とが、１つのワード線ＷＬに接続される。この例では、第１インバータＩＮ１と、第２インバータＩＮ２と、が設けられている。第１インバータＩＮ１は、第１インバータ入力ＩＰ１と、第１インバータ出力ＯＰ１と、を有する。この例では、第１インバータ入力ＩＰ１は、１つのビット線バーＢＬＮに接続される。第１インバータ出力ＯＰ１は、１つのビット線ＢＬに接続される。
【0146】
複数のワード線ＷＬと、複数のビット線ＢＬと、複数のビット線バーＢＬＮと、を用いることで、複数のメモリ部５０Ｍのそれぞれに、独立してデータ書き込むことができる。複数のメモリ部５０Ｍにより、複数のメモリセルを有するメモリが得られる。
【0147】
図１６は、第１の実施形態に係る磁気記憶装置を例示する模式図である。 図１６に表したように、磁気記憶装置１１８においては、アナログ−デジタルコンバータＡＤＣが設けられる。アナログ−デジタルコンバータＡＤＣから、クロック信号ＣＬＫが出力される。アナログ−デジタルコンバータＡＤＣから、複数のロジック出力が出力される。複数のロジック出力は、例えば、出力Ｄ１、Ｄ２、Ｄｎなどを含む。複数のロジック出力は、例えば、出力Ｄ１Ｎ、Ｄ２Ｎ、ＤｎＮなどを含む。
【0148】
例えば、クロック信号ＣＬＫが、複数のワード線ＷＬのそれぞれに供給される。出力Ｄ１、Ｄ２、Ｄｎなどのそれぞれが、複数のビット線ＢＬのそれぞれに供給される。出力Ｄ１Ｎ、Ｄ２Ｎ、ＤｎＮなどのそれぞれが、複数のビット線バーＢＬＮのそれぞれに供給される。
【0149】
磁気記憶装置１１８においては、アナログ−デジタルコンバータＡＤＣに入力される情報を記憶することができる。
【0150】
（第２の実施形態） 図１７は、第２の実施形態に係る磁気記憶装置を例示する模式図である。
図１７に表したように、本実施形態に係る磁気記憶装置１２０は、磁性ユニット５０ｕ、第１スイッチ部４０ａ及び読み出し部６０に加えて、第２スイッチ部４０ｂをさらに含む。磁性ユニット５０ｕは、第１磁性細線５０、第１磁性部１１及び第２磁性部１２に加えて、第３磁性部１３と、第４磁性部１４と、をさらに含む。この例では、磁気記憶装置１２０において、第１制御端子ＳＥＬ＿１と、第２制御端子ＳＥＬ＿２と、が設けられている。
【0151】
第１磁性細線５０、第１磁性部１１及び第２磁性部１２については、上記の実施形態に関して説明した構成を適用できる。第１スイッチ部４０ａ及び読み出し部６０については、上記の実施形態に関して説明した構成を適用できる。以下では、磁性ユニット５０ｕと、第２スイッチ部４０ｂと、の例について説明する。
【0152】
磁性ユニット５０ｕに設けられる第３磁性部１３は、第１磁性細線の他端（第２端５０ｂ）と接続される。第３磁性部１３は、第３磁化１３ｍを有する。
【0153】
第４磁性部１４は、上記の他端（第２端５０ｂ）と接続される。第４磁性部１４は、第３磁性部１３と離間する。第４磁性部１４は、第４磁化１４ｍを有する。第４磁化１４ｍは、第３磁化１３ｍとは反対である。
【0154】
第３磁性部１３及び第４磁性部１４には、第１磁性部１１及び第２磁性部１２に関して説明した構成及び材料が適用できる。
【0155】
例えば、第３磁性部１３は、例えば、第３磁性層１３ｌを含む。第３磁性層１３ｌは、例えば、垂直磁気異方性を有する。第３磁性層１３ｌの磁化は、例えば、垂直異方性を有する。第４磁性部１４は、例えば、第４磁性層１４ｌを含む。第４磁性層１４ｌは、例えば、垂直磁化異方性を有する。第４磁性層１４ｌの磁化は、例えば、垂直異方性を有する。第３磁性部１３及び第４磁性部１４の少なくともいずれかが、非磁性導電層及び絶縁層の少なくともいずれかを含んでも良い。
【0156】
第２スイッチ部４０ｂは、第３スイッチ４３と、第４スイッチ４４と、を含む。第３スイッチ４３は、第３磁性部１３と接続される。第３スイッチ４３は、第３磁性部１３と第１磁性細線５０との間に第３電流を流す。第４スイッチ４４は、第４磁性部１４と接続される。第４スイッチ４４は、第４磁性部１４と第１磁性細線５０との間に第４電流を流す。
【0157】
この例では、第１スイッチ部４０ａとして、磁気記憶装置１１６に関して説明した構成が用いられている。すなわち、第１スイッチ部４０ａに、ｐ形ＭＯＳＦＥＴの第１トランジスタＴＲ１と、ｎ形ＭＯＳＦＥＴの第２トランジスタＴＲ２と、が設けられている。第１トランジスタＴＲ１の第１ゲートＧＴ１が、第１制御端子ＳＥＬ＿１に接続される。第２トランジスタＴＲ２の第２ゲートＧＴ２も、第１制御端子ＳＥＬ＿１に接続される。第１制御端子ＳＥＬ＿１には、例えば、第１信号ｓｇ１が供給される。
【0158】
一方、第２スイッチ部４０ｂにも、ｐ形ＭＯＳＦＥＴと、ｎ形ＭＯＳＦＥＴと、が設けられる。すなわち、第２スイッチ部４０ｂは、第３トランジスタＴＲ３と、第４トランジスタＴＲ４と、を含む。
【0159】
第３トランジスタＴＲ３は、第３スイッチ４３となる。第３トランジスタＴＲ３は、ｐ形ＭＯＳＦＥＴである。第３トランジスタＴＲ３は、第３ゲートＧＴ３と、第５ソース／ドレイン領域ＳＤ５と、第６ソース／ドレイン領域ＳＤ６、を含む。第３ゲートＧＴ３は、第２制御端子ＳＥＬ＿２に接続される。第５ソース／ドレイン領域ＳＤ５は、第３磁性部１３と接続される。第６ソース／ドレイン領域ＳＤ６は、電流源８２と接続される。
【0160】
第４トランジスタＴＲ４は、第４スイッチ４４となる。第４トランジスタＴＲ４は、ｎ形ＭＯＳＦＥＴである。第４トランジスタＴＲ４は、第４ゲートＧＴ４と、第７ソース／ドレイン領域ＳＤ７と、第８ソース／ドレイン領域ＳＤ８と、を含む。第４ゲートＧＴ４は、第２制御端子ＳＥＬ＿２に接続される。第７ソース／ドレイン領域ＳＤ７は、第４磁性部１４と接続される。第８ソース／ドレイン領域ＳＤ８は、電流源８２と接続される。
【0161】
第１制御端子ＳＥＬ＿１及び第２制御端子ＳＥＬ＿２に加えられる信号により、第１磁性細線５０に、種々の経路で電流を流すことができる。
【0162】
例えば、第１磁性部１１と、第１磁性細線５０と、第３磁性部１３と、を含む経路に、電流を流すことができる。第１磁性部１１と、第１磁性細線５０と、第４磁性部１４と、を含む経路に、電流を流すことができる。第２磁性部１２と、第１磁性細線５０と、第３磁性部１３と、を含む経路に、電流を流すことができる。第２磁性部１２と、第１磁性細線５０と、第４磁性部１４と、を含む経路に、電流を流すことができる。これらの電流の方向は、任意である。
【0163】
磁気記憶装置１２０においては、第１磁性細線５０の第１端５０ａの側からの書き込みと、第１磁性細線５０の第２端５０ｂの側からの書き込みと、を切り替えて実施できる。本実施形態においては、例えば、書き込み動作の自由度が高まる。より安定した動作が可能になる。
【0164】
図１８は、第２の実施形態に係る磁気記憶装置を例示する模式図である。 図１８に表したように、本実施形態に係る別の磁気記憶装置１２０ａにおいては、磁気記憶装置１１６における電流源８１が、電圧源８１ａに置き換えられている。そして、電流源８２が、電圧源８２ａに置き換えられている。第２ソース／ドレイン領域ＳＤ２は、電圧源８１ａと接続される。第４ソース／ドレイン領域ＳＤ４は、電圧源８１ａと接続される。第６ソース／ドレイン領域ＳＤ６は、電圧源８２ａと接続される。第８ソース／ドレイン領域ＳＤ８は、電圧源８２ａと接続される。
【0165】
磁気記憶装置１２０ａにおいても、２つのトランジスタを用いることで、安定した書き込みが可能になる。そして、２つのスイッチ部を用いることで、書き込み動作の自由度が高まる。
【0166】
図１９は、第２の実施形態に係る磁気記憶装置を例示する模式図である。 図１９に表したように、磁気記憶装置１２１においては、複数のメモリ部５０Ｍが設けられる。１つのメモリ部５０Ｍは、磁性ユニット５０ｕと、第１スイッチ部４０ａと、第２スイッチ部４０ｂと、読み出し部６０と、を含む。複数のメモリ部５０Ｍは、例えば、マトリクス状に配置される。
【0167】
複数のワード線ＷＬ（第１ワード線ＷＬ＿１、及び、第２ワード線ＷＬ＿２など）が設けられる。
【0168】
複数のビット線ＢＬｐが設けられる。複数のビット線ＢＬｐは、例えば、ビット線ＢＬ＿１１、ビット線ＢＬ＿２１、及び、ビット線ＢＬ＿３１などを含む。
【0169】
複数のビット線ＢＬｑが設けられる。複数のビット線ＢＬｑは、例えば、ビット線ＢＬ＿１２、ビット線ＢＬ＿２２、及び、ビット線ＢＬ＿２２などを含む。
【0170】
例えば、ビット線ＢＬｑの延びる方向は、ビット線ＢＬｐの延びる方向に対して平行である。ワード線ＷＬの延びる方向は、ビット線ＢＬｐの延びる方向と交差する。
【0171】
この例では、第１スイッチ部４０ａ及び第２スイッチ部４０ｂは、磁気記憶装置１２０に関して説明した構成を有している。
【0172】
第１ゲートＧＴ１と第２ゲートＧＴ２とが、１つのビット線ＢＬｐに接続される。第２ソース／ドレイン領域ＳＤ２と第４ソース／ドレイン領域ＳＤ４とが、１つのワード線ＷＬに接続される。
【0173】
第３ゲートＧＴ３と第４ゲートＧＴ４とが、１つのビット線ＢＬｑに接続される。第６ソース／ドレイン領域ＳＤ６と第８ソース／ドレイン領域ＳＤ８とが、所定の電位（例えば接地電位）に設定される。
【0174】
複数のワード線ＷＬと、複数のビット線ＢＬｐと、複数のビット線ＢＬｑと、を用いることで、複数のメモリ部５０Ｍのそれぞれに、独立してデータ書き込むことができる。複数のメモリ部５０Ｍにより、複数のメモリセルを有するメモリが得られる。
【0175】
（第３の実施形態） 図２０は、第３の実施形態に係る磁気記憶装置を例示する模式図である。
図２０に表したように、本実施形態に係る磁気記憶装置１３０においては、磁性ユニット５０ｕは、第１磁性細線５０に加えて、第２磁性細線５０Ｅをさらに含む。この例では、第３スイッチ部４０ｃと、第１制御端子ＳＥＬ＿１と、第２制御端子ＳＥＬ＿２と、第３制御端子ＳＥＬ＿３と、が設けられている。この図においては、読み出し部６０は、省略されている。
【0176】
第２磁性細線５０Ｅは、一端（第３端５０Ｅａ）と、他端（第４端５０Ｅｂ）と、を有する。第２磁性細線５０Ｅの一端は、第１磁性細線５０と接続される。
【0177】
この例では、磁性ユニット５０ｕは、第５磁性部１５と、第６磁性部１６と、をさらに含む。第５磁性部１５は、第２磁性細線５０Ｅの他端と接続される。第６磁性部１６は、第５磁性部１６と離間する。第６磁性部１６は、第２磁性細線５０Ｅの他端と接続される。第６磁性部１６の磁化は、第５磁性部１６の磁化とは反対である。
【0178】
この例では、第３スイッチ部４０ｃは、第５スイッチ４５と、第６スイッチ４６と、を含む。第５スイッチ４５の一端（ソース／ドレイン領域の１つ）は、第５磁性部１５と接続される。第６スイッチ４６の一端（ソース／ドレイン領域の１つ）は、第６磁性部１６と接続される。第５スイッチ４５のゲートと、第６スイッチのゲートと、が、第３制御端子ＳＥＬ＿３に接続されている。
【0179】
一方、第１スイッチ部４０ａには、第１スイッチ４１と第２スイッチ４２とが設けられている。第１スイッチ４１のゲートと、第２スイッチ４２のゲートと、が第１制御端子ＳＥＬ＿１に接続される。
【0180】
この例では、第１磁性細線５０の他端（第２端５０ｂ）は、トランジスタＴＲａの一端に接続されている。トランジスタＴＲａの他端は、電流源８２と接続されている。電流源８２と第３スイッチ部４０ｃとの間に、トランジスタＴＲｂが設けられている。トランジスタＴＲａのゲートと、トランジスタＴＲｂのゲートと、は、第２制御端子ＳＥＬ＿２に接続されている。
【0181】
第５スイッチ４５の他端（ソース／ドレイン領域の別の１つ）と、第６スイッチ４６の他端（ソース／ドレイン領域の別の１つ）と、は、トランジスタＴＲｂの一端と接続されている。トランジスタＴＲｂの他端は、電流源８２と接続されている。
【0182】
磁気記憶装置１３０においては、例えば、３つの経路に電流を流すことができる。例えば、第１磁性細線５０の第１端５０ａと、第１磁性細線５０の第２端５０ｂと、の間の経路に電流を流すことができる。例えば、第１磁性細線５０の第１端５０ａと、第２磁性細線５０Ｅの第４端５０Ｅｂと、の間の経路に電流を流すことができる。第２磁性細線５０Ｅの第４端５０Ｅｂと、第１磁性細線５０の第２端５０ｂと、の間の経路に電流を流すことができる。
【0183】
３つの経路から電流の経路を選択して、電流を流すことにより、動作の自由度がさらに高まる。
【0184】
（第４の実施形態） 図２１（ａ）及び図２１（ｂ）は、第４の実施形態に係る磁気記憶装置を例示する模式図である。
図２１（ａ）に表したように、本実施形態に係る磁気記憶装置１４０においては、磁性ユニット５０ｕは、複数のメモリブロックを含む。この例では、メモリブロック８００及びメモリブロック８０１などが設けられる。メモリブロック８００は、メモリストリング８１２を含む。メモリブロック８０１は、メモリストリング８１１を含む。この例では、メモリストリング８１０の一部が、メモリブロック８００と、メモリブロック８０１と、に共有されている。
【0185】
図２１（ｂ）に表したように、メモリストリング８１１は、第１磁性細線５０を含む。メモリストリング８１２は、第２磁性細線５０Ｅを含む。メモリストリング８１０は、第３磁性細線５０Ｆを含む。第３磁性細線５０Ｆは、一端（第５端５０Ｆａ）と、他端（第６端５０Ｆｂ）と、を有する。例えば、第１磁性細線５０の第２端５０ｂと、第２磁性細線５０Ｅの第４端５０Ｅｂと、が、第３磁性細線５０Ｆの第５端５０Ｆａと接続される。例えば、複数のメモリストリングが合流する部分が、別のメモリストリングの端となる。
【0186】
複数の経路で電流を流すことで、動作の自由度が高まる。例えば、冗長データを含む情報を記憶する場合に、装置を小型にできる。
【0187】
例えば、複数のメモリストリングの１つに読み出し部６０を設け、他のメモリストリングにおいてはメモリ部を省略しても良い。省略により、装置を小型化ができ、コストが低減できる。
【0188】
複数のメモリストリングにおけるデータのシフトの速度は互いに異なっても良い。情報を高密度に記憶する部分と、高速で動作する部分と、を設けても良い。
【0189】
図２２は、第４の実施形態に係る磁気記憶装置を例示する模式図である。 図２２に表したように、本実施形態に係る磁気記憶装置１４１においては、磁性ユニット５０ｕにおいて、複数のメモリ領域（第１メモリ領域Ｍ１〜第４メモリ領域Ｍ４など）が設けられる。それぞれのメモリ領域にメモリストリングＭＳが設けられる。
【0190】
例えば、第１メモリ領域Ｍ１においては、１つのメモリストリングＭＳが設けられている。第２メモリ領域Ｍ２においては、２個のメモリストリングＭＳが並列に設けられている。第３メモリ領域Ｍ３においては、２２＝４個のメモリストリングＭＳが並列に設けられている。第４メモリ領域Ｍ４においては、２３＝８個のメモリストリングＭＳが並列に設けられている。このように、メモリに階層が設けられる。例えば、第４メモリ領域Ｍ４においては、第１メモリ領域Ｍ１に比べて、キャッシュレベルが高く、メモリのサイズが大きい。
【0191】
例えば、第１メモリ領域Ｍ１は、高速アクセスメモリに対応する。例えば、第１メモリ領域Ｍ１は、重要データが格納される。例えば、第２メモリ領域Ｍ２は、低速アクセスメモリに対応する。例えば、第２メモリ領域Ｍ２は、大容量データが格納される。目的に応じた情報の記憶が可能になる。
【0192】
図２３は、実施形態に係る磁気記憶装置を例示する模式的断面図である。 図２３においては、例として、磁気記憶装置１１０が基板上に形成される場合の構造を示している。この図では、読み出し部６０は、省略されている。
【0193】
例えば、基板５００が設けられる。基板５００には、例えば、シリコン基板などが用いられる。基板５００の一部に、第１ドープ領域５０１と、第２ドープ領域５０２が、設けられる。基板５００の上に、第１絶縁層５１０ａが設けられる。
【0194】
第１絶縁層５１０ａの上に、金属配線層５２０が設けられる。金属配線層５２０は、複数の導電層（図示しない）を含む。ビア配線５１５ａ及びビア配線５１５ｂが設けられる。ビア配線５１５ａ及びビア配線５１５ｂは、第１絶縁層５１０ａを貫通する。ビア配線５１５ａは、第１ドープ領域５０１と、金属配線層５２０の１つの導電層と、を接続する。ビア配線５１５ｂは、第２ドープ領域５０２と、金属配線層５２０の１つの導電層と、を接続する。
【0195】
金属配線層５２０の上に、第２絶縁層５１０ｂが設けられる。第２絶縁層５１０ｂの一部の上に、磁性ユニット５０ｕ及びスイッチ部（第１スイッチ部４０ａなど）が設けられる。ビア配線５１５ｃが設けられる。ビア配線５１５ｃは、第２絶縁層５１０ｂを貫通する。ビア配線５１５ｃは、金属配線層５２０の１つの導電層と、磁性ユニット５０ｕと、を電気的に接続する。例えば、ビア配線５１５ｃは、第１スイッチ部４０ａに接続される導電層と、接続される。
【0196】
磁性ユニット５０ｕ及び第１スイッチ部４０ａの上に、第３絶縁層５１０ｃが設けられている。 磁気記憶装置１１０は、例えば、ＣＭＯＳプロセスを用いて形成できる。
【0197】
（第５の実施形態） 本実施形態は、磁気記憶装置の駆動方法に係る。本駆動方法が適用される磁気記憶装置は、例えば、磁性ユニット５０ｕと、第１スイッチ部４０ａと、を含む。磁性ユニット５０ｕは、第１磁性部１１と、第２磁性部１２と、第１磁性細線５０と、を含む。第１スイッチ部４０ａは、第１スイッチ４１と、第２スイッチ４２と、を含む。第１スイッチ４１は、第１磁性部１１に接続されている。第２スイッチ４２は、第２磁性部１２に接続されている。
【0198】
本駆動方法においては、例えば、第１スイッチ４１を導通状態にして、第１磁性部１１と第１磁性細線５０との間の間に第１電流を流す。このとき、例えば、第２スイッチ４２を非導通状態にされ、第２磁性部１２と第１磁性細線５０との間には、実質的に電流は流れない。導通状態は、低抵抗状態である。非導通状態は、高抵抗状態である。高抵抗状態の抵抗は、低抵抗状態の抵抗よりも高い。
【0199】
本駆動方法においては、例えば、第２スイッチ４２を導通状態にして、第２磁性部１２と第１磁性細線５０との間の間に第２電流を流す。このとき、例えば、第１スイッチ４１を非導通状態にされ、第１磁性部１１と第１磁性細線５０との間には、実質的に電流は流れない。 これにより、磁気記憶装置を安定して動作させることができる。
【0200】
本実施形態に係る駆動方法は、第２スイッチ部４０ｂを含む磁気記憶装置の駆動方法を含む。 例えば、磁性ユニット５０ｕに、第３磁性部１３と、第４磁性部１４と、がさらに設けられる。第２スイッチ部４０ｂは、第３スイッチ４３と、第４スイッチ４４と、を含む。第３スイッチ４３は、第３磁性部１３に接続されている。第４スイッチ４４は、第４磁性部１４に接続されている。
【0201】
本駆動方法においては、例えば、第３スイッチ４３を導通状態にして、第３磁性部１３と第１磁性細線５０との間の間に第３電流を流す。このとき、例えば、第４スイッチ４４を非導通状態にされ、第４磁性部１４と第１磁性細線５０との間には、実質的に電流は流れない。
【0202】
本駆動方法においては、例えば、第４スイッチ４４を導通状態にして、第４磁性部１４と第１磁性細線５０との間の間に第４電流を流す。このとき、例えば、第３スイッチ４３を非導通状態にされ、第３磁性部１３と第１磁性細線５０との間には、実質的に電流は流れない。
【0203】
本駆動方法においては、第１電流の方向は、第３電流の方向とは反対に設定される。第２電流の方向は、第４電流の方向とは反対に設定される。
【0204】
本駆動方法によれば、磁気記憶装置を安定して動作させることができる。
【0205】
図２４（ａ）〜図２４（ｆ）は、実施形態に係る磁気記憶装置の特性を例示する模式図である。 これらの図は、磁性ユニット５０ｕにおける書き込み時の磁化の変化のシミュレーション結果を例示している。図２４（ａ）は、第１状態（例えば初期状態）に対応する。図２４（ｆ）は、第２状態（例えば、最終状態）に対応する。図２４（ａ）において、時刻Ｔは０である。図２４（ｂ）において、時刻Ｔは、時刻ｔａである。図２４（ｂ）〜図２４（ｅ）において、時刻Ｔは、それぞれ、０．１×ｔａ、０．２５×ｔａ、０．４×ｔａ、及び、０．６×ｔａである。これらの図は、第２磁性部１２と第１磁性細線５０との間に電流が流れ、第１磁性部１１と第１磁性細線５０との間に電流が流れない場合の、磁化の変化を例示している。時刻Ｔは、電流を流し始めてから経過する時間に対応する。これらの図において、明るい部分は、例えば上向きの磁化に対応し、暗い部分は、下向きの磁化に対応する。
【0206】
図２４（ａ）に表したように、時刻Ｔが０のとき、第２磁性部１２の磁化は、上向きであり、第１磁性部１１の磁化は下向きである。第１磁性細線５０の端（第１接続部５１）においては、磁化は下向きである。時間の経過とともに、第２接続部磁壁５０ｗｂが移動する。そして、第１接続部５１の磁化が変化する。図２４（ｆ）に表したように、時刻Ｔが時刻ｔａのとき、第１接続部５１の磁化は上向きに変化する。
【0207】
図２５（ａ）及び図２５（ｂ）は、実施形態に係る磁気記憶装置の特性を例示する模式図である。 図２５（ａ）は、図２４（ａ）を拡大した図である。図２５（ｂ）は、図２４（ｆ）を拡大した図である。
図２５（ａ）に例示したように、磁性ユニット５０ｕにおいて、例えば、第１〜第６ピニングサイトｐｓ１〜ｐｓ６が設けられる。例えば、第１ピニングサイトｐｓ１及び第２ピニングサイトｐｓ２は、第１磁性部１１と第１接続部５１との境界に設けられる。例えば、第３ピニングサイトｐｓ３及び第４ピニングサイトｐｓ４は、第２磁性部１２と第１接続部５１との境界に設けられる。例えば、第５ピニングサイトｐｓ５及び第６ピニングサイトｐｓ６は、第１接続部５１と、別の磁区５０ｄと、の境界に設けられる。磁壁ＤＷ１は、第２磁性部１２と第１接続部５１との境界に位置している。磁壁ＤＷ１は、第２接続部磁壁５０ｗｂに対応する。磁壁ＤＷ２は、第１接続部５１と、別の磁区５０ｄと、の境界に位置する。
【0209】
図２５（ｂ）に表したように、磁壁ＷＤ１は、磁壁ＤＷ３と磁壁ＤＷ１’とに分かれる。磁壁ＤＷ３は、第１ピニングサイトｐｓ１と第２ピニングサイトｐｓ２とによってピニングされる。図２５（ｂ）における磁壁ＤＷ２は、図２５（ａ）における磁壁ＤＷ２の位置から移動する。
【0210】
実施形態においては、１つの磁壁（この例では、磁壁ＤＷ１）が、２つピニングサイト（この例では、第３ピニングサイトｐｓ３及び第４ピニングサイトｐｓ４）によってピニングされる。そして、書き込みパルスが印加された後、磁壁ＤＷ３は、第１ピニングサイトｐｓ１及び第２ピニングサイトｐｓ２の場所に位置する。そして、磁壁ＷＤ１’が、書き込みパルスが印加される前の磁壁ＷＤ２の場所に位置する。
【0211】
以下、磁性ユニット５０ｕの各種の例について説明する。
【0212】
図２６（ａ）〜図２６（ｊ）は、実施形態に係る磁気記憶装置を例示する模式図である。 図２６（ａ）〜図２６（ｊ）に表したように、第１磁性部１１と第１磁性細線５０との境界部の幅は、第１磁性部１１の幅よりも狭く、第１磁性細線５０の磁区５０ｄの幅よりも狭い。第２磁性部１２と第１磁性細線５０との境界部の幅は、第２磁性部１２の幅よりも狭く、第１磁性細線５０の磁区５０ｄの幅よりも狭い。例えば、図３に関して説明したように、例えば、第１磁性細線５０に、周期的な形状異方性が設けられる。磁性ユニット５０ｕに、幾何学的なピニングサイトが設けられる。
【0213】
図２７（ａ）〜図２７（ｅ）は、実施形態に係る磁気記憶装置を例示する模式図である。 図２７（ａ）〜図２７（ｅ）に表したように、磁性ユニット５０ｕに、材料変化部分５５を設けても良い。材料変化部分５５の材料は、材料変化部分５５以外の部分の材料とは異なる。例えば、材料変化部分５５に含まれる材料は、材料変化部分５５以外の部分に含まれる材料の組成とは異なる。材料変化部分５５は、例えば、元素（例えばＧａ及びＨｅの少なくともいずれかなど）を局所的に導入することで形成できる。材料変化部分５５により、ピニングサイトが形成できる。
【0214】
図２８（ａ）〜図２８（ｃ）は、実施形態に係る磁気記憶装置を例示する模式図である。 図２８（ａ）〜図２８（ｃ）に表したように、これらの例では、幾何学的なピニングサイトと材料変化部分５５によるピニングサイトと、が設けられている。
【0215】
図２９（ａ）〜図２９（ｆ）は、実施形態に係る磁気記憶装置を例示する模式図である。 図２９（ａ）〜図２９（ｆ）に表したようには、幾何学的なピニングサイト及び材料変化部分５５によるピニングサイトの少なくともいずれかにより、第１磁性部１１、第２磁性部１２及び第１磁性細線５０が、区分される。
【0216】
図３０（ａ）〜図３０（ｆ）は、実施形態に係る磁気記憶装置を例示する模式図である。 図３０（ａ）〜図３０（ｆ）に表したようには、第１磁性部１１と第１磁性細線５０との間の領域、及び、第２磁性部１２と第１磁性細線５０との間の領域に、ノッチ５０ｎが設けられる。ノッチ５０ｎ（凹部、または、後退部など）は、例えば、複数のピニングサイトを含む。例えば、第１磁性部１１と第１磁性細線５０との間の領域に、第１ピニングサイトｐｓ１及び第２ピニングサイトｐｓ２が設けられる。例えば、第２磁性部１２と第１磁性細線５０との間の領域に、第３ピニングサイトｐｓ３及び第４ピニングサイトｐｓ４が設けられる。
【0217】
例えば、第１ピニングサイトｐｓ１及び第２ピニングサイトｐｓ２は、第１境界部の周りに設けられる。例えば、第３ピニングサイトｐｓ３及び第４ピニングサイトｐｓ４は、第２境界部の周りに設けられる。
【0218】
実施形態において、第１磁性細線５０は、２次元構造を有しても良く、３次元構造を有しても良い。１つのピニングサイトが、第１境界部を囲んでも良い。別のピニングサイトが第２境界部を囲んでも良い。
【0219】
実施形態によれば、安定した動作が可能な磁気記憶装置及びその駆動方法が提供できる。
【0220】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【0221】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、磁気記憶装置に含まれる磁性ユニット、磁性細線、磁性部、スイッチ部、スイッチ、トランジスタ、伝達ゲート、インバータ、抵抗、電流源、電圧源、読み出し部、ワード線、及び、ビット線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
【0222】
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【0223】
その他、本発明の実施の形態として上述した磁気記憶装置及びその駆動方法を基にして、当業者が適宜設計変更して実施し得る全ての磁気記憶装置及びその駆動方法をも、本発明の要旨を包含する限り、本発明の範囲に属する。
【0224】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【0225】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0226】
１１…第１磁性部、 １１ａｆ…第１反強磁性層、 １１ｃ…第１非磁性導電層、 １１ｉ…第１絶縁層、 １１ｌ…第１磁性層、 １１ｌａ…第１強磁性層、 １１ｍ…第１磁化、 １１ｐ、１１ｑ…層、 １１ｔ…第１厚さ、 １２…第２磁性部、 １２ａｆ…第２反強磁性層、 １２ｃ…第２非磁性導電層、 １２ｉ…第２絶縁層、 １２ｌ…第２磁性層、 １２ｌａ…第２強磁性層、 １２ｍ…第２磁化、 １２ｐ…層、 １２ｔ…第２厚さ、 １３…第３磁性部、 １３ｌ…第３磁性層、 １３ｍ…第３磁化、 １４…第４磁性部、 １４ｌ…第４磁性層、 １４ｍ…第４磁化、 １５…第５磁性部、 １６…第６磁性部、 ４０ａ…第１スイッチ部、 ４０ｂ…第２スイッチ部、 ４０ｃ…第３スイッチ部、 ４１〜４６…第１〜第６スイッチ、 ４８…フリップフロップ回路部、 ４８ａ〜４８ｃ…第１〜第３フリップフロップ端子、 ５０…第１磁性細線、 ５０Ｅ…第２磁性細線、 ５０Ｅａ…第３端、 ５０Ｅｂ…第４端、 ５０Ｆ…第３磁性細線、 ５０Ｆａ…第５端、 ５０Ｆｂ…第６端、 ５０Ｍ…メモリ部、 ５０ＭＬ…中心線、 ５０ａ…第１端、 ５０ｂ…第２端、 ５０ｃ…磁性セル、 ５０ｄ…磁区、 ５０ｎ…ノッチ、 ５０ｍ…磁性細線磁化、 ５０ｔ…磁性細線厚さ、 ５０ｕ…磁性ユニット、 ５０ｗ…磁壁、 ５０ｗａ…第１接続部磁壁、 ５０ｗｂ…第２接続部磁壁、 ５０ｗｃ、５０ｗｄ…磁壁、 ５１…第１接続部、 ５２…第２接続部、 ５３ｃ…細線非磁性導電層、 ５３ｉ…細線絶縁層、 ５３ｌ…細線磁性層、 ５５…材料変化部分、 ６０…読み出し部、 ６０ａ〜６０ｄ…第１〜第４読み出し部、 ６１、６１ａ〜６１ｄ…読み出し部磁性層、 ６１ｍ…磁化、 ６２…中間層、 ６４…検出素子、 ６５…端子、 ６６…制御部、 ８１…電流源、 ８１ａ…電圧源、 ８２…電流源、 ８２ａ…電圧源、 ８３…ソーストランジスタ、 ８３ｄ…ドレイン、 ８３ｇ…ゲート、 ８３ｓ…ソース、 ８５…データ入力端子、 １１０〜１１６、１１６ａ、１１７、１１８、１２０、１２０ａ、１２１、１３０、１４０、１４１…磁気記憶装置、 ５００…基板、 ５０１…第１ドープ領域、 ５０２…第２ドープ領域、 ５１０ａ〜５１０ｃ…第１〜第３絶縁層、 ５１５ａ〜５１５ｃ…ビア配線、 ５２０…金属配線層、 ８００、８０１…メモリブロック、 ８１０〜８１２…メモリストリング、 ＡＤＣ…アナログ−デジタルコンバータ、 ＢＬ…ビット線、 ＢＬ＿１〜ＢＬ＿３…第１〜第３ビット線、 ＢＬＮ…ビット線バー、 ＢＬｐ、ＢＰｑ…ビット線、 ＢＬ＿１Ｎ〜ＢＬ＿３Ｎ…第１〜第３ビット線バー、 ＣＬＫ…クロック信号、 Ｄ１、Ｄ２、Ｄｎ、Ｄ１Ｎ、Ｄ２Ｎ、ＤｎＮ…出力、 Ｄ５０…データ、 ＤＲ１〜ＤＲ６…第１〜第６方向、 ＤＷ１、ＤＷ１’、ＤＷ２、ＤＷ３…磁壁、 Ｄｓｉｇ…データ信号、 ＧＲＤ…第２電圧、 ＧＴ１〜ＧＴ６…第１〜第６ゲート、 ＩＮ１…第１インバータ、 ＩＮ２…第２インバータ、 ＩＰ１…第１インバータ入力、 ＩＰ２…第２インバータ入力、 Ｌｎ１…第１線、 Ｌｎ２…第２線、 Ｍ１〜Ｍ４…第１〜第４メモリ領域、 ＭＳ…メモリストリング、 ＮＤ１…第１ノード、 ＮＤ２…第２ノード、 ＯＰ１…第１インバータ出力、 ＯＰ２…第２インバータ出力、 Ｐ１１…第１位置、 Ｐ１２…第２位置、 Ｒ１〜Ｒ３…第１〜第３抵抗、 ＲＧＴ１…読み出しゲート、 ＲＧＴ２…検出ゲート、 ＲＲａ〜ＲＲｃ…抵抗、 ＲＳＤ１、ＲＳＤ２…第１、第２読み出しソース／ドレイン領域、 ＲＳＤ３、ＲＳＤ４…第１、第２検出ソース／ドレイン領域、 ＲＴＲ１…読み出しトランジスタ、 ＲＴＲ２…検出トランジスタ、 ＲＴＲ２ａ〜ＲＴＲ２ｄ…検出トランジスタ、 ＳＤ１〜ＳＤ１２…第１〜第１２ソース／ドレイン領域、 ＳＥＬ＿１〜ＳＥＬ＿３…第１〜第３制御端子、 Ｔ…時刻、 ＴＧ１…第１伝達トランジスタ、 ＴＧ２…第２伝達トランジスタ、 ＴＧｇ１〜ＴＧｇ４…第１〜第４ゲート、 ＴＧｉ１…第１入力部、 ＴＧｉ２…第２入力部、 ＴＧｏ１…第１出力部、 ＴＧｏ２…第２出力部、 ＴＲ１〜ＴＲ６…第１〜第６トランジスタ、 ＴＲａ、ＴＲｂ…トランジスタ、 ＶＤＤ…第１電圧、 ＷＬ…ワード線、 ＷＬ＿１〜ＷＬ＿３…第１〜第３ワード線、 ｃ１…第１電流、 ｃ２…第２電流、 ｄ１〜ｄ３…第１〜第３距離、 ｐｓ１〜ｐｓ６…第１〜第６ピニングサイト、 ｓｇ１…第１信号、 ｓｇ２…第２信号、 ｓｇｒ１…読み出し信号、 ｔａ…時刻