特許 6205036 小さいチップ領域を有するワンタイムプログラマブルメモリアレイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6205036

(24)【登録日】2017年9月8日

(45)【発行日】2017年9月27日

(54)【発明の名称】小さいチップ領域を有するワンタイムプログラマブルメモリアレイ

(51)【国際特許分類】

   G11C 17/16 20060101AFI20170914BHJP

   H01L 27/10 20060101ALI20170914BHJP

【ＦＩ】

   G11C17/16

   H01L27/10 431

【請求項の数】34

【外国語出願】

【全頁数】20

(21)【出願番号】特願2016-170433(P2016-170433)

(22)【出願日】2016年9月1日

【審査請求日】2016年10月31日

(31)【優先権主張番号】15/246,555

(32)【優先日】2016年8月25日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】510199683

【氏名又は名称】力旺電子股▲ふん▼有限公司

【氏名又は名称原語表記】ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ．

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】▲呉▼ 孟益

(72)【発明者】

【氏名】翁 偉哲

(72)【発明者】

【氏名】陳 信銘

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２０１６−８１５５４（ＪＰ，Ａ）

【文献】 特開２０１４−４１６８４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １７／１６

Ｈ０１Ｌ ２７／１０

(57)【特許請求の範囲】

【請求項1】

ビット線に結合されている第一端子と、第二端子と、ワード線に結合されているゲート端子と、を有する第一選択トランジスタと、
前記第一選択トランジスタの第二端子に結合されている第一端子と、第二端子と、フォローイング制御線に結合されているゲート端子と、を有する第一フォローイングゲートトランジスタと、
前記第一フォローイングゲートトランジスタの第二端子に結合されている第一端子と、第二端子と、アンチヒューズ制御線に結合されているゲート端子と、を有するアンチヒューズトランジスタと、
前記アンチヒューズトランジスタの第二端子に結合されている第一端子と、第二端子と、前記フォローイング制御線に結合されているゲート端子と、を有する第二フォローイングゲートトランジスタと、
前記第二フォローイングゲートトランジスタの第二端子に結合されている第一端子と、前記ビット線に結合されている第二端子と、前記ワード線に結合されているゲート端子と、を有する第二選択トランジスタと、
を含むメモリセル。

【請求項2】

前記第一選択トランジスタは、さらに、前記第一選択トランジスタの第一端子に結合されている第一ソース／ドレイン拡張領域と、前記第一選択トランジスタの第二端子に結合されている第二ソース／ドレイン拡張領域と、を含み、前記第一選択トランジスタの該第一ソース／ドレイン拡張領域及び該第二ソース／ドレイン拡張領域は、前記第一選択トランジスタのゲート端子の下方に配置されており、
前記第一フォローイングゲートトランジスタは、さらに、前記第一フォローイングゲートトランジスタのゲート端子の下方に、前記第一フォローイングゲートトランジスタの第一端子に結合されている第一ソース／ドレイン拡張領域を含み、
前記第二フォローイングゲートトランジスタは、前記第二フォローイングゲートトランジスタのゲート端子の下方に、前記第二フォローイングゲートトランジスタの第二端子に結合されている第一ソース／ドレイン拡張領域を含み、
前記第二選択トランジスタは、前記第二選択トランジスタの第一端子に結合されている第一ソース／ドレイン拡張領域と、前記第二選択トランジスタの第二端子に結合されている第二ソース／ドレイン拡張領域と、を含み、前記第二選択トランジスタの該第一ソース／ドレイン拡張領域及び該第二ソース／ドレイン領域は、前記第二選択トランジスタのゲート端子の下方に配置されている、請求項１に記載のメモリセル。

【請求項3】

前記アンチヒューズトランジスタは、金属酸化物半導体キャパシタである、請求項２に記載のメモリセル。

【請求項4】

前記第一フォローイングゲートトランジスタは、さらに、前記第一フォローイングゲートトランジスタのゲート端子の下方に、前記第一フォローイングゲートトランジスタの第二端子に結合されている第二ソース／ドレイン拡張領域を含み、
前記アンチヒューズトランジスタは、さらに、前記アンチヒューズトランジスタの第一端子に結合されている第一ソース／ドレイン拡張領域と、前記アンチヒューズトランジスタの第二端子に結合されている第二ソース／ドレイン拡張領域と、を含み、前記アンチヒューズトランジスタの該第一ソース／ドレイン拡張領域及び該第二ソース／ドレイン領域は、前記アンチヒューズトランジスタのゲート端子の下方に配置されており、
前記第二フォローイングゲートトランジスタは、前記第二フォローイングゲートトランジスタのゲート端子の下方に、前記第二フォローイングゲートトランジスタの第一端子に結合されている第二ソース／ドレイン拡張領域を含む、請求項２に記載のメモリセル。

【請求項5】

前記アンチヒューズトランジスタは、金属酸化物半導体キャパシタである、請求項４に記載のメモリセル。

【請求項6】

前記第一フォローイングゲートトランジスタは、さらに、前記第一フォローイングゲートトランジスタのゲート端子の下方に、前記第一フォローイングゲートトランジスタの第二端子に結合されている修正ソース／ドレイン拡張領域を含み、
前記アンチヒューズトランジスタは、さらに、前記アンチヒューズトランジスタのゲート端子の下方に、前記アンチヒューズトランジスタの第一端子及び第二端子に結合されている修正ソース／ドレイン拡張領域を含み、
前記第二フォローイングゲートトランジスタは、前記第二フォローイングゲートトランジスタのゲート端子の下方に、前記第二フォローイングゲートトランジスタの第一端子に結合されている修正ソース／ドレイン拡張領域を含む、請求項２に記載のメモリセル。

【請求項7】

前記アンチヒューズトランジスタは、アンチヒューズバラクタである、請求項６に記載のメモリセル。

【請求項8】

前記第一フォローイングゲートトランジスタの第二端子、前記アンチヒューズトランジスタの第一端子及び第二端子並びに前記第二フォローイングゲートトランジスタの第一端子は、ウェル内に配置されている、請求項２に記載のメモリセル。

【請求項9】

前記第一選択トランジスタ、前記第一フォローイングゲートトランジスタ、前記第二選択トランジスタ及び前記第二フォローイングゲートトランジスタは、Ｎ型金属酸化物半導体電界効果トランジスタであり、
前記ウェルは、Ｎウェルである、請求項８に記載のメモリセル。

【請求項10】

前記アンチヒューズトランジスタは、アンチヒューズバラクタである、請求項８に記載のメモリセル。

【請求項11】

前記第一選択トランジスタのゲート端子のゲート酸化物の厚さ、前記第一フォローイングゲートトランジスタのゲート端子のゲート酸化物の厚さ、前記アンチヒューズトランジスタのゲート端子のゲート酸化物の厚さ、前記第二フォローイングゲートトランジスタのゲート端子のゲート酸化物の厚さ及び前記第二選択トランジスタのゲート端子のゲート酸化物の厚さは、実質的に同一である、請求項１に記載のメモリセル。

【請求項12】

前記第一選択トランジスタのゲート端子のゲート酸化物の厚さ、前記第一フォローイングゲートトランジスタのゲート端子のゲート酸化物の厚さ、前記第二フォローイングゲートトランジスタのゲート端子のゲート酸化物の厚さ及び前記第二選択トランジスタのゲート端子のゲート酸化物の厚さは、実質的に同一であり、前記アンチヒューズトランジスタのゲート端子のゲート酸化物の厚さよりも大きい、請求項１に記載のメモリセル。

【請求項13】

複数のメモリセルを含むメモリアレイであって、各メモリセルは、
ビット線に結合されている第一端子と、第二端子と、ワード線に結合されているゲート端子と、を有する第一選択トランジスタと、
前記第一選択トランジスタの第二端子に結合されている第一端子と、第二端子と、フォローイング制御線に結合されているゲート端子と、を有する第一フォローイングゲートトランジスタと、
前記第一フォローイングゲートトランジスタの第二端子に結合されている第一端子と、第二端子と、アンチヒューズ制御線に結合されているゲート端子と、を有するアンチヒューズトランジスタと、
前記アンチヒューズトランジスタの第二端子に結合されている第一端子と、第二端子と、前記フォローイング制御線に結合されているゲート端子と、を有する第二フォローイングゲートトランジスタと、
前記第二フォローイングゲートトランジスタの第二端子に結合されている第一端子と、前記ビット線に結合されている第二端子と、前記ワード線に結合されているゲート端子と、を有する第二選択トランジスタと、を含み、
同一の列に配置されているメモリセルは、同一のアクティブ領域内に配置されている、メモリアレイ。

【請求項14】

前記第一選択トランジスタは、さらに、前記第一選択トランジスタの第一端子に結合されている第一ソース／ドレイン拡張領域と、前記第一選択トランジスタの第二端子に結合されている第二ソース／ドレイン拡張領域と、を含み、前記第一選択トランジスタの該第一ソース／ドレイン拡張領域及び該第二ソース／ドレイン拡張領域は、前記第一選択トランジスタのゲート端子の下方に配置されており、
前記第一フォローイングゲートトランジスタは、さらに、前記第一フォローイングゲートトランジスタのゲート端子の下方に、前記第一フォローイングゲートトランジスタの第一端子に結合されている第一ソース／ドレイン拡張領域を含み、
前記第二フォローイングゲートトランジスタは、前記第二フォローイングゲートトランジスタのゲート端子の下方に、前記第二フォローイングゲートトランジスタの第二端子に結合されている第一ソース／ドレイン拡張領域を含み、
前記第二選択トランジスタは、前記第二選択トランジスタの第一端子に結合されている第一ソース／ドレイン拡張領域と、前記第二選択トランジスタの第二端子に結合されている第二ソース／ドレイン拡張領域と、を含み、前記第二選択トランジスタの該第一ソース／ドレイン拡張領域及び該第二ソース／ドレイン領域は、前記第二選択トランジスタのゲート端子の下方に配置されている、請求項１３に記載のメモリアレイ。

【請求項15】

前記アンチヒューズトランジスタは、金属酸化物半導体キャパシタである、請求項１４に記載のメモリアレイ。

【請求項16】

前記第一フォローイングゲートトランジスタは、さらに、前記第一フォローイングゲートトランジスタのゲート端子の下方に、前記第一フォローイングゲートトランジスタの第二端子に結合されている第二ソース／ドレイン拡張領域を含み、
前記アンチヒューズトランジスタは、さらに、前記アンチヒューズトランジスタの第一端子に結合されている第一ソース／ドレイン拡張領域と、前記アンチヒューズトランジスタの第二端子に結合されている第二ソース／ドレイン拡張領域と、を含み、前記アンチヒューズトランジスタの該第一ソース／ドレイン拡張領域及び該第二ソース／ドレイン領域は、前記アンチヒューズトランジスタのゲート端子の下方に配置されており、
前記第二フォローイングゲートトランジスタは、前記第二フォローイングゲートトランジスタのゲート端子の下方に、前記第二フォローイングゲートトランジスタの第一端子に結合されている第二ソース／ドレイン拡張領域を含む、請求項１４に記載のメモリアレイ。

【請求項17】

前記アンチヒューズトランジスタは、金属酸化物半導体キャパシタである、請求項１６に記載のメモリアレイ。

【請求項18】

前記第一フォローイングゲートトランジスタは、さらに、前記第一フォローイングゲートトランジスタのゲート端子の下方に、前記第一フォローイングゲートトランジスタの第二端子に結合されている修正ソース／ドレイン拡張領域を含み、
前記アンチヒューズトランジスタは、さらに、前記アンチヒューズトランジスタのゲート端子の下方に、前記アンチヒューズトランジスタの第一端子及び第二端子に結合されている修正ソース／ドレイン拡張領域を含み、
前記第二フォローイングゲートトランジスタは、前記第二フォローイングゲートトランジスタのゲート端子の下方に、前記第二フォローイングゲートトランジスタの第一端子に結合されている修正ソース／ドレイン拡張領域を含む、請求項１４に記載のメモリアレイ。

【請求項19】

前記アンチヒューズトランジスタは、アンチヒューズバラクタである、請求項１８に記載のメモリアレイ。

【請求項20】

前記第一フォローイングゲートトランジスタの第二端子、前記アンチヒューズトランジスタの第一端子及び第二端子並びに前記第二フォローイングゲートトランジスタの第一端子は、ウェル内に配置されている、請求項１４に記載のメモリアレイ。

【請求項21】

前記第一選択トランジスタ、前記第一フォローイングゲートトランジスタ、前記第二選択トランジスタ及び前記第二フォローイングゲートトランジスタは、Ｎ型金属酸化物半導体電界効果トランジスタであり、
前記ウェルは、Ｎウェルである、請求項２０に記載のメモリアレイ。

【請求項22】

前記アンチヒューズトランジスタは、アンチヒューズバラクタである、請求項２１に記載のメモリアレイ。

【請求項23】

前記第一選択トランジスタのゲート端子のゲート酸化物の厚さ、前記第一フォローイングゲートトランジスタのゲート端子のゲート酸化物の厚さ、前記アンチヒューズトランジスタのゲート端子のゲート酸化物の厚さ、前記第二フォローイングゲートトランジスタのゲート端子のゲート酸化物の厚さ及び前記第二選択トランジスタのゲート端子のゲート酸化物の厚さは、実質的に同一である、請求項１３に記載のメモリアレイ。

【請求項24】

前記第一選択トランジスタのゲート端子のゲート酸化物の厚さ、前記第一フォローイングゲートトランジスタのゲート端子のゲート酸化物の厚さ、前記第二フォローイングゲートトランジスタのゲート端子のゲート酸化物の厚さ及び前記第二選択トランジスタのゲート端子のゲート酸化物の厚さは、実質的に同一であり、前記アンチヒューズトランジスタのゲート端子のゲート酸化物の厚さよりも大きい、請求項１３に記載のメモリアレイ。

【請求項25】

同一の行に配置されているメモリセルは、同一のアンチヒューズ制御線、同一のフォローイング制御線、同一のワード線及び異なるビット線に結合されており、
同一の列に配置されているメモリセルは、異なるアンチヒューズ制御線、異なるワード線、同一のフォローイング制御線及び同一のビット線に結合されている、請求項１３に記載のメモリアレイ。

【請求項26】

前記メモリセルのプログラム動作時は、
前記ワード線は、第一電圧から第二電圧までの範囲にあり、
前記フォローイング制御線は、前記第二電圧から第三電圧までの範囲にあり、
前記アンチヒューズ制御線は、前記第三電圧であり、
前記ビット線は、第四電圧であり、
前記第三電圧は前記第二電圧よりも大きく、前記第二電圧は前記第一電圧よりも大きく、前記第一電圧は前記第四電圧よりも大きい、請求項２５に記載のメモリアレイ。

【請求項27】

前記メモリセルのプログラム動作時は、
該メモリセルと同一の行に配置されている非選択メモリセルに結合されているビット線は、前記第一電圧である、請求項２６に記載のメモリアレイ。

【請求項28】

前記メモリセルのプログラム動作時は、
該メモリセルと同一の列に配置されている非選択メモリセルに結合されているワード線は、前記第四電圧であり、
前記非選択メモリセルに結合されているアンチヒューズ制御線は、前記第四電圧である、請求項２６に記載のメモリアレイ。

【請求項29】

前記メモリセルの読出動作時は、
前記ワード線は、第一電圧であり、
前記フォローイング制御線は、前記第一電圧であり、
前記アンチヒューズ制御線は、前記第一電圧から第二電圧までの範囲にあり、
前記ビット線は、第四電圧であり、
前記第二電圧は前記第一電圧よりも大きく、前記第一電圧は前記第四電圧よりも大きい、請求項２５に記載のメモリアレイ。

【請求項30】

前記メモリセルの読出動作時は、
該メモリセルと同一の行に配置されている非選択メモリセルに結合されているビット線は、前記第一電圧である、請求項２９に記載のメモリアレイ。

【請求項31】

前記メモリセルの読出動作時は、
該メモリセルと同一の列に配置されている非選択メモリセルに結合されているワード線は、前記第四電圧であり、
前記非選択メモリセルに結合されているアンチヒューズ制御線は、前記第四電圧である、請求項２９に記載のメモリアレイ。

【請求項32】

前記メモリセルの逆読出動作時は、
前記ワード線は、第一電圧から第二電圧までの範囲にあり、
前記フォローイング制御線は、前記第一電圧から前記第二電圧までの範囲にあり、
前記アンチヒューズ制御線は、第四電圧であり、
前記ビット線は、前記第一電圧から前記第二電圧までの範囲にあり、
前記第二電圧は前記第一電圧よりも大きく、前記第一電圧は前記第四電圧よりも大きい、請求項２５に記載のメモリアレイ。

【請求項33】

前記メモリセルの逆読出動作時は、
該メモリセルと同一の行に配置されている非選択メモリセルに結合されているビット線は、前記第四電圧である、請求項３２に記載のメモリアレイ。

【請求項34】

前記メモリセルの逆読出動作時は、
該メモリセルと同一の列に配置されている非選択メモリセルに結合されているワード線は、前記第四電圧であり、
前記非選択メモリセルに結合されているアンチヒューズ制御線は、前記第四電圧である、請求項３２に記載のメモリアレイ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリアレイに関連し、より詳細には、小さいチップ領域を有するワンタイムプログラマブルメモリアレイに関連する。

【背景技術】

【0002】

不揮発性メモリ（ＮＶＭ）は、電力がメモリブロックに供給されないときでも、記憶する情報を保持するタイプのメモリである。いくつかの例は、磁気デバイスと、光学ディスクと、フラッシュメモリと、他の半導体ベースのメモリトポロジーと、を含む。プログラミングの回数制限に応じて、不揮発性メモリデバイスは、マルチタイムプログラマブル（ＭＴＰ）メモリとワンタイムプログラマブル（ＯＴＰ）メモリに分類される。

【0003】

図１は、先行技術の従来のＯＴＰメモリアレイ１０を示す。メモリアレイ１０は、複数のメモリセル１００を含む。各メモリセル１００は、選択トランジスタ１１０と、フォローイングゲートトランジスタ１２０と、アンチヒューズトランジスタ１３０と、を含む。選択トランジスタ１１０は、プログラムされるメモリセルを選択するのに用いられる。メモリセル１００をプログラミングするときに、高電圧により選択トランジスタがブレークダウンする（break down）のを回避するため、フォローイングゲートトランジスタ１２０が、アンチヒューズトランジスタ１３０と選択トランジスタとの間に追加される。メモリセル１００をプログラミングするときは、アンチヒューズトランジスタ１３０が破壊されて（ruptured）、金属酸化物半導体キャパシタとして振る舞うので、論理「１」のデータをＯＴＰメモリセル１００に書き込むことができる。

【0004】

図２は、ＯＴＰメモリセル１００のレイアウトを示す。図２において、２つのメモリセル１００が、異なるアクティブ領域ＡＡ１及びＡＡ２にそれぞれ配置されている。また、レイアウトの設計規則により、ダミーポリ（dummy poly）ＰＯ及びポリオーバ拡散エッジＰＯＤＥ等の絶縁構造が、製造プロセスの安定性のためにアクティブ領域間に追加されている。同様に、メモリアレイ１０の全てのＯＴＰメモリセル１００が異なるアクティブ領域に配置されている。このため、ダミー絶縁構造は、ＯＴＰメモリアレイのレイアウトの至る所で見つかる可能性があり、ＯＴＰメモリアレイ１０によって必要とされるチップ領域をかなり大きくしてしまう。ゆえに、より効率よくチップ領域を利用し、小さいチップ領域を有するメモリアレイを設計する方法が解決される課題となる。

【発明の概要】

【0005】

本発明の一つの実施形態は、メモリセルを開示する。メモリセルは、第一選択トランジスタと、第一フォローイングゲートトランジスタと、アンチヒューズトランジスタと、第二フォローイングゲートトランジスタと、第二選択トランジスタと、を含む。

【0006】

第一選択トランジスタは、ビット線に結合されている第一端子と、第二端子と、ワード線に結合されているゲート端子と、を有する。第一フォローイングゲートトランジスタは、第一選択トランジスタの第二端子に結合されている第一端子と、第二端子と、フォローイング制御線に結合されているゲート端子と、を有する。アンチヒューズトランジスタは、第一フォローイングゲートトランジスタの第二端子に結合されている第一端子と、第二端子と、アンチヒューズ制御線に結合されているゲート端子と、を有する。第二フォローイングゲートトランジスタは、アンチヒューズトランジスタの第二端子に結合されている第一端子と、第二端子と、フォローイング制御線に結合されているゲート端子と、を有する。第二選択トランジスタは、第二フォローイングゲートトランジスタの第二端子に結合されている第一端子と、ビット線に結合されている第二端子と、ワード線に結合されているゲート端子と、を有する。

【0007】

本発明の他の実施形態は、メモリアレイを開示する。メモリアレイは、複数のメモリセルを含み、各メモリセルは、第一選択トランジスタと、第一フォローイングゲートトランジスタと、アンチヒューズトランジスタと、第二フォローイングゲートトランジスタと、第二選択トランジスタと、を含む。

【0008】

第一選択トランジスタは、ビット線に結合されている第一端子と、第二端子と、ワード線に結合されているゲート端子と、を有する。第一フォローイングゲートトランジスタは、第一選択トランジスタの第二端子に結合されている第一端子と、第二端子と、フォローイング制御線に結合されているゲート端子と、を有する。アンチヒューズトランジスタは、第一フォローイングゲートトランジスタの第二端子に結合されている第一端子と、第二端子と、アンチヒューズ制御線に結合されているゲート端子と、を有する。第二フォローイングゲートトランジスタは、アンチヒューズトランジスタの第二端子に結合されている第一端子と、第二端子と、フォローイング制御線に結合されているゲート端子と、を有する。第二選択トランジスタは、第二フォローイングゲートトランジスタの第二端子に結合されている第一端子と、ビット線に結合されている第二端子と、ワード線に結合されているゲート端子と、を有する。同一の列に配置されているメモリセルは、同一のアクティブ領域内に配置されている。

【0009】

本発明のこれらの目的及び他の目的は、種々の図面（figures and drawings）に示される好ましい実施形態の次の詳細な説明を理解することで、当業者には疑いなく明らかとなるものである。

【図面の簡単な説明】

【0010】

【図1】図１は、先行技術の従来のワンタイムプログラマブルメモリアレイを示す。

【図2】図２は、図１のＯＴＰメモリセルのレイアウトを示す。

【図3】図３は、本発明の一つの実施形態に従う、メモリアレイを示す。

【図4】図４は、メモリセルのプログラム動作時の、図３のメモリアレイのメモリセルに結合されている制御線の電圧を示す。

【図5】図５は、メモリセルの読出動作時の、図３のメモリアレイのメモリセルに結合されている制御線の電圧を示す。

【図6】図６は、メモリセルの逆読出動作時の、図３のメモリアレイのメモリセルに結合されている制御線の電圧を示す。

【図7】図７は、本発明の一つの実施形態に従う、図３のメモリアレイのメモリセルの構造を示す。

【図8】図８は、本発明の一つの実施形態に従う、図７のメモリセルのレイアウトを示す。

【図9】図９は、本発明の他の実施形態に従う、メモリセルの構造を示す。

【図10】図１０は、本発明の他の実施形態に従う、メモリセルの構造を示す。

【図11】図１１は、本発明の他の実施形態に従う、メモリセルの構造を示す。

【図12】図１２は、本発明の他の実施形態に従う、メモリセルの構造を示す。

【発明を実施するための形態】

【0011】

図３は、本発明の一つの実施形態に従う、メモリアレイ２０を示す。メモリアレイ２０は、Ｍ×Ｎのメモリセル２００_１，１〜２００_Ｍ，Ｎを含む。ここで、Ｍ及びＮは、正の整数である。メモリセル２００_１，１〜２００_Ｍ，Ｎの各々は、第一選択トランジスタ２１０と、第一フォローイングゲートトランジスタ２２０と、アンチヒューズトランジスタ２３０と、第二フォローイングゲートトランジスタ２４０と、第二選択トランジスタ２５０と、を含む。

【0012】

メモリセル２００_１，１〜２００_Ｍ，Ｎは、同様の構成と動作原理を有する。例えば、メモリセル２００_１，１の第一選択トランジスタ２１０は、ビット線ＢＬ_１に結合されている第一端子と、第二端子と、ワード線ＷＬ_１に結合されているゲート端子と、を有する。メモリセル２００_１，１の第一フォローイングゲートトランジスタ２２０は、メモリセル２００_１，１の第一選択トランジスタ２１０の第二端子に結合されている第一端子と、フォローイング制御線ＦＬに結合されているゲート端子と、第二端子と、を有する。メモリセル２００_１，１のアンチヒューズトランジスタ２３０は、メモリセル２００_１，１の第一フォローイングゲートトランジスタ２２０の第二端子に結合されている第一端子と、アンチヒューズ制御線ＡＦ_１に結合されているゲート端子と、第二端子と、を有する。メモリセル２００_１，１の第二フォローイングゲートトランジスタ２４０は、メモリセル２００_１，１のアンチヒューズトランジスタ２３０の第二端子に結合されている第一端子と、フォローイング制御線に結合されているゲート端子と、第二端子と、を有する。メモリセル２００_１，１の第二選択トランジスタ２５０は、メモリセル２００_１，１の第二フォローイングゲートトランジスタ２４０の第二端子に結合されている第一端子と、ビット線ＢＬ_１に結合されている第二端子と、ワード線ＷＬ_１に結合されているゲート端子と、を有する。

【0013】

メモリセル２００_１，１の第一選択トランジスタ２１０及び第二選択トランジスタ２５０は、同一のワード線ＷＬ_１に結合されているので、メモリセル２００_１，１の第一選択トランジスタ２１０及び第二選択トランジスタ２５０は、同期的に動作する。また、メモリセル２００_１，１の第一フォローイングゲートトランジスタ２２０及び第二フォローイングゲートトランジスタ２４０は、同一のフォローイング制御線ＦＬに結合されているので、メモリセル２００_１，１の第一フォローイングゲートトランジスタ２２０及び第二フォローイングゲートトランジスタ２４０は、同期的に動作する。

【0014】

追加的に、図３において、同一の行に配置されているメモリセルは、同一のアンチヒューズ制御線、同一のフォローイング制御線、同一のワード線及び異なるビット線に結合されている。例えば、メモリセル２００_１，１〜２００_１，Ｎは、同一の行に配置されており、メモリセル２００_１，１〜２００_１，Ｎは、同一のアンチヒューズ制御線ＡＦ_１、同一のフォローイング制御線ＦＬ及び同一のワード線ＷＬ₁に結合されている。また、メモリセル２００_１，１は、ビット線ＢＬ_１に結合されている一方で、メモリセル２００_１，Ｎは、ビット線ＢＬ_Ｎに結合されている。同様に、メモリセル２００_Ｍ，１〜２００_Ｍ，Ｎは、同一の行に配置されており、メモリセル２００_M，１〜２００_M，Ｎは、同一のアンチヒューズ制御線ＡＦ_Ｍ、同一のフォローイング制御線ＦＬ及び同一のワード線ＷＬ_Ｍに結合されている。また、メモリセル２００_Ｍ，１は、ビット線ＢＬ_１に結合されている一方で、メモリセル２００_Ｍ，Ｎは、ビット線ＢＬ_Ｎに結合されている。

【0015】

さらに、同一の列に配置されているメモリセルは、異なるアンチヒューズ制御線、異なるワード線、同一のフォローイング制御線及び同一のビット線に結合されている。例えば、メモリセル２００_１，１〜２００_Ｍ，１は、同一の列に配置されており、メモリセル２００_１，１は、アンチヒューズ制御線ＡＦ_１及びワード線ＷＬ_１に結合されている一方で、メモリセル２００_Ｍ，１は、アンチヒューズ制御線ＡＦ_Ｍ及びワード線ＷＬ_Ｍに結合されている。また、メモリセル２００_１，１及びメモリセル２００_Ｍ，１は、同一のフォローイング制御線ＦＬ及び同一のビット線ＢＬ_１に結合されている。メモリセル２００_１，Ｎ〜２００_Ｍ，Ｎは、同一の列に配置されており、メモリセル２００_１，Ｎは、アンチヒューズ制御線ＡＦ_１及びワード線ＷＬ_１に結合されている一方で、メモリセル２００_Ｍ，Ｎは、アンチヒューズ制御線ＡＦ_Ｍ及びワード線ＷＬ_Ｍに結合されている。また、メモリセル２００_１，Ｎ及びメモリセル２００_Ｍ，Ｎは、同一のフォローイング制御線ＦＬ及び同一のビット線ＢＬ_Ｎに結合されている。本実施形態において、メモリセル２００_１，１〜２００_Ｍ，Ｎは、同一のフォローイング制御線ＦＬに結合されているが、メモリセル２００_１，１〜２００_Ｍ，Ｎは、それでも、他の制御線によって独立して動作することができる。図３に示すように、異なる行に配置されたメモリセルは、異なるアンチヒューズ制御線に結合されることができるが、本発明のいくつかの実施形態においては、アンチヒューズ制御線ＡＦ_１〜ＡＦ_Ｍは、まとめて結合され、同期的に動作してもよい。図４は、メモリセル２００_１，１のプログラム動作時の、メモリセル２００_１，１〜２００_Ｍ，Ｎに結合されている制御線の電圧を示す。メモリセル２００_１，１のプログラム動作時、ワード線ＷＬ_１は、第一電圧Ｖ１から第二電圧Ｖ２の範囲内にすることができ、フォローイング制御線ＦＬは、第二電圧Ｖ２から第三電圧Ｖ３の範囲内にすることができ、アンチヒューズ制御線ＡＦ_１は、第三電圧Ｖ３にすることができ、ビット線ＢＬ_１は、第四電圧Ｖ４にすることができる。

【0016】

第三電圧Ｖ３は、第二電圧Ｖ２よりも大きい。第二電圧Ｖ２は、第一電圧Ｖ１よりも大きい。第一電圧Ｖ１は、第四電圧よりも大きい。いくつかの実施形態において、１６ｎｍプロセスで製造されたメモリアレイについては、第三電圧Ｖ３は５Ｖであることができ、第二電圧Ｖ２は、１．８Ｖであることができ、第一電圧Ｖ１は、０．８Ｖであることができ、第四電圧Ｖ４は、グラウンド電圧であることができる。しかし、他の実施形態において、メモリアレイが他のプロセスで製造された場合は、第三電圧Ｖ３、第二電圧Ｖ２、第一電圧Ｖ１及び第四電圧Ｖ４は、要件に応じて異なる値でよい。

【0017】

メモリセル２００_１，１のプログラム動作時に、メモリセル２００_１，１の第一選択トランジスタ２１０、第一フォローイングゲートトランジスタ２２０、第二フォローイングゲートトランジスタ２４０、第二選択トランジスタ２５０はオンにされる。ゆえに、メモリセル２００_１，１のアンチヒューズトランジスタ２３０は、アンチヒューズ制御線ＡＦ_１とビット線ＢＬ_１との間の大きい電圧差、つまり、第三電圧Ｖ３と第四電圧Ｖ４との間の電圧差により破壊される。

【0018】

また、メモリセル２００_１，１のプログラム動作時に、メモリセル２００_１，１と同一の行に配置されているメモリセル２００_１，Ｎはプログラムされるべきではない。このため、非選択メモリセル２００_１，Ｎに結合しているビット線ＢＬ_Ｎは第一電圧Ｖ１にすることができる。この場合、メモリセル２００_１，Ｎのアンチヒューズトランジスタ２３０に印加される電圧差は、メモリセル２００_１，Ｎのアンチヒューズトランジスタ２３０を破壊するほどには大きくなく、メモリセル２００_１，Ｎはプログラムされない。

【0019】

さらに、メモリセル２００_１，１のプログラム動作時に、メモリセル２００_１，１と同一の列に配置されているメモリセル２００_Ｍ，１はプログラムされるべきではない。このため、非選択メモリセル２００_Ｍ，１に結合されているワード線ＷＬ_Ｍを第四電圧Ｖ４にすることができ、非選択メモリセル２００_Ｍ，１に結合されているアンチヒューズ制御線ＡＦ_Ｍを第四電圧Ｖ４にすることができる。この場合、アンチヒューズ制御線ＡＦ_Ｍが低い電圧であるので、メモリセル２００_Ｍ，１は、プログラムされない。

【0020】

また、メモリセル２００_１，１のプログラム動作時、図４に示されるように、アンチヒューズ制御線ＡＦ_１の電圧は、アンチヒューズ制御線ＡＦ_Ｍ等の残りのアンチヒューズ制御線の電圧とは異なっていてもよいが、本発明のいくつかの実施形態において、アンチヒューズ制御線ＡＦ_１〜ＡＦ_Ｍは、同一の電圧に設定してもよい。つまり、アンチヒューズ制御線ＡＦ_１〜ＡＦ_Ｍは、まとめて結合され、同期的に動作してもよい。この場合、ワード線ＷＬ_Ｍは、第四電圧Ｖ４のままであるので、非選択メモリセル２００_Ｍ，１は、プログラムされない。さらに、この場合、メモリセル２００_１，１とは異なる列に配置されている、メモリセル２００_Ｍ，Ｎ等の他の非選択メモリセルには、メモリセル２００_１，Ｎと同じ動作を適用することができる。

【0021】

図５は、メモリセル２００_１，１の読出動作時の、メモリセル２００_１，１〜２００_Ｍ，Ｎに結合されている制御線の電圧を示す。メモリセル２００_１，１の読出動作時は、ワード線ＷＬ_１は、第一電圧Ｖ１にすることができ、フォローイング制御線ＦＬは、第一電圧Ｖ１にすることができ、アンチヒューズ制御線ＡＦ_１は、第一電圧Ｖ１から第二電圧Ｖ２の範囲内にすることができ、ビット線ＢＬ_１は、第四電圧Ｖ４にすることができる。この場合、メモリセル２００_１，１の第一選択トランジスタ２１０、第一フォローイングゲートトランジスタ２２０、第二フォローイングゲートトランジスタ２４０及び第二選択トランジスタ２５０はオンにされ、メモリセル２００_１，１のアンチヒューズトランジスタ２３０に記憶されたデータをビット線ＢＬ_１から読み出すことができる。

【0022】

また、メモリセル２００_１，１の読出動作時に、メモリセル２００_１，１と同一の行に配置されているメモリセル２００_１，Ｎは読み出されるべきではない。このため、メモリセル２００_１，１の読出動作時は、非選択メモリセル２００_１，Ｎに結合されているビット線ＢＬ_Ｎは第一電圧Ｖ１にすることができる。この場合、メモリセル２００_１，Ｎの第一選択トランジスタ２１０、第一フォローイングゲートトランジスタ２２０、第二フォローイングゲートトランジスタ２４０及び第二選択トランジスタ２５０はオフにされ、メモリセル２００_１，Ｎのアンチヒューズトランジスタ２３０に記憶されたデータは、ビット線ＢＬ_Ｎから読み出されない。

【0023】

さらに、メモリセル２００_１，１の読出動作時に、メモリセル２００_１，１と同一の列に配置されているメモリセル２００_Ｍ，１は読み出されるべきではない。このため、メモリセル２００_１，１の読出動作時に、非選択メモリセル２００_Ｍ，１に結合されているワード線ＷＬ_Ｍは、第四電圧Ｖ４にすることができ、非選択メモリセル２００_Ｍ，１に結合されているアンチヒューズ制御線ＡＦ_Ｍは、第四電圧Ｖ４にすることができる。この場合、メモリセル２００_Ｍ，１の第一選択トランジスタ２１０及び第二選択トランジスタ２５０はオフにされ、メモリセル２００_Ｍ，１のアンチヒューズトランジスタ２３０に記憶されたデータは、ビット線ＢＬ_１から読み出されない。

【0024】

また、メモリセル２００_１，１の読出動作時、図５に示されるように、アンチヒューズ制御線ＡＦ_１の電圧は、アンチヒューズ制御線ＡＦ_Ｍ等の残りのアンチヒューズ制御線の電圧とは異なっていてもよいが、本発明のいくつかの実施形態において、アンチヒューズ制御線ＡＦ_１〜ＡＦ_Ｍは、同一の電圧に設定してもよい。つまり、アンチヒューズ制御線ＡＦ_１〜ＡＦ_Ｍは、まとめて結合され、同期的に動作してもよい。この場合、ワード線ＷＬ_Ｍは、第四電圧Ｖ４のままであるので、非選択メモリセル２００_Ｍ，１は、読み出されない。さらに、この場合、メモリセル２００_１，１とは異なる列に配置されている、メモリセル２００_Ｍ，Ｎ等の他の非選択メモリセルには、メモリセル２００_１，Ｎと同じ動作を適用することができる。

【0025】

いくつかの実施形態においては、メモリアレイは、メモリセル内のデータを読み出す逆読出動作をサポートしてもよい。図６は、メモリセル２００_１，１の逆読出動作時の、メモリセル２００_１，１〜２００_Ｍ，Ｎに結合されている制御線の電圧を示す。メモリセル２００_１，１の逆読出動作時、ワード線ＷＬ_１は、第一電圧Ｖ１から第二電圧Ｖ２の範囲内にすることができ、フォローイング制御線ＦＬは、第二電圧Ｖ１から第二電圧Ｖ２の範囲内にすることができ、アンチヒューズ制御線ＡＦ_１は、第四電圧Ｖ４にすることができ、ビット線ＢＬ_１は、第一電圧Ｖ１から第二電圧Ｖ２の範囲内にすることができる。この場合、メモリセル２００_１，１の第一選択トランジスタ２１０、第一フォローイングゲートトランジスタ２２０、第二フォローイングゲートトランジスタ２４０、第二選択トランジスタ２５０はオンにされ、メモリセル２００_１，１のアンチヒューズトランジスタ２３０に記憶されたデータをビット線ＢＬ_１から読み出すことができる。

【0026】

また、メモリセル２００_１，１の逆読出動作時に、メモリセル２００_１，１と同一の行に配置されているメモリセル２００_１，Ｎは読み出されるべきではない。このため、メモリセル２００_１，１の逆読出動作時は、非選択メモリセル２００_１，Ｎに結合されているビット線ＢＬ_Ｎは第一電圧Ｖ４にすることができる。この場合、メモリセル２００_１，Ｎの第一選択トランジスタ２１０、第一フォローイングゲートトランジスタ２２０、第二フォローイングゲートトランジスタ２４０及び第二選択トランジスタ２５０はオフにされ、メモリセル２００_１，Ｎのアンチヒューズトランジスタ２３０に記憶されたデータは、ビット線ＢＬ_Ｎから読み出されない。

【0027】

さらに、メモリセル２００_１，１の逆読出動作時に、メモリセル２００_１，１と同一の列に配置されているメモリセル２００_Ｍ，１は読み出されるべきではない。このため、メモリセル２００_１，１の逆読出動作時は、非選択メモリセル２００_Ｍ，１に結合されているワード線ＷＬ_Ｍは、第四電圧Ｖ４にすることができ、非選択メモリセル２００_Ｍ，１に結合されているアンチヒューズ制御線ＡＦ_Ｍは、第四電圧Ｖ４にすることができる。この場合、メモリセル２００_Ｍ，１の第一選択トランジスタ２１０及び第二選択トランジスタ２５０はオフにされ、メモリセル２００_Ｍ，１のアンチヒューズトランジスタ２３０に記憶されたデータは、ビット線ＢＬ_１から読み出されない。

【0028】

また、いくつかの実施形態において、メモリセル２００_１，１の逆読出動作時に、アンチヒューズ制御線ＡＦ_１〜ＡＦ_Ｍは、まとめて結合され、同期的に動作してもよい。この場合、ワード線ＷＬ_Ｍは、第四電圧Ｖ４のままであるので、非選択メモリセル２００_Ｍ，１は、読み出されない。さらに、この場合、メモリセル２００_１，１とは異なる列に配置されている、メモリセル２００_Ｍ，Ｎ等の他の非選択メモリセルには、メモリセル２００_１，Ｎと同じ動作を適用することができる。

【0029】

第一選択トランジスタ２１０及び第一フォローイングゲートトランジスタ２２０は、第二選択トランジスタ２５０及び第二フォローイングゲートトランジスタ２４０と同期的に動作するので、メモリアレイ２０のメモリセル２００_１，１〜メモリセル２００_Ｍ，Ｎの各々によって生成された読出電流は、２つの異なる経路を通じて、対応するビット線に出力することができる。このため、第一選択トランジスタ２１０のゲート幅、第二選択トランジスタ２５０のゲート幅、第一フォローイングゲートトランジスタ２２０のゲート幅及び第二フォローイングゲートトランジスタ２４０のゲート幅は、駆動能力に影響を与えることなく、先行技術の選択トランジスタ１１０のゲート幅よりも小さくすることができる。例えば、第一選択トランジスタ２１０、第二選択トランジスタ２５０、第一フォローイングゲートトランジスタ２２０及び第二フォローイングゲートトランジスタ２４０のゲート幅を５０％小さくすることによって、第一選択トランジスタ２１０、第一フォローイングゲートトランジスタ２２０、第二フォローイングゲートトランジスタ２４０及び第二選択トランジスタ２５０により形成される２つの電流経路は元の駆動能力を維持することができる。

【0030】

図７は、本発明の一つの実施形態に従う、メモリアレイ２０のメモリセル２００_１，１〜２００_Ｍ，Ｎの構造を示す。メモリセル２００_１，１及び２００_２，１は、同じ構造を有する。図８は、メモリアレイ２０のメモリセル２００_１，１及び２００_２，１のレイアウトを示す。

【0031】

図７において、第一選択トランジスタ２１０は、さらに、第一選択トランジスタ２１０の第一端子２１２に結合されている第一ソース／ドレイン拡張領域２１４と、第一選択トランジスタ２１０の第二端子２１８に結合されている第二ソース／ドレイン拡張領域２１６と、を含む。第一選択トランジスタ２１０の第一ソース／ドレイン拡張領域２１４及び第二ソース／ドレイン拡張領域２１６は、第一選択トランジスタ２１０のゲート端子２１０Ｇの下方に配置されている。

【0032】

第一フォローイングゲートトランジスタ２２０は、さらに、第一フォローイングゲートトランジスタ２２０の第一端子２２２に結合されている第一ソース／ドレイン拡張領域２２４と、第一フォローイングゲートトランジスタ２２０の第二端子２２８に結合されている第二ソース／ドレイン拡張領域２２６と、を含む。第一ソース／ドレイン拡張領域２２４及び第二ソース／ドレイン拡張領域２２６は、第一フォローイングゲートトランジスタ２２０のゲート端子２２０Ｇの下方に配置されている。

【0033】

アンチヒューズトランジスタ２３０は、さらに、アンチヒューズトランジスタ２３０の第一端子２３２に結合されている第一ソース／ドレイン拡張領域２３４と、アンチヒューズトランジスタ２３０の第二端子２３８に結合されている第二ソース／ドレイン拡張領域２３６と、を含む。アンチヒューズトランジスタ２３０の第一ソース／ドレイン拡張領域２３４及び第二ソース／ドレイン拡張領域２３６は、アンチヒューズトランジスタ２３０のゲート端子２３０Ｇの下方に配置されている。

【0034】

第二フォローイングゲートトランジスタ２４０は、さらに、第二フォローイングゲートトランジスタ２４０の第二端子２４８に結合されている第一ソース／ドレイン拡張領域２４６と、第二フォローイングゲートトランジスタ２４０の第一端子２４２に結合されている第二ソース／ドレイン拡張領域２４４と、を含む。第一ソース／ドレイン拡張領域２４６及び第二ソース／ドレイン拡張領域２４４は、第二フォローイングゲートトランジスタ２４０のゲート端子２４０Ｇの下方に配置されている。

【0035】

第二選択トランジスタ２５０は、さらに、第二選択トランジスタ２５０の第一端子２５２に結合されている第一ソース／ドレイン拡張領域２５４と、第二選択トランジスタ２５０の第二端子２５８に結合されている第二ソース／ドレイン拡張領域２５６と、を含む。第二選択トランジスタ２５０の第一ソース／ドレイン拡張領域２５４及び第二ソース／ドレイン拡張領域２５６は、第二選択トランジスタ２５０のゲート端子２５０Ｇの下方に配置されている。

【0036】

メモリセル_１，１の第一選択トランジスタ２１０の第一端子２１２及び第二選択トランジスタ２５０の第二端子２５８は、いずれも、ビット線ＢＬ_１に結合されているので、メモリセル_１，１は、同一のビット線ＢＬ_１に結合されている他のメモリセルと同一のアクティブ領域ＡＡに配置することができる。つまり、同一の列に配置されているメモリセルは、全て、同一のアクティブ領域に配置することができる。例えば、メモリセル_２，１〜メモリセル_Ｍ，１もビット線ＢＬ_１に結合されているので、メモリセル_２，１〜メモリセル_Ｍ，１もメモリセル_１，１と同一のアクティブ領域ＡＡに配置することができる。

【0037】

同一のアクティブ領域を共有することによって、先行技術で用いられたダミーポリ又はポリオーバ拡散エッジ等の多くは、節約することができ、メモリアレイ２０はその領域を効率的に用いることができる。メモリセル２００_１，１〜２００_Ｍ，Ｎの各々がメモリセル１００よりもより多くのトランジスタを含む可能性があるが、第一選択トランジスタ２１０、第二選択トランジスタ２５０、第一フォローイングゲートトランジスタ２２０、第二フォローイングゲートトランジスタ２４０のゲート幅は、先行技術の選択トランジスタ１１０及びフォローイングゲートトランジスタ１２０のゲート幅よりも小さくすることができる。これゆえ、メモリアレイ２０のチップ領域全体は、依然として、実質的に小さくなる。例えば、図８に示すように、第一選択トランジスタ２１０、第二選択トランジスタ２５０、第一フォローイングゲートトランジスタ２２０及び第二フォローイングゲートトランジスタ２４０のゲート幅Ｗ_２００は、図２に示した選択トランジスタ１１０及びフォローイングゲートトランジスタ１２０のゲート幅Ｗ_１００よりも５０％小さい。この場合、メモリアレイ２０の領域は、駆動能力を低下させることなく、先行技術のメモリアレイのものよりも、３０％小さい。

【0038】

本発明のいくつかの実施形態においては、第一選択トランジスタ２１０、第一フォローイングゲートトランジスタ２２０、第二フォローイングゲートトランジスタ２４０、第二選択トランジスタ２５０は、Ｎ型金属酸化物半導体トランジスタであり、アンチヒューズトランジスタ２３０は、金属酸化物半導体キャパシタとして形成される。この場合、第一選択トランジスタ２１０の第一端子２１２及び第二端子２１８、第一フォローイングゲートトランジスタ２２０の第一端子２２２及び第二端子２２８、アンチヒューズトランジスタ２３０の第一端子２３２及び第二端子２３８、第二フォローイングゲートトランジスタの第一端子２４２及び第二端子２４８並びに第二選択トランジスタ２５０の第一端子２５２及び第二端子２５８は、Ｎ型ドープソース又はドレインであることができる。また、ソース／ドレイン拡張領域２１４、２１６、２２４、２２６、２３４、２３６、２４４、２４６、２５４、２５６は、ソース及びドレインよりも低いドープ濃度を有するＮ型ドープ領域であることができる。

【0039】

ソース／ドレイン拡張領域は、パンチスルー効果を低下させるのに役立てることができる。しかし、第一選択トランジスタ２１０、第二選択トランジスタ２５０、第一フォローイングゲートトランジスタ２２０、第二フォローイングゲートトランジスタ２４０により、メモリセル２００_１，１〜２００_Ｍ，Ｎの各々の２つの電流経路が制御されるので、第一ソース／ドレイン拡張領域２３４及び第二ソース／ドレイン拡張領域２３６を追加せずとも、アンチヒューズトランジスタ２３０でのパンチスルー効果は、選択トランジスタ及びフォローイングゲートトランジスタによって回避することができる。

【0040】

図９は、本発明の一つの実施形態に従う、メモリセル３００の構造を示す。メモリセル３００及び２００_１，１は、類似した構造を有する。２つのメモリの主な違いは、メモリセル３００が、第一選択トランジスタ２１０と、第一フォローイングゲートトランジスタ３２０と、アンチヒューズトランジスタ３３０と、第二フォローイングゲートトランジスタ３４０と、第二選択トランジスタ２５０と、を含む点である。

【0041】

第一フォローイングゲートトランジスタ３２０は、第一フォローイングゲートトランジスタ３２０の第一端子２２２に結合されている第一ソース／ドレイン拡張領域２２４を含むが、第一フォローイングゲートトランジスタ２２０のような第二ソース／ドレイン拡張領域２２６を含まない。アンチヒューズトランジスタ３３０は、第一ソース／ドレイン拡張領域２３４及び第二ソース／ドレイン拡張領域２３６を含まない。また、第二フォローイングゲートトランジスタ３４０は、第二フォローイングゲートトランジスタ３４０の第二端子２４８に結合されている第一ソース／ドレイン拡張領域２４６を含むが、第二フォローイングゲートトランジスタ２４０のような第二ソース／ドレイン拡張領域２４４を含まない。

【0042】

アンチヒューズトランジスタ３３０近くのソース／ドレイン拡張領域を除去することによって、メモリセル３００のアンチヒューズトランジスタ３３０により生成される接合リーク電流を小さくすることができ、メモリセル３００の電力消費を小さくする。

【0043】

メモリセル３００の第一選択ゲート２１０の第一端子２１２及び第二選択ゲート２５０の第二端子２５８のいずれも、依然として、ビット線ＢＬ_１に結合されているので、メモリセル３００は、同一のビット線ＢＬ_１に結合されている他のメモリセルと同一のアクティブ領域ＡＡに配置することができる。つまり、同一の列に配置されているメモリセルは、依然として、同一のアクティブ領域に配置することができる。このため、メモリセル３００を用いて、メモリアレイ２０のメモリセル２００_１，１〜２００_Ｍ，Ｎを置換しても、チップ領域全体は、依然として、先行技術のメモリアレイよりも小さくすることができる。

【0044】

さらに、いくつかの実施形態においては、ソース／ドレイン拡張領域のいくつかを、ソース／ドレイン拡張領域よりも低いドープ濃度を有する修正ソース／ドレイン拡張領域に置換することができる。図１０は、本発明の一つの実施形態に従う、メモリセル４００の構造を示す。メモリセル４００及び２００_１，１は、類似した構造を有する。２つのメモリセルの主な違いは、メモリセル４００が第一選択トランジスタ２１０と、第一フォローイングゲートトランジスタ４２０と、アンチヒューズトランジスタ４３０と、第二フォローイングゲートトランジスタ４４０と、第二選択トランジスタ２５０と、を含む点である。

【0045】

第一フォローイングゲートトランジスタ４２０は、第一フォローイングゲートトランジスタ４２０の第一端子２２２に結合されている第一ソース／ドレイン拡張領域２２４と、第一フォローイングゲートトランジスタの第二端子２２８に結合されている修正ソース／ドレイン拡張領域４２６と、を含む。第一ソース／ドレイン拡張領域２２４及び修正ソース／ドレイン拡張領域４２６は、第一フォローイングゲートトランジスタ４２０のゲート端子２２０Ｇの下方に配置されている。

【0046】

アンチヒューズトランジスタ４３０は、アンチヒューズトランジスタ４３０の第一端子２３２及び第二端子２３８に結合されている修正ソース／ドレイン拡張領域４３４を含む。修正ソース／ドレイン拡張領域４３４は、アンチヒューズトランジスタ４３０のゲート端子２３０Ｇの下方に配置されている。

【0047】

第二フォローイングゲートトランジスタ４４０は、第二フォローイングゲートトランジスタ４４０の第二端子２４８に結合されている第一ソース／ドレイン拡張領域２４６と、第二フォローイングゲートトランジスタ４４０の第一端子２４２に結合されている修正ソース／ドレイン拡張領域４４４と、を含む。第一ソース／ドレイン拡張領域２４６及び修正ソース／ドレイン拡張領域４４４は、第二フォローイングゲートトランジスタ４４０のゲート端子２４０Ｇの下方に配置されている。

【0048】

この場合、アンチヒューズトランジスタ４３０は、アンチヒューズバラクタとして形成される。また、メモリセル４００の第一選択ゲート２１０の第一端子２１２及び第二選択ゲート２５０の第二端子２５８のいずれも、依然として、ビット線ＢＬ_１に結合されているので、メモリセル４００は、同一のビット線ＢＬ_１に結合されている他のメモリセルと同一のアクティブ領域ＡＡに配置することができる。つまり、同一の列に配置されているメモリセルは、依然として、同一のアクティブ領域に配置することができる。このため、メモリセル４００を用いて、メモリアレイ２０のメモリセル２００_１，１〜２００_Ｍ，Ｎを置換しても、チップ領域全体は、依然として、先行技術のメモリアレイよりも小さくすることができる。

【0049】

図１１は、本発明の一つの実施形態に従う、メモリセル５００の構造を示す。メモリセル５００及び２００_１，１は、類似した構造を有する。２つのメモリセルの主な違いは、メモリセル５００が第一選択トランジスタ２１０と、第一フォローイングゲートトランジスタ５２０と、アンチヒューズトランジスタ５３０と、第二フォローイングゲートトランジスタ５４０と、第二選択トランジスタ５５０と、を含む点である。

【0050】

図１１において、第一フォローイングゲートトランジスタ５２０の第二端子２２８、アンチヒューズトランジスタ５３０の第一端子２３２及び第二端子２３８並びに第二フォローイングゲートトランジスタ５４０の第一端子２４２は、ウェルＷ１内に配置されている。いくつかの実施形態においては、第一選択トランジスタ２１０、第一フォローイングゲートトランジスタ５２０、第二選択トランジスタ２５０及び第二フォローイングゲートトランジスタ５４０は、Ｎ型金属酸化物半導体電界効果トランジスタにより形成され、ウェルＷ１はＮウェルであることができる。

【0051】

この場合、アンチヒューズトランジスタ５３０はアンチヒューズバラクタとして形成される。また、メモリセル５００の第一選択ゲート２１０の第一端子２１２及び第二選択ゲート２５０の第二端子２５８のいずれも、依然として、ビット線ＢＬ_１に結合されているので、メモリセル５００は、同一のビット線ＢＬ_１に結合されている他のメモリセルと同一のアクティブ領域ＡＡに配置することができる。つまり、同一の列に配置されているメモリセルは、依然として、同一のアクティブ領域に配置することができる。このため、メモリセル５００を用いて、メモリアレイ２０のメモリセル２００_１，１〜２００_Ｍ，Ｎを置換しても、チップ領域全体は、依然として、先行技術のメモリアレイよりも小さくすることができる。

【0052】

追加的に、メモリアレイ２０において、第一選択トランジスタ２１０のゲート端子２１０Ｇのゲート酸化物の厚さ、第一フォローイングゲートトランジスタ２２０のゲート端子２２０Ｇのゲート酸化物の厚さ、アンチヒューズトランジスタ２３０のゲート端子２３０Ｇのゲート酸化物の厚さ、第二フォローイングゲートトランジスタ２４０のゲート端子２４０Ｇのゲート酸化物の厚さ、第二選択トランジスタ２５０のゲート端子２５０Ｇのゲート酸化物の厚さは、実質的に同一である。

【0053】

しかし、いくつかの実施形態においては、選択トランジスタ及びフォローイングゲートトランジスタは外部信号を受信してもよいので、選択トランジスタ及びフォローイングゲートトランジスタは、より高い電圧耐性の入出力デバイスとして形成されてもよい。一方、アンチヒューズトランジスタは、より低い電圧耐性のコアデバイスとして形成されてよい。この場合、選択トランジスタのゲート酸化物の厚さ及びフォローイングゲートトランジスタのゲート酸化物の厚さは、アンチヒューズトランジスタのゲート酸化物の厚さより大きくてよい。

【0054】

図１１は、本発明の一つの実施形態に従う、メモリセル６００の構造を示す。メモリセル６００及び２００_１，１は、類似した構造を有する。２つのメモリセルの主な違いは、メモリセル６００が第一選択トランジスタ６１０と、第一フォローイングゲートトランジスタ６２０と、アンチヒューズトランジスタ６３０と、第二フォローイングゲートトランジスタ６４０と、第二選択トランジスタ６５０と、を含み、第一選択トランジスタ６１０のゲート端子のゲート酸化物の厚さ、第一フォローイングゲートトランジスタ６２０のゲート端子のゲート酸化物の厚さ、第二フォローイングゲートトランジスタ６４０のゲート端子のゲート酸化物の厚さ及び第二選択トランジスタ６５０のゲート端子のゲート酸化物の厚さが、実質的に同一であり、アンチヒューズトランジスタ６３０のゲート端子のゲート酸化物の厚さよりも大きい点である。この場合、メモリセル６００は、メモリセル２００_１，１よりも高い電圧の信号で動作することができる。

【0055】

まとめると、本発明の実施形態によって提供されたメモリセルの各々は、２つの異なる経路を通じて対応するビット線に結合することができるので、各メモリセルのトランジスタのゲート幅を小さくすることができ、同一のビット線に結合されているメモリセルは、同一のアクティブ領域内に配置することができる。このため、本発明の実施形態によって提供されたメモリセルを用いたメモリアレイの領域全体を、駆動能力に影響を与えることなく、実質的に小さくすることができる。

【0056】

当業者は、本発明の教示を保持しつつ、装置及び方法の多くの修正及び変更がなされてもよいことを容易に理解するものである。従って、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されると解釈すべきである。

【要約】      （修正有）

【課題】メモリセルおよびメモリアレイの領域全体を小さくするワンタイムプログラマブルメモリアレイを提供する。
【解決手段】メモリセル２００は、第一選択トランジスタ２１０と、第一フォローイングゲートトランジスタ２２０と、アンチヒューズトランジスタ２３０と、第二フォローイングゲートトランジスタ２４０と、第二選択トランジスタ２５０と、を含む。第一選択トランジスタと第二選択トランジスタのゲート端子はワード線ＷＬに結合され、第一フォローイングゲートトランジスタと第二フォローイングゲートトランジスタのゲート端子はフォローイング制御線ＦＬに結合され、アンチヒューズトランジスタのゲート端子はアンチヒューズ制御線ＡＦに結合される。第二フォローイングゲートトランジスタと第二選択トランジスタは、アンチヒューズトランジスタに対して、第一フォローイングゲートトランジスタと第一選択トランジスタに対して対称的に配置される。
【選択図】図３

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】