特許 6205859 半導体装置、及び電子装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6205859

(24)【登録日】2017年9月15日

(45)【発行日】2017年10月4日

(54)【発明の名称】半導体装置、及び電子装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20170925BHJP

   H01L 27/04 20060101ALI20170925BHJP

   H01L 23/522 20060101ALI20170925BHJP

   H01L 21/768 20060101ALI20170925BHJP

   H01L 21/3205 20060101ALI20170925BHJP

   H01L 21/60 20060101ALI20170925BHJP

   H01L 23/29 20060101ALI20170925BHJP

   H01L 23/31 20060101ALI20170925BHJP

【ＦＩ】

   H01L27/04 D

   H01L21/88 Z

   H01L21/60 311S

   H01L23/30 R

   H01L27/04 P

【請求項の数】9

【全頁数】12

(21)【出願番号】特願2013-116310(P2013-116310)

(22)【出願日】2013年5月31日

(65)【公開番号】特開2014-236100(P2014-236100A)

(43)【公開日】2014年12月15日

【審査請求日】2016年5月26日

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】與那嶺 淳

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２００５−２８７０５５（ＪＰ，Ａ）

【文献】 特開２０１２−１３４６２７（ＪＰ，Ａ）

【文献】 特開２００３−２７３５７１（ＪＰ，Ａ）

【文献】 特開平１１−２３４０６３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／６０

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／２９

Ｈ０１Ｌ ２３／３１

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板の上に設けられ、開口部を有し、基準電位に接続された基準層と、
前記開口部と重なる領域を通り、前記基準層と伝送線路を形成する信号配線と、
前記開口部に対応した位置に設けられた抵抗膜と、を具備し、
前記信号配線は前記開口部に重なる部分と、前記開口部に重ならない部分とを含み、
前記開口部と重なる部分における前記信号配線の幅は、前記開口部と重ならない部分における前記信号配線の幅より大きいことを特徴とする半導体装置。

【請求項2】

前記抵抗膜は、前記開口部の内側に設けられてなることを特徴とする請求項１記載の半導体装置。

【請求項3】

前記抵抗膜は、前記信号配線を挟んで前記開口部に対向する位置に設けられてなることを特徴とする請求項１または２記載の半導体装置。

【請求項4】

前記抵抗膜は前記開口部の内側に設けられ、前記基準層と接続されていることを特徴とする請求項１から３いずれか一項記載の半導体装置。

【請求項5】

前記半導体基板に複数のトランジスタが形成され、
前記複数のトランジスタは、出力端子に接続された第１トランジスタを含み、
前記伝送線路は、前記複数のトランジスタの間、及び前記第１トランジスタと出力端子との間を接続し、
前記第１トランジスタと出力端子との間において、前記抵抗膜は設けられておらず、
前記複数のトランジスタの間において、前記抵抗膜が設けられていることを特徴とする請求項１から４いずれか一項記載の半導体装置。

【請求項6】

前記信号配線に接続され、直流電圧の印加される配線を具備し、
前記基準層の前記配線と重なる領域に、前記開口部が設けられ、
前記配線に沿って前記抵抗膜が設けられていることを特徴とする請求項１から５いずれか一項記載の半導体装置。

【請求項7】

前記抵抗膜はニッケル及びクロムを含む合金により形成されていることを特徴とする請求項１から６いずれか一項記載の半導体装置。

【請求項8】

基板と、
半導体基板と、前記半導体基板の上に設けられ、開口部を有し、基準電位に接続された基準層と、前記開口部と重なる領域を通り、前記基準層と伝送線路を形成する信号配線と、前記開口部に対応した位置に設けられた抵抗膜と、を有し、前記基準層が前記基板と対向するように前記基板にフリップチップ実装される半導体装置と、
前記基板と前記半導体装置との間に設けられたアンダーフィルと、を具備し、
前記信号配線は前記開口部に重なる部分と、前記開口部に重ならない部分とを含み、
前記開口部と重なる部分における前記信号配線の幅は、前記開口部と重ならない部分における前記信号配線の幅より大きいことを特徴とする電子装置。

【請求項9】

前記アンダーフィルはエポキシ系樹脂により形成されていることを特徴とする請求項８記載の電子装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置、及び電子装置に関する。

【背景技術】

【0002】

例えばアンプ及びスイッチなどとして機能する半導体を搭載した半導体装置が利用されている。このような半導体装置においては、半導体を含む半導体基板と、半導体基板を保護する絶縁膜が形成される。絶縁膜には、半導体基板から引き出された配線などの導体層が設けられる。例えばストリップライン及びマイクロストリップラインなどのような、高周波信号を伝送するための伝送線路（伝送線路）を形成する。特許文献１には、ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）、及び高周波信号が伝播する伝送線路を有する半導体装置が記載されている。伝送線路は信号配線と接地層とにより形成される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００２−２９９５２４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体装置には、高周波信号を減衰させるアッテネータが用いられる。また半導体装置の高出力化に伴い、配線の電流容量を大きくすることが求められている。本願発明は、上記課題に鑑み、電流容量が大きく、かつアッテネータとして機能する半導体装置及び電子装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

本発明は、半導体基板と、前記半導体基板の上に設けられ、開口部を有し、基準電位に接続された基準層と、前記開口部と重なる領域を通り、前記基準層と伝送線路を形成する信号配線と、前記開口部に対応した位置に設けられた抵抗膜と、を具備する半導体装置である。

【0006】

上記構成において、前記抵抗膜は、前記開口部の内側に設けられてなる構成とすることができる。

【0007】

上記構成において、前記抵抗膜は、前記信号配線を挟んで前記開口部に対向する位置に設けられてなる構成とすることができる。

【0008】

上記構成において、前記抵抗膜は前記開口部の内側に設けられ、前記基準層と接続されている構成とすることができる。

【0009】

上記構成において、前記信号配線は前記開口部に重なる部分と、前記開口部に重ならない部分とを含み、前記開口部と重なる部分における前記信号配線の幅は、前記開口部と重ならない部分における前記信号配線の幅より大きい構成とすることができる。

【0010】

上記構成において、前記半導体基板に複数のトランジスタが形成され、前記複数のトランジスタは、出力端子に接続された第１トランジスタを含み、前記伝送線路は、前記複数のトランジスタの間、及び前記第１トランジスタと出力端子との間を接続し、前記第１トランジスタと出力端子との間において、前記抵抗膜は設けられておらず、前記複数のトランジスタの間において、前記抵抗膜が設けられている構成とすることができる。

【0011】

上記構成において、前記信号配線に接続され、直流電圧の印加される配線を具備し、前記基準層の前記配線と重なる領域に、前記開口部が設けられ、前記配線に沿って前記抵抗膜が設けられている構成とすることができる。

【0012】

上記構成において、前記抵抗膜はニッケル及びクロムを含む合金により形成されている構成とすることができる。

【0013】

本発明は、基板と、半導体基板と、前記半導体基板の上に設けられ、開口部を有し、基準電位に接続された基準層と、前記開口部と重なる領域を通り、前記基準層と伝送線路を形成する信号配線と、前記開口部に対応した位置に設けられた抵抗膜と、を有し、前記基準層が前記基板と対向するように前記基板にフリップチップ実装される半導体装置と、前記基板と前記半導体装置との間に設けられたアンダーフィルと、を具備する電子装置である。

【0014】

上記構成において、前記アンダーフィルはエポキシ系樹脂により形成されている構成とすることができる。

【発明の効果】

【0015】

本発明によれば、電流容量が大きく、かつアッテネータとして機能する半導体装置及び電子装置を提供することが可能となる。

【図面の簡単な説明】

【0016】

【図1】図１（ａ）は実施例１に係る半導体装置を例示する断面図である。図１（ｂ）は第１変形例に係る半導体装置を例示する断面図である。図１（ｃ）は第２変形例に係る半導体装置を例示する断面図である。

【図2】図２は半導体装置を例示する平面図である。

【図3】図３（ａ）は比較例１に係る半導体装置を例示する断面図である。図３（ｂ）は比較例２に係る半導体装置を例示する断面図である。図３（ｃ）は比較例３に係る半導体装置を例示する断面図である。

【図4】図４（ａ）は実施例２に係る電子装置を例示する模式的な断面図である。図４（ｂ）はアンダーフィルを設けていない電子装置を例示する断面図である。

【図5】図５（ａ）は比較例４に係る電子装置を例示する断面図である。図５（ｂ）は比較例５に係る電子装置を例示する断面図である。

【発明を実施するための形態】

【0017】

本発明の実施例について説明する。

【実施例1】

【0018】

実施例１は抵抗膜１６を設けた例である。図１（ａ）は実施例１に係る半導体装置１００を例示する断面図である。

【0019】

図１（ａ）に示すように、半導体装置１００は、半導体基板１０、絶縁膜１２、伝送線路１３、及び抵抗膜１６を備える。半導体基板１０の上に絶縁膜１２が設けられている。伝送線路１３は、信号配線１４及び基準層１５により形成される擬似コプレーナラインである。基準層１５は絶縁膜１２の上面に設けられている。基準層１５には、開口部１５ａが設けられており、開口部１５ａから絶縁膜１２が露出する。信号配線１４は、開口部１５ａと厚さ方向において重なる領域を通るように、絶縁膜１２の中に設けられている。抵抗膜１６は信号配線１４を挟んで開口部１５ａに対向するように、半導体基板１０と信号配線１４との間に設けられている。

【0020】

半導体基板１０は例えば窒化物半導体又は砒素系半導体を含み、半導体基板１０にはＦＥＴが形成されている。高周波信号は伝送線路１３を伝播し、半導体基板１０に形成されたＦＥＴにおいて増幅される。信号配線１４及び基準層１５は例えば金（Ａｕ）などの金属により形成されている。絶縁膜１２はポリイミド又はベンゾシクロブテン（Benzocychobutene：ＢＣＢ）などの絶縁体により形成されている。抵抗膜１６は例えばニッケル（Ｎｉ）とクロム（Ｃｒ）を含む合金であるニクロムなど、抵抗値が信号配線１４より高い材質により形成されている。

【0021】

実施例１によれば、抵抗膜１６が信号配線１４に沿って設けられていることにより、伝送線路１３を伝播する高周波信号は減衰する。このため半導体装置１００はアッテネータとして機能する。半導体装置１００に抵抗及びキャパシタなどからなるアッテネータ回路を設けなくてよいため、半導体装置１００の小型化が可能である。

【0022】

信号配線１４の幅Ｗ１を大きくすることで、電流容量を大きくすることができる。従って信号配線１４に大きな電流を流すことができる。後述するように、基準層１５に、信号配線１４と重なる開口部１５ａが設けられているため、伝送線路１３の特性インピーダンスを例えば５０Ωなど所望の大きさとすることができる。

【0023】

抵抗膜の位置及び数を変更した例を説明する。実施例１の第１変形例は開口部１５ａの内側に抵抗膜を設けた例である。図１（ｂ）は第１変形例に係る半導体装置１１０を例示する断面図である。

【0024】

図１（ｂ）に示すように、抵抗膜１６が、開口部１５ａの一端から他端にかけて設けられ、基準層１５と電気的に接続されている。つまり抵抗膜１６は図中の横方向において開口部１５ａを埋める。第１変形例によれば、高周波信号は抵抗膜１６により減衰する。従って、半導体装置１１０はアッテネータとして機能する。

【0025】

図１（ｃ）は第２変形例に係る半導体装置１２０を例示する断面図である。図１（ｃ）に示すように、半導体基板１０と信号配線１４との間に抵抗膜１６ａが設けられ、開口部１５ａの内側には抵抗膜１６ｂが設けられている。抵抗膜１６ａ及び１６ｂは厚さ方向において重なっており、信号配線１４を挟む。第２変形例によれば、抵抗膜１６ａ及び１６ｂにより高周波信号は減衰する。抵抗膜が２つであるため、減衰量は大きくなる。

【0026】

第１変形例及び第２変形例においても信号配線１４の幅Ｗ１（図１（ａ）参照）を大きくすることで、電流容量を大きくすることができる。幅Ｗ１及び開口部１５ａの幅Ｗ２を調整することにより、伝送線路１３の特性インピーダンスを例えば５０Ωなど所望の大きさとすることができる。

【0027】

半導体装置１１０を例に半導体装置の平面的な構成について説明する。図２は半導体装置１１０を例示する平面図であり、絶縁膜１２、及び基準層１５を透視している。

【0028】

図２に示すように、半導体装置１１０は、伝送線路１３、ＦＥＴ２４及び２６、配線３０及び３２、キャパシタＣ１〜Ｃ３、抵抗Ｒ１及びＲ２を備える。また点線で示す複数のバンプ２２が接続されている。実施例２において説明するように、バンプ２２を用いて半導体装置１１０をフリップチップ実装する。

【0029】

複数のバンプ２２のうち１つは入力端子Ｉｎ、１つは出力端子Ｏｕｔとして機能する。複数のバンプ２２のうち２つは直流端子ＤＣ１及びＤＣ２として機能する。入力端子Ｉｎと出力端子Ｏｕｔとの間に２つのＦＥＴ２４及び２６が接続されている。基準層１５は、入力端子Ｉｎ、出力端子Ｏｕｔ，直流端子ＤＣ１及びＤＣ２と離間している。信号配線１４と同じ層に、配線３０及び３２が設けられている。

【0030】

信号配線１４は、入力端子ＩｎとＦＥＴ２４との間、ＦＥＴ２４とＦＥＴ２６との間、ＦＥＴ２６と出力端子Ｏｕｔとの間を接続する。ＦＥＴ２４及び２６はフィンガー構造を有し、半導体基板１０に形成されている。ＦＥＴ２４のゲートＧ１は入力端子Ｉｎに接続され、ＦＥＴ２４のドレインＤ１はキャパシタＣ３の一端に接続されている。キャパシタＣ３の他端はＦＥＴ２６（第１トランジスタ）のゲートＧ２に接続されている。ＦＥＴ２６のドレインＤ２は出力端子Ｏｕｔに接続されている。ソースＳ１及びＳ２は接地されている。

【0031】

配線３０は、信号配線１４と直流端子ＤＣ１とを接続する。キャパシタＣ１の一端は信号配線１４に接続され、他端は接地されている。抵抗Ｒ１の一端はキャパシタＣ１の一端に接続され、他端は直流端子ＤＣ１に接続されている。配線３２は信号配線１４と直流端子ＤＣ２とを接続する。キャパシタＣ２の一端は信号配線１４に接続され、他端は接地されている。抵抗Ｒ２の一端はキャパシタＣ２の一端に接続され、他端は直流端子ＤＣ２に接続されている。高周波信号は入力端子Ｉｎから入力され、伝送線路１３を伝播し、出力端子Ｏｕｔから出力される。バイアス電圧は、直流端子ＤＣ１を介してＦＥＴ２４のドレインＤ１に入力され、直流端子ＤＣ２を介してＦＥＴ２６のドレインＤ２に入力される。キャパシタＣ１及びＣ２はノイズカットキャパシタである。キャパシタＣ３はＤＣカットキャパシタである。

【0032】

基準層１５のＦＥＴ２４からキャパシタＣ１までの領域、信号配線１４とキャパシタＣ１との間の領域、信号配線１４とキャパシタＣ２との間の領域には、開口部１５ａ（図２においては不図示）が形成され、開口部１５ａには抵抗膜１６が設けられている。入力端子とＦＥＴ２４との間、キャパシタＣ３とＦＥＴ２６との間、ＦＥＴ２６と出力端子Ｏｕｔとの間、キャパシタＣ１と直流端子ＤＣ１との間、キャパシタＣ２と直流端子ＤＣ２との間において、基準層１５に開口部１５ａは形成されておらず、また抵抗膜１６は設けられていない。

【0033】

信号配線１４が開口部１５ａ及び抵抗膜１６と重なる部分を領域２７、開口部１５ａ及び抵抗膜１６と重ならない部分を領域２８とする。領域２７における断面は図１（ｂ）、領域２８における断面は後述する図３（ａ）である。領域２７における信号配線１４の幅Ｗ１は、領域２８における信号配線の幅Ｗ３より大きい

【0034】

ＦＥＴ２４とＦＥＴ２６との間に抵抗膜１６が設けられているため、ＦＥＴ２４において増幅された高周波信号が減衰され、ＦＥＴ２６のゲートＧ２に入力される。基準層１５の配線３０及び３２に対向する領域に抵抗膜１６が設けられているため、高周波信号が信号配線１４から配線３０及び３２に流れ難い。このため、高周波信号が直流端子ＤＣ１及びＤＣ２に漏れることが抑制される。抵抗膜１６を、基準層１５のＦＥＴ２４とＦＥＴ２６との間の領域、配線３０及び３２に対向する領域以外に設けてもよい。ＦＥＴ２６と出力端子Ｏｕｔとの間には抵抗膜１６が設けられていないことが好ましい。ＦＥＴ２６と出力端子Ｏｕｔとの間において高周波信号の損失量が小さくなるためである。

【0035】

領域２７においては、開口部１５ａの設けられた基準層１５と幅Ｗ１の信号配線１４とが伝送線路１３（擬似コプレーナライン）を形成する。領域２８においては、開口部１５ａの設けられていない基準層１５と幅Ｗ３の信号配線１４とが、伝送線路１３（逆マイクロストリップライン）を形成する。領域２７及び２８において伝送線路１３の特性インピーダンスは例えば約５０Ωである。つまり伝送線路１３の特性インピーダンスは整合している。幅Ｗ１が大きいため、信号配線１４に大きな電流が流れ、ＦＥＴ２６と出力端子Ｏｕｔとの間では損失量が小さい。このため、半導体装置１１０の高出力化が可能となる。半導体装置１００の開口部１５ａ及び抵抗膜１６、半導体装置１２０の開口部１５ａ、抵抗膜１６及び１７も、半導体装置１１０と同様に図２の領域２７、並びに配線３０及び３２と重なる位置に設けられている。

【0036】

比較例について説明する。図３（ａ）は比較例１に係る半導体装置１００Ｒを例示する断面図である。図３（ａ）に示すように、基準層１５に開口部１５ａは設けられておらず、基準層１５は絶縁膜１２の上面を覆う。信号配線１４と基準層１５とは、逆マイクロストリップラインである伝送線路１３を形成する。半導体装置１００Ｒにおける信号配線１４の幅Ｗ３は半導体装置１００における幅Ｗ１より小さいため、電流容量が小さくなる。電流容量を大きくするためには幅Ｗ３を大きくすればよいが、伝送線路１３の特性インピーダンスが変化する。例えば幅Ｗ３を大きくすることで、特性インピーダンスが４５Ωになり、所望の値である５０Ωを得ることができない。

【0037】

図３（ｂ）は比較例２に係る半導体装置２００Ｒを例示する断面図である。図３（ｂ）に示すように、抵抗膜１６は設けられておらず、基準層１５に開口部１５ａが設けられている。信号配線１４の幅はＷ１である。開口部１５ａを設けることで、信号配線１４がＷ３よりも大きな幅Ｗ１を有しても特性インピーダンスを所望の値とすることができる。しかし損失量が小さいため、半導体装置１２０Ｒはアッテネータとして機能し難い。

【0038】

図３（ｃ）は比較例３に係る半導体装置３００Ｒを例示する断面図である。図３（ｃ）に示すように、開口部１５ａは設けられておらず、抵抗膜１６が半導体基板１０と信号配線１４との間に設けられている。半導体装置３００Ｒにおける信号配線１４の幅はＷ３であり、半導体装置１００における幅Ｗ１より小さいため、半導体装置１１０Ｒの電流容量は小さい。

【0039】

実施例１、第１及び第２変形例、比較例１〜３において信号の損失及び特性インピーダンスＺを計算した。表１は計算結果を示す表である。半導体基板１０はガリウム砒素（ＧａＡｓ）など砒素系半導体により形成され、抵抗膜１６及び１７の抵抗値は１００Ω／□とした。絶縁膜１２は厚さ１０．５μｍのポリイミドにより形成されている。

【表1】

表１に示すように、実施例１における損失量は−１．１３ｄＢ／ｍｍであり、比較例１〜３における損失量より大きい。また第１変形例及び第２変形例における損失量は比較例１〜３における損失量の２倍以上である。また実施例１、第１及び第２変形例における信号配線１４の幅Ｗ１は、比較例１及び３における幅Ｗ３より大きい。このように、実施例１、第１及び第２変形例によれば、電流容量の大きいアッテネータとして機能する半導体装置１００、１１０及び１２０を得ることができる。伝送線路１３の特性インピーダンスＺは、各例において５０Ωに近い値である。半導体装置を基板に実装したときの特性インピーダンスは後述する。

【実施例2】

【0040】

実施例２は半導体装置１１０を基板２０に実装した電子装置２００の例である。図４（ａ）は実施例２に係る電子装置２００を例示する模式的な断面図である。図４（ｂ）はアンダーフィル２３を設けていない電子装置２００を例示する断面図である。

【0041】

図４（ａ）に示すように、電子装置２００は、図１（ｂ）及び図２に示した半導体装置１１０と基板２０とを備える。基板２０の上面には基準層２１が設けられている。基準層１５が基準層２１と対向するように、半導体装置１１０はバンプ２２を用いて基板２０にフリップチップ実装される。半導体装置１１０の基準層１５と基板２０の基準層２１とは電気的に接続されている。図２に示した半導体装置１１０の入力端子Ｉｎ、出力端子Ｏｕｔ、直流端子ＤＣ１及びＤＣ２は、基板２０の対応する端子に電気的に接続されている。半導体装置１１０と基板２０との間にはアンダーフィル２３が設けられている。

【0042】

実施例２によれば、抵抗膜１６が開口部１５ａの内側に設けられている。従って、アンダーフィル２３の信号配線１４への影響を抑制することができる。すなわち、図４（ａ）のようにアンダーフィル２３を設けた場合と、図４（ｂ）のようにアンダーフィル２３を設けない場合とで、伝送線路１３の特性インピーダンスが変化しにくい。

【0043】

特性インピーダンスの変化を抑制するためには、抵抗膜１６が開口部１５ａの内側に設けられていればよい。図１（ｃ）に示した半導体装置１２０を基板２０に実装してもよい。抵抗膜１６が開口部１５ａの内側に設けられ、かつ抵抗膜１６及び１７が信号配線１４を挟んでいるため、特性インピーダンスの変化を抑制し、損失量を大きくすることができる。信号配線１４、基準層１５及び２１、配線３０及び３２は例えばＡｕなどの金属により形成されている。アンダーフィル２３は例えばエポキシ系樹脂などの樹脂により形成されている。

【0044】

比較例について説明する。比較例４は図３（ａ）に示した半導体装置１００Ｒを備える電子装置の例であり、比較例５は図３（ｂ）に示した半導体装置２００Ｒを備える電子装置の例である。

【0045】

図５（ａ）は比較例４に係る電子装置４００Ｒを例示する断面図である。図５（ａ）に示すように、半導体装置１００Ｒが基板２０にフリップチップ実装され、半導体装置１００Ｒと基板２０との間にアンダーフィル２３が設けられている。図５（ｂ）は比較例５に係る電子装置５００Ｒを例示する断面図である。図５（ｂ）に示すように、半導体装置２００Ｒが基板２０にフリップチップ実装され、半導体装置２００Ｒと基板２０との間にアンダーフィル２３が設けられている。

【0046】

図３（ａ）において説明したように半導体装置１００Ｒにおける信号配線１４の幅Ｗ３は小さい。このため電子装置４００Ｒの電流容量は小さい。電子装置５００Ｒにおいては、幅Ｗ１が大きくかつ開口部１５ａが形成されているため、大きな電流容量と所望の特性インピーダンスとを得ることができる。しかしアンダーフィル２３を設けた場合と、設けない場合との間において特性インピーダンスが変化してしまう。

【0047】

表２はアンダーフィル２３を設けない場合、アンダーフィル２３を設けた場合における信号の損失及び特性インピーダンスの計算結果を示す表である。表２のＵＦ列はアンダーフィル２３を設けない場合（ＵＦ無）、及び設けた場合（ＵＦ有）を表す。実施例２における抵抗膜１６の抵抗値Ｒを１００、３００及び５００Ω／□とした。各例における基準層１５と基準層２１との距離Ｌ１（図４（ａ）参照）は１００μｍとした。

【表2】

表２に示すように、比較例４ではＵＦ無及びＵＦ有において特性インピーダンスＺは５０Ω付近である。比較例５ではアンダーフィル２３の有無により特性インピーダンスＺが大きく変化する。ＵＦ無においてＺ＝５０．４Ωである。ＵＦ有においてＺ＝３７．６Ωである。実施例２ではアンダーフィル２３の有無により特性インピーダンスＺはほとんど変化しない。例えばＲ＝１００Ωにおいて、ＵＦ無の場合はＺ＝４８．９Ω、ＵＦ有の場合はＺ＝４８．６Ωである。

【0048】

また比較例４及び５において損失量は−１．１ｄＢ／ｍｍ付近である。実施例２の損失量は比較例４及び５より大きい。Ｒ＝１００Ω／□において、ＵＦ無の場合−２．３０ｄＢ／ｍｍ、ＵＦ有の場合−２．３３ｄＢ／ｍｍである。抵抗値Ｒが高くなるほど損失量は大きくなる。

【0049】

伝送線路１３の特性インピーダンスは、アンダーフィル２３だけでなく、基板２０からの影響を受けることがある。実施例２及び比較例５において距離Ｌ１を変化させ、特性インピーダンス及び損失量の計算を行った。表３は特性インピーダンス及び損失量の計算結果を示す表である。なお表３の計算において、アンダーフィル２３は設けていない。

【表3】

表３に示すように、比較例５において距離Ｌ１が１００μｍの場合はＺ＝５０．４Ωであり、距離Ｌ１が５μｍの場合Ｚ＝３７．４Ωである。実施例２において距離Ｌ１が１００μｍの場合はＺ＝４８．９Ωであり、距離Ｌ１が５μｍの場合Ｚ＝４４．８Ωである。実施例２によれば距離Ｌ１の変化による特性インピーダンスの変化が抑制される。

【0050】

抵抗膜は、例えば信号配線１４の左側又は右側などに設けられてもよい。２つの抵抗膜が、左右から信号配線１４を挟んでもよい。損失量増大のためには、図１（ａ）から図１（ｃ）に示したように、抵抗膜が開口部１５ａに対応した位置に設けられていることが好ましく、特に開口部１５ａの内部に設けられていることが好ましい。ＦＥＴは１つでもよいし、３つ以上でもよい。ＦＥＴ間の信号配線１４に沿って抵抗膜を設けることで、半導体装置はアッテネータとして有効に機能する。半導体基板１０にはＦＥＴ以外のトランジスタが形成されてもよい。半導体基板１０は、例えば砒素系半導体又は窒化物半導体を含む。砒素系半導体は砒素（Ａｓ）を含む半導体であり、例えばガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）及びインジウムガリウム砒素（ＩｎＧａＡｓ）などである。窒化物半導体とは、Ｎを含む半導体であり、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などである。

【0051】

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0052】

１０ 半導体基板
１２ 絶縁膜
１３ 伝送線路
１４ 信号配線
１５、２１ 基準層
１５ａ 開口部
１６、１６ａ、１６ｂ、１７ 抵抗膜
２０ 基板
２３ アンダーフィル
２４、２６ ＦＥＴ
２７、２８ 領域
３０、３２ 配線
１００、１１０、１２０ 半導体装置
１００、２００ 電子装置
Ｉｎ 入力端子
Ｏｕｔ 出力端子

【図1】

【図2】

【図3】

【図4】

【図5】