特許 6206058 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6206058

(24)【登録日】2017年9月15日

(45)【発行日】2017年10月4日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20170925BHJP

   H01L 27/04 20060101ALI20170925BHJP

   H01L 27/06 20060101ALI20170925BHJP

【ＦＩ】

   H01L27/04 H

   H01L27/04 E

   H01L27/06 311B

【請求項の数】6

【全頁数】10

(21)【出願番号】特願2013-207434(P2013-207434)

(22)【出願日】2013年10月2日

(65)【公開番号】特開2015-72990(P2015-72990A)

(43)【公開日】2015年4月16日

【審査請求日】2016年8月24日

(73)【特許権者】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100097113

【弁理士】

【氏名又は名称】堀 城之

(74)【代理人】

【識別番号】100162363

【弁理士】

【氏名又は名称】前島 幸彦

(72)【発明者】

【氏名】▲高▼橋 健一郎

【審査官】 小堺 行彦

(56)【参考文献】

【文献】 特開昭５３−０６１９８２（ＪＰ，Ａ）

【文献】 特開平０６−２５２３５５（ＪＰ，Ａ）

【文献】 特開２０１３−０２６３８４（ＪＰ，Ａ）

【文献】 特開２００３−２８２７１５（ＪＰ，Ａ）

【文献】 特開昭６３−１８４３５９（ＪＰ，Ａ）

【文献】 特開昭５７−２０８１７０（ＪＰ，Ａ）

【文献】 特開昭６２−０９０９６４（ＪＰ，Ａ）

【文献】 特開２００７−１５００４６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

(57)【特許請求の範囲】

【請求項1】

半導体基板に半導体素子が形成され、かつ前記半導体素子に接続され前記半導体基板の上方に設けられたボンディングパッドに対して、前記半導体基板に形成された保護ダイオードが接続された構成を具備する半導体装置であって、
平面視において前記ボンディングパッドの周囲に前記ボンディングパッドと分離されて前記半導体基板の上方に形成された接地電極を具備し、
前記半導体基板は、
前記ボンディングパッドの下部の領域における前記半導体基板に形成された第１導電型をもつ埋込半導体層と、
当該埋込半導体層の下側に設けられ前記第１導電型と逆の第２導電型をもつ基板側半導体層と、
を具備し、
前記埋込半導体層と前記基板側半導体層の界面を用いて前記保護ダイオードが形成され、
前記基板側半導体層の下面側に金属板が接合され、
前記ボンディングパッドと前記埋込半導体層とが電気的に接続され、前記接地電極と前記金属板とが電気的に接続されたことを特徴とする半導体装置。

【請求項2】

前記基板側半導体層は、前記第２の導電型をもち前記基板側半導体層よりも高導電性の半導体層を介して前記金属板と接合されたことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記ボンディングパッドと前記埋込半導体層とが、前記半導体基板の表面から前記埋込半導体層に達する深さまで形成され前記第１導電型をもつボンディングパッド接続層で接続されたことを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記接地電極と前記基板側半導体層とが、前記半導体基板の表面から前記基板側半導体層に達する深さまで形成され前記第２導電型をもつ接地電極接続層で接続されたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。

【請求項5】

前記半導体基板における、前記埋込半導体層と前記接地電極接続層との間において、表面から前記基板側半導体層に達する分離溝が形成されたことを特徴とする請求項４に記載の半導体装置。

【請求項6】

前記基板側半導体層と前記埋込半導体層とが、前記基板側半導体層にイオン注入することによって形成された前記第２の導電型をもつ基板側半導体調整層を介して接することを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ボンディングパッドに保護素子が接続された構成を具備する半導体装置の構造に関する。

【背景技術】

【0002】

半導体素子（例えばＭＯＳＦＥＴ）が用いられる半導体装置において、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）等によって、端子に不意に高電圧（サージ電圧）が印加された場合には、半導体素子が破壊されることがある。特に、半導体装置の入出力端子として使用されるボンディングパッドからこうしたサージ電圧は入力しやすい。このため、保護素子となるダイオード（ｐｎ接合）をボンディングパッドに接続し、サージ電圧が印加された場合にはこの保護素子を介して電流経路をパイパスし、半導体素子に過大電流が流れない構成とされる場合が多い。半導体素子と同一の半導体基板にこうした保護素子となるダイオードを形成してボンディングパッドに接続し、こうした保護動作を効率的に行わせると共に、半導体装置（半導体チップ）全体をコンパクトにする構造が提案されている。

【0003】

特許文献１に記載の技術においては、正のサージ電圧に対するバイパスとして機能する第１の保護ダイオードと、負のサージ電圧に対するバイパスとして機能する第２の保護ダイオードを、ボンディングパッドが形成された領域周辺において高密度で形成できる構造が記載されている。

【0004】

特許文献２に記載の技術においては、保護ダイオードのアノードとして用いられるｐ層がボンディングパッドの直下に設けられるが、ボンディングパッドからこのｐ層に対する接続部分が、ボンディングパッドの周囲において形成される。これにより、ボンディングパッドに対してワイヤボンディングを施す際の圧力によって保護ダイオードが劣化することが抑制される。

【0005】

こうした構成によって、保護ダイオードが内蔵された信頼性の高い半導体装置を得ることができる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００５−２２３０２６号公報

【特許文献2】特開２００９−１７６８６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記の構造によって、信頼性の高い保護ダイオードを形成できる一方で、この保護ダイオードにおいて電流の流れる経路は局所的となり、限定される。このため、保護ダイオードに流れる電流経路の電気抵抗を低くすることが困難であり、この保護ダイオードに流れる電流（許容電流）を大きくすることが困難であった。

【0008】

すなわち、内蔵された保護ダイオードの許容電流が大きな半導体装置を得ることは困難であった。

【0009】

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体基板に半導体素子が形成され、かつ前記半導体素子に接続され前記半導体基板の上方に設けられたボンディングパッドに対して、前記半導体基板に形成された保護ダイオードが接続された構成を具備する半導体装置であって、平面視において前記ボンディングパッドの周囲に前記ボンディングパッドと分離されて前記半導体基板の上方に形成された接地電極を具備し、前記半導体基板は、前記ボンディングパッドの下部の領域における前記半導体基板に形成された第１導電型をもつ埋込半導体層と、当該埋込半導体層の下側に設けられ前記第１導電型と逆の第２導電型をもつ基板側半導体層と、を具備し、前記埋込半導体層と前記基板側半導体層の界面を用いて前記保護ダイオードが形成され、前記基板側半導体層の下面側に金属板が接合され、前記ボンディングパッドと前記埋込半導体層とが電気的に接続され、前記接地電極と前記金属板とが電気的に接続されたことを特徴とする。
本発明の半導体装置において、前記基板側半導体層は、前記第２の導電型をもち前記基板側半導体層よりも高導電性の半導体層を介して前記金属板と接合されたことを特徴とする。
本発明の半導体装置は、前記ボンディングパッドと前記埋込半導体層とが、前記半導体基板の表面から前記埋込半導体層に達する深さまで形成され前記第１導電型をもつボンディングパッド接続層で接続されたことを特徴とする。
本発明の半導体装置は、前記接地電極と前記基板側半導体層とが、前記半導体基板の表面から前記基板側半導体層に達する深さまで形成され前記第２導電型をもつ接地電極接続層で接続されたことを特徴とする。
本発明の半導体装置は、前記半導体基板における、前記埋込半導体層と前記接地電極接続層との間において、表面から前記基板側半導体層に達する分離溝が形成されたことを特徴とする。
本発明の半導体装置は、前記基板側半導体層と前記埋込半導体層とが、前記基板側半導体層にイオン注入することによって形成された前記第２の導電型をもつ基板側半導体調整層を介して接することを特徴とする。

【発明の効果】

【0011】

本発明は以上のように構成されているので、内蔵された保護ダイオードの許容電流が大きな半導体装置を得ることができる。

【図面の簡単な説明】

【0012】

【図1】本発明の第１の実施の形態に係る半導体装置の断面図である。

【図2】本発明の第１の実施の形態に係る半導体装置におけるボンディングパッドと接地電極の形状を示す平面図である。

【図3】本発明の第２の実施の形態に係る半導体装置の断面図である。

【図4】本発明の第３の実施の形態に係る半導体装置の断面図である。

【図5】本発明の第４の実施の形態に係る半導体装置の断面図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置においては、半導体素子（ＭＯＳＦＥＴ等）が形成されたシリコン（Ｓｉ）の半導体基板において、同一半導体基板中にｐｎ接合を利用した保護ダイオードが形成され、半導体素子の入出力端子となるボンディングパッドに接続されている。この保護ダイオードがアバランシェ降伏することによって、ボンディングパッドに過大なサージ電圧が入力された際に電流がこの保護ダイオードを介して流れ、半導体素子を保護する動作が行われる。この保護ダイオードは、ボンディングパッドの下側に形成されており、以下ではこのボンディングパッド周囲の構造についてのみ説明する。この保護ダイオードは、ボンディングパッドに入力された正のサージ電圧に対応して動作するものとする。すなわち、ボンディングパッドに正の高電圧が入力した場合には、保護ダイオードがアバランシェ降伏することによって、保護ダイオードを介して大電流が流れる。

【0014】

（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置１０の構造を示す断面図である。この半導体装置１０においては、高濃度のｐ型（第２の導電型）であるｐ^＋基板２１の上に、エピタキシャル成長によってこれよりも不純物濃度が低く低導電性のｐ層（基板側半導体層）２２、ｎ型（第１の導電型）のｎ層２３が順次形成された半導体基板２０が用いられる。図示の範囲外で、半導体素子（ＭＯＳＦＥＴ等）が形成され、図１においては、保護ダイオードに関わる部分のみが示されている。

【0015】

この半導体素子の電極（例えばゲート電極）等に接続されたボンディングパッド５０が、ＳｉＯ_２で構成された層間絶縁層５１を介して表面に形成されている。ボンディングパッド５０は、層間絶縁層５１中に形成された開口部を介して半導体基板２０側と接続されている。一方、ｐ^＋基板２１（半導体基板２０）の裏面側には、リードフレーム（金属板）６０が接合されている。リードフレーム６０は、半導体装置１０の放熱を行うと共に、電極としても使用される。

【0016】

ボンディングパッド５０を囲んで、ボンディングパッド５０と同様の構造をもつ接地電極５２が形成されている。図１においては、接地電極５２は、ボンディングパッド５０の両側にそれぞれ形成されている。この半導体装置１０においては、ボンディングパッド５０とリードフレーム６０の間、ボンディングパッド５０と接地電極５２との間において保護ダイオードが形成される。ボンディングパッド５０と接地電極５２の平面形状の一例を図２に示す。図１の断面図は、図２におけるＡ−Ａ方向の断面に相当する。

【0017】

図１に示されるように、ボンディングパッド５０には、ｎ層２３中に局所的に形成されｎ層１３を貫通する高濃度のｎ型のｎ^＋プラグ層（ボンディングパッド接続層）３１が接続される。ｎ^＋プラグ層３１は、ボンディングパッド５０下側における層間絶縁層５１中の開口部を含む領域に形成される。ｎ^＋プラグ層３１は、その下側でｐ層２２とｎ層２３の界面付近においてボンディングパッド５０と同様の面積で形成された高濃度のｎ型のｎ^＋埋込層（埋込半導体層）３２に接続される。

【0018】

また、接地電極５２の下側におけるｎ層２３には、高濃度のｐ型のｐ^＋プラグ層（接地電極接続層）３３が形成される。ｐ^＋プラグ層３３は、その下側でｐ層２２とｎ層２３の界面付近において形成された高濃度のｐ型のｐ^＋埋込層（接地電極接続層）３４に接続される。

【0019】

ｎ^＋埋込層（埋込半導体層）３２は、ボンディングパッド５０の平面形状に対応した平面形状を具備し、その面積はｎ^＋プラグ層（ボンディングパッド接続層）３１よりも広く設定される。このため、図１の構成においては、２つのｎ^＋プラグ層（ボンディングパッド接続層）が単一のｎ^＋埋込層（埋込半導体層）３２に接続されている。ｐ^＋プラグ層３３、ｐ^＋埋込層３４は接地電極５２の形状に対応して形成される。

【0020】

ｎ^＋埋込層（埋込半導体層）３２、ｐ^＋埋込層（接地電極接続層）３４は、共にｎ層２３のエピタキシャル成長前にｐ層２２の表面に局所的にイオン注入を施すことによって形成される。ｎ^＋プラグ層（ボンディングパッド接続層）３１、ｐ^＋プラグ層（接地電極接続層）３３は、ｎ層２３形成後に、その表面に局所的にイオン注入をすることによって形成される。

【0021】

複数の半導体素子（ＭＯＳＦＥＴ）が、ｐ^＋基板２１、ｐ層２２、ｎ^＋埋込層３２、ｎ層２３を用いて図示の範囲外で形成され、ｐ^＋基板２１、ｐ層２２、ｐ^＋埋込層３４、ｐ^＋プラグ層３３を用いて、隣接する半導体素子の間を電気的に分離する、あるいは本半導体装置を周囲から電気的に分離するｐ型の分離構造物が形成される。ｐ^＋基板２１、ｐ層２２、ｎ^＋埋込層３２、ｎ層２３の構造（垂直方向における不純物の種類とその濃度分布）は、この半導体素子の特性が最適となるように、適宜設定される。ｐ^＋基板２１、ｐ層２２、ｐ^＋埋込層３４、ｐ^＋プラグ層３３の構造（垂直方向における不純物の種類とその濃度分布）は、上記の分離特性が最適となるよう、適宜設定される。

【0022】

上記の構成においては、ｎ^＋埋込層（埋込半導体層）３２とｐ層（基板側半導体層）２２との間でｐｎ接合ダイオードが形成され、これが保護ダイオードとして機能する。あるいは、ｎ^＋埋込層（埋込半導体層）３２とｐ^＋埋込層（接地電極接続層）３４との間もこれと並列に形成された保護ダイオードとすることができる。これらの保護ダイオードにおけるカソード側は、ボンディングパッド接続層を介してボンディングパッド５０に接続される。また、これらの保護ダイオードにおけるアノード側は、接地電極接続層を介して接地電極５２に、ｐ^＋基板２１を介してリードフレーム６０に、それぞれ接続されている。

【0023】

このため、これらの保護ダイオードのアノード側電流経路としては、接地電極５２を介した経路（ＧＮＤ１）と、リードフレーム６０を介した経路（ＧＮＤ２）の２つが存在し、これらは並列に存在する。このため、保護ダイオードのカソード側（ボンディングパッド５０）とアノード側との間の電気抵抗は小さく、大電流を流すことができる。すなわち、内蔵された保護ダイオードの許容電流を大きくすることができる。ｐ層２２を薄くすると、リードフレーム６０を介した経路（ＧＮＤ２）の電気抵抗を小さくできるものの、保護ダイオードの降伏電圧が低下する。このため、保護ダイオードの降伏電圧がボンディングパッドである端子の定格電圧を保証させうる範囲内で、ｐ層２２を薄く設定することもできる。

【0024】

上記の保護ダイオードのアバランシェ降伏特性、すなわち、この保護ダイオードによるクリップ電圧等は、保護ダイオードを形成するｐ層２２における厚さや、ｎ^＋埋込層３２とｐ^＋埋込層３４の間隔等で設定が可能である。ｐ層２２の不純物濃度とその厚さは、そのエピタキシャル成長条件で設定が可能であるが、前記の通り、一般にはこの特性は形成される半導体装置の特性で定められ、形成される半導体装置に要求されるｐ層２２とｎ^＋埋込層３２で定まる降伏電圧より低くすることはできない。このため、保護ダイオードの特性のみが最適化されるようにｐ層２２の不純物濃度やその厚さを定めることは一般には困難である。しかしながら、ｎ^＋埋込層３２とｐ^＋埋込層３４の間隔は、レイアウト設計（図１に示された領域中における平面形状）で設定可能である。このため、なんら製造工程を増やすことなく、最適な保護ダイオード特性を得ることができる。

【0025】

上記の構成のｎ^＋埋込層３２とｐ^＋埋込層３４は、保護ダイオードによって保護されるＭＯＳＦＥＴ等の素子で使用しているｎ^＋埋込層とｐ^＋埋込層と同一の工程で形成することができる。このため、保護ダイオードを形成するためのみの新たに工程を追加することなく上記の構造を実現することが可能である。

【0026】

（第２の実施の形態）
第２の実施の形態に係る半導体装置は、前記の半導体装置１０を、更に小型化を可能とした構成を具備する。図３は、この半導体装置１１０の構成を示す断面図である。ｐ^＋基板２１、ｐ層２２、ｎ層２３、ｎ^＋プラグ層３１、ｎ^＋埋込層３２、ｐ^＋プラグ層３３、ｐ^＋埋込層３４、ボンディングパッド５０、層間絶縁層５１、接地電極５２については、前記と同様である。

【0027】

前記の通り、前記の半導体装置１０においては、ｎ^＋埋込層３２とｐ^＋埋込層３４によっても保護ダイオードが形成される。ｎ^＋埋込層３２とｐ^＋埋込層３４の間隔を狭くした場合には、この保護ダイオードの耐圧が低くなり、ｎ^＋埋込層３２とｐ層２２との間で形成された保護ダイオードよりもこの耐圧が低くなる場合がある。この耐圧が低くなりすぎた場合には、保護ダイオードとしての機能を果たさなくなる虞がある。このため、これらの間隔はある程度以上広くすることが必要となり、この場合には、全体の小型化が困難となる。また、この間隔が広くなった場合には、接地電極５２を介した経路（ＧＮＤ１）の電気抵抗が大きくなる。

【0028】

これに対して、この半導体装置１１０においては、平面視におけるｎ^＋埋込層（埋込半導体層）３２と、ｐ^＋プラグ層（接地電極接続層）３３、ｐ^＋埋込層（接地電極接続層）３４の境界部分において、その底面がｎ層２３の表面側からｐ^＋埋込層３４よりも深いｐ層（基板側半導体層）２２中にある分離溝７０が形成されている。この分離溝７０は、層間絶縁層５１と同様のＳｉＯ_２で埋め込まれている。

【0029】

この構成においては、ｎ^＋埋込層３２とｐ^＋埋込層３４とを近接させた場合でも、ｎ^＋埋込層（埋込半導体層）３２と接地電極接続層（ｐ^＋プラグ層３３、ｐ^＋埋込層３４）とが横方向で絶縁されるため、ｎ^＋埋込層３２とｐ^＋埋込層３４による保護ダイオードは形成されない。しかしながら、前記の半導体装置１０と同様に、ｎ^＋埋込層３２とｐ層２２との間には保護ダイオードが形成され、この保護ダイオードを流れる電流の経路として、リードフレーム６０を介した経路と接地電極５２を介した経路の２つがあることは同様である。分離溝７０の幅を狭くすれば、接地電極５２を介した経路の電気抵抗の増大も抑制される。

【0030】

すなわち、この半導体装置１１０においては、保護ダイオードに大電流を流すことができ、かつ全体を小型化することができる。

【0031】

（第３の実施の形態）
第１、第２の実施の形態においては、ｐ^＋基板２１が用いられたために、裏面にリードフレーム６０を接合し、リードフレーム６０を介して保護ダイオードの電流を流すことができた。第３の実施の形態に係る半導体装置においては、ｐ^＋基板が用いられない。図４は、この半導体装置１２０の構造を示す断面図である。ボンディングパッド５０、接地電極５２の平面形状は図２と同様である。

【0032】

ここでは、前記のｐ^＋基板２１の代わりに、ｐ型基板（基板側半導体層）４１が用いられ、ｐ型基板４１の上に前記と同様のｎ層２３がエピタキシャル成長で形成された半導体基板４０が用いられる。ｐ型基板４１としては、例えば所望の抵抗率をもつ、ＣＺ法で成長されたＳｉウェハを用いることができる。ｎ^＋プラグ層３１、ｎ^＋埋込層３２、ｐ^＋プラグ層３３、ｐ^＋埋込層３４、ボンディングパッド５０、層間絶縁層５１、接地電極５２については、前記の半導体装置１０、１１０と同様である。

【0033】

この場合においては、リードフレームが用いられないために、裏面側を介して電流を流すことができないが、ボンディングパッド５０を囲む接地電極５２を介して大電流を流すことができることは前記と同様である。

【0034】

ここで、前記の半導体装置１０、１１０においては、保護ダイオードのｐｎ接合のうちのｐ側を構成するのが、ｐ^＋基板２１の上にエピタキシャル成長で形成されたｐ層２２であった。これに対して、この半導体装置１２０においては、ｐ^＋基板１１の代わりにｐ型基板４１が用いられ、ｎ^＋埋込層３２とｐ型基板４１によって保護ダイオードが形成される。

【0035】

ここで、前記のｐ層（基板側半導体層）２２はエピタキシャル成長によって形成されるために、その不純物濃度はエピタキシャル成長条件で制御することが可能であったのに対し、ＣＺ法で成長されたｐ型基板（基板側半導体層）４１を用いた場合には、ｐ型基板４１として市販の規格品を用いることになるため、その不純物濃度を最適に定めることが困難である場合がある。このため、ここでは、ｎ^＋埋込層３２の下層に、ｐ型注入層（基板側半導体調整層）４２が形成される。ｐ型注入層４２は、ｎ^＋埋込層３２、ｐ^＋埋込層３４と同様に、ｎ層２３の成長前に、ｐ型基板３１に局所的にイオン注入することによって形成される。ただし、この際のイオン（アクセプタ不純物）は、ｎ^＋埋込層（埋込半導体層）３２を形成するためのイオン（ドナー不純物）よりも深く注入される（飛程が大きくなる）ような条件で、イオン注入が行われる。すなわち、ｐ型注入層（基板側半導体調整層）４２を形成するためのイオン注入条件とｎ^＋埋込層（埋込半導体層）３２を形成するためのイオン注入条件によって、保護ダイオードのアバランシェ降伏特性を調整することができる。

【0036】

また、ｐ型基板４１の特性は、この半導体基板４０において形成される半導体素子の特性が最適化されるように設定されている場合もあり、こうした場合には、ｐ型基板４１とｎ^＋埋込層３２との間で形成される保護ダイオードの特性が好ましくない場合もある。こうした場合においても、保護ダイオードの特性を最適化するためにｐ型注入層（基板側半導体調整層）４２を設けることができる。

【0037】

このように、使用した半導体基板の種類によらず、ボンディングパッド５０下にｎ^＋埋込層（埋込半導体層）３２を形成し、これを用いた保護ダイオードを形成し、これをボンディングパッド５０，接地電極５２と接続することができる。保護ダイオードを流れる大電流は、ボンディングパッド５０周囲の接地電極５２に流すことができる。

【0038】

（第４の実施の形態）
第４の実施の形態は、第３の実施の形態に係る半導体装置１２０を小型化可能とした構成を具備し、前記の半導体装置１１０と同様に、分離溝７０が用いられる。図５は、この半導体装置１３０の構成を示す断面図である。この場合においても、分離溝７０を形成することにより、ｎ^＋埋込層３２とｐ^＋埋込層３４とを近接させることができ、全体の小型化が図れることは明らかである。

【0039】

このように、分離溝７０は、上記の構成の半導体基板４０（ｐ型基板４１）を用いた場合においても、小型化のために有効である。

【0040】

なお、上記の構成において、導電型（ｐ型、ｎ型）を逆転させた場合であっても、同様の構成により、同様の効果を奏することは明らかである。また、上記の例では半導体基板がＳｉで構成されるものとしたが、他の半導体材料で構成された半導体基板を用いた場合であっても、同様の効果を奏することは明らかである。

【0041】

また、上記の例では、ボンディングパッド接続層を用いて埋め込み半導体層とボンディングパッドが、接地電極接続層を用いて基板側半導体層と接地電極が、それぞれ接続されたが、これらの接続方法は、上記と同様な電気的接続が行える限りにおいて、任意である。

【符号の説明】

【0042】

１０、１１０、１２０、１３０ 半導体装置
２０、４０ 半導体基板
２１ ｐ^＋基板
２２ ｐ層（基板側半導体層）
２３ ｎ層
３１ ｎ^＋プラグ層（ボンディングパッド接続層）
３２ ｎ^＋埋込層（埋込半導体層）
３３ ｐ^＋プラグ層（接地電極接続層）
３４ ｐ^＋埋込層（接地電極接続層）
４１ ｐ型基板（基板側半導体層）
４２ ｐ型注入層（基板側半導体調整層）
５０ ボンディングパッド
５１ 層間絶縁層
５２ 接地電極
６０ リードフレーム（金属板）
７０ 分離溝

【図1】

【図2】

【図3】

【図4】

【図5】