特許第6206058号(P6206058)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6206058
(24)【登録日】2017年9月15日
(45)【発行日】2017年10月4日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/822 20060101AFI20170925BHJP
   H01L 27/04 20060101ALI20170925BHJP
   H01L 27/06 20060101ALI20170925BHJP
【FI】
   H01L27/04 H
   H01L27/04 E
   H01L27/06 311B
【請求項の数】6
【全頁数】10
(21)【出願番号】特願2013-207434(P2013-207434)
(22)【出願日】2013年10月2日
(65)【公開番号】特開2015-72990(P2015-72990A)
(43)【公開日】2015年4月16日
【審査請求日】2016年8月24日
(73)【特許権者】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100097113
【弁理士】
【氏名又は名称】堀 城之
(74)【代理人】
【識別番号】100162363
【弁理士】
【氏名又は名称】前島 幸彦
(72)【発明者】
【氏名】▲高▼橋 健一郎
【審査官】 小堺 行彦
(56)【参考文献】
【文献】 特開昭53−061982(JP,A)
【文献】 特開平06−252355(JP,A)
【文献】 特開2013−026384(JP,A)
【文献】 特開2003−282715(JP,A)
【文献】 特開昭63−184359(JP,A)
【文献】 特開昭57−208170(JP,A)
【文献】 特開昭62−090964(JP,A)
【文献】 特開2007−150046(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/822
H01L 27/04
H01L 27/06
(57)【特許請求の範囲】
【請求項1】
半導体基板に半導体素子が形成され、かつ前記半導体素子に接続され前記半導体基板の上方に設けられたボンディングパッドに対して、前記半導体基板に形成された保護ダイオードが接続された構成を具備する半導体装置であって、
平面視において前記ボンディングパッドの周囲に前記ボンディングパッドと分離されて前記半導体基板の上方に形成された接地電極を具備し、
前記半導体基板は、
前記ボンディングパッドの下部の領域における前記半導体基板に形成された第1導電型をもつ埋込半導体層と、
当該埋込半導体層の下側に設けられ前記第1導電型と逆の第2導電型をもつ基板側半導体層と、
を具備し、
前記埋込半導体層と前記基板側半導体層の界面を用いて前記保護ダイオードが形成され、
前記基板側半導体層の下面側に金属板が接合され、
前記ボンディングパッドと前記埋込半導体層とが電気的に接続され、前記接地電極と前記金属板とが電気的に接続されたことを特徴とする半導体装置。
【請求項2】
前記基板側半導体層は、前記第2の導電型をもち前記基板側半導体層よりも高導電性の半導体層を介して前記金属板と接合されたことを特徴とする請求項に記載の半導体装置。
【請求項3】
前記ボンディングパッドと前記埋込半導体層とが、前記半導体基板の表面から前記埋込半導体層に達する深さまで形成され前記第1導電型をもつボンディングパッド接続層で接続されたことを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記接地電極と前記基板側半導体層とが、前記半導体基板の表面から前記基板側半導体層に達する深さまで形成され前記第2導電型をもつ接地電極接続層で接続されたことを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置。
【請求項5】
前記半導体基板における、前記埋込半導体層と前記接地電極接続層との間において、表面から前記基板側半導体層に達する分離溝が形成されたことを特徴とする請求項に記載の半導体装置。
【請求項6】
前記基板側半導体層と前記埋込半導体層とが、前記基板側半導体層にイオン注入することによって形成された前記第2の導電型をもつ基板側半導体調整層を介して接することを特徴とする請求項1から請求項までのいずれか1項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ボンディングパッドに保護素子が接続された構成を具備する半導体装置の構造に関する。
【背景技術】
【0002】
半導体素子(例えばMOSFET)が用いられる半導体装置において、ESD(Electro Static Discharge:静電気放電)等によって、端子に不意に高電圧(サージ電圧)が印加された場合には、半導体素子が破壊されることがある。特に、半導体装置の入出力端子として使用されるボンディングパッドからこうしたサージ電圧は入力しやすい。このため、保護素子となるダイオード(pn接合)をボンディングパッドに接続し、サージ電圧が印加された場合にはこの保護素子を介して電流経路をパイパスし、半導体素子に過大電流が流れない構成とされる場合が多い。半導体素子と同一の半導体基板にこうした保護素子となるダイオードを形成してボンディングパッドに接続し、こうした保護動作を効率的に行わせると共に、半導体装置(半導体チップ)全体をコンパクトにする構造が提案されている。
【0003】
特許文献1に記載の技術においては、正のサージ電圧に対するバイパスとして機能する第1の保護ダイオードと、負のサージ電圧に対するバイパスとして機能する第2の保護ダイオードを、ボンディングパッドが形成された領域周辺において高密度で形成できる構造が記載されている。
【0004】
特許文献2に記載の技術においては、保護ダイオードのアノードとして用いられるp層がボンディングパッドの直下に設けられるが、ボンディングパッドからこのp層に対する接続部分が、ボンディングパッドの周囲において形成される。これにより、ボンディングパッドに対してワイヤボンディングを施す際の圧力によって保護ダイオードが劣化することが抑制される。
【0005】
こうした構成によって、保護ダイオードが内蔵された信頼性の高い半導体装置を得ることができる。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2005−223026号公報
【特許文献2】特開2009−176869号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
上記の構造によって、信頼性の高い保護ダイオードを形成できる一方で、この保護ダイオードにおいて電流の流れる経路は局所的となり、限定される。このため、保護ダイオードに流れる電流経路の電気抵抗を低くすることが困難であり、この保護ダイオードに流れる電流(許容電流)を大きくすることが困難であった。
【0008】
すなわち、内蔵された保護ダイオードの許容電流が大きな半導体装置を得ることは困難であった。
【0009】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【0010】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体基板に半導体素子が形成され、かつ前記半導体素子に接続され前記半導体基板の上方に設けられたボンディングパッドに対して、前記半導体基板に形成された保護ダイオードが接続された構成を具備する半導体装置であって、平面視において前記ボンディングパッドの周囲に前記ボンディングパッドと分離されて前記半導体基板の上方に形成された接地電極を具備し、前記半導体基板は、前記ボンディングパッドの下部の領域における前記半導体基板に形成された第1導電型をもつ埋込半導体層と、当該埋込半導体層の下側に設けられ前記第1導電型と逆の第2導電型をもつ基板側半導体層と、を具備し、前記埋込半導体層と前記基板側半導体層の界面を用いて前記保護ダイオードが形成され、前記基板側半導体層の下面側に金属板が接合され、前記ボンディングパッドと前記埋込半導体層とが電気的に接続され、前記接地電極と前記金属板とが電気的に接続されたことを特徴とする。
本発明の半導体装置において、前記基板側半導体層は、前記第2の導電型をもち前記基板側半導体層よりも高導電性の半導体層を介して前記金属板と接合されたことを特徴とする。
本発明の半導体装置は、前記ボンディングパッドと前記埋込半導体層とが、前記半導体基板の表面から前記埋込半導体層に達する深さまで形成され前記第1導電型をもつボンディングパッド接続層で接続されたことを特徴とする。
本発明の半導体装置は、前記接地電極と前記基板側半導体層とが、前記半導体基板の表面から前記基板側半導体層に達する深さまで形成され前記第2導電型をもつ接地電極接続層で接続されたことを特徴とする。
本発明の半導体装置は、前記半導体基板における、前記埋込半導体層と前記接地電極接続層との間において、表面から前記基板側半導体層に達する分離溝が形成されたことを特徴とする。
本発明の半導体装置は、前記基板側半導体層と前記埋込半導体層とが、前記基板側半導体層にイオン注入することによって形成された前記第2の導電型をもつ基板側半導体調整層を介して接することを特徴とする
【発明の効果】
【0011】
本発明は以上のように構成されているので、内蔵された保護ダイオードの許容電流が大きな半導体装置を得ることができる。
【図面の簡単な説明】
【0012】
図1】本発明の第1の実施の形態に係る半導体装置の断面図である。
図2】本発明の第1の実施の形態に係る半導体装置におけるボンディングパッドと接地電極の形状を示す平面図である。
図3】本発明の第2の実施の形態に係る半導体装置の断面図である。
図4】本発明の第3の実施の形態に係る半導体装置の断面図である。
図5】本発明の第4の実施の形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置においては、半導体素子(MOSFET等)が形成されたシリコン(Si)の半導体基板において、同一半導体基板中にpn接合を利用した保護ダイオードが形成され、半導体素子の入出力端子となるボンディングパッドに接続されている。この保護ダイオードがアバランシェ降伏することによって、ボンディングパッドに過大なサージ電圧が入力された際に電流がこの保護ダイオードを介して流れ、半導体素子を保護する動作が行われる。この保護ダイオードは、ボンディングパッドの下側に形成されており、以下ではこのボンディングパッド周囲の構造についてのみ説明する。この保護ダイオードは、ボンディングパッドに入力された正のサージ電圧に対応して動作するものとする。すなわち、ボンディングパッドに正の高電圧が入力した場合には、保護ダイオードがアバランシェ降伏することによって、保護ダイオードを介して大電流が流れる。
【0014】
(第1の実施の形態)
図1は、第1の実施の形態に係る半導体装置10の構造を示す断面図である。この半導体装置10においては、高濃度のp型(第2の導電型)であるp基板21の上に、エピタキシャル成長によってこれよりも不純物濃度が低く低導電性のp層(基板側半導体層)22、n型(第1の導電型)のn層23が順次形成された半導体基板20が用いられる。図示の範囲外で、半導体素子(MOSFET等)が形成され、図1においては、保護ダイオードに関わる部分のみが示されている。
【0015】
この半導体素子の電極(例えばゲート電極)等に接続されたボンディングパッド50が、SiOで構成された層間絶縁層51を介して表面に形成されている。ボンディングパッド50は、層間絶縁層51中に形成された開口部を介して半導体基板20側と接続されている。一方、p基板21(半導体基板20)の裏面側には、リードフレーム(金属板)60が接合されている。リードフレーム60は、半導体装置10の放熱を行うと共に、電極としても使用される。
【0016】
ボンディングパッド50を囲んで、ボンディングパッド50と同様の構造をもつ接地電極52が形成されている。図1においては、接地電極52は、ボンディングパッド50の両側にそれぞれ形成されている。この半導体装置10においては、ボンディングパッド50とリードフレーム60の間、ボンディングパッド50と接地電極52との間において保護ダイオードが形成される。ボンディングパッド50と接地電極52の平面形状の一例を図2に示す。図1の断面図は、図2におけるA−A方向の断面に相当する。
【0017】
図1に示されるように、ボンディングパッド50には、n層23中に局所的に形成されn層13を貫通する高濃度のn型のnプラグ層(ボンディングパッド接続層)31が接続される。nプラグ層31は、ボンディングパッド50下側における層間絶縁層51中の開口部を含む領域に形成される。nプラグ層31は、その下側でp層22とn層23の界面付近においてボンディングパッド50と同様の面積で形成された高濃度のn型のn埋込層(埋込半導体層)32に接続される。
【0018】
また、接地電極52の下側におけるn層23には、高濃度のp型のpプラグ層(接地電極接続層)33が形成される。pプラグ層33は、その下側でp層22とn層23の界面付近において形成された高濃度のp型のp埋込層(接地電極接続層)34に接続される。
【0019】
埋込層(埋込半導体層)32は、ボンディングパッド50の平面形状に対応した平面形状を具備し、その面積はnプラグ層(ボンディングパッド接続層)31よりも広く設定される。このため、図1の構成においては、2つのnプラグ層(ボンディングパッド接続層)が単一のn埋込層(埋込半導体層)32に接続されている。pプラグ層33、p埋込層34は接地電極52の形状に対応して形成される。
【0020】
埋込層(埋込半導体層)32、p埋込層(接地電極接続層)34は、共にn層23のエピタキシャル成長前にp層22の表面に局所的にイオン注入を施すことによって形成される。nプラグ層(ボンディングパッド接続層)31、pプラグ層(接地電極接続層)33は、n層23形成後に、その表面に局所的にイオン注入をすることによって形成される。
【0021】
複数の半導体素子(MOSFET)が、p基板21、p層22、n埋込層32、n層23を用いて図示の範囲外で形成され、p基板21、p層22、p埋込層34、pプラグ層33を用いて、隣接する半導体素子の間を電気的に分離する、あるいは本半導体装置を周囲から電気的に分離するp型の分離構造物が形成される。p基板21、p層22、n埋込層32、n層23の構造(垂直方向における不純物の種類とその濃度分布)は、この半導体素子の特性が最適となるように、適宜設定される。p基板21、p層22、p埋込層34、pプラグ層33の構造(垂直方向における不純物の種類とその濃度分布)は、上記の分離特性が最適となるよう、適宜設定される。
【0022】
上記の構成においては、n埋込層(埋込半導体層)32とp層(基板側半導体層)22との間でpn接合ダイオードが形成され、これが保護ダイオードとして機能する。あるいは、n埋込層(埋込半導体層)32とp埋込層(接地電極接続層)34との間もこれと並列に形成された保護ダイオードとすることができる。これらの保護ダイオードにおけるカソード側は、ボンディングパッド接続層を介してボンディングパッド50に接続される。また、これらの保護ダイオードにおけるアノード側は、接地電極接続層を介して接地電極52に、p基板21を介してリードフレーム60に、それぞれ接続されている。
【0023】
このため、これらの保護ダイオードのアノード側電流経路としては、接地電極52を介した経路(GND1)と、リードフレーム60を介した経路(GND2)の2つが存在し、これらは並列に存在する。このため、保護ダイオードのカソード側(ボンディングパッド50)とアノード側との間の電気抵抗は小さく、大電流を流すことができる。すなわち、内蔵された保護ダイオードの許容電流を大きくすることができる。p層22を薄くすると、リードフレーム60を介した経路(GND2)の電気抵抗を小さくできるものの、保護ダイオードの降伏電圧が低下する。このため、保護ダイオードの降伏電圧がボンディングパッドである端子の定格電圧を保証させうる範囲内で、p層22を薄く設定することもできる。
【0024】
上記の保護ダイオードのアバランシェ降伏特性、すなわち、この保護ダイオードによるクリップ電圧等は、保護ダイオードを形成するp層22における厚さや、n埋込層32とp埋込層34の間隔等で設定が可能である。p層22の不純物濃度とその厚さは、そのエピタキシャル成長条件で設定が可能であるが、前記の通り、一般にはこの特性は形成される半導体装置の特性で定められ、形成される半導体装置に要求されるp層22とn埋込層32で定まる降伏電圧より低くすることはできない。このため、保護ダイオードの特性のみが最適化されるようにp層22の不純物濃度やその厚さを定めることは一般には困難である。しかしながら、n埋込層32とp埋込層34の間隔は、レイアウト設計(図1に示された領域中における平面形状)で設定可能である。このため、なんら製造工程を増やすことなく、最適な保護ダイオード特性を得ることができる。
【0025】
上記の構成のn埋込層32とp埋込層34は、保護ダイオードによって保護されるMOSFET等の素子で使用しているn埋込層とp埋込層と同一の工程で形成することができる。このため、保護ダイオードを形成するためのみの新たに工程を追加することなく上記の構造を実現することが可能である。
【0026】
(第2の実施の形態)
第2の実施の形態に係る半導体装置は、前記の半導体装置10を、更に小型化を可能とした構成を具備する。図3は、この半導体装置110の構成を示す断面図である。p基板21、p層22、n層23、nプラグ層31、n埋込層32、pプラグ層33、p埋込層34、ボンディングパッド50、層間絶縁層51、接地電極52については、前記と同様である。
【0027】
前記の通り、前記の半導体装置10においては、n埋込層32とp埋込層34によっても保護ダイオードが形成される。n埋込層32とp埋込層34の間隔を狭くした場合には、この保護ダイオードの耐圧が低くなり、n埋込層32とp層22との間で形成された保護ダイオードよりもこの耐圧が低くなる場合がある。この耐圧が低くなりすぎた場合には、保護ダイオードとしての機能を果たさなくなる虞がある。このため、これらの間隔はある程度以上広くすることが必要となり、この場合には、全体の小型化が困難となる。また、この間隔が広くなった場合には、接地電極52を介した経路(GND1)の電気抵抗が大きくなる。
【0028】
これに対して、この半導体装置110においては、平面視におけるn埋込層(埋込半導体層)32と、pプラグ層(接地電極接続層)33、p埋込層(接地電極接続層)34の境界部分において、その底面がn層23の表面側からp埋込層34よりも深いp層(基板側半導体層)22中にある分離溝70が形成されている。この分離溝70は、層間絶縁層51と同様のSiOで埋め込まれている。
【0029】
この構成においては、n埋込層32とp埋込層34とを近接させた場合でも、n埋込層(埋込半導体層)32と接地電極接続層(pプラグ層33、p埋込層34)とが横方向で絶縁されるため、n埋込層32とp埋込層34による保護ダイオードは形成されない。しかしながら、前記の半導体装置10と同様に、n埋込層32とp層22との間には保護ダイオードが形成され、この保護ダイオードを流れる電流の経路として、リードフレーム60を介した経路と接地電極52を介した経路の2つがあることは同様である。分離溝70の幅を狭くすれば、接地電極52を介した経路の電気抵抗の増大も抑制される。
【0030】
すなわち、この半導体装置110においては、保護ダイオードに大電流を流すことができ、かつ全体を小型化することができる。
【0031】
(第3の実施の形態)
第1、第2の実施の形態においては、p基板21が用いられたために、裏面にリードフレーム60を接合し、リードフレーム60を介して保護ダイオードの電流を流すことができた。第3の実施の形態に係る半導体装置においては、p基板が用いられない。図4は、この半導体装置120の構造を示す断面図である。ボンディングパッド50、接地電極52の平面形状は図2と同様である。
【0032】
ここでは、前記のp基板21の代わりに、p型基板(基板側半導体層)41が用いられ、p型基板41の上に前記と同様のn層23がエピタキシャル成長で形成された半導体基板40が用いられる。p型基板41としては、例えば所望の抵抗率をもつ、CZ法で成長されたSiウェハを用いることができる。nプラグ層31、n埋込層32、pプラグ層33、p埋込層34、ボンディングパッド50、層間絶縁層51、接地電極52については、前記の半導体装置10、110と同様である。
【0033】
この場合においては、リードフレームが用いられないために、裏面側を介して電流を流すことができないが、ボンディングパッド50を囲む接地電極52を介して大電流を流すことができることは前記と同様である。
【0034】
ここで、前記の半導体装置10、110においては、保護ダイオードのpn接合のうちのp側を構成するのが、p基板21の上にエピタキシャル成長で形成されたp層22であった。これに対して、この半導体装置120においては、p基板11の代わりにp型基板41が用いられ、n埋込層32とp型基板41によって保護ダイオードが形成される。
【0035】
ここで、前記のp層(基板側半導体層)22はエピタキシャル成長によって形成されるために、その不純物濃度はエピタキシャル成長条件で制御することが可能であったのに対し、CZ法で成長されたp型基板(基板側半導体層)41を用いた場合には、p型基板41として市販の規格品を用いることになるため、その不純物濃度を最適に定めることが困難である場合がある。このため、ここでは、n埋込層32の下層に、p型注入層(基板側半導体調整層)42が形成される。p型注入層42は、n埋込層32、p埋込層34と同様に、n層23の成長前に、p型基板31に局所的にイオン注入することによって形成される。ただし、この際のイオン(アクセプタ不純物)は、n埋込層(埋込半導体層)32を形成するためのイオン(ドナー不純物)よりも深く注入される(飛程が大きくなる)ような条件で、イオン注入が行われる。すなわち、p型注入層(基板側半導体調整層)42を形成するためのイオン注入条件とn埋込層(埋込半導体層)32を形成するためのイオン注入条件によって、保護ダイオードのアバランシェ降伏特性を調整することができる。
【0036】
また、p型基板41の特性は、この半導体基板40において形成される半導体素子の特性が最適化されるように設定されている場合もあり、こうした場合には、p型基板41とn埋込層32との間で形成される保護ダイオードの特性が好ましくない場合もある。こうした場合においても、保護ダイオードの特性を最適化するためにp型注入層(基板側半導体調整層)42を設けることができる。
【0037】
このように、使用した半導体基板の種類によらず、ボンディングパッド50下にn埋込層(埋込半導体層)32を形成し、これを用いた保護ダイオードを形成し、これをボンディングパッド50,接地電極52と接続することができる。保護ダイオードを流れる大電流は、ボンディングパッド50周囲の接地電極52に流すことができる。
【0038】
(第4の実施の形態)
第4の実施の形態は、第3の実施の形態に係る半導体装置120を小型化可能とした構成を具備し、前記の半導体装置110と同様に、分離溝70が用いられる。図5は、この半導体装置130の構成を示す断面図である。この場合においても、分離溝70を形成することにより、n埋込層32とp埋込層34とを近接させることができ、全体の小型化が図れることは明らかである。
【0039】
このように、分離溝70は、上記の構成の半導体基板40(p型基板41)を用いた場合においても、小型化のために有効である。
【0040】
なお、上記の構成において、導電型(p型、n型)を逆転させた場合であっても、同様の構成により、同様の効果を奏することは明らかである。また、上記の例では半導体基板がSiで構成されるものとしたが、他の半導体材料で構成された半導体基板を用いた場合であっても、同様の効果を奏することは明らかである。
【0041】
また、上記の例では、ボンディングパッド接続層を用いて埋め込み半導体層とボンディングパッドが、接地電極接続層を用いて基板側半導体層と接地電極が、それぞれ接続されたが、これらの接続方法は、上記と同様な電気的接続が行える限りにおいて、任意である。
【符号の説明】
【0042】
10、110、120、130 半導体装置
20、40 半導体基板
21 p基板
22 p層(基板側半導体層)
23 n層
31 nプラグ層(ボンディングパッド接続層)
32 n埋込層(埋込半導体層)
33 pプラグ層(接地電極接続層)
34 p埋込層(接地電極接続層)
41 p型基板(基板側半導体層)
42 p型注入層(基板側半導体調整層)
50 ボンディングパッド
51 層間絶縁層
52 接地電極
60 リードフレーム(金属板)
70 分離溝
図1
図2
図3
図4
図5