特許 6206512 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6206512

(24)【登録日】2017年9月15日

(45)【発行日】2017年10月4日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   H02M 3/155 20060101AFI20170925BHJP

   G09G 3/20 20060101ALI20170925BHJP

   G09G 3/3225 20160101ALI20170925BHJP

【ＦＩ】

   H02M3/155 U

   G09G3/20 612D

   G09G3/20 680G

   G09G3/20 624B

   G09G3/20 611H

   G09G3/20 642A

   G09G3/3225

   G09G3/20 611A

   G09G3/20 670J

【請求項の数】3

【全頁数】21

(21)【出願番号】特願2015-560868(P2015-560868)

(86)(22)【出願日】2014年12月24日

(86)【国際出願番号】JP2014006420

(87)【国際公開番号】WO2015118601

(87)【国際公開日】20150813

【審査請求日】2016年7月8日

(31)【優先権主張番号】特願2014-20645(P2014-20645)

(32)【優先日】2014年2月5日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】514188173

【氏名又は名称】株式会社ＪＯＬＥＤ

(74)【代理人】

【識別番号】100189430

【弁理士】

【氏名又は名称】吉川 修一

(74)【代理人】

【識別番号】100190805

【弁理士】

【氏名又は名称】傍島 正朗

(72)【発明者】

【氏名】中谷 敏邦

【審査官】 佐藤 匡

(56)【参考文献】

【文献】 特開２００２−０４０９６３（ＪＰ，Ａ）

【文献】 特開２００４−３６１９２５（ＪＰ，Ａ）

【文献】 特開２００７−３２５４１４（ＪＰ，Ａ）

【文献】 特開２００４−３４３９０９（ＪＰ，Ａ）

【文献】 特開２００９−０４４８３１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／１５５

Ｇ０９Ｇ ３／１４，３／２０，３／３２２５

Ｈ０１Ｌ ５１／５０

(57)【特許請求の範囲】

【請求項1】

第１電圧に維持される第１電源線と、前記第１電圧より低い正の第２電圧に維持される第２電源線とから電力供給を受ける行列状に配置された複数の画素回路と、
入力電圧をチョッピングすることにより前記第１電源線に前記第１電圧を出力する同期整流型の第１電源回路と、
前記第１電圧をチョッピングすることにより前記第２電源線に前記第２電圧を出力する同期整流型の第２電源回路と、
前記複数の画素回路の表示を制御する制御部と
を備え、
前記第１電源回路は、
前記入力電圧が印加される入力電源線と接地線の間に直列に接続された第１ハイサイドスイッチおよび第１ローサイドスイッチと、
一端が前記第１ハイサイドスイッチと前記第１ローサイドスイッチとの接続点に接続され、他端が前記第１電源線に接続された第１インダクタと、
前記第１ハイサイドスイッチおよび前記第１ローサイドスイッチのオンおよびオフを制御する第１コントローラと
を備え、
前記第２電源回路は、
前記第１電源線と前記接地線の間に直列に接続された第２ハイサイドスイッチおよび第２ローサイドスイッチと、
一端が前記第２ハイサイドスイッチと前記第２ローサイドスイッチとの接続点に接続され、他端が前記第２電源線に接続された第２インダクタと、
前記第２ハイサイドスイッチおよび前記第２ローサイドスイッチのオンおよびオフを制御する第２コントローラと
を備え、
前記複数の画素回路のそれぞれは、
供給される電流量に応じた明るさで発光する発光素子と、
前記発光素子に電流を供給する駆動トランジスタと、
前記駆動トランジスタのゲートに接続された容量素子と
を備え、
前記制御部は、
前記容量素子に、当該容量素子が接続された前記駆動トランジスタの実際のしきい値電圧に相当する電圧を保持させるしきい値補償動作を行い、
前記駆動トランジスタおよび前記発光素子は、前記第１電源線と前記第２電源線との間に直列に接続されており、
前記第１電源線は、前記駆動トランジスタを介して前記発光素子のアノードに接続されており、
前記第２電源線は、前記発光素子のカソードに接続されている
表示装置。

【請求項2】

前記表示装置は、さらに
前記入力電源線と前記接地線との間に接続された入力キャパシタと、
前記第１電源線と前記接地線との間に接続された第１出力キャパシタと、
前記第２電源線と前記接地線との間に接続された第２出力キャパシタと
を備える
請求項１に記載の表示装置。

【請求項3】

前記制御部は、
実際のしきい値電圧に相当する電圧が保持された前記容量素子に、輝度を表す電圧を上乗せする書き込み動作を行う
請求項１または２に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示装置に関し、特に電流に応じて発光する発光素子を用いた表示装置に関する。

【背景技術】

【0002】

電流駆動型の発光素子を用いた表示装置として、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた表示装置が知られている。

【0003】

自発光する有機ＥＬ素子を用いた有機ＥＬ表示装置は、液晶表示装置に必要なバックライトが不要であることから表示装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流量により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。

【0004】

このように、有機ＥＬ表示装置は液晶表示装置とほぼ同じ構造のデバイスであるが上述したバックライトが不要な点で、超薄型軽量ディスプレイが実現可能である。但し有機ＥＬ表示パネル以外の構造物の薄型化が必要である。有機ＥＬ表示パネル以外の構造物の中で電源装置のサイズは、有機ＥＬ表示パネルの消費電力に依存し単純な薄型化は困難である。

【0005】

例えば特許文献１（図１）は、有機発光表示装置における電源装置として、入力電圧に対して並列に接続された２つの電源回路を開示している。すなわち、２つの電源回路として、＋ＥＬＶＤＤ電源回路と−ＥＬＶＳＳ電源回路とを備える。＋ＥＬＶＤＤ電源回路は、有機発光表示装置の画素（ＰＸ）に供給されるＥＬＶＤＤ電源の＋ＥＬＶＤＤ電圧を生成する。−ＥＬＶＳＳ電源回路は、有機発光表示装置の画素（ＰＸ）に供給されるＥＬＶＳＳ電源の−ＥＬＶＳＳ電圧を生成する。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１２−３２１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら上記従来技術よれば、２つの電源回路を入力電圧に並列に接続するので、一方の電源回路において、出力電圧が入力電圧に対し数十分の一の場合には、超短パルス動作によるスイッチング損失が発生し、電源効率の向上が困難であるという問題がある。また、電源回路がトランスを備える場合には重量が増大しかつ大型化するので、表示装置の薄型化および軽量化を困難にするという問題がある。

【0008】

本開示は、電源効率を向上しかつ薄型化および軽量化に適した電源装置を有する表示装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記課題を解決するため本開示における表示装置は、第１電圧と、前記第１電圧より低い正の第２電圧とにより駆動され行列状に配置された複数の画素回路と、入力電圧をチョッピングすることにより第１電源線に前記第１電圧を出力する同期整流型の第１電源回路と、前記第１電圧をチョッピングすることにより第２電源線に前記第２電圧を出力する同期整流型の第２電源回路とを備える。前記第１電源回路は、前記入力電圧が印加される入力電源線と接地線の間に直列に接続された第１ハイサイドスイッチおよび第１ローサイドスイッチと、一端が前記第１ハイサイドスイッチと前記第１ローサイドスイッチとの接続点に接続され、他端が前記第１電源線に接続された第１インダクタと、前記第１ハイサイドスイッチおよび前記第１ローサイドスイッチのオンおよびオフを制御する第１コントローラとを備える。前記第２電源回路は、前記第１電源線と前記接地線の間に直列に接続された第２ハイサイドスイッチおよび第２ローサイドスイッチと、一端が前記第２ハイサイドスイッチと前記第２ローサイドスイッチとの接続点に接続され、他端が前記第２電源線に接続された第２インダクタと、前記第２ハイサイドスイッチおよび前記第２ローサイドスイッチのオンおよびオフを制御する第２コントローラとを備える。

【発明の効果】

【0010】

本開示における表示装置によれば、電源効率を向上させ、かつ薄型化および軽量化にすることができる。

【図面の簡単な説明】

【0011】

【図1】図１は、実施の形態における表示装置の構成例を示すブロック図である。

【図2】図２は、実施の形態における画素回路の構成例を示す回路図である。

【図3】図３は、実施の形態における電源部の一部の構成例を示す回路図である。

【図4A】図４Ａは、ＶＴＦＴ電源のチョッピングのデューティ比と出力電圧の関係を示す説明図である。

【図4B】図４Ｂは、ＶＴＦＴ電源およびＶＥＬ電源の動作例を示すタイムチャートである。

【図5】図５は、表示動作の詳細なタイミング例を示すタイムチャートである。

【図6】図６は、画素回路の変形例を示す回路図である。

【図7】図７は、表示装置の外観例を示す図である。

【発明を実施するための形態】

【0012】

（本発明の基礎となった知見）
本発明者は、例えば図２に示すような画素回路において、画素回路に供給される低電圧側の電源（図２のＶＥＬ）が０Ｖでも負の電圧でもなく正の電圧（例えば２、３Ｖ程度）とすべきであることを見出した。

【0013】

まず、この点についての発明者の知見および背景について図２の画素回路の例を用いて説明する。

【0014】

図２は、有機ＥＬ表示装置に用いられる画素回路の構成例を示す回路図である。

【0015】

図２の画素回路６０は、発光素子６６、駆動トランジスタ６１、容量素子６７、スイッチトランジスタ６２を基本的な構成要素として備えている。

【0016】

発光素子６６は、例えば有機ＥＬ発光素子であり、供給される電流量に応じた明るさで発光する。

【0017】

駆動トランジスタ６１は、第１電源線６９の電圧ＶＴＦＴがスイッチトランジスタ６５を介して供給され、ゲート−ソース間の電圧に応じた電流を発光素子６６に供給する。

【0018】

保持容量素子は、駆動トランジスタ６１のゲート−ソース間に明るさを表す電圧（つまり輝度電圧）を印加する。

【0019】

スイッチトランジスタ６２は、Ｄａｔａ線７６から容量素子６７に輝度電圧を書き込むためのスイッチである。

【0020】

さらに、画素回路６０は、スイッチトランジスタ６３、６４、６５を、付加的な構成要素として備えている。付加的な構成要素というのは、スイッチトランジスタ６３、６４、６５を備えることにより、画素回路間における駆動トランジスタ６１のしきい値電圧のばらつきを補償する動作を可能にするためである。駆動トランジスタ６１は、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が一般的である。そのしきい値電圧Ｖｔは、個々の使用率により経時変化によってシフトすることがわかっている。スイッチトランジスタ６３、６４、６５は、しきい値補償動作を可能にする構成要素として備えられている。

【0021】

次に、しきい値補償動作について簡単に説明する。しきい値補償動作とは、スイッチトランジスタ６２によって保持容量素子６７に輝度電圧を書き込む直前に、保持容量素子６７に、駆動トランジスタ６１の実際のしきい値とほぼ同等の電圧を保持させる動作をいう。このしきい値補償動作の直後に、スイッチトランジスタ６２によって保持容量素子６７に輝度電圧を導通すると、保持容量素子６７は、（駆動トランジスタ６１の実際のしきい値電圧）＋（輝度電圧）にほぼ等しい電圧を保持することになる。これにより、例えば、輝度電圧が０Ｖであれば当該画素回路６０が黒画素になる（つまり発光素子６６が発光しない）ので、しきい値電圧のばらつきの影響を抑制できる。こうして、画素回路間におけるしきい値のばらつきに起因する画質劣化を抑制することができる。

【0022】

次に、このような画素回路において低電圧側の電源（図２のＶＥＬ）について説明する。

【0023】

画素回路６０において電源ＶＥＬがもし０Ｖであれば、次の不具合が発生し得る。すなわち、駆動トランジスタ６１がｎチャネル型であって、画素回路間におけるしきい値電圧Ｖｔのばらつきが大きい場合（例えば、しきい値電圧Ｖｔが１．５Ｖ〜５Ｖ程度にばらつく場合）には、（１）上述したしきい値補償動作が不完全になることがある。その結果、（２）輝度電圧として非発光の黒色を表す０Ｖを容量素子６７に書き込んだのに、少し光ってしまう。（３）容量素子６７に保持される電圧の有効範囲が狭くなってしまう。これらの不具合が発生し得る。

【0024】

発明者は、画素回路６０の電源電圧ＶＥＬを０Ｖでもなく負の電圧でもなく正の電圧（例えば２、３Ｖ）に設定することにより、これらの不具合を解消し得ることを見出した。

【0025】

したがって、画素回路６０に電源を供給する電源装置は、電源ＶＴＦＴ（例えば、２０数Ｖ）、電源ＶＥＬ（例えば、２、３Ｖ）の２種類の電源電圧を生成する必要がある。

【0026】

上述したように従来技術において、入力電圧に対して並列接続された２つの電源回路は、一方の電源回路において、出力電圧が入力電圧に対し数十分の一の場合には、超短パルス動作によるスイッチング損失が発生し、電源効率の向上が困難であるという問題がある。また、電源回路がトランスを備える場合には重量が増大しかつ大型化するので、表示装置の薄型化および軽量化を困難にするという問題がある。

【0027】

加えて、入力電圧に対して並列接続された２つの電源回路の一方の電源回路が２、３Ｖ程度の低電圧の電源電圧を生成する場合には、スイッチング電源を用いたとしても、スイッチング動作におけるオン期間のデューティ比が小さくなってしまう。例えば、入力電圧が３０Ｖ程度の場合、出力電圧を２、３Ｖに設定すれば、上記のデューティ比が極端に小さくなってしまい、出力電圧の安定化が困難であるという問題もある。

【0028】

本開示は、電源効率を向上しかつ薄型化および軽量化に適した電源装置を有する表示装置を提供することを目的とする。

【0029】

（実施の形態）
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

【0030】

なお、発明者は、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。

【0031】

以下、図１〜図４Ａ、図４Ｂを用いて実施の形態における表示装置について説明する。

【0032】

［１．表示装置の構成］
図１は、実施の形態における表示装置の構成例を示すブロック図である。図２は、実施の形態における画素回路の構成例を示す回路図である。

【0033】

図１の表示装置１は、有機ＥＬディスプレイ装置の例であって、制御部２、走査線駆動回路３、電源部４、データ線駆動回路５、表示パネル６を備える。

【0034】

表示パネル６は、例えば有機ＥＬ表示パネルであって、行列状に配置された複数の画素回路を有している。複数の画素回路のそれぞれは、第１電圧ＶＴＦＴと、前記第１電圧ＶＴＦＴより低い正の第２電圧ＶＥＬとにより駆動され、データ線駆動回路５から供給される輝度電圧に応じた発光量で発光する機能を有する。

【0035】

ここで図２の画素回路の構成例について詳細に説明する。

【0036】

［１−１．画素回路の構成］
図２の画素回路６０は、駆動トランジスタ６１と、スイッチトランジスタ６２〜６５と、発光素子６６と、容量素子６７とを備えている。また、Ｄａｔａ線７６は、データ線駆動回路５から輝度電圧を供給するためのデータ線である。基準電圧電源線６８は、電源部４から基準電圧ＶＲＥＦを供給するための電源線である。基準電圧ＶＲＥＦは、初期化期間に容量素子６７の第１電極の電位として設定される。初期化期間については後述する。第１電源線６９は、電源部４から第１電圧ＶＴＦＴを供給するための電源線である。第２電源線７０は、電源部４から第２電圧ＶＥＬを供給するための電源線である。初期化電源線７１は初期化電圧ＶＩＮＩを供給するための電源線である。初期化電圧ＶＩＮＩは、初期化期間に容量素子６７の第２電極に設定される。

【0037】

発光素子６６は、例えば有機ＥＬ素子であり、駆動トランジスタ６１から供給される電流の量に応じた発光量で発光する。発光素子６６のカソードは、第２電源線７０に接続され、アノードは、駆動トランジスタ６１のソースに接続されている。ここで、第２電源線７０に供給されている電圧はＶＥＬであり、例えば２〜３Ｖである。

【0038】

駆動トランジスタ６１は、発光素子６６への電流の供給量を制御する電圧駆動の駆動素子であり、発光素子６６に電流を駆動することで発光素子６６を発光させる。具体的には、駆動トランジスタ６１は、ゲートが容量素子６７の第１電極に接続され、ソースが容量素子６７の第２電極および発光素子６６のアノードに接続されている。

【0039】

駆動トランジスタ６１は、スイッチトランジスタ６３がオフ状態にされて基準電圧電源線６８と容量素子６７の第１電極とが非導通で、かつ、スイッチトランジスタ６５がオン状態にされて第１電源線６９とドレイン電極と導通した場合に、輝度電圧に応じた電流である駆動電流を発光素子６６に流すことにより、発光素子６６を発光させる。ここで、第１電源線６９に供給されている電圧はＶＴＦＴであり、例えば２０Ｖである。これにより、駆動トランジスタ６１は、ゲート−ソース間に印加された輝度電圧に対応した電流に変換し、変換された電流を発光素子６６に供給する。

【0040】

さらに、駆動トランジスタ６１のしきい値電圧は、経時的なしきい値電圧シフトによって画素回路毎にばらつくことがある。このばらつきによる影響は、しきい値電圧補償動作によって抑制することができる。このしきい値補償動作およびしきい値設定動作を、簡単に説明すると、画素回路のそれぞれにおける容量素子６７に、対応する駆動トランジスタ６１のしきい値電圧に相当する電圧を設定する動作である。この動作の詳細については後述する。

【0041】

容量素子６７は、駆動トランジスタ６１の流す電流量を決める輝度電圧を保持する。具体的には、容量素子６７の第２電極（節点Ｂ側の電極）は、駆動トランジスタ６１のソースおよび発光素子６６のアノードに接続されている。また、容量素子６７の第２電極は、スイッチトランジスタ６４を介して初期化電源線７１に接続されている。容量素子６７の第１電極（節点Ａ側の電極）は、駆動トランジスタ６１のゲートに接続されている。また、容量素子６７の第１電極は、基準電圧電源線６８（ＶＲＥＦ）とスイッチトランジスタ６３を介して接続されている。

【0042】

スイッチトランジスタ６２は、輝度電圧を供給するためのＤａｔａ線７６と容量素子６７の第１電極との導通および非導通を切り換える。具体的には、スイッチトランジスタ６２は、ドレインおよびソースの一方の端子がＤａｔａ線７６に接続され、ドレインおよびソースの他方の端子が容量素子６７の第１電極に接続され、ゲートがＳｃａｎ線７２に接続されているスイッチングトランジスタである。換言すると、スイッチトランジスタ６２は、Ｄａｔａ線７６を介して供給された映像信号電圧（映像信号）に応じた輝度電圧を容量素子６７に書き込むための機能を有する。

【0043】

スイッチトランジスタ６３は、基準電圧ＶＲＥＦを供給する基準電圧電源線６８と容量素子６７の第１電極との導通および非導通を切り換える。具体的には、スイッチトランジスタ６３は、ドレインおよびソースの一方の端子が基準電圧電源線６８に接続され、ドレインおよびソースの他方の端子が容量素子６７の第１電極に接続され、ゲートがＲｅｆ線７３に接続されているスイッチングトランジスタである。換言すると、スイッチトランジスタ６３は、容量素子６７の第１電極に対して基準電圧ＶＲＥＦを与える機能を有する。

【0044】

スイッチトランジスタ６４は、容量素子６７の第２電極と初期化電源線７１との導通および非導通を切り換える。具体的には、スイッチトランジスタ６４は、ドレインおよびソースの一方の端子が初期化電源線７１に接続され、ドレインおよびソースの他方の端子が容量素子６７の第２電極に接続され、ゲートがＩｎｉｔ線７４に接続されているスイッチングトランジスタである。換言すると、スイッチトランジスタ６４は、容量素子６７の第２電極に対して初期化電圧ＶＩＮＩを与える機能を有する。

【0045】

スイッチトランジスタ６５は、第１電源線６９と駆動トランジスタ６１のドレイン電極との導通および非導通を切り換える。具体的には、スイッチトランジスタ６５は、ドレインおよびソースの一方の端子が第１電源線６９に接続され、ドレインおよびソースの他方の端子が駆動トランジスタ６１のドレイン電極に接続され、ゲートがＥｎａｂｌｅ線７５に接続されているスイッチングトランジスタである。

【0046】

以上のように画素回路６０は構成されている。

【0047】

なお、画素回路６０を構成するスイッチトランジスタ６２〜６５はｎ型ＴＦＴとして、以下では説明を行うが、それに限られない。スイッチトランジスタ６２〜６５は、ｐ型ＴＦＴであってもよい。また、スイッチトランジスタ６２〜６５において、ｎ型ＴＦＴとｐ型ＴＦＴとが混在して用いられてもよい。なお、ｐ型ＴＦＴのゲートに接続された信号線については以下で説明する電圧レベルを逆転させればよい。

【0048】

また、基準電圧電源線６８の基準電圧ＶＲＥＦと初期化電源線７１の初期化電圧ＶＩＮＩとの電位差は駆動トランジスタ６１の最大しきい値電圧よりも大きな電圧に設定される。

【0049】

また、基準電圧電源線６８の基準電圧ＶＲＥＦ及び初期化電源線７１の初期化電圧ＶＩＮＩは、発光素子６６に電流が流れないように、次のように設定されている。

【0050】

初期化電圧ＶＩＮＩ＜基準電圧ＶＥＬ＋（発光素子６６の順方向電流しきい値電圧）、（基準電圧電源線６８の基準電圧ＶＲＥＦ）＜第２電圧ＶＥＬ＋（発光素子６６の順方向電流しきい値電圧）＋（駆動トランジスタ６１のしきい値電圧）

【0051】

ここで、第２電圧ＶＥＬは、上述したように、第２電源線７０の電圧である。これらの条件を満たすには、第２電圧ＶＥＬが正の２、３Ｖ程度であることが望ましい。

【0052】

以上のように画素回路６０は構成されている。引き続いて図１の構成について説明する。

【0053】

図１の制御部２は、表示装置１の全体の制御を行う。具体的には、制御部２は、表示すべき映像信号に基づいて１フレーム毎の表示動作の制御を行う。

【0054】

走査線駆動回路３は、制御部２の制御に基づいて、表示パネル６の複数の画素回路に対してゲート信号を駆動および走査する。ここでいうゲート信号は、図２の画素回路６０を前提とする場合、Ｓｃａｎ信号、Ｒｅｆ信号、Ｅｎａｂｌｅ信号、Ｉｎｉｔ信号の４つである。より具体的には、走査線駆動回路３は、表示すべき映像信号に含まれる垂直同期信号および水平同期信号に基づいて、Ｓｃａｎ信号、ＲＥＦ信号、Ｅｎａｂｌｅ信号、ｉｎｉｔ信号を、画素回路の行単位で走査する。これらのＳｃａｎ信号、Ｒｅｆ信号、Ｅｎａｂｌｅ信号、Ｉｎｉｔ信号は、図２に示す画素回路例では、Ｓｃａｎ線７２、Ｒｅｆ線７３、Ｅｎａｂｌｅ線７５、Ｉｎｉｔ線７４に出力され、接続先のスイッチのオンおよびオフを制御するために用いられる。

【0055】

電源部４は、制御部２、走査線駆動回路３、表示パネル６の各部に電力を供給するとともに、表示パネル６に各種電圧を供給する。ここでいう各種電圧は、図２に示す画素回路例では、第１電圧ＶＴＦＴ、第２電圧ＶＥＬ、初期化電圧ＶＩＮＩ、基準電圧ＶＲＥＦであり、それぞれ初期化電源線７１、基準電圧電源線６８、第１電源線６９、第２電源線７０を介して各画素回路６０に供給される。第２電圧は、上述したように０Ｖではなく２〜３Ｖであり、電源部４により生成される。

【0056】

データ線駆動回路５は、制御部２の制御に基づいて、表示パネル６のＤａｔａ線７６をソース信号として輝度電圧を出力する。より具体的には、データ線駆動回路５は、映像信号および水平同期信号に基づいて、各画素回路にソース信号を出力する。

【0057】

以上のように、表示装置１は構成される。

【0058】

［１−２．電源部の構成］
次に電源部４の構成について説明する。図３は、実施の形態における電源部の回路例と、画素回路６０をと示す回路図である。同図では、電源部４の回路構成のうち、主として第１電圧ＶＴＦＴおよび第２電圧ＶＥＬを生成する回路部分を示している。同図では、複数の画素回路６０のうちの１つのみ代表として簡略化し図示している。

【0059】

図３のように電源部４は、入力キャパシタ４０９、ＶＴＦＴ電源４１０、ＶＥＬ電源４２０を含む。ＶＴＦＴ電源４１０は第１電源回路、ＶＥＬ電源４２０は第２電源回路とも呼ぶ。

【0060】

入力電圧Ｖｉｎは、入力電源線４０１から供給される３０数Ｖの直流電圧である。

【0061】

入力キャパシタ４０９は、ＶＴＦＴ電源４１０の入力端付近の入力電源線４０１と、接地線との間に接続され、入力電圧Ｖｉｎの電圧安定化およびノイズカット用の容量素子である。

【0062】

［１−２−１．ＴＦＴ電源（第１電源回路）の構成］
ＶＴＦＴ電源４１０（つまり第１電源回路）は、入力電圧Ｖｉｎをチョッピングすることにより第１電源線６９に第１電圧ＶＴＦＴを出力する同期整流型の電源回路である。このＶＴＦＴ電源４１０は、第１ハイサイドスイッチ４１１、第１ローサイドスイッチ４１２、第１インダクタ４１３、第１制御回路４１４、第１出力キャパシタ４１９を備える。

【0063】

第１ハイサイドスイッチ４１１および第１ローサイドスイッチ４１２は、入力電圧Ｖｉｎが印加される入力電源線４０１と接地線の間に直列に接続され、それぞれ例えばパワーＭＯＳＦＥＴである。第１ハイサイドスイッチ４１１および第１ローサイドスイッチ４１２は、第１制御回路４１４によって排他的にオンするように制御される。

【0064】

第１インダクタ４１３は、一端が第１ハイサイドスイッチ４１１と第１ローサイドスイッチ４１２との接続点に接続され、他端が第１電源線６９に接続された誘導素子つまりコイルである。第１ハイサイドスイッチ４１１にオンであり第１ローサイドスイッチ４１２がオフであるときに一端から印加される入力電圧Ｖｉｎによる電気エネルギーを蓄積するとともに上記の他端から第１電源線６９に電気エネルギーを伝達する。また、第１インダクタ４１３は、第１ハイサイドスイッチ４１１がオフであり第１ローサイドスイッチ４１２がオンであるときに蓄積した電気エネルギーを上記の他端から第１電源線６９に放出する。

【0065】

第１制御回路４１４は、第１ハイサイドスイッチ４１１および第１ローサイドスイッチ４１２のオンおよびオフを制御し、第１電源線６９の第１電圧ＶＴＦＴが所望の電圧になるように第１ハイサイドスイッチ４１１のオン期間の割合であるデューティ比を制御する。第１電圧ＶＴＦＴとしての所望の電圧は、図１の表示装置においては例えば２０Ｖである。

【0066】

また、第１ハイサイドスイッチ４１１と第１ローサイドスイッチ４１２とが同時にオンにならないように制御する。

【0067】

第１出力キャパシタ４１９は、第１電源線６９と接地線との間に接続され、第１インダクタ４１３の上記の他端から放出される電気エネルギーにより発生する電圧を平滑化、電圧安定化およびノイズカットするための容量素子である。この第１出力キャパシタ４１９は、ＶＥＬ電源４２０の入力容量素子としても機能する。よって、ＶＥＬ電源４２０に、別途入力容量素子を備える必要がなく、また第一出力キャパシタ４１９は、後述のＶＥＬ電源４２０における回生動作によりリプル電流が抑えられ、より小さいキャパシタ容量の使用が可能であり、コストを低減することができる。

【0068】

［１−２−２．ＶＥＬ電源（第２電源回路）の構成］
ＶＥＬ電源４２０には、上記の入力電圧Ｖｉｎではなく、入力電圧Ｖｉｎよりも低い電圧の第１電圧ＶＴＦＴが入力される。

【0069】

ＶＥＬ電源４２０（つまり第２電源回路）は、第１電圧ＶＴＦＴをチョッピングすることにより第２電源線７０に第２電圧ＶＥＬを出力する同期整流型の電源回路である。図３に示すようにＶＥＬ電源４２０は、第２ハイサイドスイッチ４２１、第２ローサイドスイッチ４２２、第２インダクタ４２３、第２制御回路４２４、第２出力キャパシタ４２９を備える。

【0070】

第２ハイサイドスイッチ４２１および第２ローサイドスイッチ４２２は、第１電圧ＶＴＦＴが印加される入力電源線４０１と接地線の間に直列に接続され、それぞれ例えばパワーＭＯＳＦＥＴである。第２ハイサイドスイッチ４２１および第２ローサイドスイッチ４２２は、第２制御回路４２４によって排他的にオンするように制御される。

【0071】

第２インダクタ４２３は、一端が第２ハイサイドスイッチ４２１と第２ローサイドスイッチ４２２との接続点に接続され、他端が第２電源線７０に接続された誘導素子つまりコイルである。第２ハイサイドスイッチ４２１にオンであり第２ローサイドスイッチ４２２がオフであるときに一端から印加される第１電圧ＶＴＦＴによる電気エネルギーを蓄積するとともに上記の他端から第２電源線７０に電気エネルギーを伝達する。また、第２インダクタ４２３は、第２ハイサイドスイッチ４２１がオフであり第２ローサイドスイッチ４２２がオンであるときに蓄積した電気エネルギーを上記の他端から第２電源線７０に放出する。

【0072】

第２制御回路４２４は、第２ハイサイドスイッチ４２１および第２ローサイドスイッチ４２２のオンおよびオフを制御し、第２電源線７０の第２電圧ＶＥＬが所望の電圧になるように第２ハイサイドスイッチ４２１のオン期間の割合であるデューティ比を制御する。第２電圧ＶＥＬとしての所望の電圧は、図１の表示装置においては例えば２Ｖまたは３Ｖである。また、第２制御回路４２４は、第２ハイサイドスイッチ４２１と第２ローサイドスイッチ４２２とが同時にオンにならないように制御する。

【0073】

第２出力キャパシタ４２９は、第２電源線７０と接地線との間に接続され、第２インダクタ４２３の上記の他端から放出される電気エネルギーにより発生する電圧を平滑化、電圧安定化およびノイズカットするための容量素子である。

【0074】

ＶＥＬ電源４２０は、ＶＴＦＴ電源４１０と同じ構成であるが、出力電圧の違いにより回路定数が異なっている。

【0075】

また、図３において、画素回路６０に流れる電流は接地線ではなく第２の電源線に吸い込まれる。言い換えれば、表示パネル６の複数の画素回路６０において発光素子６６に流れる電流は、第２電源線７０に吸い込まれる。この電流の一部は、第２ハイサイドスイッチ４２１および第２出力キャパシタ４２９に電気エネルギーとして蓄積および再利用され、他の一部は、第２インダクタ４２３および第２ハイサイドスイッチ４２１を介して第１電源線６９に回生電流として流れる。この再利用および回生電流は、電源効率を向上させる。

【0076】

以上のように電源部４は構成されている。

【0077】

なお、入力電圧、第１電圧、第２電圧の具体的な値は、駆動トランジスタ６１であるＴＦＴの特性（例えば駆動トランジスタ６１のしきい値電圧、しきい値シフトの大きさ等）、発光素子６６特性（例えば、順方向電流しきい値電圧）等に応じて定めるべきである。表示装置が有機ＥＬ表示装置である場合例えば、入力電圧、第１電圧、第２電圧はそれぞれ３０Ｖ、２０Ｖ、２Ｖでよい。よりおおまかな目安としては、入力電圧が３０数Ｖ、第１電圧が１５Ｖ〜２５Ｖの範囲内の電圧、第２電圧が５Ｖ以下の正の電圧でよい。

【0078】

［２．動作］
次に、図３に示した電源装置の動作および図１に示した表示装置の動作について説明する。

【0079】

［２−１．ＶＴＦＴ電源（第１電源回路）の動作］
図４Ａは、ＶＴＦＴ電源４１０のスイッチングのデューティ比と出力電圧の関係を示す説明図である。図４Ａにおいて横軸は時間軸、縦軸は電圧であり、チョッピングされた入力電圧（つまり第１インダクタ４１３の一端に入力されるパルス状の入力電圧）と、出力電圧である第１電圧ＶＴＦＴとを模式的に図示してある。

【0080】

第１ハイサイドスイッチ４１１のオン時間のデューティが０であるときは、出力電圧Ｖｏｕｔは当然０Ｖである。上記のデューティが小さいときは出力電圧も小さく、デューティが大きいほど出力電圧が大きくなる。

【0081】

このように、ＶＴＦＴ電源４１０のようなチョッパ制御による電源回路では、出力電圧および出力電流に応じて第１ハイサイドスイッチ４１１のオン時間のデューティを制御することにより、負荷が変動しても安定した出力を得られるようになっている。入力電圧Ｖｉｎ、出力電圧である第１電圧ＶＴＦＴ、デューティαには次の関係がある。

【0082】

ＶＴＦＴ＝Ｖｉｎ×α

【0083】

デューティαは、第１ハイサイドスイッチ４１１におけるオン時間／（オン時間＋オフ時間）である。入力電圧が３０Ｖの場合、出力電圧を２０Ｖにするには、デューティα＝２０／３０＝約０．６７になる。第１制御回路４１４は、ＰＷＭ（Pulse Width Modulation）制御の場合、このデューティで例えば３百数十ｋＨｚの周波数で第１ハイサイドスイッチ４１１をスイッチングする。

【0084】

［２−２．ＶＥＬ電源（第２電源回路）の動作］
ＶＥＬ電源４２０の動作については、基本的にＶＴＦＴ電源４１０と同様であるので、異なる点を中心に説明する。ＶＥＬ電源４２０では、入力電圧である第１電圧ＶＴＦＴ、出力電圧である第２電圧、デューティβには次の関係がある。

【0085】

ＶＥＬ＝ＶＴＦＴ×β

【0086】

デューティβは、第２ハイサイドスイッチ４２１におけるオン時間／（オン時間＋オフ時間）である。入力電圧である第１電圧が２０Ｖの場合、出力電圧を２Ｖにするには、デューティβ＝２／２０＝０．１になる。第２制御回路４２４は、ＰＷＭ制御の場合、このデューティで例えば１百数十ｋＨｚの周波数で第２ハイサイドスイッチ４２１をスイッチングする。

【0087】

図４Ｂは、図４Ｂは、ＶＴＦＴ電源およびＶＥＬ電源の動作例を示すタイムチャートである。図４Ｂの縦軸、横軸は図４Ａと同じである。同図左側は、ＶＴＦＴ電源４１０における第１インダクタ４１３の一端に入力されるパルス状の入力電圧と、出力電圧である第１電圧ＶＴＦＴとを示す。同図右側は、ＶＥＬ電源４２０における第２インダクタ４２３の一端に入力されるパルス状の入力電圧と、出力電圧である第２電圧ＶＥＬとを示す。

【0088】

このように、電源部４内のＶＴＦＴ電源４１０およびＶＥＬ電源４２０は、入力電圧Ｖｉｎに対して並列に接続されるのではなく、ＶＥＬ電源４２０には入力電圧Ｖｉｎよりも低い電圧の第１電圧ＶＴＦＴが入力される。これにより、デューティ比が極端に小さくなってしまうことを回避し、出力電圧の安定化を容易にしている。

【0089】

なお、ＶＴＦＴ電源４１０内の第１ローサイドスイッチ４１２は、それぞれパワーＭＯＳＦＥＴの代わりに、アノードを接地したダイオードを用いることも可能である。しかし、ダイオードでは順方向電圧降下による損失が発生するので、電源効率向上の観点からはダイオードよりもパワーＭＯＳＦＥＴの方が優れている。また、ＶＥＬ電源４２０内の第２ローサイドスイッチ４２２については前述の回生（昇圧）動作の為、ダイオード置換は原理的に不可である。一方、第２ハイサイドスイッチ４２１はダイオード置換でも回生可能であるが、発光素子６６に電流が流れない期間（図５のＴ２６、Ｔ２８、Ｔ３０）があると第２電圧ＶＥＬの電圧を保持できない為、ＶＥＬ電源４２０の動作としては不十分となる。結果として第２ハイサイドスイッチ４２１および第２ローサイドスイッチ４２１のダイオード化は不可である。

【0090】

［２−３．表示動作］
次に、表示パネルにおける、既に触れたしきい値電圧補償動作を含む表示動作について説明する。

【0091】

図５は、表示動作の詳細なタイミング例を示すタイムチャートである。

【0092】

同図の横軸は時間軸、縦軸は、図２の画素回路におけるＩｎｉｔ線７４、Ｒｅｆ線７３、Ｅｎａｂｌｅ線７５、Ｓｃａｎ線７２、Ｄａｔａ線７６の各制御信号を示す。同図は、１フレーム期間における表示動作を示している。同図では、特に、しきい値電圧保障動作によって、期間Ｔ２５の終了時点で各画素回路６０において、該駆動トランジスタ６１のしきい値電圧に相当する電圧が容量素子６７に保持された状態になる。これによりしきい値電圧のばらつきを補償している。以下具体的に説明する。

【0093】

（期間Ｔ２１）
図５に示す時刻ｔ０〜時刻ｔ１の期間Ｔ２１は、スイッチトランジスタ６４のみを導通状態であり、図２の節点Ｂの電位を初期化電源線７１の初期化電圧ＶＩＮＩに設定するための期間である。

【0094】

この期間Ｔ２１を設ける理由は次の通りである。

【0095】

表示装置１を構成する表示パネル６のサイズや画素回路６０あたりのサイズが大きい場合に、発光素子６６の容量が大きくなり、初期化電源線７１の配線時定数が大きくなることで、節点Ｂの電圧を初期化電源線７１の初期化電圧ＶＩＮＩにすることに時間を要する。そのため、スイッチトランジスタ６４を先に導通させる期間Ｔ２１を設けることにより、節点Ｂの電位を初期化電源線７１の初期化電圧ＶＩＮＩにより確実に設定することができる。

【0096】

なお、基準電圧電源線６８の基準電圧ＶＲＥＦを節点Ａに印加することも同様に時間を要する。しかし、基準電圧ＶＲＥＦを充放電する対象は、容量素子６７および基準電圧電源線６８の配線時定数である。つまり、基準電圧電源線６８と初期化電源線７１との配線時定数がほぼ同等であるが、（発光素子６６の容量）＞（容量素子６７の容量）であり、その容量比（発光素子６６の容量）／（容量素子６７の容量）が１．３〜９倍である。そのため、発光素子６６を充電する（節点Ｂの電位に初期化電源線７１の初期化電圧ＶＩＮＩを書き込む）方が容量素子６７を充電する（節点Ａの電位に基準電圧電源線６８の基準電圧ＶＲＥＦを書き込む）よりも時間がかかる。

【0097】

また、期間Ｔ２１において、スイッチトランジスタ６４のみを導通させスイッチトランジスタ６３の導通を遅らせる利点としては次のようなものもある。

【0098】

すなわち、期間Ｔ２１において、節点Ｂの電位に初期化電源線７１の初期化電圧ＶＩＮＩを書き込む期間を設けることで基準電圧電源線６８の初期化電圧ＶＩＮＩを節点Ａに書き込む負荷を軽くすることができる利点がある。つまり、期間Ｔ２１を設けることで、節点Ａの電圧を低い電圧に設定することができ、基準電圧電源線６８は画素回路６０に充電するための電流（電圧）を供給するのみでよくなる。換言すると、基準電圧電源線６８の基準電圧ＶＲＥＦが発光素子６６を充電するための電圧として用いられないため、基準電圧電源線６８の負荷が軽くなるという利点がある。

【0099】

このように、先に節点Ｂの電位を確定させる期間Ｔ２１を設ける。それにより、表示パネル６の電力消費と表示パネル６の輝度変動の影響とを小さくしつつ、期間Ｔ２１以降の期間Ｔ２２の総時間を短くすることができる。

【0100】

（期間Ｔ２２：初期化期間）
図５に示す時刻ｔ１〜時刻ｔ２の期間Ｔ２２は、駆動トランジスタ６１のしきい値電圧補償を行うためのドレイン電流を流すのに必要な初期電圧を容量素子６７に保持させ、駆動トランジスタ６１のソースゲート間に印加するための初期化期間である。

【0101】

これにより、節点Ａの電位が基準電圧電源線６８の基準電圧ＶＲＥＦに設定される。このとき既に、節点Ｂの電位は初期化電源線７１の初期化電圧ＶＩＮＩに設定されている。すなわち、駆動トランジスタ６１のゲート、ソースには、基準電圧電源線６８の基準電圧ＶＲＥＦ、初期化電源線７１の初期化電圧ＶＩＮＩがそれぞれ印加される。

【0102】

なお、期間Ｔ２２は、節点Ａおよび節点Ｂの電位が、安定するまでの長さ（時間）に設定される。

【0103】

また、上述したように、駆動トランジスタ６１のゲート・ソース間電圧は、しきい値補償動作を行うのに必要な初期ドレイン電流を確保できる初期電圧に設定されることが必要である。つまり、初期電圧は、複数の画素回路６０の容量素子６７のそれぞれに駆動トランジスタ６１のしきい値電圧よりも高く、かつ、発光素子６６を発光させない電圧であることが必要である。そのため、基準電圧電源線６８の基準電圧ＶＲＥＦと初期化電源線７１の初期化電圧ＶＩＮＩの電位差は駆動トランジスタ６１の最大しきい値電圧よりも大きな電圧に設定される。また、基準電圧ＶＲＥＦ及び初期化電圧ＶＩＮＩは、発光素子６６に電流が流れないように、初期化電圧ＶＩＮＩ＜（第２電圧ＶＥＬ＋発光素子６６の順方向電流しきい値電圧）、および、ＶＲＥＦ＜（第２電圧ＶＥＬ＋発光素子６６の順方向電流しきい値電圧＋駆動トランジスタ６１のしきい値電圧）、となるように設定される。

【0104】

これらの条件を満たすためには、第２電圧ＶＥＬが０Ｖでなく２、３Ｖであることは、これらの条件を満たすことを容易にする。また、しきい値電圧補償動作によって駆動トランジスタ６１のしきい値シフトの影響を抑制することができる。

【0105】

（期間Ｔ２３）
図５に示す時刻ｔ２〜時刻ｔ３の期間Ｔ２３は、スイッチトランジスタ６４とスイッチトランジスタ６５とが同時に導通状態とならないようにするための期間である。

【0106】

このように、Ｉｎｉｔ線７４の動作によりスイッチトランジスタ６４を非導通とする期間Ｔ２３を設けることにより、期間Ｔ２３がなければスイッチトランジスタ６４とスイッチトランジスタ６５とが同時に導通状態となり、スイッチトランジスタ６５、駆動トランジスタ６１、および、スイッチトランジスタ６４を介して、第１電源線６９と初期化電源線７１との間に貫通電流が流れてしまうのを防止することができる。

【0107】

（期間Ｔ２４：しきい値補償期間）
次に、図５の時刻ｔ３〜時刻ｔ４の期間Ｔ２４は、複数の画素回路６０における駆動トランジスタ６１のしきい値電圧のばらつきを補償するしきい値設定期間である。つまり、複数の画素回路６０における駆動トランジスタ６１のしきい値電圧にばらつきがあっても、個々の駆動トランジスタ６１のしきい値電圧に相当する電圧を対応する容量素子６７に設定する期間である。

【0108】

時刻ｔ３において、スイッチトランジスタ６２およびスイッチトランジスタ６４は非導通状態（オフ状態）に、かつ、スイッチトランジスタ６３は導通状態（オン状態）に維持されつつ、スイッチトランジスタ６５が導通状態（オン状態）にされる。この時点で、容量素子６７の電圧は、初期化期間（期間Ｔ２２）で上述したように初期電圧に設定されているので、発光素子６６には電流が流れない。駆動トランジスタ６１は、第１電源線６９の第１電圧ＶＴＦＴによりドレイン電流が供給され、それとともに駆動トランジスタ６１のソース電位が変化する。言い換えると、駆動トランジスタ６１は、第１電源線６９の第１電圧ＶＴＦＴにより供給されるドレイン電流が０となるまで駆動トランジスタ６１のソース電位が変化する。ドレイン電流が０になった時点で、節点Ａと節点Ｂとの電圧（つまり駆動トランジスタ６１のゲート・ソース間電圧）は駆動トランジスタ６１の実際のしきい値に相当する電圧となっている。この電圧は、容量素子６７に保持される。

【0109】

そして、期間Ｔ２４の終了時（時刻ｔ４）には、駆動トランジスタ６１の実際のしきい値に相当する電圧が容量素子６７に保持される。これにより、期間Ｔ２５の後に容量素子６７に書き込まれる輝度を表す電圧が、しきい値電圧のばらつきにより正しい値からしきい値電圧シフト分ずれるのを抑制する。

【0110】

（期間Ｔ２５）
図５に示す時刻ｔ４〜時刻ｔ５の期間Ｔ２５は、しきい値補償動作を終了させるための期間である。

【0111】

時刻ｔ４〜ｔ５で、Ｅｎａｂｌｅ線７５の信号によりスイッチトランジスタ６５を非導通とする期間Ｔ２５を設けることにより、駆動トランジスタ６１経由で、第１電源線６９から節点Ｂへの電流の供給をなくすことができ、しきい値補償動作を確実に終了させてから次の動作を行うことができる。

【0112】

以上のように、期間Ｔ２５を終えた時刻ｔ５の時点で、複数の画素回路６０内の各容量素子６７は、対応する駆動トランジスタ６１の実際のしきい値電圧に相当する電圧を保持している。

【0113】

上記の期間Ｔ２１〜Ｔ２５の動作は、表示パネル６の全行について、行毎に順に実行される。

【0114】

（期間Ｔ２６）
時刻ｔ５〜時刻ｔ６の期間Ｔ２６は、スイッチトランジスタ６３を非導通状態（オフ状態）にすることで、Ｄａｔａ線７６を介して供給されたデータ信号電圧と基準電圧電源線６８の基準電圧ＶＲＥＦとが同時に節点Ａに印加されるのを防止する期間である。

【0115】

（期間Ｔ２７：書込期間）
時刻ｔ６〜時刻ｔ７の期間Ｔ２７は、Ｄａｔａ線７６から表示階調に応じた輝度電圧を画素回路６０にスイッチトランジスタ６２を介して取り込み、容量素子６７に書き込む書込期間である。

【0116】

具体的には、時刻ｔ６において、スイッチトランジスタ６３とスイッチトランジスタ６４とスイッチトランジスタ６５は非導通状態（オフ状態）に維持されつつ、スイッチトランジスタ６２が導通状態（オン状態）にされる。

【0117】

これにより、しきい値補償期間で記憶された駆動トランジスタ６１の実際のしきい値電圧Ｖｔｈに加えて輝度電圧と基準電圧電源線６８の基準電圧ＶＲＥＦとの電圧差が、（発光素子６６の容量）／（発光素子６６の容量＋容量素子６７の容量）倍されて、容量素子６７に保持される。スイッチトランジスタ６５が非導通状態にあるため、駆動トランジスタ６１はドレイン電流を流さない。

【0118】

このように、期間Ｔ２７（書込期間）では、Ｄａｔａ線７６からの輝度電圧及び駆動トランジスタ６１の実際のしきい値電圧に応じた電圧が容量素子６７に保持される。

【0119】

（期間Ｔ２８）
時刻ｔ７〜時刻ｔ８の期間Ｔ２８は、スイッチトランジスタ６２を確実に非導通にさせるための期間である。

【0120】

（期間Ｔ２９：発光期間）
次に、時刻ｔ８〜時刻ｔ９の期間Ｔ２９は、発光期間である。

【0121】

具体的には、時刻ｔ８において、スイッチトランジスタ６２、スイッチトランジスタ６３及びスイッチトランジスタ６４はオフ状態に維持されつつ、スイッチトランジスタ６５オン状態にされる。スイッチトランジスタ６５をオン状態にさせることで、容量素子６７に蓄えられた電圧に応じて駆動トランジスタ６１に発光素子６６に電流を供給し発光素子６６を発光させる。

【0122】

（期間Ｔ３０）
刻ｔ９〜時刻ｔ０の期間Ｔ３０は、すべてのスイッチを非導通状態として、節点Ａおよび節点Ｂの電位を、期間Ｔ２１で必要な電圧に近い電圧まで変化させるための期間である。

【0123】

以上のようなシーケンスにより、表示パネル６は表示を行う。また、期間Ｔ２４におけるしきい値電圧補償動作は、既に説明したように、駆動トランジスタ６１がｎチャネル型であって、画素回路間におけるしきい値電圧Ｖｔのばらつきが大きい場合（例えば、しきい値電圧Ｖｔが１．５Ｖ〜５Ｖ程度にばらつく場合）には、有効に機能しないことがある。すなわち、（１）しきい値補償動作が不完全になることがある。その結果、（２）輝度電圧として非発光の黒色を表す０Ｖを容量素子６７に書き込んだのに、少し光ってしまう。（３）容量素子６７に保持される電圧の有効範囲が狭くなってしまう。これらの不具合が発生し得る。

【0124】

そこで、画素回路６０の電源電圧ＶＥＬを０Ｖでもなく負の電圧でもなく正の電圧（例えば２、３Ｖ）に設定することにより、これらの不具合を解消し得る。

【0125】

そのため、画素回路６０に電源を供給する電源部４は、第１電圧ＶＴＦＴ（例えば、２０数Ｖ）、０Ｖでない正の第２電圧ＶＥＬ（例えば、２、３Ｖ）の２種類の電源電圧を生成し、複数の画素回路６０に供給している。その結果、しきい値電圧補償動作によって駆動トランジスタ６１のしきい値シフトの影響を抑制する機能を有効に利用することができる。

【0126】

［３．効果等］
本実施の形態における表示装置によれば、第２電圧を生成する第２電源回路であるＶＥＬ電源４２０が入力電圧Ｖｉｎよりも低い電圧の第１電源ＶＴＦＴをチョッピングするので、入力電圧Ｖｉｎをチョッピングすることと比べて、スイッチング素子の遷移損失を軽減させることで、ディーティ比が極端に小さくなることによるスイッチング動作の不安定化を回避することができ、第２電圧を安定化することができる。

【0127】

また、第１電源回路であるＶＴＦＴ電源４１０、第２電源回路であるＶＥＬ電源４２０は、どちらも、トランスを備えていないので、薄型化および軽量化が容易である。

【0128】

さらに、チョッピングのデューティ比に応じて出力電圧が決まるので、出力電圧の変更および出力電圧の微調整が容易である。例えば、トランス方式の電源では、出力電圧を変更するためにはトランス巻き線の変更（つまり、巻き線数や巻き線比の変更）が必要であるが、上記構成では、チョッピングのデューティの変更によって出力電圧を容易に変更および微調整をすることができる。

【0129】

また、第２電源ＶＥＬは０Ｖではなく正の電圧なので、しきい値補償動作をより完全に機能させることができる。

【0130】

以上説明してきたように、本開示の一態様に係る表示装置は、第１電圧に維持される第１電源線と、前記第１電圧より低い正の第２電圧に維持される第２電源線とから電力供給を受ける行列状に配置された複数の画素回路と、入力電圧をチョッピングすることにより前記第１電源線に前記第１電圧を出力する同期整流型の第１電源回路と、前記第１電圧をチョッピングすることにより前記第２電源線に前記第２電圧を出力する同期整流型の第２電源回路とを備える。前記第１電源回路は、前記入力電圧が印加される入力電源線と接地線の間に直列に接続された第１ハイサイドスイッチおよび第１ローサイドスイッチと、一端が前記第１ハイサイドスイッチと前記第１ローサイドスイッチとの接続点に接続され、他端が前記第１電源線に接続された第１インダクタと、前記第１ハイサイドスイッチおよび前記第１ローサイドスイッチのオンおよびオフを制御する第１コントローラとを備える。前記第２電源回路は、前記第１電源線と前記接地線の間に直列に接続された第２ハイサイドスイッチおよび第２ローサイドスイッチと、一端が前記第２ハイサイドスイッチと前記第２ローサイドスイッチとの接続点に接続され、他端が前記第２電源線に接続された第２インダクタと、前記第２ハイサイドスイッチおよび前記第２ローサイドスイッチのオンおよびオフを制御する第２コントローラとを備える。

【0131】

この構成によれば、第２電圧を生成する第２電源回路が入力電圧Ｖｉｎよりも低い電圧の第１電圧をチョッピングするので、入力電圧をチョッピングすることと比べて、電源効率を向上させることができ、さらに、この画素回路を流れる電流の一部は、第２電源回路を介して第１電源線６９に回生電流として流れるので、電源効率をさらに向上させることができる。

【0132】

第２電源回路において、ディーティ比が極端に小さくなることを回避することができ、第２電圧を安定化することができる。

【0133】

また、第１電源回路、第２電源回路は、どちらも、トランスを備えないので、薄型化および軽量化が容易である。

【0134】

さらに、チョッピングのデューティ比に応じて出力電圧が決まるので、出力電圧の変更および出力電圧の微調整が容易である。例えば、トランス方式の電源では、出力電圧を変更するためにはトランス巻き線の変更（つまり、巻き線数や巻き線比の変更）が必要であるが、上記構成では、チョッピングのデューティの変更によって出力電圧を容易に変更および微調整をすることができる。

【0135】

ここで、前記複数の画素回路のそれぞれは、供給される電流量に応じた明るさで発光する発光素子と、前記発光素子に電流を供給する駆動トランジスタとを備え、前記駆動トランジスタおよび前記発光素子は、前記第１電源線と前記第２電源線との間に直列に接続されていてもよい。

【0136】

ここで、前記表示装置は、さらに前記入力電源線と前記接地線との間に接続された入力キャパシタと、前記第１電源線と前記接地線との間に接続された第１出力キャパシタと、前記第２電源線と前記接地線との間に接続された第２出力キャパシタとを備えていてもよい。

【0137】

この構成によれば、第１出力キャパシタは、第２電源回路の入力容量素子としても機能するので、第２電源回路は、別途入力容量素子を備える必要がなく、また第１出力キャパシタは、前述の回生動作によりリプル電流が抑えられ、より小さいキャパシタ容量の使用が可能であり、コストを低減することができる。

【0138】

ここで、前記複数の画素回路のそれぞれは、前記駆動トランジスタのゲートに接続された容量素子を備え、前記表示装置は、前記複数の画素回路の表示を制御する制御部を備え、前記制御部は、前記容量素子に、当該容量素子が接続された駆動トランジスタの実際のしきい値電圧に相当する電圧を保持させるしきい値補償動作を行い、実際のしきい値電圧に相当する電圧が保持された前記容量素子に、輝度を表す電圧を上乗せする書き込み動作を行う構成としてもよい。

【0139】

この構成によれば、しきい値電圧補償動作による駆動トランジスタのしきい値シフトの影響を抑制する機能を、より有効に利用することができる。

【0140】

（変形例）
図６は、変形例における画素回路６０の構成例を示す図である。表示装置１は、図２に示した画素回路６０の代わりに図６に示す画素回路６０を備える構成としてもよい。図６の画素回路６０は、図１と比べて、スイッチトランジスタ６３、スイッチトランジスタ６４およびスイッチトランジスタ６５が削除されている点が異なる。このように画素回路６０の構成を単純化してもよい。

【0141】

以上、表示装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示における技術は、これらに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれる。

【0142】

また、上述した表示装置については、例えば図７に示すようなフラットパネルディスプレイとして利用することができる。また、テレビ受像機、パーソナルコンピュータ、携帯電話機など、表示装置を有するあらゆる電子機器に適用することができる。

【産業上の利用可能性】

【0143】

本開示は、テレビ受像機、情報機器のディスプレイなどの表示装置に利用できる。

【符号の説明】

【0144】

１ 表示装置
２ 制御部
３ 走査線駆動回路
４ 電源部
５ データ線駆動回路
６ 表示パネル
６０ 画素回路
６１ 駆動トランジスタ
６２、６３、６４、６５ スイッチトランジスタ
６６ 発光素子
６７ 容量素子
６８ 基準電圧電源線
６９ 第１電源線
７０ 第２電源線
７１ 初期化電源線
７２ Ｓｃａｎ線
７３ Ｒｅｆ線
７４ Ｉｎｉｔ線
７５ Ｅｎａｂｌｅ線
７６ Ｄａｔａ線
４０１ 入力電源線
４０９ 入力キャパシタ
４１０ ＶＴＦＴ電源
４１１ 第１ハイサイドスイッチ
４１２ 第１ローサイドスイッチ
４１３ 第１インダクタ
４１４ 第１制御回路
４１９ 第１出力キャパシタ
４２０ ＶＥＬ電源
４２１ 第２ハイサイドスイッチ
４２２ 第２ローサイドスイッチ
４２３ 第２インダクタ
４２４ 第２制御回路
４２９ 第２出力キャパシタ
Ｖｉｎ 入力電圧
ＶＴＦＴ 第１電圧
ＶＥＬ 第２電圧

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】