特許 6206599 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6206599

(24)【登録日】2017年9月15日

(45)【発行日】2017年10月4日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20170925BHJP

   H01L 29/12 20060101ALI20170925BHJP

   H01L 21/336 20060101ALI20170925BHJP

   H01L 29/06 20060101ALI20170925BHJP

【ＦＩ】

   H01L29/78 652F

   H01L29/78 652T

   H01L29/78 658A

   H01L29/78 652B

   H01L29/78 652C

   H01L29/78 652J

   H01L29/06 301D

   H01L29/06 301V

【請求項の数】4

【全頁数】16

(21)【出願番号】特願2016-547787(P2016-547787)

(86)(22)【出願日】2015年8月13日

(86)【国際出願番号】JP2015072908

(87)【国際公開番号】WO2016039070

(87)【国際公開日】20160317

【審査請求日】2016年10月3日

(31)【優先権主張番号】特願2014-185709(P2014-185709)

(32)【優先日】2014年9月11日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】星 保幸

(72)【発明者】

【氏名】原田 祐一

(72)【発明者】

【氏名】木下 明将

(72)【発明者】

【氏名】大西 泰彦

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開２０１３−２４７２５２（ＪＰ，Ａ）

【文献】 特開昭６０−２５４６５８（ＪＰ，Ａ）

【文献】 特開昭６３−２８９８７１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素でできた半導体基板と、
前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
前記半導体層の表面領域に設けられた第２導電型のベース領域と、
前記ベース領域の表面領域に設けられた第１導電型のソース領域と、
前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、
前記ソース領域及び前記コンタクト領域に接するソース電極と、
前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に設けられたゲート電極と、
前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、
前記ベース領域の平面形状が多角形状であり、
前記ソース領域は、前記ゲート電極に沿って伸びる島状に形成されており、かつ前記ベース領域内において前記多角形の対向する２辺のうちの一方の側にのみ１つ以上設けられていることを特徴とする半導体装置。

【請求項2】

第１導電型の炭化珪素でできた半導体基板と、
前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、
前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、
前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、
前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、
前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、
前記半導体領域の表面上に前記ソース領域及び前記ベース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、
前記ソース領域及び前記コンタクト領域に接するソース電極と、
前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に設けられたゲート電極と、
前記半導体基板の第２主面上に設けられたドレイン電極と、を備え、
前記ベース領域の平面形状が多角形状であり、
前記ソース領域は、前記ゲート電極に沿って島状に形成されており、かつ前記ベース領域内において前記多角形の対向する２辺のうちの一方の側にのみ１つ以上設けられていることを特徴とする半導体装置。

【請求項6】

第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域に設けられた第２導電型のベース領域と、前記ベース領域の表面領域に設けられた第１導電型のソース領域と、前記ベース領域の表面領域に設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、
前記ベース領域の平面形状が多角形状であり、
前記ソース領域を、前記ゲート電極に沿って伸びる島状に形成し、かつ前記ベース領域内において前記多角形の対向する２辺のうちの一方の側にのみ１つ以上設けたことを特徴とする半導体装置の製造方法。

【請求項7】

第１導電型の炭化珪素でできた半導体基板と、前記半導体基板の第１主面上に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層と、前記半導体層の表面領域の一部に設けられた第２導電型の半導体領域と、前記半導体領域の表面上に設けられた、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域と、前記半導体層の表面上に前記ベース領域に接して設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域と、前記ベース領域の表面領域に前記ウェル領域から離れて設けられた、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域と、前記半導体領域の表面上に前記ソース領域及び前記ベース領域に接して設けられた、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域と、前記ソース領域及び前記コンタクト領域に接するソース電極と、前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の表面上に設けられたゲート電極と、前記半導体基板の第２主面上に設けられたドレイン電極と、を備えた半導体装置の製造方法において、
前記ベース領域の平面形状が多角形状であり、
前記ソース領域を、前記ゲート電極に沿って島状に形成し、かつ前記ベース領域内において前記多角形の対向する２辺のうちの一方の側にのみ１つ以上設けたことを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

図７は、従来の半導体装置の第１の例を示す断面図である。図７に示すように、半導体装置は、ｎ⁺型炭化珪素半導体基板１０１のおもて面上にｎ型炭化珪素半導体層１０２を有する。ｎ型炭化珪素半導体層１０２の表面領域に複数のｐ型半導体領域１０３が設けられている。ｐ型半導体領域１０３の表面領域にｎ⁺型ソース領域１０４及びｐ⁺型コンタクト領域１０５が設けられている。ｎ⁺型ソース領域１０４とｎ型炭化珪素半導体層１０２との間のｐ型半導体領域１０３の上にゲート絶縁膜１０６を介してゲート電極１０７が設けられている。ｎ⁺型ソース領域１０４及びｐ⁺型コンタクト領域１０５にソース電極１０８が接している。ｎ⁺型炭化珪素半導体基板１０１の裏面にはドレイン電極１０９が形成されている（例えば、特許文献１参照）。

【0003】

図８は、従来の半導体装置の第２の例を示す断面図である。図８に示すように、半導体装置は、ｎ⁺型炭化珪素半導体基板２０１のおもて面上にｎ型炭化珪素半導体層２０２を有する。ｎ型炭化珪素半導体層２０２の表面領域に複数のｐ⁺型半導体領域２１０が設けられている。ｐ⁺型半導体領域２１０及びｎ型炭化珪素半導体層２０２の上にｐ型炭化珪素半導体層２１１が設けられている。ｐ⁺型炭化珪素半導体層２１１において、隣り合うｐ⁺型半導体領域２１０とｐ⁺型半導体領域２１０との間のｎ型炭化珪素半導体層２０２の上には、ｎ型半導体領域２１２が設けられている。ｐ⁺型炭化珪素半導体層２１１において、各ｐ⁺型半導体領域２１０の上には、ｐ型半導体領域２０３、ｎ⁺型ソース領域２０４及びｐ⁺型コンタクト領域２０５が設けられている。ｎ⁺型ソース領域２０４とｎ型半導体領域２１２との間のｐ型半導体領域２０３の上にゲート絶縁膜２０６を介してゲート電極２０７が設けられている。ｎ⁺型ソース領域２０４及びｐ⁺型コンタクト領域２０５にソース電極２０８が接している。ｎ⁺型炭化珪素半導体基板２０１の裏面にはドレイン電極２０９が形成されている（例えば、特許文献２参照）。

【0004】

図９は、従来の半導体装置のレイアウトを示す平面図である。上述した第１の例と同様な半導体装置において、例えば図９に示すように、例えば六角形の平面形状を有するｐ型半導体領域１０３が形成されており、ｎ⁺型ソース領域１０４がｐ型半導体領域１０３の六角形の６つの辺に沿って連続した環状に形成されているものがある。ゲート電極１０７は、各ｐ型半導体領域１０３の各辺と、そのｐ型半導体領域１０３の辺と対向する隣のｐ型半導体領域１０３の辺との間に跨って、連続して設けられている。上述した第２の例と同様な半導体装置においても同様である。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１３−１８７３０２号公報

【特許文献2】特開２０１３−１０２１０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、上述した従来の半導体装置には、図７または図８に示すように、寄生ＮＰＮトランジスタ３００が内蔵されている。そのため、スイッチング時など、ドレイン側に高電圧が印加されると、ｎ⁺型炭化珪素半導体基板１０１及びｎ型炭化珪素半導体層１０２に電圧が印加される。この印加された電圧の電圧上昇率ｄｖ／ｄｔとｎ⁺型ソース領域１０４の直下のｐベース抵抗とにより、ｐ型半導体領域１０３（ｐベース領域）の電位が高くなって、寄生ＮＰＮトランジスタ３００が動作するため、素子が破壊されるという問題点がある。

【0007】

また、上述した従来の半導体装置をインバータ回路に適用した場合、ゲート及びドレインに電圧が印加されるため、半導体装置に大電流が流れる。この大電流とｎ⁺型ソース領域１０４の直下のｐベース抵抗とにより、ｐ型半導体領域１０３（ｐベース領域）の電位が高くなって、寄生ＮＰＮトランジスタ３００が動作するため、素子が破壊されるという問題点がある。

【0008】

図９には、Ｐ型半導体領域１０３、ｎ⁺型ソース領域１０４及びゲート電極１０７の平面レイアウトのみが示されている。図９に示すように、ｐ型半導体領域１０３及びｎ⁺型ソース領域１０４が多角形で形成された場合には、電流が多角形の角部に集中し、ｐ型半導体領域１０３の電位がより一層、上昇するため、寄生ＮＰＮトランジスタ３００が動作し易くなるという問題点がある。なお図９に示す平面レイアウト図において、切断線Ｂ−Ｂ’における断面構造が図７または図８に示されている。

【0009】

炭化珪素半導体装置では、不純物が拡散し難いため、ｐ型半導体領域１０３を深く形成することは困難である。そのため、ｐベース抵抗を低減することは容易でない。上述した各問題点は、上述した従来の半導体装置の第１の例及び第２の例に共通した事柄である。

【0010】

この発明は、上述した従来技術による問題点を解消するため、破壊耐量を向上できることを目的とする。

【課題を解決するための手段】

【0011】

上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、以下の特徴を有する。第１導電型の炭化珪素でできた半導体基板を備えている。前記半導体基板の第１主面上に、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層が設けられている。前記半導体層の表面領域に第２導電型のベース領域が設けられている。前記ベース領域の表面領域に第１導電型のソース領域が設けられている。前記ベース領域の表面領域に、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域が設けられている。前記ソース領域及び前記コンタクト領域に接するソース電極が設けられている。前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上にゲート絶縁膜が設けられている。前記ゲート絶縁膜の表面上にゲート電極が設けられている。前記半導体基板の第２主面上にドレイン電極が設けられている。前記ソース領域は、前記ゲート電極に沿って伸びる島状に形成されており、かつ前記ベース領域内において１つ以上設けられている。

【0012】

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、以下の特徴を有する。第１導電型の炭化珪素でできた半導体基板を備えている。前記半導体基板の第１主面上に、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層が設けられている。前記半導体層の表面領域の一部に第２導電型の半導体領域が設けられている。前記半導体領域の表面上に、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域が設けられている。前記半導体層の表面上に前記ベース領域に接して、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域が設けられている。前記ベース領域の表面領域に前記ウェル領域から離れて、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域が設けられている。前記半導体領域の表面上に前記ソース領域及び前記ベース領域に接して、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域が設けられている。前記ソース領域及び前記コンタクト領域に接するソース電極が設けられている。前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上にゲート絶縁膜が設けられている。前記ゲート絶縁膜の表面上にゲート電極が設けられている。前記半導体基板の第２主面上にドレイン電極が設けられている。前記ソース領域は、前記ゲート電極に沿って島状に形成されており、かつ前記ベース領域内において１つ以上設けられている。

【0013】

また、前記ベース領域の平面形状が多角形状であり、前記ソース領域は、前記多角形の対向する２辺のうちの一方の側にのみ設けられていることを特徴とする。

【0014】

また、前記ベース領域の平面形状が多角形状であり、前記ソース領域は、前記多角形の２つ以上の辺のそれぞれに沿って各辺ごとに島状に設けられていることを特徴とする。

【0015】

また、前記ベース領域の平面形状がストライプ形状であり、前記ソース領域は、前記ベース領域の長手方向に沿って複数の島状に設けられていることを特徴とする。

【0016】

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、以下の特徴を有する。第１導電型の炭化珪素でできた半導体基板を備えている。前記半導体基板の第１主面上に、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層が設けられている。前記半導体層の表面領域に第２導電型のベース領域が設けられている。前記ベース領域の表面領域に第１導電型のソース領域が設けられている。前記ベース領域の表面領域に、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域が設けられている。前記ソース領域及び前記コンタクト領域に接するソース電極が設けられている。前記ベース領域の、前記半導体層と前記ソース領域とに挟まれた領域の表面上にゲート絶縁膜が設けられている。前記ゲート絶縁膜の表面上にゲート電極が設けられている。前記半導体基板の第２主面上にドレイン電極が設けられている。このような半導体装置の製造方法において、前記ソース領域を、前記ゲート電極に沿って伸びる島状に形成し、かつ前記ベース領域内において１つ以上設けている。

【0017】

また、上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置の製造方法は、以下の特徴を有する。第１導電型の炭化珪素でできた半導体基板を備えている。前記半導体基板の第１主面上に、前記半導体基板よりも不純物濃度の低い第１導電型の半導体層が設けられている。前記半導体層の表面領域の一部に第２導電型の半導体領域が設けられている。前記半導体領域の表面上に、前記半導体領域よりも不純物濃度の低い第２導電型のベース領域が設けられている。前記半導体層の表面上に前記ベース領域に接して、前記半導体基板よりも不純物濃度の低い第１導電型の炭化珪素でできたウェル領域が設けられている。前記ベース領域の表面領域に前記ウェル領域から離れて、前記ウェル領域よりも不純物濃度の高い第１導電型のソース領域が設けられている。前記半導体領域の表面上に前記ソース領域及び前記ベース領域に接して、前記ベース領域よりも不純物濃度の高い第２導電型のコンタクト領域が設けられている。前記ソース領域及び前記コンタクト領域に接するソース電極が設けられている。前記ベース領域の、前記ウェル領域と前記ソース領域とに挟まれた領域の表面上にゲート絶縁膜が設けられている。前記ゲート絶縁膜の表面上にゲート電極が設けられている。前記半導体基板の第２主面上にドレイン電極が設けられている。このような半導体装置の製造方法において、前記ソース領域を、前記ゲート電極に沿って島状に形成し、かつ前記ベース領域内において１つ以上設けている。

【0018】

上記構成によれば、ベース領域の表面領域において、ソース領域の島と島との間、またはソース領域の島の両端部の外側の領域は、ソース領域ではなく、ベース領域となる。そのため、島と島との間、または島の両端部の外側の領域では、ベース領域の厚さが、ソース領域が設けられている箇所と比べて、ソース領域の厚さ分、厚くなる。従って、ソース領域がゲート電極に沿って切れ目なく連続している場合と比べて、ベース領域の抵抗が小さくなり、ベース領域の電位の上昇が抑えられるため、寄生ＮＰＮトランジスタが動作するのが抑制される。

【0019】

また、ベース領域の表面領域において、ソース領域が設けられていない側は、ベース領域となる。そのため、ソース領域が設けられていない側では、ベース領域の厚さが、ソース領域が設けられている側と比べて、ソース領域の厚さ分、厚くなる。従って、ソース領域がゲート電極に沿って切れ目なく連続している場合と比べて、ベース領域の抵抗が小さくなり、ベース領域の電位の上昇が抑えられるため、寄生ＮＰＮトランジスタが動作するのが抑制される。また、ベース領域の表面領域において、ベース領域の角部付近は、ソース領域ではなく、ｐベース領域となる。ベース領域の角部付近では、ベース領域の厚さが、電流集中が起こりやすい角部付近にもソース領域が設けられている場合と比べて、ソース領域の厚さ分、厚くなる。従って、ベース領域の角部付近にもソース領域が設けられている場合と比べて、ベース領域の抵抗が小さくなり、ベース領域の電位の上昇が抑えられるため、寄生ＮＰＮトランジスタが動作するのが抑制される。

【発明の効果】

【0020】

本発明によれば、破壊耐量を向上させることができる。

【図面の簡単な説明】

【0021】

【図1】図１は、本発明の実施の形態１にかかる半導体装置の第１の例を示す断面図である。

【図2】図２は、本発明の実施の形態１にかかる半導体装置の第２の例を示す断面図である。

【図3】図３は、本発明の実施の形態１にかかる半導体装置のレイアウトの一例を示す平面図である。

【図4】図４は、本発明の実施の形態２にかかる半導体装置のレイアウトの一例を示す平面図である。

【図5】図５は、本発明の実施の形態３にかかる半導体装置のレイアウトの一例を示す平面図である。

【図6】図６は、本発明の実施の形態４にかかる半導体装置のレイアウトの一例を示す平面図である。

【図7】図７は、従来の半導体装置の第１の例を示す断面図である。

【図8】図８は、従来の半導体装置の第２の例を示す断面図である。

【図9】図９は、従来の半導体装置のレイアウトを示す平面図である。

【発明を実施するための形態】

【0022】

以下に添付図面を参照して、この発明にかかる半導体装置及び半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。なお、以下の実施の形態の説明及び添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0023】

（実施の形態１）
・半導体装置の第１の例
図１は、本発明の実施の形態１にかかる半導体装置の第１の例を示す断面図である。図１には、半導体装置の活性領域が示されている。活性領域には、半導体装置のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造、すなわち素子構造が形成されている。活性領域は、図示しない耐圧構造部によって囲まれていてもよい。

【0024】

図１に示すように、半導体装置は、炭化珪素でできたｎ⁺半導体基板１及びｎ半導体層２を備えている。ｎ⁺半導体基板１は、例えば炭化珪素にＮ型不純物がドーピングされた炭化珪素単結晶基板であってもよい。ｎ⁺半導体基板１は、例えばドレイン領域となる。本実施の形態の説明において、ｎ⁺半導体基板１のおもて面は第１主面であり、裏面は第２主面であるとする。

【0025】

ｎ半導体層２は、ｎ⁺半導体基板１の第１主面上に設けられている。ｎ半導体層２の不純物濃度は、ｎ⁺半導体基板１よりも低い。ｎ半導体層２は、例えば炭化珪素にＮ型不純物がドーピングされた半導体層であってもよい。ｎ半導体層２は、例えばＮ型のドリフト層となる。

【0026】

半導体装置は、ｎ⁺半導体基板１の第１主面側に、ＭＯＳ構造として、例えばｐベース領域３、ｎ⁺ソース領域４、ｐ⁺コンタクト領域５、ゲート絶縁膜６、ゲート電極７及びソース電極８を備えている。半導体装置は、ｎ⁺半導体基板１の第２主面側に、例えばドレイン電極９となる裏面電極を備えている。

【0027】

ｐベース領域３は、ｎ半導体層２の表面領域の一部に設けられている。ｐベース領域３は、例えばｎ半導体層２の表面領域の別の一部を挟むように設けられていてもよい。つまり、隣り合うｐベース領域３とｐベース領域３との間にｎ半導体層２の領域があってもよい。ｐベース領域３は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。

【0028】

ｎ⁺ソース領域４は、ｐベース領域３の表面領域に設けられている。ｎ⁺ソース領域４は、隣り合うｐベース領域３とｐベース領域３との間のｎ半導体層２の領域から離れて設けられている。ｎ⁺ソース領域４の不純物濃度は、ｎ半導体層２よりも高い。特に限定しないが、図１に示す例では、例えばＡ’側のｐベース領域３にはｎ⁺ソース領域４が設けられているが、Ａ側のｐベース領域３にはｎ⁺ソース領域４が設けられていない。ここで、Ａ及びＡ’は、図３に示す切断線Ａ−Ａ’のＡ及びＡ’のことである。

【0029】

ｐ⁺コンタクト領域５は、ｐベース領域３の表面領域において、隣り合うｐベース領域３とｐベース領域３との間のｎ半導体層２の領域から離れて設けられている。ｐ⁺コンタクト領域５は、ｐベース領域３及びｎ⁺ソース領域４に接する。ｐ⁺コンタクト領域５の不純物濃度は、ｐベース領域３よりも高い。

【0030】

ゲート絶縁膜６は、ｐベース領域３の、隣り合うｐベース領域３とｐベース領域３との間のｎ半導体層２の領域とｎ⁺ソース領域４とに挟まれた領域の表面上に設けられている。ゲート絶縁膜６は、例えばｎ半導体層２の領域を挟んで隣り合うＡ側のｐベース領域３の表面上から、ｎ半導体層２の領域の表面上を経て、Ａ’側のｎ⁺ソース領域４の表面上まで伸びていてもよい。

【0031】

ゲート電極７は、ゲート絶縁膜６の表面上に設けられている。ゲート電極７は、例えばｎ半導体層２の領域を挟んで隣り合うＡ側のｐベース領域３の上から、ｎ半導体層２の領域の表面上を経て、Ａ’側のｎ⁺ソース領域４の上まで伸びていてもよい。

【0032】

ソース電極８は、ｎ⁺ソース領域４及びｐ⁺コンタクト領域５の表面に、ｎ⁺ソース領域４及びｐ⁺コンタクト領域５に接して設けられている。ソース電極８は、ｎ⁺ソース領域４及びｐ⁺コンタクト領域５に電気的に接続されている。ソース電極８は、図示しない層間絶縁膜によって、ゲート電極７から絶縁されている。

【0033】

ドレイン電極９は、ｎ⁺半導体基板１の第２主面上に設けられている。ドレイン電極９は、ｎ⁺半導体基板１にオーミック接合している。

【0034】

・半導体装置の第１の例の製造方法の一例
まず、Ｎ型の炭化珪素でできたｎ⁺半導体基板１を用意する。このｎ⁺半導体基板１の第１主面上に、Ｎ型不純物をドーピングしながら炭化珪素でできたｎ半導体層２をエピタキシャル成長させる。

【0035】

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｎ半導体層２の表面領域の、ｐベース領域３となる領域に、Ｐ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐベース領域３となるイオン注入領域の、ｎ⁺ソース領域４となる領域に、Ｎ型不純物をイオン注入する。

【0036】

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐベース領域３となるイオン注入領域の、ｐ⁺コンタクト領域５となる領域に、Ｐ型不純物をイオン注入する。なお、ｐベース領域３を設けるためのイオン注入、ｎ⁺ソース領域４を設けるためのイオン注入、及びｐ⁺コンタクト領域５を設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。

【0037】

次いで、熱処理（アニール）を行って、例えばｐベース領域３、ｎ⁺ソース領域４及びｐ⁺コンタクト領域５となる各イオン注入領域を活性化させる。それによって、ｐベース領域３、ｎ⁺ソース領域４及びｐ⁺コンタクト領域５ができる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

【0038】

次いで、ｐベース領域３、ｎ⁺ソース領域４及びｐ⁺コンタクト領域５が設けられた側の面を熱酸化して、この面全体にゲート絶縁膜６を設ける。次いで、ゲート絶縁膜６の上にゲート電極７を設ける。

【0039】

次いで、ｎ⁺ソース領域４及びｐ⁺コンタクト領域５に接するように、ソース電極８の元になる金属膜を設ける。次いで、ｎ⁺半導体基板１の第２主面上に、ドレイン電極９の元になる金属膜を設ける。そして、熱処理を行って、ソース電極８、ドレイン電極９を形成する。ｎ⁺半導体基板１とドレイン電極９とはオーミック接合となる。以上のようにして、図１に示す半導体装置が完成する。

【0040】

・半導体装置の第２の例
図２は、本発明の実施の形態１にかかる半導体装置の第２の例を示す断面図である。図２には、半導体装置の活性領域が示されている。活性領域に半導体装置のＭＯＳ構造が形成されていること、活性領域が耐圧構造部によって囲まれていてもよいことは、図１に示す半導体装置の第１の例と同様である。

【0041】

図２に示すように、半導体装置は、ｎ⁺半導体基板１及びｎ半導体層２を備えている。ｎ⁺半導体基板１及びｎ半導体層２については、半導体装置の第１の例と同様であるため、重複する説明を省略する。

【0042】

半導体装置は、ｎ⁺半導体基板１の第１主面側に、ＭＯＳ構造として、例えばｐベース領域３、ｎ⁺ソース領域４、ｐ⁺コンタクト領域５、ゲート絶縁膜６、ゲート電極７、ソース電極８、ｐ⁺半導体領域１１及びｎウェル領域１２を備えている。半導体装置は、ｎ⁺半導体基板１の第２主面側に、例えばドレイン電極９となる裏面電極を備えている。

【0043】

ｐ⁺半導体領域１１は、ｎ半導体層２の表面領域の一部に設けられている。ｐ⁺半導体領域１１は、例えばｎ半導体層２の表面領域の別の一部を挟むように設けられていてもよい。つまり、隣り合うｐ⁺半導体領域１１とｐ⁺半導体領域１１との間にｎ半導体層２の領域があってもよい。ｐ⁺半導体領域１１は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。

【0044】

ｐベース領域３は、ｐ⁺半導体領域１１の表面上に設けられている。ｐベース領域３の不純物濃度は、ｐ⁺半導体領域１１よりも低い。ｐベース領域３は、例えば炭化珪素にＰ型不純物がドーピングされた半導体領域であってもよい。ｐベース領域３は、例えばエピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層の一部であってもよい。

【0045】

ｎウェル領域１２は、ｎ半導体層２の、隣り合うｐ⁺半導体領域１１とｐ⁺半導体領域１１との間の領域の表面上に、設けられている。ｎウェル領域１２は、ｐベース領域３に接して設けられている。ｎウェル領域１２の不純物濃度は、ｎ⁺半導体基板１よりも低い。ｎウェル領域１２は、例えば上述したようにエピタキシャル成長法によってｎ半導体層２の上に積層されたｐ半導体層の一部の導電型を、Ｎ型不純物のイオン注入及び熱処理によって反転させた領域であってもよい。ｎウェル領域１２は、例えばｎ半導体層２とともにＮ型のドリフト領域となる。

【0046】

ｎ⁺ソース領域４は、ｐ⁺半導体領域１１の上のｐベース領域３の表面領域に設けられている。ｎ⁺ソース領域４は、ｎウェル領域１２から離れて設けられている。ｎ⁺ソース領域４の不純物濃度は、ｎウェル領域１２よりも高い。特に限定しないが、図２に示す例では、例えばＡ’側のｐベース領域３にはｎ⁺ソース領域４が設けられているが、Ａ側のｐベース領域３にはｎ⁺ソース領域４が設けられていない。Ａ及びＡ’については、上述した第１の例において説明した通りである。

【0047】

ｐ⁺コンタクト領域５は、ｐベース領域３を挟んでｎウェル領域１２の反対側、すなわちｎウェル領域１２から離れて設けられている。ｐ⁺コンタクト領域５は、ｐベース領域３及びｎ⁺ソース領域４に接する。ｐ⁺コンタクト領域５は、例えば上述したようにｎ半導体層２の上のｐベース領域３となるｐ半導体層を貫通して、ｐ⁺半導体領域１１に接する。ｐ⁺コンタクト領域５の不純物濃度は、ｐベース領域３よりも高い。

【0048】

ゲート絶縁膜６は、ｐベース領域３の、ｎウェル領域１２とｎ⁺ソース領域４とに挟まれた領域の表面上に設けられている。ゲート絶縁膜６は、例えばｎウェル領域１２を挟んで隣り合うＡ側のｐベース領域３の表面上から、ｎウェル領域１２の表面上を経て、Ａ’側のｎ⁺ソース領域４の表面上まで伸びていてもよい。

【0049】

ゲート電極７は、ゲート絶縁膜６の表面上に設けられている。ゲート電極７は、例えばｎウェル領域１２を挟んで隣り合うＡ側のｐベース領域３の上から、ｎウェル領域１２の上を経て、Ａ’側のｎ⁺ソース領域４の上まで伸びていてもよい。

【0050】

ソース電極８及びドレイン電極９については、半導体装置の第１の例と同様であるため、重複する説明を省略する。

【0051】

・半導体装置の第２の例の製造方法の一例
まず、Ｎ型の炭化珪素でできたｎ⁺半導体基板１を用意する。このｎ⁺半導体基板１の第１主面上に、Ｎ型不純物をドーピングしながら炭化珪素でできたｎ半導体層２をエピタキシャル成長させる。

【0052】

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｎ半導体層２の表面領域の、ｐ⁺半導体領域１１となる領域に、Ｐ型不純物をイオン注入する。次いで、ｎ半導体層２の表面上に、Ｐ型不純物をドーピングしながら炭化珪素でできたｐ半導体層をエピタキシャル成長させる。このｐ半導体層は、ｐベース領域３となる。

【0053】

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐベース領域３となるｐ半導体層の、ｎウェル領域１２となる領域に、Ｎ型不純物をイオン注入する。次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐベース領域３となるｐ半導体層の、ｎ⁺ソース領域４となる領域に、Ｎ型不純物をイオン注入する。

【0054】

次いで、フォトリソグラフィ技術及びイオン注入法によって、ｐベース領域３となるｐ半導体層の、ｐ⁺コンタクト領域５となる領域に、Ｐ型不純物をイオン注入する。なお、ｐ⁺半導体領域１１を設けるためのイオン注入、ｎウェル領域１２を設けるためのイオン注入、ｎ⁺ソース領域４を設けるためのイオン注入、及びｐ⁺コンタクト領域５を設けるためのイオン注入の順序は、上述した順序に限らず、種々変更可能である。

【0055】

次いで、熱処理（アニール）を行って、例えばｐ⁺半導体領域１１、ｎウェル領域１２、ｎ⁺ソース領域４及びｐ⁺コンタクト領域５となる各イオン注入領域を活性化させる。それによって、ｐ⁺半導体領域１１、ｎウェル領域１２、ｎ⁺ソース領域４及びｐ⁺コンタクト領域５ができる。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

【0056】

次いで、ｐベース領域３、ｎ⁺ソース領域４、ｐ⁺コンタクト領域５及びｎウェル領域１２が設けられた側の面を熱酸化して、この面全体にゲート絶縁膜６を設ける。次いで、ゲート絶縁膜６の上にゲート電極７を設ける。

【0057】

次いで、ｎ⁺ソース領域４及びｐ⁺コンタクト領域５に接するように、ソース電極８の元になる金属膜を設ける。次いで、ｎ⁺半導体基板１の第２主面上に、ドレイン電極９の元になる金属膜を設け、熱処理を行って、ソース電極８とドレイン電極９を形成する。ｎ⁺半導体基板１とドレイン電極９とはオーミック接合となる。以上のようにして、図２に示す半導体装置が完成する。

【0058】

上述した第１の例または第２の例において、ソース電極８に対してドレイン電極９に正の電圧が印可された状態で、ゲート電極７にしきい値電圧Ｖｔｈ未満の電圧が印可されるとする。この場合、第１の例では、ｐベース領域３とｎ半導体層２との間のＰＮ接合、第２の例では、ｐベース領域３とｎウェル領域１２との間のＰＮ接合が、それぞれ逆バイアスされた状態となるため、半導体装置には電流が流れない。

【0059】

一方、上述した第１の例または第２の例において、ソース電極８に対してドレイン電極９に正の電圧が印可された状態で、ゲート電極７にしきい値電圧Ｖｔｈ以上の電圧が印可されるとする。この場合、ゲート電極７の下のｐベース領域３に反転層が形成されるため、半導体装置には電流が流れる。このように、ゲート電極７に印加する電圧によって、半導体装置のスイッチング動作を行うことができる。

【0060】

・平面レイアウトの一例
図３は、本発明の実施の形態１にかかる半導体装置のレイアウトの一例を示す平面図である。上述した半導体装置の第１の例または第２の例において、ｐベース領域３は、平面形状が多角形状をなす島状に設けられている。特に限定しないが、例えば図３に示す例のように、ｐベース領域３は、例えば六角形状をなしていてもよい。なお、ｐベース領域３は、四角形状でもよいし、八角形状でもよいし、十以上など、偶数個の角部を有する多角形状でもよい。

【0061】

ゲート電極７は、各ｐベース領域３の各辺と、そのｐベース領域３の辺と対向する隣のｐベース領域３の辺との間に跨って、連続して設けられている。

【0062】

ｎ⁺ソース領域４は、ゲート電極７に沿って伸びる島状に形成されている。ｎ⁺ソース領域４の島は、各ｐベース領域３内において１つ以上設けられている。ｎ⁺ソース領域４の島は、ｐベース領域３の多角形の対向する２辺のうちの一方の側にのみ設けられていてもよい。特に限定しないが、例えば図３に示す例のように、ｎ⁺ソース領域４の島は、各ｐベース領域３の六角形状をなす島において、１つおきの辺に設けられていてもよい。すなわち、各ｐベース領域３において、ｎ⁺ソース領域４が設けられている辺の隣の辺には、ｎ⁺ソース領域４が設けられていない。また、各ｐベース領域３の、ｎ⁺ソース領域４が設けられている辺と対向する隣のｐベース領域３の辺には、ｎ⁺ソース領域４が設けられていない。

【0063】

実施の形態１によれば、ｐベース領域３の表面領域において、ｎ⁺ソース領域４の島と島との間、またはｎ⁺ソース領域４の島の両端部の外側の領域、例えばｎ⁺ソース領域４が設けられていない側は、ｎ⁺ソース領域４ではなく、ｐベース領域３となる。そのため、ｎ⁺ソース領域４ではなく、ｐベース領域３となる領域では、ｐベース領域３の厚さが、ｎ⁺ソース領域４が設けられている領域と比べて、ｎ⁺ソース領域４の厚さ分、厚くなる。それによって、ドレイン電極９に高電圧が印加されたことによって半導体装置がスイッチング動作してオフする際に、ソース領域がゲート電極に沿って切れ目なく連続している従来構成と比べて、ｐベース領域３の抵抗が小さくなり、ｐベース領域３の電位の上昇が抑えられる。従って、寄生ＮＰＮトランジスタが動作するのが抑制され、オフする際に半導体装置に大電流を流すことができるので、半導体装置の破壊耐量を向上させることができる。

【0064】

（実施の形態２）
実施の形態２において、半導体装置の第１の例及びその第１の例の製造方法、並びに半導体装置の第２の例及びその第２の例の製造方法については、実施の形態１と同様である。従って、重複する説明を省略し、第１の例または第２の例の断面構造については、図１または図２を参照されたい。

【0065】

・平面レイアウトの一例
図４は、本発明の実施の形態２にかかる半導体装置のレイアウトの一例を示す平面図である。図４に示すように、図１または図２に示す半導体装置の第１の例または第２の例において、ｐベース領域３は、平面形状が多角形状をなす島状に設けられている。特に限定しないが、例えば図３に示す例のように、ｐベース領域３及びゲート電極７については、実施の形態１と同様であるため、重複する説明を省略する。

【0066】

ｎ⁺ソース領域４は、ゲート電極７に沿って伸びる島状に形成されている。ｎ⁺ソース領域４の島は、各ｐベース領域３内において１つ以上設けられている。ｎ⁺ソース領域４の島は、ｐベース領域３の多角形の対向する２辺のうちの一方の側にのみ設けられていてもよい。特に限定しないが、例えば図４に示す例のように、ｎ⁺ソース領域４の島は、各ｐベース領域３の六角形状をなす島において、３つの連続した辺のそれぞれに平行に連続して設けられていてもよい。従って、各ｐベース領域３において、ｎ⁺ソース領域４が設けられている３つの連続した辺に対向する３つの辺の側には、ｎ⁺ソース領域４が設けられていない。また、各ｐベース領域３の、ｎ⁺ソース領域４が設けられている辺と対向する隣のｐベース領域３の辺には、ｎ⁺ソース領域４が設けられていない。

【0067】

実施の形態２によれば、ｐベース領域３の表面領域において、ｎ⁺ソース領域４が設けられていない側は、ｎ⁺ソース領域４ではなく、ｐベース領域３となる。そのため、ｎ⁺ソース領域４ではなく、ｐベース領域３となる領域では、ｐベース領域３の厚さが、ｎ⁺ソース領域４が設けられている領域と比べて、ｎ⁺ソース領域４の厚さ分、厚くなる。それによって、ドレイン電極９に高電圧が印加されたことによって半導体装置がスイッチング動作してオフする際に、ソース領域がゲート電極に沿って切れ目なく連続している従来構成と比べて、ｐベース領域３の抵抗が小さくなる。つまり、例えば六角形セルの半分でｐベース領域３の抵抗を小さくすることによって、六角形セル全体でのｐベース領域３の抵抗が小さくなる。ｐベース領域３の抵抗が小さくなれば、ｐベース領域３の電位の上昇が抑えられる。従って、寄生ＮＰＮトランジスタが動作するのが抑制され、オフする際に半導体装置に大電流を流すことができるので、半導体装置の破壊耐量を向上させることができる。

【0068】

（実施の形態３）
実施の形態３において、半導体装置の第１の例及びその第１の例の製造方法、並びに半導体装置の第２の例及びその第２の例の製造方法については、実施の形態１と同様である。従って、重複する説明を省略し、第１の例または第２の例の断面構造については、図１または図２を参照されたい。ただし、図１及び図２において、Ａ側のｐベース領域３にも、Ａ’側のｐベース領域３と同様に、ｎ⁺ソース領域４が設けられている。

【0069】

・平面レイアウトの一例
図５は、本発明の実施の形態３にかかる半導体装置のレイアウトの一例を示す平面図である。図５に示すように、図１または図２に示す半導体装置の第１の例または第２の例において、ｐベース領域３は、平面形状が多角形状をなす島状に設けられている。特に限定しないが、例えば図３に示す例のように、ｐベース領域３及びゲート電極７については、実施の形態１と同様であるため、重複する説明を省略する。なお、ｐベース領域３は、さらに三角形状でもよいし、五角形状でもよいし、七角形状でもよいし、九角形状でもよい。

【0070】

ｎ⁺ソース領域４は、ゲート電極７に沿って伸びる島状に形成されている。ｎ⁺ソース領域４の島は、各ｐベース領域３内において２つ以上の辺のそれぞれに沿って各辺ごとに島状に設けられている。特に限定しないが、例えば図５に示す例のように、ｎ⁺ソース領域４の島は、各ｐベース領域３の六角形状をなす島において、各辺のそれぞれに平行に設けられていてもよい。ただし、六角形の各辺に平行に設けられた各ｎ⁺ソース領域４の島は、隣の辺に平行に設けられたｎ⁺ソース領域４の島とはつながっていない。つまり、六角形セルの角部付近にはｎ⁺ソース領域４が設けられていない。

【0071】

実施の形態３によれば、ｐベース領域３の表面領域において、角部付近は、ソース領域４ではなく、ｐベース領域３となる。ｐベース領域３の角部付近では、ｐベース領域３の厚さが、ソース領域４が設けられている領域と比べて、ソース領域４の厚さ分、厚くなる。それによって、ドレイン電極９に高電圧が印加されたことによって半導体装置がスイッチング動作してオフする際に、電流集中が起こりやすい角部付近にもソース領域が設けられている従来構成と比べて、角部付近のｐベース領域３の抵抗が小さくなるため、ｐベース領域３の電位の上昇が抑えられる。従って、寄生ＮＰＮトランジスタが動作するのが抑制され、オフする際に半導体装置に大電流を流すことができるので、半導体装置の破壊耐量を向上させることができる。

【0072】

（実施の形態４）
実施の形態４において、半導体装置の第１の例及びその第１の例の製造方法、並びに半導体装置の第２の例及びその第２の例の製造方法については、実施の形態１と同様である。従って、重複する説明を省略し、第１の例または第２の例の断面構造については、図１または図２を参照されたい。ただし、図１及び図２において、Ａ側のｐベース領域３にも、Ａ’側のｐベース領域３と同様に、ｎ⁺ソース領域４が設けられている。

【0073】

・平面レイアウトの一例
図６は、本発明の実施の形態４にかかる半導体装置のレイアウトの一例を示す平面図である。図６に示すように、図１または図２に示す半導体装置の第１の例または第２の例において、ｐベース領域３の平面形状は、ストライプ形状をなしている。従って、ゲート電極７も、各ｐベース領域３の長手方向の辺と、そのｐベース領域３の辺と対向する隣のｐベース領域３の長手方向の辺との間に跨って設けられている。

【0074】

各ｐベース領域３において、ｎ⁺ソース領域４は、ゲート電極７の長手方向に沿って伸びる複数の島状に設けられている。

【0075】

実施の形態４によれば、ｐベース領域３の表面領域において、ソース領域４が設けられていない領域は、ｐベース領域３となるため、ｎ⁺ソース領域４の島と島との間の領域では、ｐベース領域３の厚さが、ソース領域４が設けられている領域と比べて、ソース領域４の厚さ分、厚くなる。それによって、ドレイン電極９に高電圧が印加されたことによって半導体装置がスイッチング動作してオフする際に、一定の間隔でｐベース領域３の抵抗が小さくなるため、ソース領域がゲート電極に沿って切れ目なく連続している従来構成と比べて、ｐベース領域３の電位の上昇が抑えられる。従って、寄生ＮＰＮトランジスタが動作するのが抑制され、オフする際に半導体装置に大電流を流すことができるので、半導体装置の破壊耐量を向上させることができる。

【0076】

以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。例えば、各実施の形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。

【産業上の利用可能性】

【0077】

以上のように、本発明は、例えば炭化珪素基板上に形成されたスイッチングデバイスとして用いることができる半導体装置に有用であり、特に、炭化珪素でできた縦型のＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置に適している。

【符号の説明】

【0078】

１ ｎ⁺半導体基板
２ ｎ半導体層
３ ｐベース領域
４ ｎ⁺ソース領域
５ ｐ⁺コンタクト領域
６ ゲート絶縁膜
７ ゲート電極
８ ソース電極
９ ドレイン電極
１１ ｐ⁺半導体領域
１２ ｎウェル領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】