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特許6207610基準セル修復機構

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6207610

(24)【登録日】2017年9月15日

(45)【発行日】2017年10月4日

(54)【発明の名称】基準セル修復機構

(51)【国際特許分類】

G11C 11/16 20060101AFI20170925BHJP

G11C 29/00 20060101ALI20170925BHJP

G11C 7/14 20060101ALI20170925BHJP

【ＦＩ】

G11C11/16 230

G11C29/00 603F

G11C7/14

【請求項の数】22

【全頁数】19

(21)【出願番号】特願2015-532106(P2015-532106)

(86)(22)【出願日】2013年9月13日

(65)【公表番号】特表2015-528623(P2015-528623A)

(43)【公表日】2015年9月28日

(86)【国際出願番号】US2013059808

(87)【国際公開番号】WO2014043574

(87)【国際公開日】20140320

【審査請求日】2016年8月24日

(31)【優先権主張番号】13/613,038

(32)【優先日】2012年9月13日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】507364838

【氏名又は名称】クアルコム，インコーポレイテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山靖彦

(74)【代理人】

【識別番号】100163522

【弁理士】

【氏名又は名称】黒田晋平

(72)【発明者】

【氏名】ジュン・ピル・キム

(72)【発明者】

【氏名】テヒュン・キム

(72)【発明者】

【氏名】スンリュル・キム

【審査官】後藤彰

(56)【参考文献】

【文献】特開２００２−２２２５８９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ１１／１６

Ｇ１１Ｃ２９／００

Ｇ１１Ｃ７／１４

(57)【特許請求の範囲】

【請求項1】

第1の基準セルアレイ内の第1の基準セルであって、前記第1の基準セルが、第1の基準ビット線に結合された、反対方向を向いた基準磁気トンネル接合(MTJ)の第1の対を含む、第1の基準セルと、
第2の基準セルアレイ内の第2の基準セルであって、前記第2の基準セルが、第2の基準ビット線に結合された、反対方向を向いた基準MTJの第2の対を含む、第2の基準セルと、
前記第1の基準セルと前記第2の基準セルとに結合されたワード線と、
反対方向を向いた基準MTJの前記第1の対を併合基準ノードから結合解除するか、または反対方向を向いた基準MTJの前記第1の対と、反対方向を向いた基準MTJの前記第2の対とを前記併合基準ノードに同時に結合するかを選択して、前記併合基準ノードに関する併合基準レベルを生成するように構成されたプログラマブルスイッチング回路と
を含むメモリ装置。

【請求項2】

前記併合基準ノードに結合された第1のセンス増幅器回路と、
前記ワード線と第1のデータビット線とに結合された第1のデータMTJを含む第1のデータセルと、
前記ワード線と第2のデータビット線とに結合された第2のデータMTJを含む第2のデータセルと、
前記第1のデータビット線と前記第2のデータビット線とに結合された第1のマルチプレクサ回路であって、前記第1のデータビット線または前記第2のデータビット線を前記第1のセンス増幅器回路に選択的に結合するように構成された第1のマルチプレクサ回路と
をさらに含む、請求項1に記載のメモリ装置。

【請求項3】

前記併合基準ノードに結合された第2のセンス増幅器回路と、
前記ワード線と第3のデータビット線とに結合された第3のデータMTJを含む第3のデータセルと、
前記ワード線と第4のデータビット線とに結合された第4のデータMTJを含む第4のデータセルと、
前記第3のデータビット線と前記第4のデータビット線とに結合された第2のマルチプレクサ回路であって、前記第3のデータビット線または前記第4のデータビット線を前記第2のセンス増幅器回路に選択的に結合するように構成された第2のマルチプレクサ回路と
をさらに含む、請求項2に記載のメモリ装置。

【請求項4】

前記プログラマブルスイッチング回路が、
前記第1の基準ビット線と前記併合基準ノードとの間に結合されたパスゲートと、
前記パスゲートを有効または無効にするように構成されたプログラマブルデバイスと
をさらに含む、請求項1に記載のメモリ装置。

【請求項5】

前記プログラマブルデバイスと前記パスゲートとの間に結合された論理回路と、
前記論理回路に結合されたブロック有効ノードと
をさらに含み、
前記論理回路が、前記プログラマブルデバイスのプログラム状態に応じて、前記ブロック有効ノード上でパスゲート有効信号を渡すかまたは反転するように構成される、請求項4に記載のメモリ装置。

【請求項6】

前記プログラマブルデバイスが、
内部ワンタイムプログラマブル(OTP)MTJデバイス、および/もしくは外部OTP MTJデバイス、ならびに/またはヒューズ要素
をさらに含む、請求項4に記載のメモリ装置。

【請求項7】

携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定ロケーションデータユニットに統合される、請求項1に記載のメモリ装置。

【請求項8】

第1の基準セルアレイ内の第1の基準セルであって、前記第1の基準セルが、第1の基準ビット線に結合された、反対方向を向いた基準磁気トンネル接合(MTJ)の第1の対を含む、第1の基準セルと、
第2の基準セルアレイ内の冗長基準セルであって、前記冗長基準セルが、冗長基準ビット線に結合された、反対方向を向いた基準MTJの冗長対を含む、冗長基準セルと、
前記第1の基準セルと前記冗長基準セルとに結合されたワード線と、
反対方向を向いた基準MTJの前記第1の対を併合基準ノードから選択的に結合解除して、前記冗長基準ビット線を前記併合基準ノードに選択的に結合するか、または反対方向を向いた基準MTJの前記第1の対と、反対方向を向いた基準MTJの前記冗長対とを前記併合基準ノードに同時に結合するかを選択して、前記併合基準ノードに関する併合基準レベルを生成するように構成されたプログラマブルスイッチング回路と
を含むメモリ装置。

【請求項9】

【請求項10】

【請求項11】

前記プログラマブルスイッチング回路が、
前記第1の基準ビット線と前記併合基準ノードとの間に結合された第1のパスゲートと、
前記冗長基準ビット線と前記併合基準ノードとの間に結合された第2のパスゲートと、
前記第2のパスゲートを無効にすると同時に、前記第1のパスゲートを無効にするように構成されたプログラマブルデバイスと
をさらに含む、請求項8に記載のメモリ装置。

【請求項12】

前記プログラマブルデバイスと前記第1のパスゲートおよび前記第2のパスゲートとの間に結合された論理回路と、
前記論理回路に結合されたブロック有効ノードと
をさらに含み、
前記論理回路が、前記プログラマブルデバイスの第1のプログラム状態に応じて、有効信号を前記ブロック有効ノードから前記第1のパスゲートに渡して、前記有効信号を前記ブロック有効ノードから前記第2のパスゲートに反転させるように構成され、
前記論理回路が、前記プログラマブルデバイスの第2のプログラム状態に応じて、前記有効信号を前記ブロック有効ノードから前記第1のパスゲートに反転させて、前記有効信号を前記ブロック有効ノードから前記第2のパスゲートに渡すようにさらに構成される、請求項11に記載のメモリ装置。

【請求項13】

前記プログラマブルデバイスが、
内部ワンタイムプログラマブル(OTP)MTJデバイス、および/もしくは外部OTP MTJデバイス、ならびに/またはヒューズ要素
をさらに含む、請求項11に記載のメモリ装置。

【請求項14】

携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定ロケーションデータユニットに統合される、請求項8に記載のメモリ装置。

【請求項15】

メモリを再構成するための方法であって、
併合ビット線システムの基準ビット線に結合された、欠陥がある基準セルアレイを識別するステップであって、前記併合ビット線システムが、併合基準ノードに同時に結合された、前記欠陥がある基準セルアレイ内の反対方向を向いた基準磁気トンネル接合(MTJ)の第1の対と、追加の基準セルアレイ内の反対方向を向いた基準MTJの第2の対とを含む、識別するステップと、
前記欠陥がある基準セルアレイを識別するステップに応答して、プログラマブルデバイスのプログラム状態を変更するステップと、
前記変更されたプログラム状態に応じて、反対方向を向いた基準MTJの前記第1の対を前記併合基準ノードから結合解除するか、または反対方向を向いた基準MTJの前記第1の対と、反対方向を向いた基準MTJの前記第2の対とを前記併合基準ノードに同時に結合するステップと
を含む方法。

【請求項16】

前記プログラム状態を変更するステップが、
内部ワンタイムプログラマブル(OTP)磁気トンネル接合(MTJ)デバイス、および/もしくは外部OTP MTJデバイス、ならびに/またはヒューズ要素をプログラムするステップを含む、請求項15に記載の方法。

【請求項17】

前記変更されたプログラム状態に応じて、冗長基準ビット線を前記併合基準ノードに結合するステップであって、前記冗長基準ビット線が冗長基準セルアレイに結合される、結合するステップをさらに含む、請求項15に記載の方法。

【請求項18】

前記メモリを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定ロケーションデータユニットに統合するステップをさらに含む、請求項15に記載の方法。

【請求項19】

併合ビット線システムの基準ビット線に結合された、欠陥がある基準セルアレイを識別するための手段であって、前記併合ビット線システムが、併合基準ノードに同時に結合された、前記欠陥がある基準セルアレイ内の反対方向を向いた基準磁気トンネル接合(MTJ)の第1の対と、追加の基準セルアレイ内の反対方向を向いた基準MTJの第2の対とを含む、識別するための手段と、
前記欠陥がある基準セルアレイを識別することに応答して、プログラマブルデバイスのプログラム状態を変更するための手段と、
前記変更されたプログラム状態に応じて、反対方向を向いた基準MTJの前記第1の対を前記併合基準ノードから結合解除するか、または反対方向を向いた基準MTJの前記第1の対と、反対方向を向いた基準MTJの前記第2の対とを前記併合基準ノードに同時に結合するための手段と
を含むメモリ装置。

【請求項20】

携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定ロケーションデータユニットに統合される、請求項19に記載のメモリ装置。

【請求項21】

メモリを再構成するためのコンピュータプログラムであって、
併合ビット線システムの基準ビット線に結合された、欠陥がある基準セルアレイを識別するためのプログラムコードであって、前記併合ビット線システムが、併合基準ノードに同時に結合された、前記欠陥がある基準セルアレイ内の反対方向を向いた基準磁気トンネル接合(MTJ)の第1の対と、追加の基準セルアレイ内の反対方向を向いた基準MTJの第2の対とを含む、識別するためのプログラムコードと、
前記欠陥がある基準セルアレイを識別することに応答して、プログラマブルデバイスのプログラム状態を変更するためのプログラムコードと、
前記変更されたプログラム状態に応じて、反対方向を向いた基準MTJの前記第1の対を前記併合基準ノードから結合解除するか、または反対方向を向いた基準MTJの前記第1の対と、反対方向を向いた基準MTJの前記第2の対とを前記併合基準ノードに同時に結合するためのプログラムコードと
を含むコンピュータプログラム。

【請求項22】

前記メモリを、携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および/または固定ロケーションデータユニットに統合することをさらに含む、請求項21に記載のコンピュータプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般に、磁気ランダムアクセスメモリ(MRAM)基準セル構成に関する。より詳細には、本開示は、MRAM用の併合基準ビット線機構を構成することに関する。

【背景技術】

【0002】

従来のランダムアクセスメモリ(RAM)チップ技術とは異なり、磁気RAM(MRAM)では、データは電荷として記憶されず、代わりに記憶素子の磁気分極(magnetic polarization)によって記憶される。記憶素子は、トンネリング層によって分離された2つの強磁性層から形成される。固定層またはピンド層(pinned layer)と呼ばれる、2つの強磁性層のうちの1つは、特定の方向に固定された磁化を有する。フリー層と呼ばれる他方の強磁性磁気層は、フリー層の磁化が固定層の磁化と反平行であるときには「1」を表し、もしくは、フリー層の磁化が固定層の磁化に平行であるときには「0」を表すように、またはこの逆となるように変化し得る磁化方向を有する。固定層とトンネリング層とフリー層とを有する1つのそのようなデバイスは、磁気トンネル接合(MTJ)である。MTJの電気抵抗は、フリー層の磁化および固定層の磁化が、互いに平行か反平行かに依存する。MRAMなどのメモリデバイスは、個別にアドレス指定可能なMTJのアレイから構築される。

【0003】

従来のMRAMにデータを書き込むには、臨界スイッチング電流を超える書込み電流がMTJを通るように流される。臨界スイッチング電流を超える書込み電流は、フリー層の磁化方向を変えるのに十分である。書込み電流が第1の方向に流れる場合、MTJは、第1の状態にされてよく、または第1の状態にとどまってよく、第1の状態では、フリー層の磁化方向および固定層の磁化方向が平行な方向に揃う。書込み電流が第1の方向とは反対の第2の方向に流れる場合、MTJは、第2の状態にされてよく、または第2の状態にとどまってよく、第2の状態では、フリー層の磁化および固定層の磁化が反平行の方向にある。

【0004】

従来のMRAMにおいてデータを読み出すときは、MTJにおいてデータを書き込むのに使用されるのと同じ電流経路を介して読出し電流がMTJを通って流れればよい。MTJのフリー層および固定層の磁化が互いに平行の方向にある場合、MTJは、フリー層および固定層の磁化が反平行の方向にある場合にMTJが示すことになる抵抗とは異なる抵抗を示す。従来のMRAMでは、2つの異なる状態は、MRAMのビットセル中のMTJの2つの異なる抵抗によって定義される。2つの異なる抵抗は、MTJによって記憶される論理0および論理1の値を表す。

【0005】

従来のMRAM内のデータが論理0を表すか、または論理1を表すかを判断するために、ビットセル内のMTJの抵抗が基準抵抗と比較される。従来のMRAM回路内の基準抵抗は、平行磁化方向を有するMTJの抵抗と反平行磁化方向を有するMTJの抵抗との間の中間抵抗である。中間基準抵抗を生成する1つの様式は、平行磁化方向を有するとして知られているMTJと反平行磁化方向を有するとして知られているMTJとを並列に結合することである。

【0006】

磁気ランダムアクセスメモリのビットセルは、メモリ素子(たとえば、MRAMの場合にはMTJ)のパターンを含む1つまたは複数のアレイの形に配置され得る。STT-MRAM(スピントランスファートルク磁気ランダムアクセスメモリ)は、不揮発性、eDRAM(組込みダイナミックランダムアクセスメモリ)に匹敵する速度、eSRAM(組込みスタティックランダムアクセスメモリ)より小さいチップサイズ、無制限の読出し/書込み耐久性、および低アレイリーク電流の利点を有する新しい不揮発性メモリである。

【発明の概要】

【課題を解決するための手段】

【0007】

本開示の一態様によれば、メモリ装置が提示される。この装置は、第1の基準ビット線に結合された第1の基準磁気トンネル接合を含む第1の基準セルを含む。この装置は、第2の基準ビット線に結合された第2の基準MTJを含む第2の基準セルをさらに含む。この装置は、第1の基準セルと第2の基準セルとに結合されたワード線も含む。この装置は、第1の基準ビット線を併合基準ノードから選択的に結合解除するように構成されたプログラマブルスイッチング回路をさらにまた含む。

【0008】

本開示の別の態様によれば、メモリ装置が提示される。この装置は、第1の基準ビット線に結合された第1の基準磁気トンネル接合(MTJ)を含む第1の基準セルを含む。この装置は、冗長基準ビット線に結合された冗長基準MTJを含む冗長基準セルも含む。この装置は、第1の基準セルと冗長基準セルとに結合されたワード線をさらに含む。この装置は、第1の基準ビット線を併合基準ノードから選択的に結合解除して、冗長基準ビット線を併合基準ノードに選択的に結合するように構成されたプログラマブルスイッチング回路をさらにまた含む。

【0009】

さらに別の態様によれば、メモリを再構成するための方法が提示される。この方法は、併合ビット線システムの基準ビット線に結合された、欠陥がある基準セルアレイを識別するステップを含む。この方法は、欠陥がある基準セルアレイを識別するステップに応答して、プログラマブルデバイスのプログラム状態を変更するステップも含む。この方法は、変更されたプログラム状態に応じて、基準ビット線を併合基準ノードから結合解除するステップをさらに含む。

【0010】

さらに別の態様によれば、メモリ装置は、併合ビット線システムの基準ビット線に結合された、欠陥がある基準セルアレイを識別するための手段を有する。この装置は、欠陥がある基準セルアレイを識別することに応答して、プログラマブルデバイスのプログラム状態を変更するための手段も含む。この装置は、変更されたプログラム状態に応じて、基準ビット線を併合基準ノードから結合解除するための手段をさらに含む。

【0011】

別の態様によれば、コンピュータプログラム製品が提示される。このコンピュータプログラムは、非一時的プログラムコードを記録した非一時的コンピュータ可読媒体を含む。このプログラムコードは、併合ビット線システムの基準ビット線に結合された、欠陥がある基準セルアレイを識別するためのプログラムコードを含む。このプログラムコードは、欠陥がある基準セルアレイを識別することに応答して、プログラマブルデバイスのプログラム状態を変更するためのプログラムコードも含む。このプログラムコードは、変更されたプログラム状態に応じて、基準ビット線を併合基準ノードから結合解除するためのプログラムコードをさらに含む。

【0012】

上記は、続く詳細な説明がより良く理解され得るように、本開示の特徴および技術的な利点を、かなり大まかに概説したものである。本開示のさらなる特徴および利点について以下で説明する。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として、本開示が容易に利用され得ることを当業者は了解されたい。そのような等価な構成は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は認識されたい。機構と動作方法の両方に関して本開示の特性であると考えられる新規の特徴は、添付の図面と併せて考慮されれば、さらなる目的および利点とともに、以下の説明からより良く理解されよう。しかしながら、図面の各々は、例示および説明のみを目的として提供され、本開示の範囲を規定するものとして意図されないことを明確に理解されたい。

【0013】

本開示の特徴、特性、および利点は、図面とともに捉えると、以下に記載する発明を実施するための形態からより明らかになろう。

【図面の簡単な説明】

【0014】

【図1】磁気ランダムアクセスメモリ(MRAM)基準システムを示す図である。

【図2】MRAM基準ビット線機構を示す図である。

【図3】MRAM基準ビット線機構の複数のブロックを含むMRAMマクロを示す図である。

【図4】本開示の態様による併合基準ビット線機構を示す図である。

【図5a】本開示の一態様による、修復された併合基準ビット線機構を示す図である。

【図5b】本開示の一態様による、ビット線選択回路を構成するためのプログラマブル回路を示す図である。

【図6a】本開示の別の態様による冗長基準ビット線機構を示す図である。

【図6b】冗長基準セルアレイを共有基準ノードに結合して、別の冗長基準セルアレイを共有基準ノードから結合解除するように構成されたプログラマブル回路を示す図である。

【図7】本開示の一態様による、メモリを再構成するための方法を示すプロセスフロー図である。

【図8】本開示の別の態様による、メモリを再構成するための方法を示すプロセスフロー図である。

【図9】本開示の実施形態が有利に採用され得る例示的なワイヤレス通信システムを示す図である。

【図10】本開示の一態様による半導体コンポーネントの回路設計、レイアウト設計、および論理設計に使用される設計用ワークステーションを示すブロック図である。

【発明を実施するための形態】

【0015】

添付の図面に関連して下で記載される、発明を実施するための形態は、様々な構成の説明として意図されており、本明細書で説明される概念が実施され得る唯一の構成を表すことは意図されていない。この詳細な説明は、様々な概念の完全な理解を与えるための特定の細部を含む。しかしながら、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避する目的で、周知の構造および構成要素がブロック図の形式で示されている。

【0016】

従来のランダムアクセスメモリ(RAM)チップ技法とは異なり、磁気RAM(MRAM)では、データは電荷として記憶されず、代わりに記憶素子の磁気分極によって記憶される。記憶素子は、トンネリング層によって分離された2つの強磁性層から形成される。固定層またはピンド層と呼ばれる、2つの強磁性層のうちの1つは、特定の方向に固定された磁化を有する。フリー層と呼ばれる他方の強磁性磁気層は、フリー層の磁化が固定層の磁化と反平行であるときには「1」を表し、もしくは、フリー層の磁化が固定層の磁化に平行であるときには「0」を表すように、またはこの逆となるように変化し得る磁化方向を有する。固定層とトンネリング層とフリー層とを有する1つのそのようなデバイスは、磁気トンネル接合(MTJ)である。MTJの電気抵抗は、フリー層の磁化および固定層の磁化が、互いに平行か反平行かに依存する。MRAMなどのメモリデバイスは、個別にアドレス指定可能なMTJのアレイから構築される。

【0017】

MRAM基準セルは、MRAMセルデータと比較して、抵抗MRAMセルが平行状態(Rp)、たとえば「0」であるか、または反平行状態(Rap)、たとえば「1」であるかを判断するために、基準レベル(Vref)を生成する。MRAM基準セルは、一方のセルが平行状態にあり、他方のセルが反平行状態にある、2個のMRAMセルを含む。

【0018】

MRAM基準システムは、基準セルと、基準セルから基準レベルを生成するための他の回路とを含む。図1は、本開示の一態様によるMRAMシステム100を示す。図1に示すように、MRAMシステムは、Vrefを搬送するためのVref線102と、電圧を制限するためのクランプ電圧(VCLAMP)線106と、読出し選択線(RSEL)104と、ワード線(WL)108とを含む。図1のMRAMシステムは、MRAM基準セル110とMRAMデータセル112とをさらに含む。

【0019】

MRAM基準セル110は、平行状態に関する読出しビット線120(RBLp)と平行状態に関する読出しソース線122(RSLp)との間に結合された平行状態の第1の基準MTJ114(Rp)を含む。MRAM基準セル110は、反平行状態に関する読出しビット線124(RBLap)と反平行状態に関する読出しソース線126(RSLap)との間に結合された反平行状態の第2の基準MTJ116(Rap)を含む。MRAMデータセルは、ビット線128(BL)とソース線130(SL)との間に結合されたMTJ118(Rmtj)を含む。最終的に、MRAMシステムは、データ線134とVref線102とに結合されたセンス増幅器132を含む。

【0020】

図2は、第1のデータセルアレイ204と第2のデータセルアレイ206とを含むMRAM基準ビット線機構200の例を示す。第1のデータセルアレイ204は、第1のビット線セット208と、第1のセンス増幅器回路216と、第1の書込みドライバ回路214と、第1のビット線マルチプレクサ回路212とに結合される。第2のデータセルアレイ206は、第2のビット線セット209と、第2のセンス増幅器回路217と、第2の書込みドライバ回路215と、第2のビット線マルチプレクサ回路213とに結合される。

【0021】

MRAM基準ビット線機構200は、基準ビット線の対218と基準セル書込みドライバ回路214とに結合された基準セルアレイ211も含む。基準ビット線の対218のうちの一方は、各基準セル内の平行状態の基準セル(Rp)に結合される。基準ビット線の対218のうちの他方は、各基準セル211内の反平行状態の基準セル(Rap)に結合される。第1のデータセルアレイ204、第2のデータセルアレイ206、および基準セルアレイ211はワード線WL0〜WL511に結合される。この例では、512本のワード線207が、第1のデータセルアレイ204と、第2のデータセルアレイ206と、基準セルアレイ211とに結合される。当然、より少ないワード線、またはより多いワード線が提供され得る。

【0022】

図2に示すように、各基準MTJに関してビット線210が選択される。すなわち、読出し電圧をワード線(WL2)に印加することができ、センス電圧を各ビット線210と各基準ビット線218とに印加することもできる。各センス増幅器216、217が2つの電流を読み取って、1つのビットを出力するように、各アクティブ化ビット線210および各基準ビット線218を介して流れる電流が各センス増幅器216、217によって比較される。より具体的には、図2は、第1のデータセルアレイ204および第2のデータセルアレイ206に関する、アクティブ化ワード線(WL2)のビット線210ならびに基準ビット線218との交差部を示す。

【0023】

MRAM基準ビット線機構200では、基準セルは、1つを超えるデータセルによって使用され得る。たとえば、ワード線に結合されたデータセルのうちのいずれかは、同じワード線に結合されたRp基準セルおよびRap基準セルとともに、ワード線によってアクティブ化され得る。このMRAM基準ビット線機構の例では、各基準セルは16個のデータセル間で共有され、この場合、16個のデータセルのうちの8個は、第1のデータセルアレイ204内にあり、16個のデータセルのうちの8個は、第2のデータセルアレイ206内にある。

【0024】

MRAM基準ビット線機構内のワード線WL0〜WL511を追加のデータセルアレイに結合して、より大きなMRAMマクロを形成することができる。たとえば、MRAM基準ビット線機構200を、512本のワード線WL0〜WL511に沿って16回複製して、125キロビット(Kb)のMRAMマクロを形成することができる。図3は、各125Kbブロック302が、図2に示す、16個のMRAM基準ビット線機構200を含む、0.5Mb MRAMマクロ300の例を示す。これにより、0.5Mb MRAMマクロ300内の各125Kbブロック302は、各々が8本のデータビット線を有する、32個のデータセルアレイと、各々が512本のワード線に沿って結合された、2本の基準ビット線を有する、16個の基準セルアレイとを含む。当然、他のサイズのメモリが企図され、本開示はこの構成に限定されない。

【0025】

図4は、本開示の態様による併合基準ビット線機構を示す。併合基準ビット線機構は、図2に示す、4個のMRAM基準ビット線機構200を含む。MRAM基準ビット線機構200内の4個の基準セルアレイ211は一緒に結合されて、併合基準レベルを提供する。この構成では、RP基準セルに結合された基準セルアレイ211の各々の中の基準ビット線は一緒に結合されて、併合RP基準レベルを提供することができる。Rap基準セルに結合された基準ビット線は一緒に結合されて、併合Rap基準レベルを生成することができる。例示をわかりやすくするために、各基準セルアレイ内の2本の基準ビット線406のうちの1つだけが併合基準ノード402に結合されて示されている。併合基準レベルは、データセルアレイ204、206のうちのいずれかの中のデータセルとともに使用され得る。併合セルの改善された統計的変動により、基準セルを併合することによって歩留りが改善される。

【0026】

併合基準ビット線機構では、たとえば、基準ビット線406のうちの1つに結合された不良基準セルにより、併合基準レベルは、欠陥があるか、または無効である場合がある。本開示の態様によれば、欠陥があるMRAM基準セルは、基準ビット線選択回路404によって、併合基準ビット線機構から選択的に結合解除され得る。基準ビット線選択回路404は、各併合基準ノード402と各対応する基準ビット線406との間に結合されたパスゲートを含む。本開示の一態様によれば、基準セルアレイ内のRap基準セルに結合された基準ビット線と基準セルアレイ内のRp基準セルに結合された基準ビット線は両方とも、パスゲートをオフにすることによって、併合基準セルから選択的に結合解除され得る。本開示の一態様によれば、ビット線選択回路は、たとえば、ビット線選択回路404の有効ノード(REN0〜REN3)に結合された、内部ワンタイムプログラマブル(OTP)デバイスもしくは外部ワンタイムプログラマブル(OTP)デバイス、またはヒューズによって、プログラム可能に構成される。

【0027】

図5aは、基準セルアレイのうちの1つ211'が、たとえば、併合基準ノード402に関する基準レベルを歪める可能性がある、1つまたは複数の欠陥があるMRAM基準セル(図示せず)を含むことにより、欠陥がある併合基準ビット線機構を示す。本開示の態様によれば、ビット線選択回路404'は、3個の良好な基準セルアレイ211を併合基準ノード402に結合された状態にとどめると同時に、欠陥がある基準セルアレイ211'を併合基準ノード402から結合解除するように構成される。欠陥がある基準セルアレイ211'は、たとえば、ビット線選択回路404'内のパスゲートをオフにすることによって、併合基準ノード402から結合解除され得る。この構成は、残りの良好な基準セルアレイ211を利用することによって、併合基準ビット線機構が動作可能な状態にとどまるのを可能にする。データセルアレイ204'および206'は、併合基準ノード402に結合された状態にとどまることが可能であり、良好な基準セルアレイ211によって提供される併合基準レベルを使用することによって、動作可能な状態にとどまることができる。

【0028】

本開示の一態様によれば、ビット線選択回路は、たとえば、ビット線選択回路404、404'の有効ノード(REN0〜REN3)に結合された、内部ワンタイムプログラマブル(OTP)デバイスもしくは外部ワンタイムプログラマブル(OTP)デバイス、またはヒューズによって、プログラム可能に構成される。図5bは、本開示の一態様による、ビット線選択回路404、404'を構成するためのプログラマブル回路500を示す。プログラマブル回路500は、各々がそれぞれのANDゲート504、504'の入力に結合されたヒューズ502、502'を含む。各ヒューズ502、502'は、そのヒューズがとんでいないとき、すなわち、閉じているとき、そのそれぞれのANDゲート504、504'に論理レベル1を入力して、そのヒューズがとんでいるとき、すなわち、開いているとき、それぞれのANDゲート504、504'に論理レベル0を入力するように構成される。本開示の本態様はヒューズ502、502'に関して説明されるが、たとえば、ワンタイムプログラマブル(OTP)MTJデバイスなど、様々な他のプログラマブル要素をヒューズ502、502'と置換することが可能であり、本開示の本態様に従って、論理レベル0または論理レベル1をANDゲートに入力するように構成可能であることを理解されたい。併合基準ノードを有効にするためのブロック有効ノード(VREFEN)は、ANDゲート504、504'の各々の別の入力に結合される。ANDゲート504、504'の各々からの出力は、ビット線選択回路404のそれぞれの有効ノード(REN0〜REN3)に結合される。

【0029】

ブロック有効ノード(VRFEN)上でアサートされた有効信号、たとえば、論理レベル1は、その中で対応するヒューズ502がとばされないANDゲート504によって各対応する有効ノード(REN0〜REN2)に渡される。有効信号は、その中で対応するヒューズ502'がとばされるANDゲート504'によって、各対応する有効ノード(REN3)に渡されず、たとえば、論理レベル0が渡される。基準ビット線選択回路404'は、したがって、有効にされず、それによって、対応するヒューズ502'がとんだとき、欠陥がある基準セルアレイ211'は併合基準ノード402から結合解除される。基準セルアレイ211、211'のうちのいずれかを選択的に結合解除することは、たとえば、適切なヒューズまたはプログラムOTPデバイスをとばすために、プログラミングプロセスにおいて実行され得る。

【0030】

図5aおよび図5bに関して本明細書で前に説明した、不良な基準ビット線を結合解除するための能力は、冗長基準セルアレイおよび対応する冗長基準ビット線の使用を容易にする。冗長基準セルアレイおよび冗長ビットセルは、欠陥がある基準ビットセルアレイを置換するために選択的に使用され得る。

【0031】

本開示の別の態様による冗長基準ビット線機構600を図6aに示す。冗長基準ビット線機構600は、MRAM基準ビット線機構200と、対応する冗長MRAM基準ビット線機構200"とを含む。MRAM基準ビット線機構200の基準ビット線406および冗長MRAM基準ビット線機構200"の基準ビット線406"は、それぞれの基準ビット線選択回路404、404"に結合される。基準ビット線選択回路404、404"は、共有基準線602に結合される。データセルアレイ204、204"、206、206"も提供される。

【0032】

図6bを参照すると、プログラマブル回路604は、基準セルアレイ211のビット線406を共有基準線602に選択的に結合して、冗長基準セルアレイ211"のビット線406"を共有基準線602から選択的に結合解除するように、かつこの逆となるように構成される。プログラマブル回路604は、プログラマブル有効ノード610と反転プログラマブル有効ノード(inverted programmable enable node)612とを提供するために、インバータ608に結合された、ヒューズまたはOTP MTJデバイスなどのプログラマブルデバイス606を含む。プログラマブル有効ノード610は、第1のORゲート614の入力に結合され、反転プログラマブル有効ノード612は、第2のORゲート616の入力に結合される。ブロック有効ノード(VREFEN)は、第1のORゲート614および第2のORゲート616の別の入力に結合される。

【0033】

ブロック有効ノード(VRFEN)上でアサートされた有効信号、たとえば、論理レベル1は、基準セルアレイ211の有効ノード(REN)または冗長基準セルアレイ211"の有効ノード(RREN)のいずれかに渡される。プログラマブルデバイス606が論理レベル1を出力するように構成されるとき、ブロック有効ノードに関する論理レベル1は、基準セルアレイ211の有効ノード(REN)に渡され、論理レベル0は冗長基準セルアレイ211"の有効ノード(RREN)に渡される。プログラマブルデバイス606が論理レベル0を出力するように構成されるとき、ブロック有効ノードに関する論理レベル1は、冗長基準セルアレイ211"の有効ノード(RREN)に渡され、論理レベル0は基準セルアレイ211の有効ノード(REN)に渡される。したがって、冗長基準セルアレイ211'は、たとえば、ヒューズ、内部OTPデバイス、または外部OTPデバイスであってよいプログラマブルデバイス606をプログラムすることによって、欠陥がある基準セルアレイ211が共有基準線602から結合解除され得ると同時に、共有基準線602に結合され得る。

【0034】

本開示の一態様による、メモリを再構成するための方法が図7を参照して説明される。ブロック702で、この方法は、併合ビット線システムの基準ビット線に結合された、欠陥がある基準セルアレイを識別するステップを含む。ブロック704で、この方法は、欠陥があるアレイを識別するステップに応答して、プログラマブルデバイスのプログラム状態を変更するステップを含む。ブロック706で、この方法は、変更されたプログラム状態に応じて、基準ビット線を併合基準ノードから結合解除するステップを含む。

【0035】

本開示の別の態様による、メモリを再構成するための方法が図8を参照して説明される。ブロック802で、この方法は、併合ビット線システムの基準ビット線に結合された、欠陥がある基準セルアレイを識別するステップを含む。ブロック804で、この方法は、欠陥があるアレイを識別するステップに応答して、プログラマブルデバイスのプログラム状態を変更するステップを含む。ブロック806で、この方法は、変更されたプログラム状態に応じて、基準ビット線を併合基準ノードから結合解除して、冗長基準ビット線を併合基準ノードに結合するステップを含む。冗長基準ビット線は、冗長基準セルアレイに結合される。

【0036】

一構成では、メモリ装置は、併合ビット線システムの基準ビット線に結合された、欠陥がある基準セルアレイを識別するための手段を含む。これらの手段は、識別するための手段によって挙げられる機能を実行するように構成されたMRAM基準ビット線機構200の基準ビット線選択回路404、プログラマブル回路500、および/またはプログラマブルデバイス606であり得る。

【0037】

このメモリ装置は、欠陥がある基準セルアレイを識別することに応答して、プログラマブルデバイスのプログラム状態を変更するための手段をさらに含む。これらの手段は、変更するための手段によって挙げられる機能を実行するように構成されたMRAM基準ビット線機構200の基準ビット線選択回路404、プログラマブル回路500、プログラマブル回路604、および/またはプログラマブル回路606であり得る。

【0038】

このメモリ装置は、変更されたプログラム状態に応じて、基準ビット線を併合基準ノードから結合解除するための手段をまたさらに含む。これらの手段は、結合解除するための手段によって挙げられる機能を実行するように構成されたMRAM基準ビット線機構200の基準ビット線選択回路404、プログラマブル回路500、プログラマブルデバイス604、および/またはプログラマブルデバイス606であり得る。

【0039】

別の態様では、前述の手段は、前述の手段によって挙げられる機能を実行するように構成された任意のモジュールまたは任意の装置であってよい。

【0040】

図9は、本開示の実施形態が有利に採用され得る例示的なワイヤレス通信システムを示す。例示のために、図9は、3つの遠隔ユニット920、930および950と、2つの基地局940とを示す。ワイヤレス通信システムはより多くの遠隔ユニットおよび基地局を有し得ることを認識されよう。遠隔ユニット920、930、および950は、本開示の態様によるプログラマブル併合基準ビット線機構を含むMRAM 925A、925B、925Cを含む。図9は、基地局940から遠隔ユニット920、930、および950への順方向リンク信号980と、遠隔ユニット920、930、および950から基地局940への逆方向リンク信号990とを示す。

【0041】

図9では、遠隔ユニット920はモバイル電話として示され、遠隔ユニット930はポータブルコンピュータとして示され、遠隔ユニット950はワイヤレスローカルループシステム内の固定位置遠隔ユニットとして示されている。たとえば、遠隔ユニットは、セル電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、携帯情報端末のようなポータブルデータユニット、または、メータ読出し装置のような固定位置データユニットであってよい。図9は、本開示の教示よるプログラマブル併合基準ビット線機構を含むMRAM 925A、925B、925Cを採用することができる遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。たとえば、本明細書で開示する併合基準ビット線機構のうちの1つまたは複数を含むMRAMは、任意のデバイス内で適切に採用され得る。

【0042】

図10は、上記で開示したMRAM併合基準ビット線機構のうちの1つまたは複数など、半導体コンポーネントの回路設計、レイアウト設計、および論理設計のために使用される、設計用ワークステーションを示すブロック図である。設計用ワークステーション1000は、オペレーティングシステムソフトウェア、支援ファイル、および、CadenceまたはOrCADなどの設計用ソフトウェアを含むハードディスク1001を含む。設計用ワークステーション1000はまた、MRAM併合基準ビット線機構のうちの1つもしくは複数などの回路1010の設計、または、半導体コンポーネント1012の設計を容易にするために、ディスプレイ1002を含む。記憶媒体1004が、回路設計1010または半導体コンポーネント1012を有形に記憶するために提供される。回路設計1010または半導体コンポーネント1012は、GDSIIまたはGERBERなどのファイルフォーマットで記憶媒体1004に記憶され得る。記憶媒体1004は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計用ワークステーション1000は、記憶媒体1004からの入力を受け入れるか、または記憶媒体1004に出力を書き込むための駆動装置1003を含む。

【0043】

記憶媒体1004に記録されるデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツール用のマスクパターンデータを指定し得る。データは、論理シミュレーションに関連するタイミング図またはネット回路などの論理検証データをさらに含み得る。記憶媒体1004にデータを提供すると、半導体ウェハを設計するためのプロセス数を減少させることによって、回路設計1010または半導体コンポーネント1012の設計が容易になる。

【0044】

特定の回路について記載したが、開示する実施形態を実施するうえで開示された回路のすべてが必要とされるわけではないことを当業者は了解されよう。さらに、本開示に対する注目を維持するために、ある周知の回路については説明していない。

【0045】

本明細書で説明する方法は、用途に応じて様々な手段によって実施され得る。たとえば、これらの方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組合せで実装され得る。ハードウェアの実施形態の場合、処理ユニットは、本明細書で説明された機能を実行するように設計された、1つもしくは複数の特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、デジタル信号処理デバイス(DSPD)、プログラマブル論理デバイス(PLD)、フィールドプログラマブルゲートアレイ(FPGA)、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、他の電子ユニット、またはそれらの組合せ内で実施されてもよい。

【0046】

ファームウェアおよび/またはソフトウェアの実装形態の場合、これらの方法を、本明細書で説明された機能を実行するモジュール(たとえば、プロシージャ、関数など)で実装することができる。命令を有形に具現化する任意の機械可読媒体またはコンピュータ可読媒体が、本明細書で説明された方法を実施する際に使用されてもよい。たとえば、ソフトウェアコードが、メモリに記憶され、プロセッサによって実行されてもよい。プロセッサによって実行される場合、実行中のソフトウェアコードは、本明細書で提示された教示の異なる態様の様々な方法および機能を実装する動作環境をもたらす。メモリは、プロセッサの内部またはプロセッサの外部に実装されてもよい。本明細書で使用される場合、「メモリ」という用語は、長期、短期、揮発性、不揮発性、もしくは他のメモリのうちのいずれかの種類を指し、特定の種類のメモリ、または特定の数のメモリ、あるいはメモリが格納される特定の種類の媒体に限定されない。

【0047】

本明細書で説明された方法および機能を定義しているソフトウェアコードを記憶する機械可読媒体またはコンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体でもよい。限定ではなく、例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROMもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形で所望のプログラムコードを記憶するために使用されることが可能であり、コンピュータによってアクセス可能である、任意の他の媒体を含むことができる。本明細書で使用される場合、ディスク(disk)および/またはディスク(disc)は、コンパクトディスク(CD)、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク(DVD)、フロッピー（登録商標）ディスク、およびブルーレイディスクを含み、このうち、ディスク(disks)は、通常、データを磁気的に再生し、ディスク(discs)は、レーザーを用いてデータを光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。

【0048】

コンピュータ可読媒体に記憶するのに加えて、命令および/またはデータは、通信装置に含まれる伝送媒体上の信号として提供され得る。たとえば、通信装置は、命令およびデータを示す信号を有するトランシーバを含み得る。命令およびデータは、1つまたは複数のプロセッサに特許請求の範囲で概説される機能を実装させるように構成される。

【0049】

本教示およびそれらの利点が詳細に説明されたが、様々な変形、置換、および変更が、添付の特許請求の範囲によって定義された本教示の技術から逸脱することなく本明細書においてなされ得ることを理解されたい。さらに、本願の範囲は、本明細書で説明されたプロセス、機械、製造物、物質組成、手段、方法、およびステップにおける特定の態様に限定されることを意図していない。当業者なら本開示から容易に理解することになるように、本明細書で述べられる対応する態様と実質的に同じ機能を果たすまたは実質的に同じ結果を達成する、現在存在するまたは後で開発されることになる、プロセス、機械、製造、物質組成、手段、方法、またはステップは、本教示に従って利用されてもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップをそれらの範囲内に含むことが意図される。

【符号の説明】

【0050】

100 MRAMシステム
102 Vref線
104 読出し選択線(RSEL)
106 クランプ電圧(VCLAMP)線
108 ワード線(WL)
110 MRAM基準セル
112 MRAMデータセル
114 平行状態の第1の基準MTJ(Rp)
116 反平行状態の第2の基準MTJ(Rap)
118 MTJ (Rmtj)
120 平行状態に関する読出しビット線(RBLp)
122 平行状態に関する読出しソース線(RSLp)
124 反平行状態に関する読出しビット線(RBLap)
126 反平行状態に関する読出しソース線(RSLap)
128 ビット線(BL)
130 ソース線(SL)
132 センス増幅器
134 データ線
200 MRAM基準ビット線機構
200" 冗長MRAM基準ビット線機構
204 第1のデータセルアレイ、データセルアレイ
204' データセルアレイ
204" データセルアレイ
206 第2のデータセルアレイ、データセルアレイ
206' データセルアレイ
206" データセルアレイ
207 ワード線
208 第1のビット線セット
209 第2のビット線セット
210 ビット線、アクティブ化ビット線
211 基準セルアレイ
211' 基準セルアレイのうちの1つ、欠陥がある基準セルアレイ
211" 冗長基準セルアレイ
212 第1のビットラインマルチプレクサ回路
213 第2のビット線マルチプレクサ回路
214 第1の書込みドライバ回路、基準セル書込みドライバ回路
215 第2の書込みドライバ回路
216 第1のセンス増幅器回路、センス増幅器
217 第2のセンス増幅器回路、センス増幅器
218 基準ビット線の対、基準ビット線
300 0.5 Mb MRAMマクロ
302 125Kbブロック
402 併合基準ノード
404 基準ビット線選択回路、ビット線選択回路
404' ビット線選択回路、基準ビット線選択回路
404" 基準ビット線選択回路
406 基準ビット線、ビット線
406" 基準ビット線、ビット線
500 プログラマブル回路
502 ヒューズ
502' ヒューズ
504 ANDゲート
504' ANDゲート
600 冗長基準ビット線機構
602 共有基準線
604 プログラマブル回路
606 プログラマブルデバイス
608 インバータ
610 プログラマブル有効ノード
612 反転プログラマブル許可ノード
614 第1のORゲート
616 第2のORゲート
920 遠隔ユニット
925A MRAM
925B MRAM
925C MRAM
930 遠隔ユニット
940 基地局
950 遠隔ユニット
980 順方向リンク信号
990 逆方向リンク信号
1000 設計ワークステーション
1001 ハードディスク
1002 ディスプレイ
1003 駆動装置
1004 記憶媒体
1010 回路
1012 半導体コンポーネント

【図1】