特許 6207748 アドレスデコードおよびアクセス線選択のための装置、メモリおよび方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6207748

(24)【登録日】2017年9月15日

(45)【発行日】2017年10月4日

(54)【発明の名称】アドレスデコードおよびアクセス線選択のための装置、メモリおよび方法

(51)【国際特許分類】

   G11C 8/10 20060101AFI20170925BHJP

   G11C 13/00 20060101ALI20170925BHJP

   G11C 29/12 20060101ALI20170925BHJP

【ＦＩ】

   G11C8/10

   G11C13/00 310

   G11C13/00 480B

   G11C29/00 675Z

【請求項の数】29

【全頁数】19

(21)【出願番号】特願2016-541512(P2016-541512)

(86)(22)【出願日】2014年12月2日

(65)【公表番号】特表2017-506407(P2017-506407A)

(43)【公表日】2017年3月2日

(86)【国際出願番号】US2014068090

(87)【国際公開番号】WO2015099962

(87)【国際公開日】20150702

【審査請求日】2016年8月30日

(31)【優先権主張番号】14/139,493

(32)【優先日】2013年12月23日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー， インク．

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(72)【発明者】

【氏名】タン，スティーヴン エイチ．

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特表２００９−５４５８３５（ＪＰ，Ａ）

【文献】 特表２０１０−５１５２００（ＪＰ，Ａ）

【文献】 特開２０１３−０８４３２４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０１７７５８２（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００７／０００８８０４（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１３／０３２２１８５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ８／１０

Ｇ１１Ｃ １３／００

Ｇ１１Ｃ ２９／１２

(57)【特許請求の範囲】

【請求項1】

第一の電圧を提供するように構成された第一の選択線と、
第二の電圧を提供するように構成された第二の選択線と、
極性信号を提供するように構成された極性線と、
アドレス情報の第一部分が第一の論理レベルの組合せを有し且つ前記アドレス情報の第二の部分が第二の論理レベルの組合せを有するときに選択されるように構成されるアクセス線と、
前記アドレス情報の前記第一部分および前記極性信号に応じてその出力のレベルを制御するように構成されるローカルプレデコード回路であって、前記アドレス情報の前記第一部分が前記第一の論理レベルの組合せを有すると共に前記極性信号が第一の論理レベルを有するときにその出力を第一のレベルに駆動し、前記アドレス情報の前記第一部分が前記第二の論理レベルの組合せを有すると共に前記極性信号が第二の論理レベルを有するときにその出力を第二のレベルに駆動するように構成されるローカルプレデコード回路と、
前記アドレス情報の前記第二部分を受け取ると共に前記第一および第二の選択線に結合されるように構成されるグローバルプレデコード回路であって、前記アドレス情報の前記第二部分が前記第二の論理レベルの組合せを有するときに、その第一の出力および第二の出力に前記第一の選択線が提供する前記第一の電圧および前記第二の選択線が提供する前記第二の電圧をそれぞれ発生するように構成されるグローバルプレデコード回路と、
前記ローカルプレデコード回路がその出力を前記第一のレベルに駆動することに応答して前記アクセス線を前記グローバルプレデコード回路の前記第一の出力に結合し、前記ローカルプレデコード回路がその出力を前記第二のレベルに駆動することに応答して前記アクセス線を前記グローバルプレデコード回路の前記第二の出力に結合するように構成される選択回路と、
を含む、
装置。

【請求項2】

前記グローバルプレデコード回路は前記極性線に結合されるようにさらに構成される、
請求項１に記載の装置。

【請求項3】

前記選択回路は、前記グローバルプレデコード回路を介して前記第一の選択線および前記第二の選択線に結合される、
請求項２に記載の装置。

【請求項4】

前記ローカルプレデコード回路は、前記アドレス情報および極性信号をデコードするように構成された論理ゲートを含む、
請求項１乃至３のいずれか一項に記載の装置。

【請求項5】

前記選択回路は、第一のトランジスタおよび第二のトランジスタを含み、前記第一のトランジスタは前記第一の選択線に結合され、前記第二のトランジスタは、前記第二の選択線に結合される、
請求項１乃至４のいずれか一項に記載の装置。

【請求項6】

前記第一のトランジスタは、ＰＦＥＴトランジスタであり、前記第二のトランジスタはＮＦＥＴトランジスタである、
請求項５に記載の装置。

【請求項7】

前記ローカルプレデコード回路と前記選択回路との対を複数含み、各選択回路は、其々のアクセス線に結合される、
請求項１に記載の装置。

【請求項8】

第一の電圧を提供するように構成された第一の選択線と、
第二の電圧を提供するように構成された第二の選択線と、
極性信号を提供するように構成された極性線と、
アクセス線と、
前記第一および第二の選択線、前記極性線ならびに前記アクセス線に結合されたアドレスデコーダ回路であって、アドレス情報を受け取るように構成されるとともに、論理レベルの組み合わせを有する前記アドレス情報と、第一の論理レベルを有する前記極性信号とに応じて、前記第一の選択線に前記アクセス線を結合するようにさらに構成され、また、論理レベルの前記組み合わせを有する前記アドレス情報と、第二の論理レベルを有する前記極性信号とに応じて、前記第二の選択線に前記アクセス線を結合するようにさらに構成されたアドレスデコーダ回路と、
を含み、
前記アドレスデコーダ回路は、前記アドレス情報の第一部分を受け取るように構成された複数のローカルプレデコード回路と、前記アドレス情報の第二部分を受け取るように構成された複数のグローバルプレデコード回路とを含み、前記ローカルプレデコード回路および前記グローバルプレデコード回路は、階層的デコーダ構造における其々の複数の選択回路に結合される、
装置。

【請求項9】

第一の選択線および第二の選択線と、
第三の選択線および第四の選択線と、
第一および第二のアドレスデコーダ回路に極性信号を提供するように構成された極性線と、
第一のアドレス情報を受け取るように構成されるとともに、第一のアドレス情報に応じて、第一組のアクセス線のうちのアクセス線を前記第一の選択線に結合するようにさらに構成され、また、前記極性信号の論理レベルの切り替えに応じて、前記第一のアドレス情報に対して、前記第一の選択線から前記第二の選択線へと前記アクセス線の前記結合を切り替えるようにさらに構成された、前記第一のアドレスデコーダ回路と、
第二のアドレス情報を受け取るように構成されるとともに、第二のアドレス情報に応じて、第二組のアクセス線のうちのアクセス線を前記第三の選択線に結合するようにさらに構成され、また、前記極性信号の論理レベルの切り替えに応じて、前記第二のアドレス情報に対して、前記第三の選択線から前記第四の選択線へと前記アクセス線の前記結合を切り替えるようにさらに構成された、前記第二のアドレスデコーダ回路と、
を含み、
前記第一のアドレスデコーダ回路は、
前記第一のアドレス情報の第一部分を受け取ると共に前記極性線に結合されるように構成される第一のローカルプレデコード回路と、
前記第一のアドレス情報の第二部分を受け取ると共に前記第一および第二の選択線に結合されるように構成される第一のグローバルプレデコード回路と、
前記第一のローカルプレデコード回路、前記第一のグローバルプレデコード回路および前記第一組のアクセス線のうちの前記アクセス線に結合されように構成される選択回路と、を有する、
装置。

【請求項10】

前記第一組のアクセス線のうちの前記アクセス線と、前記第二組のアクセス線のうちの前記アクセス線との間に結合された少なくとも一つのメモリセルをさらに含む、
請求項９に記載の装置。

【請求項11】

前記第一および第二のアドレスデコーダ回路は、前記第一組および前記第二組のアクセス線のうちの前記アクセス線の前記結合を切り替えて、前記メモリセルを通して異なる方向に電流を流すように、構成されている、
請求項１０に記載の装置。

【請求項12】

前記メモリセルは抵抗変化型メモリセルを含む、
請求項１０または１１に記載の装置。

【請求項13】

前記第一組のアクセス線のうちの前記アクセス線は、ワード線を含み、前記第二組のアクセス線のうちの前記アクセス線は、ビット線を含む、
請求項９乃至１２のいずれか一項に記載の装置。

【請求項14】

前記ローカルプレデコード回路およびグローバルプレデコード回路は、前記選択回路に信号を提供して前記第一組のアクセス線のうちのアクセス線の前記第一の選択線または前記第二の選択線に対する結合を前記アドレス情報に基づいて制御するように構成された論理回路を含む、
請求項９に記載の装置。

【請求項15】

前記ローカルプレデコード回路は、前記アドレス情報を受け取るように構成されたＮＡＮＤゲートを含み、前記極性線に結合されたＸＯＲゲートをさらに含む、
請求項９乃至１４のいずれか一項に記載の装置。

【請求項16】

前記選択回路は、
前記第一の選択線と前記第一組のアクセス線のうちの前記アクセス線との間に設けられたＰＦＥＴと、
前記第二の選択線と前記第一組のアクセス線のうちの前記アクセス線との間に設けられたＮＦＥＴと、
を含む、
請求項９乃至１５のいずれか一項に記載の装置。

【請求項17】

前記ＰＦＥＴは、前記グローバルプレデコード回路を通じて前記第一の選択線に結合され、前記ＮＦＥＴは、前記グローバルプレデコード回路を通じて前記第二の選択線に結合される、
請求項１６に記載の装置。

【請求項18】

前記ＰＦＥＴは、前記グローバルプレデコード回路を通じて前記第一または第二の選択線のいずれか一方に結合され、前記ＮＦＥＴは、前記グローバルプレデコード回路を通じて前記第一または第二の選択線のいずれか他方に結合される、
請求項１６に記載の装置。

【請求項19】

極性信号を提供するように構成された極性線と、
アクセス線と、
第一および第二の選択線と、
アドレス情報を受けるように構成されたアドレスデコーダであって、前記アドレス情報の第一部分が第一の論理レベルの組合せであり且つ前記アドレス情報の第二部分が第二の論理レベルの組合せであるときに前記アクセスを選択するように構成されたアドレスデコーダと、
を含み、
前記アドレスデコーダは、
第一および第二の出力を有するグローバルプレデコード回路であって、前記アドレス情報の前記第一部分が前記第一の論理レベルの組合せであることをデコードして前記第一の出力と前記第一の選択線とを結合すると共に前記第二の出力と前記第二の選択線とを結合するグローバルプレデコード回路と、
前記グローバルプレデコード回路の前記第一および第二の出力と前記アクセス線とに結合された選択回路と、
前記極性線に結合されたローカルプレデコード回路であって、前記アドレス情報の前記第二部分が前記第二の論理レベルの組合せであることをデコードして、前記選択回路に前記アクセス線を、前記極性信号が第一の論理レベルのときは前記グローバルプレデコード回路の前記第一の出力に、前記極性信号が第二の論理レベルのときは前記グローバルプレデコード回路の前記第二の出力に結合させるよう制御するローカルプレデコード回路と、を有する、
装置。

【請求項20】

極性信号を提供するように構成された極性線と、
アクセス線に結合されるように構成された第一の選択線および第二の選択線と、
アドレスデコーダであって、
前記極性線に結合されており、前記極性信号を受け取るように構成されたプレデコード回路であって、アドレスを受け取るようにさらに構成されたプレデコード回路と、
前記プレデコード回路と前記第一および第二の選択線とに結合された選択回路であって、前記アクセス線にさらに結合され、前記プレデコード回路から受け取った信号に少なくとも部分的には基づいて、前記第一の選択線または前記第二の選択線に前記アクセス線を結合するように構成された、選択回路と、
を含むアドレスデコーダと、
を含み、
前記プレデコード回路は、アドレス情報を受け取るように構成された４入力ＮＡＮＤゲートを含み、前記ＮＡＮＤゲートの出力は、２入力ＮＡＮＤゲートの第一の入力に結合され、前記２入力ＮＡＮＤゲートの第二の入力は、試験制御信号に結合され、前記２入力ＮＡＮＤゲートの出力は、２入力ＸＯＲゲートの第一の入力に結合され、前記ＸＯＲゲートの第二の入力は前記極性線に結合され、前記ＸＯＲゲートの出力は、前記選択回路に結合される、
装置。

【請求項21】

前記選択回路は第一のトランジスタおよび第二のトランジスタを含み、前記第一および第二のトランジスタのゲートは、前記ローカルプレデコード回路に結合され、前記第一および第二のトランジスタのドレインは、前記アクセス線に結合され、前記第一のトランジスタのソースは前記グローバルプレデコード回路の前記第一の出力に結合され、前記第二のトランジスタのソースは前記グローバルプレデコード回路の前記第二の出力に結合される、
請求項１９に記載の装置。

【請求項22】

前記第一のトランジスタはＰＦＥＴであり、前記第二のトランジスタはＮＦＥＴである、
請求項２１に記載の装置。

【請求項23】

前記グローバルプレデコード回路は、前記第一の出力と前記第一の選択線との間に設けられた第三のトランジスタと、前記第一の出力と前記第二の選択線との間に設けられた第四のトランジスタと、前記第二の出力と前記第一の選択線との間に設けられた第五のトランジスタと、前記第二の出力と前記第二の選択線との間に設けられた第六のトランジスタと、を含む、
請求項２１に記載の装置。

【請求項24】

極性信号を提供するように構成された極性線と、
アクセス線に結合されるように構成された第一の選択線および第二の選択線と、
アドレスデコーダであって、
前記極性線に結合されており、前記極性信号を受け取るように構成されたプレデコード回路であって、アドレスを受け取るようにさらに構成されたプレデコード回路と、
前記プレデコード回路と前記第一および第二の選択線とに結合された選択回路であって、前記アクセス線にさらに結合され、前記プレデコード回路から受け取った信号に少なくとも部分的には基づいて、前記第一の選択線または前記第二の選択線に前記アクセス線を結合するように構成された、選択回路と、
を含むアドレスデコーダと、
を含み、
前記プレデコード回路は、
前記アドレス情報の第一部分を受け取るように構成されたローカルプレデコード回路と、
前記アドレス情報の第二部分を受け取るように構成されたグローバルプレデコード回路と、
を含み、
前記ローカルプレデコード回路は、前記アドレス情報の前記第一部分を受け取るように構成された４入力ＮＡＮＤゲートを含み、前記ＮＡＮＤゲートの出力は、２入力ＮＡＮＤゲートの入力に結合され、前記２入力ＮＡＮＤゲートの第二の入力は、試験制御信号に結合され、前記２入力ＮＡＮＤゲートの出力は、２入力ＸＯＲゲートの入力に結合され、前記ＸＯＲゲートの第二の入力は、前記極性線に結合され、前記ＸＯＲゲートの出力は前記選択回路に結合される、
装置。

【請求項25】

前記グローバルプレデコード回路は、前記アドレス情報の前記第二部分を受け取るように構成された４入力ＮＡＮＤゲートを含み、前記ＮＡＮＤゲートの出力は、２入力ＮＡＮＤゲートの入力に結合され、前記２入力ＮＡＮＤゲートの第二の入力は、第二の試験制御信号に結合され、前記２入力ＮＡＮＤゲートの出力は、第一の２入力ＮＯＲゲートおよび第二の２入力ＮＯＲゲートの入力に結合され、前記第一の２入力ＮＯＲゲートの第二の入力は前記極性線に結合され、前記第一の２入力ＮＯＲゲートの出力は、第一のインバータの入力に結合され、前記第一のインバータの出力は、第一および第二のトランジスタのゲートに結合され、前記第二の２入力ＮＯＲゲートの第二の入力は、第二のインバータの出力に結合され、前記第二のインバータの入力は前記極性線に結合され、前記第二の２入力ＮＯＲゲートの出力は、第三および第四のトランジスタのゲートに結合され、前記トランジスタは、前記第一または第二の選択線に前記選択回路を結合するように構成される、
請求項２４に記載の装置。

【請求項26】

メモリアレイと、
入出力制御回路と、
前記入出力制御回路によって提供されるアドレス信号を受け取るように構成されたアドレス回路と、
前記アドレス回路に結合されており、前記アドレス回路から行アドレス信号を受け取るよう構成されるとともに、第一または第二の選択線にワード線を結合することによって前記メモリアレイ内の前記ワード線を選択するように構成された、行デコーダと、
前記アドレス回路に結合されており、前記アドレス回路から列アドレス信号を受け取るよう構成されるとともに、第三または第四の選択線にビット線を結合することによって前記メモリアレイ内の前記ビット線を選択するように構成された、列デコーダと、
前記行デコーダおよび前記列デコーダに極性信号を提供するように構成された制御論理回路と、
前記メモリアレイへの書き込み対象のデータを前記入出力制御回路から受け取るように構成された書き込み回路であって、前記列デコーダおよび前記行デコーダによって選択された前記アドレスに、前記書き込み対象のデータを書き込むようにさらに構成された、書き込み回路と、
読み出し対象のデータを前記メモリアレイから受け取るように構成されるとともに、読み出した前記データを前記入出力制御回路に送るようにさらに構成された、読み出し回路と、
を含み、
前記行デコーダは、前記行アドレス信号の第一部分を受け取るように構成された複数の行ローカルプレデコード回路と、前記行アドレスの第二部分を受け取るように構成された複数の行グローバルプレデコード回路とを含み、前記行ローカルプレデコード回路および前記行グローバルプレデコード回路は、階層的デコーダ構造における其々の複数の第一選択回路に結合され、
前記列デコーダは、前記列アドレス信号の第一部分を受け取るように構成された複数の列ローカルプレデコード回路と、前記列アドレスの第二部分を受け取るように構成された複数の列グローバルプレデコード回路とを含み、前記列ローカルプレデコード回路および前記列グローバルプレデコード回路は、階層的デコーダ構造における其々の複数の第二選択回路に結合されている、
メモリ。

【請求項27】

前記メモリは抵抗変化型ＲＡＭである、
請求項２６に記載のメモリ。

【請求項28】

前記第一および第二の選択線の相対的極性ならびに前記第三および第四の選択線の相対的極性は変化し得る、
請求項２６または２７に記載のメモリ。

【請求項29】

前記極性信号に少なくとも部分的には基づいて、異なる方向に、前記メモリアレイのメモリセルを通って電流が流れ得る、
請求項２６乃至２８のいずれか一項に記載のメモリ。

【発明の詳細な説明】

【背景技術】

【0001】

従来のメモリシステムは、所望のワード線またはビット線（一般的にはメモリアクセス線と称される）にアクセスするための、低電圧の選択線と、高電圧の選択解除線と、を含み得る。アレイ内の選択されたメモリアクセス線は、選択線に結合され、選択されていないメモリアクセス線は、選択解除線に結合される。メモリアクセス線を選択するために用いられる従来の２トランジスタ型デコーダ回路は、ｐチャネル電界効果（ＰＦＥＴ）トランジスタおよびｎチャネル電界効果（ＮＦＥＴ）トランジスタを含み得る。ＮＦＥＴトランジスタは、低電圧を伝えるのに有利であり得るし、ＰＦＥＴトランジスタは、高電圧を伝えるのに有利であり得る。記述される例示的な従来のシステムにおいては、アクティブ化されたときにＮＦＥＴトランジスタがアクセス線を選択線に接続し、アクティブ化されたときにＰＦＥＴトランジスタが選択解除線にアクセス線を接続するときに、最も効率的に回路が機能する。

【0002】

しかしながら、幾つかのメモリ技術、例えば、バイポーラ抵抗変化型ＲＡＭについては、動作の異なる段階の間、反対方向に電流がメモリセルを通り抜けることを可能にすることが、有利であり得る。これらの状況においては、従来の２トランジスタ型デコーダは、電流の流れの全ての方向に対して電流を効率的に伝えられるわけではないかもしれない。ＣＭＯＳトランスミッションゲートを形成して電流効率を改善するために、さらなるＰＦＥＴトランジスタが、ＮＦＥＴトランジスタと並列に配置されてもよく、また、さらなるＮＦＥＴトランジスタが、ＰＦＥＴトランジスタと並列に配置されてもよいが、この解決法は、アクセス線ごとにさらに二つのトランジスタおよび二本の追加配線を課すことになる。従来のデコーダアーキテクチャに必要とされるコストおよび空間の増加は、回路の小型化および単純性が必要とされる用途では、望ましくないことがある。

【発明の概要】

【0003】

例示的な装置は、第一の電圧を提供するように構成され得る第一の選択線と、第二の電圧を提供するように構成され得る第二の選択線と、極性信号を提供するように構成され得る極性線と、アクセス線と、第一および第二の選択線、極性線ならびにアクセス線に結合されたアドレスデコーダ回路と、を含んでもよく、アドレスデコーダ回路は、アドレス情報を受け取るように構成されてもよく、論理レベルの組み合わせを有するアドレス情報と、第一の論理レベルを有する極性信号とに応じて第一の選択線にアクセス線を結合するようにさらに構成されてもよく、論理レベルの前記組み合わせを有するアドレス情報と、第二の論理レベルを有する極性信号とに応じて、第二の選択線にアクセス線を結合するようにさらに構成されてもよい。

【0004】

別の例示的装置は、第一の選択線と、第二の選択線と、第三の選択線と、第四の選択線と、第一および第二のアドレスデコーダ回路に極性信号を提供するように構成され得る極性線と、を含んでもよく、第一のアドレスデコーダ回路は、第一のアドレス情報を受け取るように構成されてもよく、第一のアドレス情報に応じて第一の選択線に第一組のアクセス線のうちのアクセス線を結合するようにさらに構成されてもよく、極性信号の論理レベルの切り替えに応じて、第一のアドレス情報に対して、第一の選択線から第二の選択線へとアクセス線の結合を切り替えるようにさらに構成されてもよく、第二のアドレスデコーダ回路は、第二のアドレス情報を受け取るように構成されてもよく、第二のアドレス情報に応じて、第三の選択線に、第二組のアクセス線のうちのアクセス線を結合するようにさらに構成されてもよく、極性信号の論理レベルの切り替えに応じて、第二のアドレス情報に対して、第三の選択線から第四の選択線へとアクセス線の結合を切り替えるようにさらに構成されてもよい。

【0005】

別の例示的装置は、極性信号を提供するように構成され得る極性線と、アクセス線に結合されるように構成され得る第一の選択線および第二の選択線と、プレデコード回路と選択回路を含み得るアドレスデコーダとを含んでもよく、プレデコード回路は、極性線に結合されており、極性信号を受け取るように構成され得るとともに、アドレスを受け取るようにさらに構成されてもよく、選択回路は、プレデコード回路と第一および第二の選択線とに結合されており、アクセス線にさらに結合されていてもよく、プレデコード回路から受け取った信号に少なくとも部分的には基づいて、第一の選択線または第二の選択線にアクセス線を結合するように構成されてもよい。

【0006】

例示的方法は、アドレスデコーダ回路に関連付けられたアクセス線に対応するアドレス情報を受け取ることと、アドレスデコーダ回路で極性信号を受け取ることと、アドレス情報および第一の論理レベルを有する極性信号に少なくとも部分的には基づいて、第一の選択線または第二の選択線にアクセス線を結合することと、同一のアドレス情報および第二の論理レベルを有する極性信号に少なくとも部分的には基づいて、第一の選択線または第二の選択線へのアクセス線の結合を切り替えることと、を含んでもよい。

【0007】

例示的メモリは、メモリアレイと、入出力制御回路と、入出力制御回路によって提供されるアドレス信号を受け取るように構成され得るアドレス回路と、アドレス回路に結合されており、アドレス回路からアドレス信号を受け取るように構成され得るとともに、第一または第二の選択線にビット線を結合することによってメモリアレイ内のビット線を選択するように構成され得る行デコーダと、アドレス回路に結合されており、アドレス回路からアドレス信号を受け取るように構成され得るとともに、第三または第四の選択線にワード線を結合することによってメモリアレイ内のワード線を選択するように構成され得る列デコーダと、行デコーダ回路および列デコーダ回路に極性信号を提供するように構成された制御論理回路と、入力出力制御回路からメモリアレイに書き込まれるデータを受け取るように構成され得るとともに、列デコーダ回路および行デコーダ回路によって選択されたアドレスに、書き込まれるデータを書き込むようにさらに構成され得る書き込み回路と、メモリアレイから読み出し対象のデータを受け取るように構成され得るとともに、入力出力制御回路に読み出したデータを送るようにさらに構成され得る読み出し回路と、を含んでもよい。

【図面の簡単な説明】

【0008】

【図1】本開示の例示的一実施形態によるダイレクトデコーダを含む装置のブロック図である。

【図2】本開示の例示的一実施形態によるデコーダの回路図である。

【図3(1)】本開示の例示的一実施形態による階層的デコーダのブロック図である。

【図3(2)】本開示の例示的一実施形態による階層的デコーダのブロック図である。

【図4】本開示の例示的一実施形態による階層的デコーダの回路図である。

【図5】本開示の例示的一実施形態によるデコーダを含むメモリシステムの図である。

【発明を実施するための形態】

【0009】

本開示の実施形態の十分な理解をもたらすために、以下に一定の詳細事項が説明される。しかしながら、本開示の実施形態は、これらの特定の詳細事項がなくても実施され得ることが、当業者には明らかであろう。さらに、本明細書に記述された本開示の特定の実施形態は、例示として提供されるものであって、これらの特定の実施形態へと本開示の範囲を限定するために用いられるべきではない。他の例においては、既知の回路、制御信号、タイミングプロトコルおよびソフトウェア動作は、本開示を不必要に不明瞭にすることを回避するために、詳細には示されていない。

【0010】

図１は、本開示の一実施形態によるアドレスデコーダ１０４を含む装置１００を図示する。本装置は、集積回路、メモリデバイス、メモリシステムなどであってもよい。アドレスデコーダ１０４は、アクティブ化のためにアクセス線を選択するためのアドレスをデコードするように、構成され得る。アドレスデコーダ１０４は、其々のアクセス線１１９、１２９、１３９、１４９に結合されたデコーダ回路１０６、１１６、１２６、１３６を含んでもよい。各デコーダ回路１０６、１１６、１２６、１３６は、其々のアドレス情報ＡＤＤＩＮ０−ＡＤＤＩＮ３を受け取るように構成される。アドレス情報ＡＤＤＩＮ０−ＡＤＤＩＮ３は、デコードされるアドレスに基づくものである。各デコーダ回路１０６、１１６、１２６、１３６は、プレデコード回路１１０、１２０、１３０、１４０および選択回路１１５、１２５、１３５、１４５を含んでもよい。簡略化のために、四つのデコーダ回路および四本のアクセス線のみが図示されているが、より多数またはより少数のデコーダ回路およびアクセス線が使用されてもよい。アクセス線は、メモリアレイのビット線またはワード線であってもよい。幾つかの実施形態においては、第二のアドレスデコーダ（図１に図示せず）が、本装置に含まれてもよく、アクティブ化のために第二組のうちのアクセス線を選択するためのアドレス情報をデコードするように構成されてもよい。例えば、第一のアドレスデコーダは、アクティブ化のためにワード線を選択するためのアドレス情報をデコードするように構成されてもよく、第二のデコーダは、選択されたワード線およびビット線に結合されたメモリセルにアクセスするために、アクティブ化のためにビット線を選択するためのアドレス情報をデコードするように構成されてもよい。

【0011】

選択回路１１５、１２５、１３５、１４５は、其々のアクセス線１１９、１２９、１３９、１４９に結合されてもよく、選択線Ａ１０２および選択線Ｂ１０３にさらに結合されてもよい。選択線Ａ１０２および選択線Ｂ１０３は其々の電圧を提供してもよい。典型的には、選択線Ａ１０２および選択線Ｂ１０３にわたって電圧を提供するとき、電圧のうちの一方は他方の電圧よりも高い。幾つかの実施形態においては、選択線Ａ１０２の電圧および選択線Ｂ１０３の電圧は変化してもよい。プレデコード回路１１０、１２０、１３０、１４０は極性線１０１に結合されてもよい。極性線１０１は、プレデコード回路１１０、１２０、１３０、１４０に信号を提供し、其々の選択回路１１５、１２５、１３５、１４５を介した、選択線ＡおよびＢ１０２、１０３へのアクセス線１１９、１２９、１３９、１４９の結合を制御する。プレデコード回路１１０、１２０、１３０、１４０は、さらに、選択回路１１５、１２５、１３５、１４５をアクティブ化するようにさらに構成されてもよく、例えば、其々のアドレス情報ＡＤＤＩＮ０−ＡＤＤＩＮ３および極性線１０１に基づいて、其々のアクセス線１１９、１２９、１３９、１４９を選択線Ａ１０２または選択線Ｂ１０３に結合する。幾つかの実施形態においては、其々のアドレス情報ＡＤＤＩＮ０−ＡＤＤＩＮ３に基づいて選択されたアクセス線１１９、１２９、１３９、または１４９のみが、選択線Ａ１０２または選択線Ｂ１０３に結合されてもよい。残りの選択されていないアクセス線は、選択されたアクセス線に結合されていない方の残りの選択線に結合されてもよい。アドレスデコーダ１０４は、本開示の一実施形態におけるダイレクトデコーダとして実現されてもよい。

【0012】

図２は、アドレスデコーダ１０４の特定の例示的一実施形態を図示する。簡略化のために、二つのデコーダ回路１０６、１１６および二本のアクセス線１１９、１２９のみが図示されているが、より多数またはより少数のデコーダ回路およびアクセス線が含まれてもよい。プレデコード回路１１０は、４ビットアドレス（ＡＤＤＲ０−３＿ＢＡＲ）によって表されるアドレス情報ＡＤＤＩＮ０を受け取るように構成された４入力ＮＡＮＤゲート２０１を含む。ＮＡＮＤゲート２０１の出力は、２入力ＮＡＮＤゲート２０５の入力に結合される。ＮＡＮＤゲート２０５の他方の入力は、制御信号ＥＶＥＮ＿ＢＡＲに結合され、ＥＶＥＮ＿ＢＡＲは、試験中に用いられることがあるが、通常動作中にはアクティブ化されない。ＥＶＥＮ＿ＢＡＲは、通常動作中には論理ハイ（“１”）である。ＮＡＮＤゲート２０５の出力は、ＸＯＲゲート２１０の入力に結合される。ＸＯＲゲート２１０の第二の入力は、極性線１０１に結合される。ＸＯＲゲート２１０の出力は、選択回路１１５のＰＦＥＴトランジスタ２３０およびＮＦＥＴトランジスタ２３５のゲートに結合される。トランジスタ２３０および２３５のドレイン同士は一つに結合される。トランジスタ２３０のソースは、選択線Ａ１０２に結合される。トランジスタ２３５のソースは、選択線Ｂ１０３に結合される。アクセス線１１９は、トランジスタ２３０および２３５のドレインに結合される。アクセス線１１９は、トランジスタ２３０がアクティブ化されるときに選択線Ａ１０２に結合されるだろうし、トランジスタ２３５がアクティブ化されるときに選択線Ｂ１０３に結合されるだろう。図２に示されるように、極性線１０１が論理ロー（“０”）であるとき、デコーダ回路１０６は、“００００”というアドレスのデコードに応じて、選択線Ｂ１０３にアクセス線１１９を結合し、他のアドレスに対しては、選択線Ａ１０２にアクセス線１１９を結合し、デコーダ回路１１６は、“１０００”というアドレスのデコードに応じて、選択線Ｂ１０３にアクセス線１２９を結合し、他のアドレスに対しては、選択線Ａ１０２にアクセス線１２９を結合する。

【0013】

プレデコード回路１１０と同様に、プレデコード回路１２０は、４ビットアドレス（ＡＤＤＲ０、ＡＤＤＲ１−３＿ＢＡＲ）によって表されるアドレス情報ＡＤＤＩＮ１を受け取るように構成された４入力ＮＡＮＤゲート２１５を含む。ＮＡＮＤゲート２１５の出力は、２入力ＮＡＮＤゲート２２０の入力に結合される。ＮＡＮＤゲート２２０の他方の入力は、制御信号ＯＤＤ＿ＢＡＲに結合され、ＯＤＤ＿ＢＡＲは試験中に用いられることがあるが、通常動作中にはアクティブ化されない。ＯＤＤ＿ＢＡＲは、通常動作中には論理ハイである。ＮＡＮＤゲート２２０の出力は、ＸＯＲゲート２２５の入力に結合される。ＸＯＲゲート２２５の第二の入力は、極性線１０１に結合される。ＸＯＲゲート２２５の出力は、選択回路１２５のＰＦＥＴトランジスタ２４０およびＮＦＥＴトランジスタ２４５のゲートに結合される。トランジスタ２４０および２４５のドレイン同士は一つに結合される。トランジスタ２４０のソースは、選択線Ａ１０２に結合される。トランジスタ２４５のソースは、選択線Ｂ１０３に結合される。アクセス線１２９は、トランジスタ２４０および２４５のドレインに結合される。アクセス線１２９は、トランジスタ２４０がアクティブ化されると選択線Ａ１０２に結合されるだろうし、トランジスタ２４５がアクティブ化されると選択線Ｂ１０３に結合されるだろう。

【0014】

前述の記載は、本開示の、可能性のある一つの実装に過ぎない。本開示は、本開示の範囲から逸脱することなく、別の論理ゲートおよびトランジスタ型で実現されてもよい。回路動作の一例が今から記述される。以下に記述される例は、本開示についての理解を向上させるために提供されるものである。この例は、本開示の範囲を限定するものとして考えるべきではない。

【0015】

第一の例においては、デコードされるアドレスは“００００”であり、このアドレスは、デコードされると、アクセス線１１９を選択させることになる。“００００”アドレスの結果として、ＮＡＮＤゲート２０１に提供されるアドレス情報ＡＤＤＲ０＿ＢＡＲ、ＡＤＤＲ１＿ＢＡＲ、ＡＤＤＲ２＿ＢＡＲおよびＡＤＤＲ３＿ＢＡＲは、“１１１１”であり、ＮＡＮＤゲート２１５に提供されるアドレス情報ＡＤＤＲ０およびＡＤＤＲ１−３＿ＢＡＲは“０１１１”である。前述されたように、“００００”というアドレスのデコードの結果として、デコーダ回路１０６にアクセス線１１９を選択させるであろうアドレス情報を生じるであろう。制御信号ＥＶＥＮ＿ＢＡＲおよびＯＤＤ＿ＢＡＲもまた論理ハイである。極性線１０１は論理ローに設定される。この例においてもまた、選択線Ａ１０２の電圧は、選択線Ｂ１０３の電圧よりも高い。

【0016】

ＮＡＮＤゲート２０１に提供された“１１１１”によって、ＮＡＮＤゲート２０１は、論理ロー出力を提供し、ＮＡＮＤ２０５の出力は論理ハイである。ＮＡＮＤゲート２０５の出力が論理ハイであり、かつ、極性線１０１が論理ローであるとき、ＸＯＲゲート２１０の出力は論理ハイである。ＸＯＲゲート２１０の論理ハイの出力は、ＮＦＥＴトランジスタ２３５をアクティブ化して、アクセス線１１９を選択線Ｂ１０３に結合させる。プレデコード回路１２０については、ＮＡＮＤゲート２１５に提供された“０１１１”によって、ＮＡＮＤゲート２１５の出力は論理ハイである。再度述べるが、ＯＤＤ＿ＢＡＲは論理ハイである。その結果としてＮＡＮＤゲート２２０の出力は論理ローである。前述されたように、極性線もまた論理ローである。双方の入力が論理ローであるとき、ＸＯＲゲート２２５の出力もまた論理ローである。ＸＯＲゲート２２５の論理ローの出力は、ＰＦＥＴトランジスタ２４０をアクティブ化して、選択線Ａ１０２にアクセス線１２９を結合させる。

【0017】

其々の選択回路を通じた選択線Ａ１０２および選択線Ｂ１０３に対するアクセス線の結合が反転される一例が、これから記述される。ＮＡＮＤゲート２０１および２１５に提供されるアドレス情報ならびにＮＡＮＤゲート２０５および２２０により出力される論理レベルは、前述したのと同一のままであるが、極性線１０１は、今度は論理ハイに設定される。即ち、ＮＡＮＤゲート２０１の出力はいまなお論理ローであり、ＮＡＮＤゲート２０５の出力は、いまなお論理ハイである。しかしながら、極性線１０１は論理ハイであるため、ここでは、ＸＯＲゲート２１０に対する双方の入力が論理ハイであり、その結果として、ＸＯＲゲート２１０の出力が論理ローである。これによって、ＰＦＥＴトランジスタ２３０をアクティブ化し、アクセス線１１９は選択線Ａ１０２に結合される。再びプレデコード回路１２０について、ＮＡＮＤゲート２１５に提供される“０１１１”によってＮＡＮＤゲート２１５の出力はいまなお論理ハイであり、ＮＡＮＤゲート２２０はいまなお論理ローである。極性線１０１が論理ハイなので、ＸＯＲゲート２２５の出力は論理ハイである。これによって、ＮＦＥＴトランジスタ２４５をアクティブ化し、アクセス線１２９は選択線Ｂ１０３に結合される。前述の例によって例示されたように、アクセス線１１９は、選択線Ｂ１０３に結合された状態から選択線Ａ１０２に結合された状態に切り替えられ、アクセス線１２９は、選択線Ａ１０２に結合された状態から選択線Ｂ１０３に結合された状態に切り替えられる。アドレスデコーダ１０４は、極性線１０１の使用を通じて、其々のアクセス線がどの選択線に結合されるかを変更し得る。ＸＯＲゲート２１０は、極性線１０１の論理レベルに基づいてＮＡＮＤゲート２０５の出力信号を条件によって反転させてもよく、それによって、アドレス情報が原因となってＸＯＲゲートに対するアクティブ出力信号をＮＡＮＤゲート２０５に提供させる場合には選択回路のうちのどのトランジスタがアクティブ化されるのか、ということを変更するのである。選択回路のトランジスタ２３０などのＰＦＥＴトランジスタは、典型的には、ソースからのより高い電圧をドレインでのより低い電圧に提供するのにより適しており、選択回路のトランジスタ２３５などのＮＦＥＴトランジスタは、典型的には、ソースからのより低い電圧をドレインにおけるより高い電圧に提供するのにより適している。アクセス線に提供されることになる電圧を変化させることは、選択回路のどのトラジスタが動作中にアクティブ化されるのかを切り替えることによって、より効率的に処理され得る。

【0018】

例えば、デコードするアドレス“００００”と、極性線１０１に提供される論理ローとを提供する前述の例から続けると、“１１１１”が、デコーダ回路１０６のＮＡＮＤゲート２０１に提供され、これは、論理ハイ信号をＸＯＲゲート２１０に提供させて、ＮＦＥＴトランジスタ２３５をアクティブ化して選択線Ｂ１０３にアクセス線１１９を結合し、また、“０１１１”が、デコーダ回路１１６のＮＡＮＤゲート２１５に提供され、これは、ＸＯＲゲート２２５に論理ロー信号を提供させ、ＰＦＥＴトランジスタ２４０をアクティブ化してアクセス線１２９を選択線Ａ１０２に結合する。前述したように、選択線Ａ１０２の電圧は、前述の例において、選択線Ｂ１０３の電圧よりも高い。アクセス線に結合される選択線を変化させることは、論理ローから論理ハイに極性線１０１の論理レベルを変化させることによって達成されてもよく、これによって、ＸＯＲゲート２１０の出力を論理ハイから論理ローへと切り替えるとともに、ＸＯＲゲート２２５の出力を論理ローから論理ハイへ切り替える。その結果、アクセス線１１９は、選択線Ａ１０２に結合され、ＰＦＥＴトランジスタ２３０を通じてより高い電圧の提供を受け、アクセス線１２９は、選択線Ｂ１０３に結合され、ＮＦＥＴトランジスタ２４５を通じてより低い電圧の提供を受ける。

【0019】

アクセス線がどの選択線に結合されるのかを変化させることは、メモリセル全体にわたる極性を切り替えることを含み得るメモリ動作を実施するために、使用されてもよい。例えば、幾つかの実施形態においては、アクセス線１１９、１２９は、ワード線であってもよい。デコーダ回路１０６および１１６に類似する回路が、ビット線に対して存在してもよい。ビット線に対応する回路は、図２には図示されていない。選択されたメモリセルをまたがる電圧が切り替えられ得るように、そして、それによって電流が、メモリ素子を異なる方向に通って流れるように、ワード線に結合されたデコーダ回路およびビット線に結合されたデコーダ回路の動作を連動させてもよい。前述したように、幾つかの実施形態においては、選択線Ａ１０２および選択線Ｂ１０３の電圧は、例えば動作中に変化してもよく、それによって、異なる電圧を提供すること、またはアクセス線に提供される電圧を変化させることにおいて、より大きな柔軟性をもたらし得る。

【0020】

典型的なメモリアレイにおいては、多くのアクセス線、しばしば１０００のオーダのアクセス線が、実装される。コンポーネントの数および回路によって必要とされる面積を減少させるためには、より効率的なデコーダ回路が望ましい。階層的デコード構造は、デコーダ回路に必要とされるコンポーネントの数を減少させるために実装されてもよい。本開示の実施形態は、階層的デコード構造にも含まれてもよい。これは、アクセス線の選択線に対する結合の切り替えを許す回路のオーバーヘッドを償却するために、望ましいことがある。

【0021】

図３（１）−図３（２）は、本開示の例示的一実施形態による階層的アドレスデコーダ３０１のブロック図である。本実施形態は、アドレスデコーダ３０１に提供される８ビットアドレス（ＡＤＤＲ０−ＡＤＤＲ７）について記述され、これは、２５６本までのアクセス線のデコードを見越したものである。しかしながら、異なるビット数のアドレスおよび異なるアクセス線数に対するアドレスが、本開示の範囲から逸脱することなく使用されてもよい。これによって、アドレスをデコードするためのプレデコード回路の数を変化するであろうことを、当業者はよく理解するであろう。階層的アドレスデコーダ３０１は、１６個のローカルプレデコード回路と、１６個のグローバルデコード回路とを含んでもよい。ローカルプレデコード回路３３０−３４５は、アドレス情報を与えるためのアドレスのうちの最下位の４つのビット（ＡＤＤＲ０−３）を受け取ってもよい。ローカルプレデコード回路３３０−３４５は、極性線１０１に結合されてもよい。各ローカルプレデコード回路は、其々のローカル選択回路３５０−３６５にさらに結合されてもよい。各ローカルプレデコード回路は、他の１５個のローカル選択回路（図示せず）にさらに結合されてもよい。例えば、ローカルプレデコード回路０ ３３０は、ローカル選択回路０ ３５０、ローカル選択回路１６（図示せず）、ローカル選択回路３２（図示せず）などに結合されてもよい。ローカルプレデコード回路１ ３３１は、ローカル選択回路１ ３５１、ローカル選択回路１７（図示せず）、ローカル選択回路３３（図示せず）などに結合されてもよい。ローカルプレデコード回路２−１５ ３３２−３４５は、同様に結合されてもよい。グローバルプレデコード回路３０５は、アドレスのうちの他のビットを受け取ってもよく、極性線１０１に結合されてもよい。グローバルプレデコード回路０ ３０５は、ローカル選択回路３５０−３６５にさらに結合されてもよい。１５個のさらなるグローバルプレデコード回路（図示せず）が含まれてもよく、ローカル選択回路に結合されてもよい。例えば、ローカル選択回路０−１５ ３５０−３６５は、グローバル回路０ ３０５に結合されてもよく、ローカル選択回路１６−３１（図示せず）は、グローバルプレデコード回路１（図示せず）に結合されてもよく、ローカル選択回路３２−４７（図示せず）は、グローバルプレデコード回路２に結合されてもよい、といったふうである。各ローカル選択回路３５０−３６５は、選択線Ａ１０２および選択線Ｂ１０３に結合されてもよい。各ローカル選択回路は、其々のアクセス線３７０−３８５にさらに結合されてもよい。

【0022】

階層的デコード構造を実装することによって、プレデコード回路の数は、２５６から３２に減少させることができる。本開示の範囲から逸脱することなく、より多数のアクセス線に対する階層にさらなるレベルを追加することによって、より高い効率を達成することができる。

【0023】

図４は、本開示の例示的一実施形態による階層的アドレスデコーダ３０１の回路図である。明確化のために、単一のアクセス線３７０を選択するための回路が図示されているが、他のアクセス線に対しても同様にこれが複製されてもよい。図４でＡＤＤＲ０−３＿ＢＡＲと表されているアドレス情報は、ＮＡＮＤゲート４０１の入力で受け取られる。ＮＡＮＤゲート４０１の出力は、ＮＡＮＤゲート４０５に結合される。ＮＡＮＤゲート４０５の第二の入力は、制御信号ＥＶＥＮ＿ＢＡＲに結合されるが、ＥＶＥＮ＿ＢＡＲは、試験中に用いられることがあるが、通常動作中にはアクティブ化されない。ＥＶＥＮ＿ＢＡＲは、通常動作中には論理ハイである。ＮＡＮＤゲート４０５の出力は、ＸＯＲゲート４１０の入力に結合される。ＸＯＲゲート４１０の他方の入力は、極性線１０１に結合される。ＸＯＲゲート４１０の出力は、ローカル選択回路３５０内のＰＦＥＴトランジスタ４５５およびＮＦＥＴトランジスタ４６０のゲートに結合される。トランジスタ４５５および４６０のドレイン同士は、一つに結合され、アクセス線３７０に結合される。トランジスタ４５５のソースは、ＰＦＥＴトランジスタ４４５およびＮＦＥＴトランジスタ４５０のドレインに結合される。トランジスタ４６０のソースは、ＰＦＥＴトランジスタ４６５およびＮＦＥＴトランジスタ４７０のドレインに結合される。

【0024】

グローバルプレデコード回路３０５は、ＮＡＮＤゲート４１５の入力において、ＡＤＤＲ４−７＿ＢＡＲとして図４に表されるアドレス情報を、受け取る。ＮＡＮＤゲート４１５の出力は、ＮＡＮＤゲート４２０の入力に結合される。ＮＡＮＤゲート４２０の他方の入力は、制御信号ＯＤＤＯＲＥＶＥＮ＿ＢＡＲに結合され、ＯＤＤＯＲＥＶＥＮ＿ＢＡＲは、試験中に用いられることがあるが、通常動作中にはアクティブ化されない。ＯＤＤＯＲＥＶＥＮ＿ＢＡＲは、通常動作中には論理ハイである。ＮＡＮＤゲート４２０の出力は、ＮＯＲゲート４２５およびＮＯＲゲート４４０の入力に結合される。ＮＯＲゲート４２５の第二の入力は極性線１０１に結合される。ＮＯＲゲート４２５の出力は、インバータ４３０の入力に結合される。インバータ４３０の出力は、トランジスタ４６５および４７０のゲートに結合される。トランジスタ４６５および４７０のドレイン同士は互いに結合され、上述されたように、トランジスタ４６０のソースに結合される。トランジスタ４６５のソースは選択線Ａ１０２に結合され、トランジスタ４７０のソースは、選択線Ｂ１０３に結合される。ＮＯＲゲート４４０に戻ると、第二の入力はインバータ４３５の出力に結合される。インバータ４３５の入力は、極性線１０１に結合される。ＮＯＲゲート４４０の出力は、トランジスタ４４５および４５０のゲートに結合される。トランジスタ４４５および４５０のドレイン同士は、互いに結合され、トランジスタ４５５のソースに結合される。トランジスタ４４５のソースは選択線Ａ１０２に結合され、トランジスタ４５０のソースは、選択線Ｂ１０３に結合される。

【0025】

本開示は、本開示の範囲から逸脱することなく、別の論理ゲートおよびトランジスタ型で実現されてもよい。回路動作のある例がこれから記述される。以下に記述される例は、本開示についての理解を向上させるために提供される。この例は、本開示の範囲を限定するものとして考慮されるべきではない。

【0026】

第一の例においては、アドレス“００００ ００００”がデコードされることになる。００００ ００００というアドレスは、アクセス線３７０に対応する。即ち、アクセス線３７０は、アドレス００００ ００００によって選択される。ＡＤＤＲ０＿ＢＡＲ、ＡＤＤＲ１＿ＢＡＲ、ＡＤＤＲ２＿ＢＡＲ、ＡＤＤＲ３＿ＢＡＲ、ＡＤＤＲ４＿ＢＡＲ、ＡＤＤＲ５＿ＢＡＲ、ＡＤＤＲ６＿ＢＡＲおよびＡＤＤＲ７＿ＢＡＲは、全て論理ハイ（例えば、“１１１１ １１１１”）である。ＥＶＥＮ＿ＢＡＲおよびＯＤＤＯＲＥＶＥＮ＿ＢＡＲもまた論理ハイであり、極性線１０１は論理ローに設定される。

【0027】

ローカルプレデコード回路３３０について、ＮＡＮＤゲート４０１の出力は、論理ローである。上述されたように、ＥＶＥＮ＿ＢＡＲは、論理ハイ（“１”）であるため、ＮＡＮＤゲート４０５の出力は論理ハイである。極性線１０１が論理ローであるため、ＸＯＲゲート４１０の出力は論理ハイである。ＸＯＲゲート４１０の出力は、ＮＦＥＴトランジスタ４６０をアクティブ化する。アクセス線３７０は、トランジスタ４６５および４７０のドレインに結合される。

【0028】

グローバルプレデコード回路３０５については、ＮＡＮＤゲート４１５の出力は論理ローである。ＯＤＤＯＲＥＶＥＮ＿ＢＡＲは論理ハイであるため、ＮＡＮＤゲート４２０の出力は論理ハイである。ＮＯＲゲート４２５の出力は論理ローであり、これはインバータ４３０によって反転される。従って、トランジスタ４６５、４７０に提供される信号は論理ハイであり、ＮＦＥＴトランジスタ４７０がアクティブ化される。上述されたように、ＮＦＥＴトランジスタ４６０もアクティブ化され、それによって、アクセス線３７０を選択線Ｂ１０３に結合させる。ＮＯＲゲート４４０に戻ると、ＮＯＲゲート４４０はＮＡＮＤゲート４２０から論理ハイを受け取る。極性線１０１の論理ローは、インバータ４３５によって反転され、その結果、ＮＯＲゲート４４０に対する入力は双方とも論理ハイである。これによって、ＮＯＲゲート４４０の出力は論理ローにされ、それがＰＦＥＴトランジスタ４４５をアクティブ化する。しかしながら、ＰＦＥＴトランジスタ４５５はアクティブ化されていないため、選択線Ａ１０２の電圧はアクセス線３７０に提供されない。

【0029】

選択線に対するアクセス線３７０の結合が反転される一例が、これから記述される。極性線１０１の論理レベルを、論理ローから論理ハイに変化させる。ＮＡＮＤゲート４０５の出力およびＮＡＮＤゲート４２０の出力は、いまなお論理ハイである。この例においては、ＸＯＲゲート４１０の出力は論理ローとなるだろうし、ＰＦＥＴトランジスタ４５５がアクティブ化されるであろう。アクセス線３７０は、ＰＦＥＴトランジスタ４５５によってトランジスタ４４５および４５０のドレインに結合されるであろう。ＮＯＲゲート４２５の出力は論理ローであり、インバータ４３０によって反転される。したがって、トランジスタ４６５、４７０に提供される信号は論理ハイであり、ＮＦＥＴトランジスタ４７０がアクティブ化される。しかしながら、トランジスタ４６０がアクティブ化されていないため、選択線Ｂ１０３の電圧はアクセス線３７０に提供されない。ＮＯＲゲート４４０に戻ると、ＮＯＲゲート４４０は、ＮＡＮＤゲート４２０から論理ハイを受け取る。極性線１０１が論理ハイに設定され、インバータ４３５によって反転されると、ＮＯＲゲート４４０への入力は論理ローである。したがって、ＮＯＲゲート４４０の出力は論理ローであり、ＰＦＥＴトランジスタ４４５をアクティブ化する。上述されたように、ＰＦＥＴトランジスタ４５５もアクティブ化され、それによってアクセス線３７０を選択線Ａ１０２に結合させる。

【0030】

幾つかの実施形態においては、アクセス線を選択解除することもさらに再選択することもなく、アクセス線がどの選択線に結合されるのかということを切り替える能力は、異なる電圧を提供する上で、またはアクセス線に提供される電圧を変化させる上で、より大きな柔軟性をもたらすことができる。上記の例に記述されたように、アクセス線に結合される選択線は、極性線１０１における論理信号を変化させることによって切り替えることができ、これによって、どのトランジスタがアクティブ化されるかを変化させる。選択されたアクセス線がどちらの選択線に結合されるのかをデコードして切り替えるのには、アドレスデコーダ３０１は、新規アドレスを待つ必要もないかもしれない。

【0031】

上記の例においては、アクセス線３７０は、複数のワード線のうちの一つであってもよい。ローカルプレデコード回路３３０、グローバルプレデコード回路３０５およびローカル選択回路３５０に類似する回路が、複数のビット線に対して存在してもよい。明確化のために、ビット線に対応する回路は図示されていない。選択線に対するアクセス線３７０の結合が切り替えられ、極性線１０１が、論理ローから論理ハイに切り替えられると、選択線に対するビット線の結合もまた反転されてもよい。グローバルな信号極性線１０１によって支援される、ワード線とビット線の双方に対する選択線の極性のこの連動した反転の結果は、メモリ素子を通って異なる方向に電流が効率的に流れることができ得ることである。

【0032】

図５は、本開示の一実施形態によるアドレスデコーダを含むメモリシステムのブロック図である。メモリシステムは、本開示の一実施形態によるメモリ９０３を含む。メモリシステム９０１は、メモリ９０３に結合されたメモリアクセスデバイス９１１（例えば、プロセッサ、メモリコントローラなど）を含む。

【0033】

メモリ９０３は、メモリセルのメモリアレイ９１３を含む。メモリアレイ９１３は、例えば、揮発性メモリセル（例えば、ＤＲＡＭメモリセル、ＳＲＡＭメモリセル）、不揮発性メモリセル（例えば、フラッシュメモリセル）または何らかの他の種類のメモリセルを含んでもよい。本開示の一実施形態においては、メモリアレイ９１３は、不揮発性抵抗変化型メモリセルを含み、メモリ９０３は、抵抗変化型ランダムアクセスメモリＲＲＡＭである。メモリ９０３およびメモリアクセスデバイス９１１は、別々の集積回路として実装することもできるし、または、メモリアクセスデバイス９１１およびメモリ９０３を、同一の集積回路、チップもしくはパッケージ内に組み込むこともできる。メモリアクセスデバイス９１１は、個別のデバイス（例えば、マイクロプロセッサ）とすることができるし、または、特定用途向け集積回路（ＡＳＩＣ）などの、ファームウェアで実装された何らかの他の種類のプロセス回路とすることもできる。

【0034】

Ｉ／Ｏ接続９２７および制御接続９２９は、メモリアクセスデバイス９１１とメモリ９０３との間の通信インターフェイスを含む。図５の実施形態は、Ｉ／Ｏ接続９２７越しにＩ／Ｏ制御回路９１９を介して提供されるアドレス信号をラッチするための、アドレス回路９４３を含む。アドレス信号は、メモリアレイ９１３にアクセスするための行アドレスデコーダ回路９５７および列アドレスデコーダ回路９５１によって、受け取られてデコードされる。行アドレスデコーダ回路９５７および／または列アドレスデコーダ回路９５１は、本開示の一つ以上の実施形態によるアドレスデコーダ９５２、９５９を含んでもよい。本開示に照らして、アドレス入力接続の数は、メモリアレイ９１３の密度およびアーキテクチャに依存すること、ならびに、一つのメモリアレイ当たりのメモリセル数の増加と、メモリブロック数の増加および／またはメモリアレイ数の増加とに伴って、アドレスの数が増加することが、当業者によってよく理解されるであろう。メモリアレイの寸法が増大するにつれて、メモリアレイの特定の部分を指定するためにより多くのアドレス情報が必要とされることがあることをも、読者はよく理解するであろう。

【0035】

読み出し回路９５３は、メモリアレイ９１３からデータを読み出すことができる。Ｉ／Ｏ制御回路９１９は、Ｉ／Ｏ接続９２７越しのメモリアクセスデバイス９１１との双方向データ通信のために含まれる。書き込み回路９５５は、メモリアレイ９１３にデータを書き込むために含まれる。

【0036】

制御論理回路９２１は、メモリアクセスデバイス９１１から制御接続９２９によって提供される信号をデコードする。これらの信号は、データ読み出しおよびデータ書き込みなどの、メモリ９０３に対する操作およびメモリアレイ９１３の操作を制御するために用いられる、チップ信号、書き込みイネーブル信号およびアドレスラッチ信号を含むことができる。異なる動作段階中に、あるメモリセルを通って異なる方向に電流が流れることができるように、制御論理回路９２１は、極性線（図示せず）に信号を提供してもよく、選択線（図示せず）の極性を制御してもよい。

【0037】

制御論理回路９２１は、特定のレジスタおよび／またはレジスタの特定のセクションを選択的にセットするか、または一つ以上のレジスタにデータをラッチするために、信号を送ることができる。一つ以上の実施形態においては、制御論理回路９２１は、メモリアクセスデバイス９１１から受け取った命令を実行してメモリアレイ９１３のメモリセルのある部分においてある動作を遂行することに対して、責任を負う。制御論理回路９２１は、ステートマシン、シーケンサ、または他の何らかの種類の論理コントローラとすることができる。さらなる回路および制御信号を提供することができること、ならびに図５のメモリデバイスの細目は例示のしやすさを助けるために単純化されていることが、当業者にはよく理解されるであろう。

【0038】

本明細書に開示された実施形態に関連して記述された、種々の例示的な論理ブロック、構成、モジュール、回路およびアルゴリズムステップは、電子ハードウェアか、プロセッサによって実行されるコンピュータソフトウェアか、または双方の組み合わせとして実装され得ることを、当業者はさらに理解するであろう。種々の例示的なコンポーネント、ブロック、構成、モジュール、回路およびステップは、その機能の観点から、一般的に上述された。このような機能がハードウェアとして実装されるのか、それともプロセッサで実行可能な命令として実装されるのかは、特定の用途およびシステム全体に課される設計の制約に依存する。当業者は、記述された機能を、各特定の用途に対して種々の方法で実装してもよいが、このような実装の決定は、本開示の範囲からの逸脱を引き起こすものとして解釈されるべきではない。

【0039】

開示された実施形態の前述の記述は、開示された実施形態を当業者が製造または使用することを可能にするために提供される。これらの実施形態に対する種々の改変は、当業者にとって容易に明らかと成るだろうし、本明細書に規定された原理は、本開示の範囲から逸脱することなく、他の実施形態に適用されてもよい。したがって、本開示は、本明細書に示された実施形態に限定されるよう意図されたものではなく、以下の請求項によって規定される原理および新規の特徴に適う可能な限り最大の範囲が付与されるべきである。

【図1】

【図2】

【図3(1)】

【図3(2)】

【図4】

【図5】