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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6208872
(24)【登録日】2017年9月15日
(45)【発行日】2017年10月4日
(54)【発明の名称】液晶表示に用いられるＧＯＡ回路及び表示装置
(51)【国際特許分類】
G09G 3/36 20060101AFI20170925BHJP
G09G 3/20 20060101ALI20170925BHJP
G02F 1/133 20060101ALI20170925BHJP
G11C 19/28 20060101ALI20170925BHJP
【ＦＩ】
G09G3/36
G09G3/20 622E
G09G3/20 621M
G09G3/20 680G
G09G3/20 612K
G09G3/20 670J
G09G3/20 670E
G09G3/20 611J
G02F1/133 550
G11C19/28 230
【請求項の数】15
【全頁数】15
(21)【出願番号】特願2016-533627(P2016-533627)
(86)(22)【出願日】2014年1月3日
(65)【公表番号】特表2017-504821(P2017-504821A)
(43)【公表日】2017年2月9日
(86)【国際出願番号】CN2014070115
(87)【国際公開番号】WO2015089914
(87)【国際公開日】20150625
【審査請求日】2016年5月23日
(31)【優先権主張番号】201310700186.7
(32)【優先日】2013年12月18日
(33)【優先権主張国】CN
(73)【特許権者】
【識別番号】515203228
【氏名又は名称】深▲せん▼市華星光電技術有限公司
(74)【代理人】
【識別番号】100143720
【弁理士】
【氏名又は名称】米田 耕一郎
(74)【代理人】
【識別番号】100080252
【弁理士】
【氏名又は名称】鈴木 征四郎
(72)【発明者】
【氏名】▲虞▼曉江
(72)【発明者】
【氏名】李長暉
(72)【発明者】
【氏名】▲頼▼梓杰
【審査官】
西島 篤宏
(56)【参考文献】
【文献】
中国特許出願公開第１０２２２６９４０（ＣＮ，Ａ）
【文献】
国際公開第２０１１／０５５５７０（ＷＯ，Ａ１）
【文献】
米国特許出願公開第２００８／０２６６４７７（ＵＳ，Ａ１）
【文献】
特開２０１０−２５００３０（ＪＰ，Ａ）
【文献】
中国特許出願公開第１０３３１０７５５（ＣＮ，Ａ）
【文献】
特開２０１０−０２０２７９（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０９Ｇ ３／３６
Ｇ０２Ｆ １／１３３
Ｇ０９Ｇ ３／２０
Ｇ１１Ｃ １９／２８
(57)【特許請求の範囲】
【請求項1】
液晶表示に用いられるＧＯＡ回路であって、
前記ＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線に対する充電を制御し、
前記第ｎステージＧＯＡユニットは、プルアップ回路と、プルダウン回路と、プルダウン保持回路と、プルアップ制御回路と、ブートストラップコンデンサとからなり、
前記プルアップ回路・プルダウン回路・プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第ｎステージ水平走査線とそれぞれ接続され、
前記プルアップ制御回路は、前記ゲート信号点と接続され、
前記第ｎステージＧＯＡユニットの前記プルアップ制御回路には、少なくとも一つ前の段の前記ＧＯＡユニットからのゲート信号が入力され、かつ、前記第ｎステージＧＯＡユニットの前記プルダウン回路には、少なくとも一つ後の段の前記ＧＯＡユニットからのゲート信号が入力され、
前記プルダウン保持回路は、第一〜第十薄膜トランジスタからなり、
前記第一薄膜トランジスタにおいて、ゲートは第一回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
前記第二薄膜トランジスタにおいて、ゲートは第二回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
前記第三薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第一回路点と接続され、ソースは前記直流低電圧を入力し、
前記第四薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは前記直流低電圧を入力し、
前記第五薄膜トランジスタにおいて、ドレイン及びソースはそれぞれ前記ゲート信号点及び前記第ｎステージ水平走査線と接続され、
前記第六薄膜トランジスタにおいて、ドレインは第ｎステージクロック信号を入力し、ソースは前記第五薄膜トランジスタのゲートと接続され、
前記第七薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第一回路点と接続され、
前記第八薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第二回路点と接続され、
前記第九薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続され、
第十薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続され、
動作時において、
前記第一クロック信号と前記第二クロック信号の周波数は、前記第ｎステージクロック信号よりも低く、
且つ前記第一クロック信号の前記第一回路点に対する充電と、前記第二クロック信号の前記第二回路点に対する充電は、交替で行われる
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
前記ＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線に対する充電を制御し、
前記第ｎステージＧＯＡユニットは、プルアップ回路と、プルダウン回路と、プルダウン保持回路と、プルアップ制御回路と、ブートストラップコンデンサとからなり、
前記プルアップ回路・プルダウン回路・プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第ｎステージ水平走査線とそれぞれ接続され、
前記プルアップ制御回路は、前記ゲート信号点と接続され、
前記第ｎステージＧＯＡユニットの前記プルアップ制御回路には、少なくとも一つ前の段の前記ＧＯＡユニットからのゲート信号が入力され、かつ、前記第ｎステージＧＯＡユニットの前記プルダウン回路には、少なくとも一つ後の段の前記ＧＯＡユニットからのゲート信号が入力され、
前記プルダウン保持回路は、第一〜第十薄膜トランジスタからなり、
前記第一薄膜トランジスタにおいて、ゲートは第一回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
前記第二薄膜トランジスタにおいて、ゲートは第二回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
前記第三薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第一回路点と接続され、ソースは前記直流低電圧を入力し、
前記第四薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは前記直流低電圧を入力し、
前記第五薄膜トランジスタにおいて、ドレイン及びソースはそれぞれ前記ゲート信号点及び前記第ｎステージ水平走査線と接続され、
前記第六薄膜トランジスタにおいて、ドレインは第ｎステージクロック信号を入力し、ソースは前記第五薄膜トランジスタのゲートと接続され、
前記第七薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第一回路点と接続され、
前記第八薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第二回路点と接続され、
前記第九薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続され、
第十薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続され、
動作時において、
前記第一クロック信号と前記第二クロック信号の周波数は、前記第ｎステージクロック信号よりも低く、
且つ前記第一クロック信号の前記第一回路点に対する充電と、前記第二クロック信号の前記第二回路点に対する充電は、交替で行われる
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項2】
請求項１に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記プルアップ回路は、第十一薄膜トランジスタからなり、
前記第十一薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第ｎステージクロック信号を入力し、ソースは前記第ｎステージ水平走査線と接続される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記プルアップ回路は、第十一薄膜トランジスタからなり、
前記第十一薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第ｎステージクロック信号を入力し、ソースは前記第ｎステージ水平走査線と接続される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項3】
請求項１に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記プルダウン回路は、第十二薄膜トランジスタと、第十三薄膜トランジスタとからなり、
前記第十二薄膜トランジスタにおいて、ゲートは第ｎ＋２ステージ水平走査線と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力し、
前記第十三薄膜トランジスタにおいて、ゲートは前記第ｎ＋２ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記プルダウン回路は、第十二薄膜トランジスタと、第十三薄膜トランジスタとからなり、
前記第十二薄膜トランジスタにおいて、ゲートは第ｎ＋２ステージ水平走査線と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力し、
前記第十三薄膜トランジスタにおいて、ゲートは前記第ｎ＋２ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項4】
請求項１に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記プルアップ制御回路は、第十四薄膜トランジスタからなり、
前記第十四薄膜トランジスタにおいて、ゲートは第ｎ−２ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−２ステージ水平走査線及び前記ゲート信号点と接続される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記プルアップ制御回路は、第十四薄膜トランジスタからなり、
前記第十四薄膜トランジスタにおいて、ゲートは第ｎ−２ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−２ステージ水平走査線及び前記ゲート信号点と接続される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項5】
請求項１に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記第ｎステージクロック信号のデューティ比は、４０％である
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記第ｎステージクロック信号のデューティ比は、４０％である
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項6】
請求項１に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記第一クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記第一クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項7】
請求項１に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記第二クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記第二クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項8】
請求項１に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記直流低電圧は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記直流低電圧は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項9】
液晶表示に用いられるＧＯＡ回路であって、
前記ＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線に対する充電を制御し、
前記第ｎステージＧＯＡユニットは、プルアップ回路と、プルダウン回路と、プルダウン保持回路と、プルアップ制御回路と、ブートストラップコンデンサとからなり、
前記プルアップ回路・プルダウン回路・プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第ｎステージ水平走査線とそれぞれ接続され、
前記プルアップ制御回路は、前記ゲート信号点と接続され、
前記第ｎステージＧＯＡユニットの前記プルアップ制御回路には、少なくとも一つ前の段の前記ＧＯＡユニットからのゲート信号が入力され、かつ、前記第ｎステージＧＯＡユニットの前記プルダウン回路には、少なくとも一つ後の段の前記ＧＯＡユニットからのゲート信号が入力され、
前記プルダウン保持回路は、第一〜第十薄膜トランジスタからなり、
前記第一薄膜トランジスタにおいて、ゲートは第一回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
前記第二薄膜トランジスタにおいて、ゲートは第二回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
前記第三薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第一回路点と接続され、ソースは前記直流低電圧を入力し、
前記第四薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは前記直流低電圧を入力し、
前記第五薄膜トランジスタにおいて、ドレイン及びソースはそれぞれ前記ゲート信号点及び前記第ｎステージ水平走査線と接続され、
前記第六薄膜トランジスタにおいて、ドレインは第ｎステージクロック信号を入力し、ソースは前記第五薄膜トランジスタのゲートと接続され、
前記第七薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第一回路点と接続され、
前記第八薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第二回路点と接続され、
前記第九薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続され、
第十薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続され、
動作時において、
前記第一クロック信号と前記第二クロック信号の周波数は、前記第ｎステージクロック信号よりも低く、
且つ前記第一クロック信号の前記第一回路点に対する充電と、前記第二クロック信号の前記第二回路点に対する充電は、交替で行われ、
更に、前記プルアップ回路は、第十一薄膜トランジスタからなり、
前記第十一薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第ｎステージクロック信号を入力し、ソースは前記第ｎステージ水平走査線と接続され、
更に、前記プルダウン回路は、第十二薄膜トランジスタと、第十三薄膜トランジスタとからなり、
前記第十二薄膜トランジスタにおいて、ゲートは第ｎ＋２ステージ水平走査線と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力し、
前記第十三薄膜トランジスタにおいて、ゲートは前記第ｎ＋２ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
前記ＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線に対する充電を制御し、
前記第ｎステージＧＯＡユニットは、プルアップ回路と、プルダウン回路と、プルダウン保持回路と、プルアップ制御回路と、ブートストラップコンデンサとからなり、
前記プルアップ回路・プルダウン回路・プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第ｎステージ水平走査線とそれぞれ接続され、
前記プルアップ制御回路は、前記ゲート信号点と接続され、
前記第ｎステージＧＯＡユニットの前記プルアップ制御回路には、少なくとも一つ前の段の前記ＧＯＡユニットからのゲート信号が入力され、かつ、前記第ｎステージＧＯＡユニットの前記プルダウン回路には、少なくとも一つ後の段の前記ＧＯＡユニットからのゲート信号が入力され、
前記プルダウン保持回路は、第一〜第十薄膜トランジスタからなり、
前記第一薄膜トランジスタにおいて、ゲートは第一回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
前記第二薄膜トランジスタにおいて、ゲートは第二回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力し、
前記第三薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第一回路点と接続され、ソースは前記直流低電圧を入力し、
前記第四薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは前記直流低電圧を入力し、
前記第五薄膜トランジスタにおいて、ドレイン及びソースはそれぞれ前記ゲート信号点及び前記第ｎステージ水平走査線と接続され、
前記第六薄膜トランジスタにおいて、ドレインは第ｎステージクロック信号を入力し、ソースは前記第五薄膜トランジスタのゲートと接続され、
前記第七薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第一回路点と接続され、
前記第八薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第二回路点と接続され、
前記第九薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続され、
第十薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続され、
動作時において、
前記第一クロック信号と前記第二クロック信号の周波数は、前記第ｎステージクロック信号よりも低く、
且つ前記第一クロック信号の前記第一回路点に対する充電と、前記第二クロック信号の前記第二回路点に対する充電は、交替で行われ、
更に、前記プルアップ回路は、第十一薄膜トランジスタからなり、
前記第十一薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第ｎステージクロック信号を入力し、ソースは前記第ｎステージ水平走査線と接続され、
更に、前記プルダウン回路は、第十二薄膜トランジスタと、第十三薄膜トランジスタとからなり、
前記第十二薄膜トランジスタにおいて、ゲートは第ｎ＋２ステージ水平走査線と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力し、
前記第十三薄膜トランジスタにおいて、ゲートは前記第ｎ＋２ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項10】
請求項９に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記プルアップ制御回路は、第十四薄膜トランジスタからなり、
前記第十四薄膜トランジスタにおいて、ゲートは第ｎ−２ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−２ステージ水平走査線及び前記ゲート信号点と接続される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記プルアップ制御回路は、第十四薄膜トランジスタからなり、
前記第十四薄膜トランジスタにおいて、ゲートは第ｎ−２ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−２ステージ水平走査線及び前記ゲート信号点と接続される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項11】
請求項９に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記第ｎステージクロック信号のデューティ比は、４０％である
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記第ｎステージクロック信号のデューティ比は、４０％である
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項12】
請求項９に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記第一クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記第一クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項13】
請求項９に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記第二クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記第二クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項14】
請求項９に記載の液晶表示に用いられるＧＯＡ回路において、
更に、前記直流低電圧は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
更に、前記直流低電圧は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される
ことを特徴とする液晶表示に用いられるＧＯＡ回路。
【請求項15】
表示装置であって、
請求項１に記載の前記液晶表示に用いられるＧＯＡ回路からなる
ことを特徴とする表示装置。
請求項１に記載の前記液晶表示に用いられるＧＯＡ回路からなる
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、液晶表示技術に関し、特に、液晶表示に用いられるＧＯＡ（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、アレイ基板行駆動）回路及び表示装置に関する。
【背景技術】
【0002】
液晶ディスプレイは薄型ボディ・省エネ・放射線が無い等の多くの長所を備えており、幅広く応用されている。現在、市場における液晶ディスプレイの多くはバックライト型液晶ディスプレイであり、液晶パネルと、バックライトモジュール（ｂａｃｋｌｉｇｈｔ ｍｏｄｕｌｅ）とからなる。液晶パネルの動作原理は、平行する二枚のガラス基板の中に液晶分子が設けられるとともに、二枚のガラス基板上に駆動電圧を印加することで液晶分子の回転方向を制御し、これによりバックライトモジュールの光線が屈折照射されて画面を生成するというものである。
【0003】
アクティブ型液晶ディスプレイにおいて、一つ一つの画素は一個の薄膜トランジスタ（ＴＦＴ）を有するとともに、ゲート（Ｇａｔｅ）は水平走査線と接続され、ドレイン（Ｄｒａｉｎ）は垂直方向のデータ線と接続され、ソース（Ｓｏｕｒｃｅ）は画素電極と接続される。水平走査線上に十分な電圧を印加することで、前記線上の全てのＴＦＴがオンになり、且つこの時、前記水平走査線上の画素電極は垂直方向のデータ線と接続される。これにより、データ線上の表示信号電圧が画素に書き込まれて、異なる液晶の光透過度が制御されることで色彩制御の効果が得られる。現在、アクティブ型液晶表示パネルの水平走査線における駆動は、主にパネルと外部接続されたＩＣによって行われる。外部接続されたＩＣは、各ステージの水平走査線における順次充電と放電を制御することが出来る。またＧＯＡ技術、即ちＧａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ（アレイ基板行駆動）技術は、液晶表示パネルの従来の製造工程を利用して水平走査線の駆動回路を表示エリア周囲の基板上に作成することで、外部接続ＩＣを代替して水平走査線の駆動を行うことが出来る。ＧＯＡ技術は、外部接続ＩＣのボンディング（ｂｏｎｄｉｎｇ）工程を削減可能であり、生産能力の向上と製品コストの削減が望める。加えて、狭額縁或はフレームレスの表示製品に適した液晶表示パネルの製造が可能である。
【0004】
従来のＧＯＡ回路は通常、縦続接続された複数個のＧＯＡユニットからなる。各ステージのＧＯＡユニットは、一つのステージの水平走査線と対応して駆動する。ＧＯＡユニットは主に、プルアップ回路（Ｐｕｌｌ−ｕｐ ｐａｒｔ）と、プルアップ制御回路（Ｐｕｌｌ−ｕｐ ｃｏｎｔｒｏｌ ｐａｒｔ）と、トランスファ回路（Ｔｒａｎｓｆｅｒ Ｐａｒｔ）と、プルダウン回路（Ｋｅｙ Ｐｕｌｌ−ｄｏｗｎ Ｐａｒｔ）と、プルダウン保持回路（Ｐｕｌｌ−ｄｏｗｎ Ｈｏｌｄｉｎｇ Ｐａｒｔ）と、電位上昇を担うブートストラップコンデンサ（Ｂｏａｓｔ）とからなる。プルアップ回路は、主にクロック信号（Ｃｌｏｃｋ）をゲート（Ｇａｔｅ）信号として出力する。プルアップ制御回路は、プルアップ回路のオン時間の制御を担い、一般的に前ステージのＧＯＡ回路から送られたトランスファ信号或はＧａｔｅ信号と接続される。プルダウン回路は、第一時間にＧａｔｅを低電位に引き下げて、Ｇａｔｅ信号をオフにする。プルダウン保持回路は、Ｇａｔｅ出力信号とプルアップ回路のＧａｔｅ信号（通常Ｑ点と呼ばれる）のオフ状態（即ち負電位）を保持（Ｈｏｌｄｉｎｇ）するとともに、通常二個のプルダウン保持モジュールが交替で作用する。ブートストラップコンデンサ（Ｃ ｂｏａｓｔ）は、Ｑ点の二次上昇を担い、これによりプルアップ回路のＧ（Ｎ）出力を利する。
【0005】
ＧＯＡ回路の目的は、集積回路が出力した走査波形を回路操作を経て出力することにより、画素スイッチをオンにして酸化インジウムスズ（ＩＴＯ）電極にデータ信号を入力することである。データ信号の入力完了後、データ信号の内容は次のフレームがオンになるまで保持される。回路操作の過程において、一本の走査回路がオンになった後、一フレームの残り時間内は常にオフであり、走査回路のオフ（保持）時間は走査時間よりも大幅に長いため、ＧＯＡ回路中の薄膜トランジスタの安定性に対する要求は非常に高い。ＧＯＡ回路の充電信号の安定的な出力を保証するため、ＧＯＡ回路中で水平走査線充電に影響する薄膜トランジスタのゲートＱ（ｎ）の電圧を精確に制御可能な解決策が強く求められている。
【発明の概要】
【発明が解決しようとする課題】
【0006】
よって、本発明は、低周波クロック信号と高周波クロック信号を通して、水平走査線充電に影響する薄膜トランジスタのゲートＱ（ｎ）電圧を精確に制御することにより、ＧＯＡ充電信号の安定的な出力を保証する、液晶表示に用いられるＧＯＡ回路を提供することを目的とする。
【0007】
また本発明は、前記ＧＯＡ回路を用いるとともに、低周波クロック信号と高周波クロック信号を通して、水平走査線充電に影響する薄膜トランジスタのゲートＱ（ｎ）電圧を精確に制御することにより、ＧＯＡ充電信号の安定的な出力を保証する、液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上述の目的を達成するために、本発明が提供する液晶表示に用いられるＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線に対する充電を制御する。前記第ｎステージＧＯＡユニットは、プルアップ回路と、プルダウン回路と、プルダウン保持回路と、プルアップ制御回路と、ブートストラップコンデンサとからなる。前記プルアップ回路・プルダウン回路・プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第ｎステージ水平走査線とそれぞれ接続される。前記プルアップ制御回路は、前記ゲート信号点と接続される。
【0009】
前記プルダウン保持回路は、第一〜第十薄膜トランジスタからなる。
【0010】
第一薄膜トランジスタにおいて、ゲートは第一回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力する。
【0011】
第二薄膜トランジスタにおいて、ゲートは第二回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力する。
【0012】
第三薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第一回路点と接続され、ソースは前記直流低電圧を入力する。
【0013】
第四薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは前記直流低電圧を入力する。
【0014】
第五薄膜トランジスタにおいて、ドレイン及びソースはそれぞれ前記ゲート信号点及び前記第ｎステージ水平走査線と接続される。
【0015】
第六薄膜トランジスタにおいて、ドレインは第ｎステージクロック信号を入力し、ソースは前記第五薄膜トランジスタのゲートと接続される。
【0016】
第七薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第一回路点と接続される。
【0017】
第八薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第二回路点と接続される。
【0018】
第九薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続される。
【0019】
第十薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続される。
【0020】
動作時において、前記第一クロック信号と前記第二クロック信号の周波数は前記第ｎステージクロック信号よりも低く、且つ前記第一クロック信号の前記第一回路点に対する充電と前記第二クロック信号の前記第二回路点に対する充電は交替で行われる。
【0021】
このうち、前記プルアップ回路は、第十一薄膜トランジスタからなる。第十一薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第ｎステージクロック信号を入力し、ソースは前記第ｎステージ水平走査線と接続される。
【0022】
このうち、前記プルダウン回路は、第十二薄膜トランジスタと、第十三薄膜トランジスタとからなる。第十二薄膜トランジスタにおいて、ゲートは第ｎ＋２ステージ水平走査線と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力する。第十三薄膜トランジスタにおいて、ゲートは前記第ｎ＋２ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する。
【0023】
このうち、前記プルアップ制御回路は、第十四薄膜トランジスタからなる。第十四薄膜トランジスタにおいて、ゲートは第ｎ−２ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−２ステージ水平走査線及び前記ゲート信号点と接続される。
【0024】
このうち、前記第ｎステージクロック信号のデューティ比は４０％である。
【0025】
このうち、前記第一クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【0026】
このうち、前記第二クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【0027】
このうち、前記直流低電圧は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【0028】
また、本発明が提供する液晶表示に用いられるＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線に対する充電を制御する。前記第ｎステージＧＯＡユニットは、プルアップ回路と、プルダウン回路と、プルダウン保持回路と、プルアップ制御回路と、ブートストラップコンデンサとからなる。前記プルアップ回路・プルダウン回路・プルダウン保持回路・ブートストラップコンデンサは、ゲート信号点及び前記第ｎステージ水平走査線とそれぞれ接続される。前記プルアップ制御回路は、前記ゲート信号点と接続される。
【0029】
前記プルダウン保持回路は、第一〜第十薄膜トランジスタからなる。
【0030】
第一薄膜トランジスタにおいて、ゲートは第一回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力する。
【0031】
第二薄膜トランジスタにおいて、ゲートは第二回路点と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは直流低電圧を入力する。
【0032】
第三薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第一回路点と接続され、ソースは前記直流低電圧を入力する。
【0033】
第四薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第二回路点と接続され、ソースは前記直流低電圧を入力する。
【0034】
第五薄膜トランジスタにおいて、ドレイン及びソースはそれぞれ前記ゲート信号点及び前記第ｎステージ水平走査線と接続される。
【0035】
第六薄膜トランジスタにおいて、ドレインは第ｎステージクロック信号を入力し、ソースは前記第五薄膜トランジスタのゲートと接続される。
【0036】
第七薄膜トランジスタにおいて、ゲートは第一クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第一回路点と接続される。
【0037】
第八薄膜トランジスタにおいて、ゲートは第二クロック信号を入力し、ドレイン及びソースはそれぞれ前記第六薄膜トランジスタのゲート及び前記第二回路点と接続される。
【0038】
第九薄膜トランジスタにおいて、ゲートは前記第一クロック信号を入力し、ドレインは前記第一クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続される。
【0039】
第十薄膜トランジスタにおいて、ゲートは前記第二クロック信号を入力し、ドレインは前記第二クロック信号を入力し、ソースは前記第六薄膜トランジスタのゲートと接続される。
【0040】
動作時において、前記第一クロック信号と前記第二クロック信号の周波数は前記第ｎステージクロック信号よりも低く、且つ前記第一クロック信号の前記第一回路点に対する充電と前記第二クロック信号の前記第二回路点に対する充電は交替で行われる。
【0041】
このうち、前記プルアップ回路は、第十一薄膜トランジスタからなる。第十一薄膜トランジスタにおいて、ゲートは前記ゲート信号点と接続され、ドレインは前記第ｎステージクロック信号を入力し、ソースは前記第ｎステージ水平走査線と接続される。
【0042】
このうち、前記プルダウン回路は、第十二薄膜トランジスタと、第十三薄膜トランジスタとからなる。第十二薄膜トランジスタにおいて、ゲートは第ｎ＋２ステージ水平走査線と接続され、ドレインは前記第ｎステージ水平走査線と接続され、ソースは前記直流低電圧を入力する。第十三薄膜トランジスタにおいて、ゲートは前記第ｎ＋２ステージ水平走査線と接続され、ドレインは前記ゲート信号点と接続され、ソースは前記直流低電圧を入力する。
【0043】
前記プルアップ制御回路は、第十四薄膜トランジスタからなる。第十四薄膜トランジスタにおいて、ゲートは第ｎ−２ステージ水平走査線と接続され、ドレイン及びソースはそれぞれ前記第ｎ−２ステージ水平走査線及び前記ゲート信号点と接続される。
【0044】
前記第ｎステージクロック信号のデューティ比は４０％である。
【0045】
前記第一クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【0046】
前記第二クロック信号は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【0047】
前記直流低電圧は、コモンの金属線を通して、前記縦続接続された複数個のＧＯＡユニットに入力される。
【0048】
また、本発明が提供する表示装置は、上述した前記液晶表示に用いられるＧＯＡ回路からなる。
【発明の効果】
【0049】
本発明の液晶表示に用いられるＧＯＡ回路及び表示装置は、低周波クロック信号と高周波クロック信号によって、水平走査線充電に影響する薄膜トランジスタのゲートＱ（ｎ）の充電期間及び非充電期間における電圧を精確に制御することにより、ＧＯＡ充電信号の安定的な出力を保証するとともに、本発明のＧＯＡ回路を利用することで、低コストの狭額縁或はフレームレスの液晶表示装置を製造することが出来る。
【図面の簡単な説明】
【0050】
下記の図を合わせて本発明の具体的実施形態について詳細に説明することで、本発明の技術手法及びその他の有益な効果を詳らかにする。【図1】本発明の液晶表示に用いられるＧＯＡ回路（シングルステージ）の実施例における回路図である。
【図2】本発明の液晶表示に用いられるＧＯＡ回路の常温時における出力波形図である。
【図3】本発明の液晶表示に用いられるＧＯＡ回路のマルチステージ構造を示した概略図である。
【図4】本発明の液晶表示に用いられるＧＯＡ回路を使用した液晶表示装置の構造概略図である。
【発明を実施するための形態】
【0051】
（実施例１）図１を参照する。図は、本発明の液晶表示に用いられるＧＯＡ回路（シングルステージ）の実施例における回路図である。本発明のＧＯＡ回路は、縦続接続された複数個のＧＯＡユニットからなるとともに、第ｎステージＧＯＡユニットと対応する表示領域の第ｎステージ水平走査線Ｇ（ｎ）に対する充電を制御する。第ｎステージＧＯＡユニットは、プルアップ回路１００と、プルダウン回路２００と、プルダウン保持回路３００と、プルアップ制御回路４００と、ブートストラップコンデンサＣｂとからなる。プルアップ回路１００・プルダウン回路２００・プルダウン保持回路３００・ブートストラップコンデンサＣｂは、ゲート信号点Ｑ（ｎ）及び第ｎステージ水平走査線Ｇ（ｎ）とそれぞれ接続される。プルアップ制御回路４００は、ゲート信号点Ｑ（ｎ）と接続される。
【0052】
プルアップ回路１００は、表示領域の第ｎステージ水平走査線Ｇ（ｎ）に対する充電実行を直接制御する薄膜トランジスタＴ２１からなるとともに、ゲートはゲート信号点Ｑ（ｎ）と接続され、Ｔ２１のドレインは第ｎステージ高周波クロック信号ＣＫ（ｎ）を入力し、Ｔ２１のソースは第ｎステージ水平走査線Ｇ（ｎ）と接続される。Ｔ２１のゲートＱ（ｎ）の電位は、ＣＫ（ｎ）がＧ（ｎ）を充電するよう直接働きかける。
【0053】
プルダウン回路２００は、Ｇ（ｎ）充電終了時に放電を行う一組の薄膜トランジスタ、即ちＧ（ｎ）に対して放電を行うＴ３１と、Ｑ（ｎ）に対して放電を行うＴ４１とからなる。Ｔ３１において、ゲートは第ｎ＋２ステージ水平走査線Ｇ（ｎ＋２）と接続され、ドレインは第ｎステージ水平走査線Ｇ（ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。Ｔ４１において、ゲートは第ｎ＋２ステージ水平走査線Ｇ（ｎ＋２）と接続され、ドレインはゲート信号点Ｑ（ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。
【0054】
プルアップ制御回路４００は、薄膜トランジスタＴ１１からなるとともに、ゲートは第ｎ−２ステージ水平走査線Ｇ（ｎ−２）と接続され、ドレイン及びソースはそれぞれ第ｎ−２ステージ水平走査線Ｇ（ｎ−２）及びゲート信号点Ｑ（ｎ）と接続される。薄膜トランジスタＴ１１は、第ｎ−２ステージＧＯＡ信号が第ｎステージＧＯＡ回路に伝送されるように制御することが可能であり、これによりＧＯＡ回路がステージ毎に順次充放電する。
【0055】
Ｑ（ｎ）とＧ（ｎ）の間に接続されたブートストラップ機能を有するコンデンサＣｂは、Ｇ（ｎ）電位上昇時にＣｂの結合効果によってＱ（ｎ）電位を上昇させ、これにより、更に高いＱ（ｎ）電位と、より小さいＧＯＡ充電信号のキャパシタンス遅延（ＲＣ ｄｅｌａｙ）が得られる。
【0056】
プルダウン保持回路３００に設けられた一群の薄膜トランジスタは、ＧＯＡ回路の非充電期間においてＧ（ｎ）とＱ（ｎ）の低電位を保持する。薄膜トランジスタＴ３２において、ゲートは第一回路点Ｐと接続され、ドレインは第ｎステージ水平走査線Ｇ（ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。薄膜トランジスタＴ３３において、ゲートは第二回路点Ｋと接続され、ドレインは第ｎステージ水平走査線Ｇ（ｎ）と接続され、ソースは直流低電圧ＶＳＳを入力する。薄膜トランジスタＴ５２において、ゲートはゲート信号点Ｑ（ｎ）と接続され、ドレインは第一回路点Ｐと接続され、ソースは直流低電圧ＶＳＳを入力する。薄膜トランジスタＴ６２において、ゲートはゲート信号点Ｑ（ｎ）と接続され、ドレイン及びソースはそれぞれ第二回路点Ｋ及び直流低電圧ＶＳＳと接続される。薄膜トランジスタＴ４３において、ドレイン及びソースはそれぞれゲート信号点Ｑ（ｎ）及び第ｎステージ水平走査線Ｇ（ｎ）と接続される。薄膜トランジスタＴ４２において、ドレイン及びソースはそれぞれ第ｎステージクロック信号ＣＫ（ｎ）及び薄膜トランジスタＴ４３のゲートを入力する。薄膜トランジスタＴ７２において、ゲートは第一クロック信号ＬＣ１を入力し、ドレイン及びソースはそれぞれ薄膜トランジスタＴ４２のゲート及び第一回路点Ｐと接続される。薄膜トランジスタＴ７３において、ゲートは第二クロック信号ＬＣ２を入力し、ドレイン及びソースはそれぞれ薄膜トランジスタＴ４２のゲート及び第二回路点Ｋと接続される。薄膜トランジスタＴ１２において、ゲートは第一クロック信号ＬＣ１を入力し、ドレインは第一クロック信号ＬＣ１を入力し、ソースは薄膜トランジスタＴ４２のゲートと接続される。薄膜トランジスタＴ１３において、ゲートは第二クロック信号ＬＣ２を入力し、ドレインは第二クロック信号ＬＣ２を入力し、ソースは薄膜トランジスタＴ４２のゲートと接続される。直流低電圧ＶＳＳは、ローレベル電圧を受け取るか、或は接地される。動作時には、第ｎステージクロック信号ＣＫ（ｎ）・第一クロック信号ＬＣ１及び第二クロック信号ＬＣ２が入力される。第一クロック信号ＬＣ１及び第二クロック信号ＬＣ２の周波数は、第ｎステージクロック信号ＣＫ（ｎ）よりも低く、且つ第一クロック信号ＬＣ１の第一回路点Ｐに対する充電と第二クロック信号ＬＣ２の第二回路点Ｋに対する充電は交替で行われる。
【0057】
回路のＰ点とＫ点は交替で低周波クロック信号ＬＣ１とＬＣ２の充電を受けて高電位になることで、交替で薄膜トランジスタＴ３２或はＴ３３のオン状態を制御し、これによりＧ（ｎ）の非充電期間における低電位を保持するとともに、薄膜トランジスタＴ３２或はＴ３３が長時間にわたってゲート電圧ストレスの影響を受けることがないようにする。薄膜トランジスタＴ５２はＰ点と接続されるとともに直流低電圧ＶＳＳを入力し、薄膜トランジスタＴ６２はＫ点と接続されるとともに直流低電圧ＶＳＳを入力し、更にＴ５２とＴ６２はＱ（ｎ）が高電位である時にオンになってＰ点・Ｋ点電位を引き下げ、これによりＴ３２とＴ３３をオフにして充電に影響しないようにする。非充電期間において、薄膜トランジスタＴ１２＆Ｔ７２或はＴ１３＆Ｔ７３がオンになり、Ｐ点或はＫ点が高電位になることにより、薄膜トランジスタＴ４２のゲートが高電位になり、高周波クロック信号ＣＫ（ｎ）が周期的に薄膜トランジスタＴ４３をオンにしてＱ（ｎ）の低電位状態を保持する。充電期間において、Ｑ（ｎ）が高電位まで充電された後、Ｔ５２或はＴ６２がオンになり、Ｔ４２のゲート電位が引き下げられてＴ４２がオフになるとともに、Ｔ４３も導通不能になることにより、Ｑ（ｎ）がＴ４３の漏れ電流を通して縮小して、Ｑ（ｎ）電圧の安定性が向上する。
【0058】
本発明のＧＯＡ回路は、低周波クロック信号と高周波クロック信号を通して水平走査線充電に影響する薄膜トランジスタのゲートＱ（ｎ）における非充電期間及び充電期間の電圧を精確に制御することにより、ＧＯＡ充電信号の安定的な出力を保証することが出来る。具体的に述べると、１、非充電期間において、高周波クロック信号ＣＫ（ｎ）及び薄膜トランジスタＴ４３と接続された薄膜トランジスタＴ４２が導通するとともに、高周波クロック信号ＣＫ（ｎ）が周期的に薄膜トランジスタＴ４３をオンにすることでＱ（ｎ）の低電位状態を保持することが出来る。２、充電期間において、Ｑ（ｎ）が高電位まで充電された後、薄膜トランジスタＴ４２とＴ４３がオフになるとともに、Ｑ（ｎ）がＴ４３の漏れ電流を通して低減する。
【0059】
図２を参照する。図は、本発明の液晶表示に用いられるＧＯＡ回路の常温時における出力波形図である。このうち、高周波クロック信号のデューティ比（ｄｕｔｙ ｒａｔｉｏ）は４０％である。図２において、ｔ１〜ｔ３はＧ（ｎ）充電前の準備時間であり、ｔ３〜ｔ４はＧ（ｎ）の充電時間であり、ｔ４後にＧ（ｎ）は放電される。低周波クロック信号ＬＣ１及びＬＣ２は、周波数が同等で、位相が逆であることが可能である。更に図１と図２を合わせて参照する。ｔ１時において、ＣＫ（ｎ−２）の電位が上昇を開始し、これに伴いＧ（ｎ−２）の電位も上昇を始め、薄膜トランジスタＴ１１がオンになってＱ（ｎ）を充電する。Ｑ（ｎ）電位の上昇後、薄膜トランジスタＴ５２及びＴ６２をオンにして、Ｔ３２・Ｔ４２・Ｔ３３・Ｔ４３をオフにすることにより、Ｑ（ｎ）及びＧ（ｎ）の充電に影響しないようにすることが出来る。ｔ２時において、ＣＫ（ｎ−２）の電位が下降を開始するものの、薄膜トランジスタＴ１１の接続方法によってＱ（ｎ）の漏れ電流が防がれるため、Ｑ（ｎ）電位は基本的に変わらず保たれる。ｔ３時において、ＣＫ（ｎ）の電位が上昇を開始して、薄膜トランジスタＴ２１がオンになり、Ｑ（ｎ）は上昇して更に高電位になるとともにＴ２１がＧ（ｎ）を充電するよう制御する。ｔ４時において、ＣＫ（ｎ）が下降を開始するものの、Ｑ（ｎ）電位が直ぐに引き下げられることはなく、薄膜トランジスタＴ２１はｔ４後の短時間内において導通状態を保持して、Ｇ（ｎ）電位を引き下げる。この後、Ｇ（ｎ＋２）電位が上昇し、薄膜トランジスタＴ３１及びＴ４１がオンになって、Ｇ（ｎ）及びＱ（ｎ）が確実に低電位まで引き下げられるようにする。Ｔ５２及びＴ６２はＱ（ｎ）電位が引き下げられた後にオフになり、Ｔ３２・Ｔ３３・Ｔ４２・Ｔ４３は通常通りオンになることで、Ｇ（ｎ）及びＱ（ｎ）の非充電期間における低電位を保持することが出来る。総じて言えば、本発明は低周波クロック信号及び高周波クロック信号を通してＱ（ｎ）電圧を正確に制御することにより、ＧＯＡ充電信号の安定的な出力を保証することが出来る。
【0060】
図３を参照する。図は、本発明の液晶表示に用いられるＧＯＡ回路のマルチステージ構造を示した概略図である。図３に示した本発明のＧＯＡ回路のマルチステージ構造において、低周波クロック信号ＬＣ１及びＬＣ２・直流低電圧ＶＳＳ・ＣＫ１〜ＣＫ４の４個の高周波クロック信号を伝送するために用いられる金属線が、各ステージのＧＯＡ回路（具体的接続方法は図１を参照）における周辺に設けられる。低周波クロック信号ＬＣ１・低周波クロック信号ＬＣ２及び直流低電圧ＶＳＳは、それぞれ各々のコモンの金属線を通して、縦続接続された複数個のＧＯＡユニット中に入力される。本実施例において、第ｎステージＧＯＡ回路は、ＬＣ１・ＬＣ２・ＶＳＳ・ＣＫ１〜ＣＫ４の中の１個のＣＫ信号・第ｎ−２ステージＧＯＡ回路が発したＧ（ｎ−２）・第ｎ＋２ステージＧＯＡ回路が発したＧ（ｎ＋２）をそれぞれ受け取るとともに、Ｇ（ｎ）信号を発する。図３に示した各ステージのＧＯＡ回路間の接続方法は、ＧＯＡ信号がステージ毎に順次伝送されるよう保証することが可能であり、これにより各ステージの水平走査線が順次充電及び放電される。先端・末端に縦続接続されたＧＯＡユニットについては、活性化信号を入力する方法を採用することにより、不足したＧ（ｎ）信号入力を代替可能である。
【0061】
本発明のＧＯＡ回路は、液晶表示パネルの従来の製造工程を利用してパネルの水平走査線における駆動回路を表示エリア周囲の基板上に作成することが可能であり、これにより外部接続ＩＣを代替してフラット表示パネルの各ステージにおける水平走査線の駆動を完了することが出来る。本発明は特に、狭額縁或はフレームレスの液晶表示製品の製造に適している。
【0062】
（実施例２）図４を参照する。図は、本発明の液晶表示に用いられるＧＯＡ回路を使用した液晶表示装置の構造概略図である。図４において、液晶表示装置は表示基板１０を有し、表示基板１０上方の駆動制御盤２０は表示基板１０に駆動及び制御信号を提供し、表示基板１０の左側領域３０及び右側領域４０にはＧＯＡ回路が設けられ、左側及び右側の二つの方向から表示領域５０の水平走査線を駆動することが出来る。ＧＯＡ回路は、駆動制御盤２０の入力信号を受け取るとともにステージ毎に順次水平走査線の制御信号を発して、表示領域５０中の画素が順次オンになるよう制御することが出来る。
【0063】
上述を総じて言えば、本発明の液晶表示に用いられるＧＯＡ回路及び表示装置は、低周波クロック信号と高周波クロック信号によって、水平走査線充電に影響する薄膜トランジスタのゲートＱ（ｎ）の充電期間及び非充電期間における電圧を精確に制御することにより、ＧＯＡ充電信号の安定的な出力を保証するとともに、本発明のＧＯＡ回路を利用することで、低コストの狭額縁或はフレームレスの液晶表示装置を製造することが出来る。
【0064】
以上の記述により、本発明の分野の一般的な技術員は、本発明の技術手法と構想に基づいて各種の変更と変形を加えることが可能であり、これらの変更と変形は、いずれも本発明の権利要求の保護範囲に属する。
【符号の説明】
【0065】
１０ 表示基板２０ 駆動制御盤
３０ 左側領域
４０ 右側領域
５０ 表示領域
１００ プルアップ回路
２００ プルダウン回路
３００ プルダウン保持回路
４００ プルアップ制御回路
Ｃｂ ブートストラップコンデンサ
ＣＫ（ｎ） 第ｎステージ高周波クロック信号
ＣＫ（ｎ−２）第ｎ−２ステージ高周波クロック信号
ＣＫ１ 高周波クロック信号
ＣＫ２ 高周波クロック信号
ＣＫ３ 高周波クロック信号
ＣＫ４ 高周波クロック信号
Ｇ（ｎ） 第ｎステージ水平走査線
Ｇ（ｎ＋２） 第ｎ＋２ステージ水平走査線
Ｇ（ｎ−２） 第ｎ−２ステージ水平走査線
ＬＣ１ 第一クロック信号
ＬＣ２ 第二クロック信号
Ｐ 第一回路点
Ｋ 第二回路点
Ｑ（ｎ） ゲート信号点
Ｔ１１ 薄膜トランジスタ
Ｔ１２ 薄膜トランジスタ
Ｔ１３ 薄膜トランジスタ
Ｔ２１ 薄膜トランジスタ
Ｔ３１ 薄膜トランジスタ
Ｔ３２ 薄膜トランジスタ
Ｔ３３ 薄膜トランジスタ
Ｔ４１ 薄膜トランジスタ
Ｔ４２ 薄膜トランジスタ
Ｔ４３ 薄膜トランジスタ
Ｔ５２ 薄膜トランジスタ
Ｔ６２ 薄膜トランジスタ
Ｔ７２ 薄膜トランジスタ
Ｔ７３ 薄膜トランジスタ
ＶＳＳ 直流低電圧