特許 6208895 低電力ナノメートルフラッシュメモリ装置において使用される改良型感知回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6208895

(24)【登録日】2017年9月15日

(45)【発行日】2017年10月4日

(54)【発明の名称】低電力ナノメートルフラッシュメモリ装置において使用される改良型感知回路

(51)【国際特許分類】

   G11C 16/28 20060101AFI20170925BHJP

   G11C 7/06 20060101ALI20170925BHJP

   G11C 7/12 20060101ALI20170925BHJP

【ＦＩ】

   G11C16/28

   G11C7/06 120

   G11C7/12

【請求項の数】16

【全頁数】22

(21)【出願番号】特願2016-555593(P2016-555593)

(86)(22)【出願日】2015年2月13日

(65)【公表番号】特表2017-511949(P2017-511949A)

(43)【公表日】2017年4月27日

(86)【国際出願番号】US2015015919

(87)【国際公開番号】WO2015134178

(87)【国際公開日】20150911

【審査請求日】2016年9月16日

(31)【優先権主張番号】14/196,839

(32)【優先日】2014年3月4日

(33)【優先権主張国】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】100086771

【弁理士】

【氏名又は名称】西島 孝喜

(74)【代理人】

【識別番号】100088694

【弁理士】

【氏名又は名称】弟子丸 健

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100109335

【弁理士】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100120525

【弁理士】

【氏名又は名称】近藤 直樹

(72)【発明者】

【氏名】トラン ヒュー ヴァン

(72)【発明者】

【氏名】グエン フン クオック

(72)【発明者】

【氏名】リー アィン

(72)【発明者】

【氏名】ヴー トゥアン

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開平０８−３２１１９０（ＪＰ，Ａ）

【文献】 特開平０１−２５１４９９（ＪＰ，Ａ）

【文献】 特開平１０−００３７９１（ＪＰ，Ａ）

【文献】 特開平１１−１７６１６３（ＪＰ，Ａ）

【文献】 国際公開第２０１３／１４５７３３（ＷＯ，Ａ１）

【文献】 特表２０１３−５２４３９７（ＪＰ，Ａ）

【文献】 特開２００７−１４１３９９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１４／００５６０８９（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１１／００２６３４６（ＵＳ，Ａ１）

【文献】 特開２０１２−１２８９３８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／２８

Ｇ１１Ｃ ７／０６

Ｇ１１Ｃ ７／１２

(57)【特許請求の範囲】

【請求項1】

メモリデバイスにおいて使用される感知回路であって、
選択されたメモリセルを感知するためのメモリデータ読み込みブロックと、
基準メモリセルを感知するためのメモリ参照読み込みブロックと、
クロス結合されたインバーターペアと、第１の端子と第２の端子を有する第１のキャパシタと、第１の端子と第２の端子を有する第２のキャパシタと、前記第１のキャパシタの前記第２の端子に接続されているゲートと前記クロス結合されたインバーターペアに接続されているドレインとを有する第１のＮＭＯＳトランジスタと、前記第２のキャパシタの前記第２の端子に接続されているゲートと前記クロス結合されたインバーターペアに接続されているドレインとを有する第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのソースと前記第２のＮＭＯＳトランジスタのソースに接続され、バイアス電圧を前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタに与える第３のＮＭＯＳトランジスタと、感知操作前に前記第１のキャパシタの第１の端子及び第２の端子と前記第２のキャパシタの第２の端子とを充電するためのプリチャージ回路と、及び出力とを含む、差動増幅器ブロックと、を備え、
前記第１のキャパシタの前記第１の端子が、前記メモリデータ読み込みブロックに接続され、前記第２のキャパシタの第１の端子が、前記メモリ参照読み込みブロックに接続され、
前記感知操作中において前記差動増幅器ブロックの前記出力が、前記選択されたメモリセルに記憶される値を示す、感知回路。

【請求項2】

前記選択されたメモリセルが、スプリットゲートフラッシュメモリセルである、請求項１に記載の感知回路。

【請求項3】

前記基準メモリセルが、スプリットゲートフラッシュメモリセルである、請求項２に記載の感知回路。

【請求項4】

前記プリチャージ回路が、前記感知操作の前にオンになり、前記感知操作時にオフになる、複数のスイッチを含む、請求項１に記載の感知回路。

【請求項5】

前記複数のスイッチの１つが、オンになったときに、前記メモリデータ読み込みブロックの感知ノードを電圧源に接続する、請求項４に記載の感知回路。

【請求項6】

前記複数のスイッチの１つが、オンになったときに、前記メモリ参照読み込みブロックの感知ノードを電圧源に接続する、請求項５に記載の感知回路。

【請求項7】

前記メモリデータ読み込みブロックが電流源、キャスケーディング感知ＮＭＯＳトランジスタ、ビット線クランプＮＭＯＳトランジスタ、及びダイオード接続感知負荷ＰＭＯＳトランジスタを含む、請求項１に記載の感知回路。

【請求項8】

前記メモリ参照読み込みブロックが電流源、基準ビット線クランプＮＭＯＳトランジスタ、キャスケーディング感知ＮＭＯＳトランジスタ、及びダイオード接続感知負荷ＰＭＯＳトランジスタを含む、請求項７に記載の感知回路。

【請求項9】

前記メモリ参照読み込みブロックが、レプリカ基準バイアスを供給する、請求項１に記載の感知回路。

【請求項10】

選択されたメモリセルに記憶される値を決定する方法であって、
プリチャージ回路を使用して、第１のキャパシタの第１の端子及び第２の端子と第２のキャパシタの第１の端子をプリチャージすることと、
メモリデータ読み込みブロックを使用して、選択されたメモリセルを感知ノードで感知することと、
メモリ参照読み込みブロックを使用して、基準メモリセルを基準ノードで感知することと、
差動増幅器ブロックを使用して、前記感知ノード及び前記基準ノードを比較することであって、前記差動増幅器ブロックは、クロス結合されたインバーターペアと、前記第１の端子と前記第２の端子を有する前記第１のキャパシタと、前記第１の端子と第２の端子を有する前記第２のキャパシタと、前記第１のキャパシタの前記第１の端子に接続されているゲートと前記クロス結合されたインバーターペアに接続されているドレインとを有する第１のＮＭＯＳトランジスタと、前記第２のキャパシタの前記第１の端子に接続されているゲートと前記クロス結合されたインバーターペアに接続されているドレインとを有する第２のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタのソースと前記第２のＮＭＯＳトランジスタのソースに接続され、バイアス電圧を前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタに与える第３のＮＭＯＳトランジスタと、及び出力とを含み、前記第１のキャパシタの第２の端子は、前記メモリデータ読み込みブロックに接続され、前記第２のキャパシタの第２の端子は前記メモリ参照読み込みブロックに接続される、ことと、
前記差動増幅器ブロックの前記出力で、前記選択されたメモリセルに記憶される値を示すことと、を含む、方法。

【請求項11】

前記選択されたメモリセルが、スプリットゲートフラッシュメモリセルである、請求項１０に記載の方法。

【請求項12】

前記基準メモリセルが、スプリットゲートフラッシュメモリセルである、請求項１１に記載の方法。

【請求項13】

前記プリチャージ回路が複数のスイッチを含み、前記プリチャージする工程が前記複数のスイッチをオンにすることを含む、請求項１０に記載の方法。

【請求項14】

前記プリチャージする工程が、前記メモリデータ読み込みブロックの前記感知ノードを電圧源に接続することを含む、請求項１３に記載の方法。

【請求項15】

前記メモリデータ読み込みブロックが電流源、キャスケーディング感知ＮＭＯＳトランジスタ、ビット線クランプＮＭＯＳトランジスタ、及びダイオード接続感知負荷ＰＭＯＳトランジスタを含む、請求項１０に記載の方法。

【請求項16】

前記メモリ参照読み込みブロックが電流源、基準ビット線クランプＮＭＯＳトランジスタ、キャスケーディング感知ＮＭＯＳトランジスタ、及びダイオード接続感知負荷ＰＭＯＳトランジスタを含む、請求項１５に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

低電力ナノメートルフラッシュメモリ装置において使用される改良型感知回路を開示する。

【背景技術】

【0002】

浮遊ゲートを使用して電荷を蓄積するフラッシュメモリセル、及び半導体基板の中に形成されたかかる不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的には、かかる浮遊ゲートメモリセルは、スプリットゲート型、又はスタックゲート型となっている。

【0003】

１つの従来技術の不揮発性メモリセル１０を図１に示す。スプリットゲートＳｕｐｅｒＦｌａｓｈ（ＳＦ）メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１を備える。基板１は、その上にＮ型などの第２の導電型の第１の領域２（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型などの第２の導電型の第２の領域３（ドレイン線としても知られる）もまた、基板１の表面に形成される。第１の領域２と第２の領域３との間には、チャネル領域４が設けられている。ビット線（ＢＬ）９は、第２の領域３に接続される。ワード線（ＷＬ）８（セレクトゲートとも称される）は、チャネル領域４の第１の部分の上に配置され、そこから絶縁される。ワード線８は、第２の領域３とほとんど又は全く重ならない。浮遊ゲート（ＦＧ）５は、チャネル領域４の他の部分の上方にある。浮遊ゲート５は、そこから絶縁され、ワード線８に隣接する。浮遊ゲート５はまた、第１の領域２にも隣接する。結合ゲート（ＣＧ）７（制御ゲートとしても知られる）は、浮遊ゲート５の上方にあり、そこから絶縁される。消去ゲート（ＥＧ）６は、第１の領域２の上方にあり、浮遊ゲート５及び結合ゲート７に隣接し、そこから絶縁される。消去ゲート６はまた、第１の領域２から絶縁される。

【0004】

従来技術の不揮発性メモリセル１０の消去及びプログラムのための一操作例は次のとおりである。セル１０は、消去ゲートＥＧ６に高電圧を印加し、他の端子が０ボルトと等しくなることにより、ファウラーノルドハイム・トンネリング・メカニズムによって消去される。電子が浮遊ゲートＦＧ５から消去ゲートＥＧ６にトンネリングすることにより、浮遊ゲートＦＧ５が陽電荷を帯び、読み出し状態のセル１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。消去に関する別の実施形態は、消去ゲートＥＧ６に正電圧Ｖｅｇｐを印加し、結合ゲートＣＧ７に負電圧Ｖｃｇｎを印加し、他の端子が０ボルトに等しくなることによる。負電圧Ｖｃｇｎは、浮遊ゲートＦＧ５を負結合し、よって、より少ない正電圧Ｖｃｇｐが消去に必要とされる。電子が浮遊ゲートＦＧ５から消去ゲートＥＧ６にトンネリングすることにより、浮遊ゲートＦＧ５が正電荷を帯び、読み出し状態のセル１０がオンになる（セル状態「１」）。あるいは、ワード線ＷＬ８（Ｖｗｌｅ）及びソース線ＳＬ２（Ｖｓｌｅ）を負にすることで、消去に必要な消去ゲートＦＧ５の正電圧は更に低減し得る。この場合、負電圧Ｖｗｌｅ及びＶｓｌｅの大きさは、ｐｎ接合を転送しないほどの小ささとなる。セル１０は、結合ゲートＣＧ７に高電圧を印加し、ソース線ＳＬ２に高電圧を印加し、消去ゲートＥＧ６に中電圧を印加し、ビット線ＢＬ９にプログラミング電流を印加することにより、ソース側ホットエレクトロン・プログラミング・メカニズムによってプログラミングされる。ワード線ＷＬ８と浮遊ゲートＦＧ５との間の隙間全体に流れる電子の一部は、十分なエネルギーを得て、浮遊ゲートＦＧ５に注入され、その結果、浮遊ゲートＦＧ５が陰電荷を帯び、読み出し状態のセル１０がオフになる。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。

【0005】

セル１０は、ビット線ＢＬ９に禁止電圧を印加することにより、プログラミングを禁止できる（例えば、セル１０をプログラミングしないが、同じ行にある別のセルをプログラミングする場合）。スプリットゲートフラッシュメモリ動作及び様々な回路が、Ｈｉｅｕ Ｖａｎ Ｔｒａｎらによる「Ｓｕｂ Ｖｏｌｔ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」米国特許第７，９９０，７７３号、及びＨｉｅｕ Ｖａｎ Ｔｒａｎらによる「Ａｒｒａｙ ｏｆ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｉｎｃｌｕｄｉｎｇ Ｅｍｂｅｄｄｅｄ Ｌｏｃａｌ ａｎｄ Ｇｌｏｂａｌ Ｒｅｆｅｒｅｎｃｅ Ｃｅｌｌｓ ａｎｄ Ｓｙｓｔｅｍｓ」同第８，０７２，８１５号において説明されており、これらの特許は、参照することで本明細書に組み入れられる。

【0006】

図２は、二次元の従来技術のフラッシュメモリシステムの典型的な従来技術アーキテクチャを示す。ダイ１２は、データを保管するためのメモリアレイ１５及びメモリアレイ２０であって、図１にあるようなメモリセル１０を任意選択的に使用しているメモリアレイと、ダイ１２の他のコンポーネントと、一般に、ピン（図示なし）に接続するワイヤボンド（図示なし）又はパッケージ化されたチップの外側から集積回路にアクセスするために使用されるパッケージバンプとの間の電気通信を可能にするためのパッド３５及びパッド８０と、システムの正及び負の電圧供給に使用される高電圧回路７５と、冗長性、組み込み自己テストなどの各種制御機能を提供するための制御論理７０と、アナログ論理６５と、メモリアレイ１５及びメモリアレイ２０からデータをそれぞれ読み出すために使用される感知回路６０及び６１と、メモリアレイ１５及びメモリアレイ２０の行にそれぞれアクセスして読み書きするために使用される行デコーダ回路４５及び行デコーダ回路４６と、メモリアレイ１５及びメモリアレイ２０の列にそれぞれアクセスして読み書きするために使用される列デコーダ５５及び列デコーダ５６と、メモリアレイ１５及びメモリアレイ２０のそれぞれのプログラム及び消去操作用に昇圧電圧を供給するために使用される、チャージポンプ回路５０及びチャージポンプ回路５１と、読み出し及び書き込み（消去／プログラム）操作用にメモリアレイ１５及びメモリアレイ２０によって共有される高電圧ドライバ回路３０と、読み出し及び書き込み操作時にメモリアレイ１５によって使用される高電圧ドライバ回路２５と、読み出し及び書き込み（消去／プログラム）操作時にメモリアレイ２０によって使用される高電圧ドライバ回路２６と、メモリアレイ１５及びメモリアレイ２０のそれぞれの書き込み操作時にプログラミング対象でないビット線を選択解除するために使用されるビット線禁止電圧回路４０及びビット線禁止電圧回路４１と、を含む。これらの機能ブロックは当業者によって理解されるものであり、図２に示すブロックレイアウトは当該技術分野において周知である。

【0007】

図３は、従来技術による感知回路１００を示す。感知回路１００は、図２の感知回路６０及び６１として使用され得る、回路の型の一例である。感知回路１００は、メモリデータ読み込みブロック１１０と、メモリ参照読み込みブロック１２０と、差動増幅器ブロック１３０とを含む。

【0008】

この例のメモリデータ読み込みブロック１１０は、電流源１１１と、キャスコーディング感知ＮＭＯＳトランジスタ１１３と、ビット線クランプＮＭＯＳトランジスタ１１４と、ダイオード接続感知負荷ＰＭＯＳトランジスタ１１２と、を含む。

【0009】

この例のメモリ参照読み込みブロック１２０は、電流源１２１と、基準ビット線クランプＮＭＯＳトランジスタ１２４と、キャスコーディング感知ＮＭＯＳトランジスタ１２３と、ダイオード接続感知負荷ＰＭＯＳトランジスタ１２２と、を含む。

【0010】

この例の差動増幅器１３０は、入力差動ペアＮＭＯＮトランジスタ１３１及び１３４と、電流ミラー負荷ＰＭＯＳトランジスタ１３２及び１３３と、出力ＰＭＯＳトランジスタ１３５と、電流バイアスＮＭＯＳトランジスタ１３６と、出力電流バイアスＮＭＯＮトランジスタ１３７と、出力１４０と、を含む。

【0011】

ノード１１６は、読み取るために選択されたメモリセル（図示なし）に結合され、ノード１１７は、選択されたメモリセルの値を決定するために使用される基準メモリセル（図示なし）に結合されるか、あるいは、設計又は処理環境エラーを適切に補完するバンドギャップ又は他の基準回路からのような、レプリカバイアスからなどの、非メモリセル基準バイアスが、選択されたメモリセルの値を決定するために使用される。

【0012】

差動増幅器ブロック１３０は、選択されたメモリセル内に記憶されたデータの値を示す出力１４０を生成するために、メモリデータ読み込みブロック１１０及びメモリ参照読み込みブロック１２０から受信された信号を比較するために使用される。これらのコンポーネントは、図３に示すように互いに接続される。

【0013】

操作時、差動増幅器ブロック１３０は、（ノード１１６を介して）メモリデータ読み込みブロック１１０と、（ノード１１７を介して）メモリ参照読み込みブロック１２０と、によって引き込まれる電流を比較して、出力１４０を生成する。メモリデータ読み込みブロック１１０によって引き込まれる電流が、メモリ参照読み込みブロック１２０から引き込まれる基準電流を超えると（選択されたメモリセルに「１」が記憶されていることを現す）、出力１４０は高くなる。メモリデータ読み込みブロック１１０によって引き込まれる電流が、メモリ参照読み込みブロック１２０から引き込まれる電流未満であると（選択されたメモリセルに「０」が記憶されていることを現す）、出力１４０は低くなる。

【0014】

感知回路１００は典型的に、１．８〜３．３ボルトの動作電圧を必要とする。フラッシュメモリセル及びアレイのサイズが小さくなると、必要とされるものは、より低い動作電圧（＜１．１ボルトなど）及びより低い電力消費で機能できる、感知回路１００の改良である。更に必要とされるものは、トランジスタのミスマッチ及びメモリアレイのミスマッチなどの非理想性を補完することのできる感知回路である。

【発明の概要】

【課題を解決するための手段】

【0015】

より低い電力、より低い電圧の感知回路を供給するための、いくつかの実施形態を本明細書に記載する。これらの実施形態は、様々な手法を使用して、トランジスタのミスマッチ及びメモリアレイのミスマッチなどの非理想性を補完する。

【図面の簡単な説明】

【0016】

【図1】従来技術によるスプリットゲートフラッシュメモリセルを示す。

【図2】従来技術によるフラッシュメモリアレイのレイアウトを示す。

【図3】フラッシュメモリアレイで使用するための従来技術による感知回路を示す。

【図4】フラッシュメモリアレイで使用するための感知回路の第１の実施形態を示す。

【図5】フラッシュメモリアレイで使用するための感知回路の第２の実施形態を示す。

【図6】フラッシュメモリアレイで使用するための感知回路の第３の実施形態を示す。

【図7】フラッシュメモリアレイで使用するための感知回路の第４の実施形態を示す。

【図8】フラッシュメモリアレイで使用するための感知回路の第５の実施形態を示す。

【図9】フラッシュメモリアレイで使用するための感知回路の第６の実施形態を示す。

【図10】フラッシュメモリアレイで使用するための感知回路の第７の実施形態を示す。

【図11】フラッシュメモリアレイで使用するための感知回路の第７の実施形態を示す。

【図12】フラッシュメモリアレイ感知で使用するためのコンパレータ回路の別の実施形態を示す。

【図13】フラッシュメモリアレイ感知で使用するためのコンパレータ回路の別の実施形態を示す。

【図14】フラッシュメモリアレイ感知で使用するためのコンパレータ回路の別の実施形態を示す。

【図15】フラッシュメモリアレイ感知で使用するためのコンパレータ回路の別の実施形態を示す。

【図16】フラッシュメモリアレイ感知で使用するためのコンパレータ回路の別の実施形態を示す。

【図17】フラッシュメモリアレイ感知で使用するための感知回路の別の実施形態を示す。

【図18】フラッシュメモリアレイ感知で使用するための感知配列の一実施形態を示す。

【発明を実施するための形態】

【0017】

図４を参照すると、一実施形態が示されている。感知回路２００は、トランジスタのミスマッチ及びアレイのミスマッチを補完する。感知回路２００は、メモリデータ読み込みブロック２１０と、メモリ参照読み込みブロック２２０と、差動増幅器ブロック２３０とを含む。メモリデータ読み込みブロック２１０のコンポーネントの多くは、メモリデータ読み込みブロック１１０のコンポーネントと同一であり、かかるコンポーネントは本明細書には記載しない。同様に、メモリ参照読み込みブロック２２０のコンポーネントの多くは、メモリ参照読み込みブロック１２０のコンポーネントと同一であり、本明細書には記載しない。メモリ差動増幅器ブロック２３０は、バイアスＮＭＯＳトランジスタ２６４によってバイアスを与えられる入力ＮＭＯＳトランジスタペア２６２及び２７２を含む。入力ペア２６２及び２７２のゲートは、キャパシタ２６０及び２７０の端子にそれぞれ接続される。増幅器ブロック２３０はまた、ＮＭＯＳ２６４によってバイアスを与えられる、クロス結合されたインバーターペア２７８とそのソース（仮想接地）を含む。クロス結合されたインバーターペアの出力は、入力トランジスタ２６２及び２７２のドレインに接続される。メモリ差動増幅器ブロック２３０は、トランジスタ２４２、２４４、及び２４６からなる出力段を含む。トランジスタ２６４のドレインに接続されたドレインを有するトランジスタ２７４及びそのゲートは、感知信号Ｐ２ ２５２によってイネーブルにされる。装置は、図４に示すとおりに接続される。メモリデータ読み込みブロック２１０のトランジスタ２１２は、ダイオード接続の代わりに、メモリ参照読み込みブロック２２０のトランジスタ２２２からの基準電流をミラー化し、ノード２１６を介して結合されるデータ電流と比較する。比較結果は、ノード２８０に出力される。

【0018】

従来技術とは異なり、差動増幅器ブロック２３０は、メモリデータ読み込みブロック２１０及びメモリ参照読み込みブロック２２０から分離される。特に、差動増幅器ブロック２３０の一方の入力は、キャパシタ２６０に接続されて、次いでメモリデータ読み込みブロック２１０、特に出力ノード２８０に結合され、差動増幅器ブロック２３０の他方の入力は、キャパシタ２７０に結合されて、次いでメモリ参照読み込みブロック２２０、特にダイオード接続トランジスタ２２２の出力ノード２９０に結合される。これにより、システムは、メモリデータ読み込みブロック２１０及びメモリ参照読み込みブロック２２０とは無関係に、差動増幅器ブロック２３０をプリチャージすることが可能になる。キャパシタ２６０の例示の値は、５ｆＦ〜８０ｆＦであり、キャパシタ２７０の例示の値は５ｆＦ〜８０ｆＦである。

【0019】

プリチャージ位相時、感知比較操作前にスイッチ２５０がオンになる。これにより、キャパシタ２６０に結合された差動増幅器ブロック２３０の一部が、キャパシタ２７０に結合された差動増幅器ブロック２３０の一部と同じ電圧レベルまで充電されることが確実になる。これは、差動増幅器ブロック２３０の前置増幅の動作と見なすことができる。これはまた、差動増幅器ブロック２３０のオフセットをオートゼロにする（取り消す）、すなわち、プリチャージ位相時にキャパシタにオフセットを格納し、感知位相時にそれを取り消すように、効果的に動作する。

【0020】

感知位相時に、スイッチ２５０はオフになり、順次、信号２５２がオンになる。感知ノード２８０の電圧は、選択されたメモリセルが「０」を記憶している場合は上昇し、選択されたメモリセルが「１」を記憶している場合は低下する。基準ノード２９０は、感知ノード２８０の高レベルと、感知ノード２８０の低レベルとの間のほぼ中間にある電圧レベルに留まる。差動増幅器ブロック２３０は、次に、感知ノード２８０及び基準ノード２９０を、キャパシタ２６０及び２７０をそれぞれ介して結合するその電圧によって比較し、その結果は、出力２４０に現れる。選択されたメモリセルが「０」を記憶する場合、出力２４０は低くなる。選択されたメモリセルが「１」を記憶する場合、出力２４０は高くなる。クロス結合されたインバーターペア２７８は、感知時間を加速するため、感知位相時に正のフィードバックを行う働きをする。トランジスタ２７４は、テールバイアス電流をトランジスタ２６４のものと並行して追加することにより、感知時間を増加する働きをし、また、クロス結合されたインバーターペア２７８、よってその出力にｇｎｄ（〜０ｖ）レベルを供給する働きをする。

【0021】

この実施形態の１つの効果は、トランジスタのミスマッチが、プリチャージ位相を介して確立される差動増幅器２３０内での共通の初期状態の使用と、キャパシタ２６０及びキャパシタ２７０によってイネーブルにされる分離と、を通じて緩和されることである。加えて、分離により、メモリデータ読み込みブロック２１０は、分離なしで可能になるよりも高いビット線電流を使用することが可能になる。更に、差動増幅器ブロック２３０の電源は、メモリデータ読み込みブロック２１０及びメモリ参照読み込みブロック２２０の電源のレベルとは異なるレベルで最適化（又は分離）され得る。

【0022】

図５を参照すると、一実施形態が示されている。感知回路３００は、トランジスタのミスマッチ及びアレイのミスマッチを補完する。感知回路３００は、メモリデータ読み込みブロック３１０と、メモリ参照読み込みブロック３２０と、差動増幅器ブロック３３０とを含む。メモリデータ読み込みブロック３１０、メモリ参照読み込みブロック３２０、及び差動増幅器ブロック３３０のコンポーネントの多くは、前の実施形態で説明したブロックのコンポーネントと同一であり、本明細書には記載しない。装置は、図５に示すとおりに接続される。

【0023】

感知回路３００は、感知回路２００と類似する。差動増幅器ブロック３３０は、メモリデータ読み込みブロック３１０及びメモリ参照読み込みブロック３２０から分離される。具体的には、差動増幅器ブロック３３０は、キャパシタ３６０に接続され、次いでメモリデータ読み込みブロック３１０に接続され、差動増幅器ブロック３３０は、キャパシタ３７０に接続され、次いで基準読み込みバイアスブロック３４２に接続される。これにより、システムは、メモリデータ読み込みブロック３１０及びメモリ参照読み込みブロック３２０とは無関係に、差動増幅器ブロック３３０をプリチャージすることが可能になる。キャパシタ３６０の例示の値は、５ｆＦ〜８０ｆＦであり、キャパシタ３７０の例示の値は５ｆＦ〜８０ｆＦである。差動増幅器ブロック３３０は、トランジスタ３７４からそのソース（仮想接地）を介してバイアスを与えられる、クロス結合されたインバーターペア３７８を含む。また、バイアストランジスタ３７４とは異なる（分離された）バイアストランジスタ３６４からバイアスを与えられる、入力ペアトランジスタ３６３及び３７２を含む。入力ペア３６２及び３７２のゲートは、キャパシタ３６０及び３７０の端子にそれぞれ接続される。

【0024】

プリチャージ位相時、感知操作前にスイッチ３５０がオンになる。これにより、キャパシタ３６０に結合された差動増幅器ブロック３３０の一部が、キャパシタ３７０に結合された差動増幅器ブロック３３０の一部と同じ電圧レベルまで充電されることが確実になる。これは、差動増幅器ブロック３３０の前置増幅の動作と見なすことができる。これはまた、増幅器ブロック３３０のオフセットを効果的にオートゼロにするように動作する。感知回路３００におけるスイッチ３５０の配置は、感知回路２００におけるスイッチ２５０の配置とわずかに異なる。特に、スイッチ３５０の１つが、感知ノード３８０及び２９０をＶＤＤ電源に直接結合する。このように、感知位相の開始時には、感知ノード３８０はＶＤＤにある。ＶＤＤの例示の値は、１．１ボルトである。

【0025】

感知位相時に、スイッチ３５０はオフになる。感知ノード３８０の電圧は、選択されたメモリセルが「０」を記憶している場合は低下し、選択されたメモリセルが「１」を記憶している場合は更により低下する。基準ノード３９２は、信号３５２によって、感知ノード３８０の高レベルと、感知ノード３８０の低レベルとの間のほぼ中間にある、電圧レベル３５５に切り替えられる。差動増幅器ブロック３３０は、次に、感知ノード３８０及び基準バイアスノード３９２を、キャパシタ３６０及び３７０をそれぞれ介して結合するその電圧によって比較し、その結果は、出力３４０に現れる。選択されたメモリセルが「０」を記憶する場合、出力３４０は低くなる。選択されたメモリセルが「１」を記憶する場合、出力３４０は高くなる。

【0026】

この実施形態の１つの効果は、トランジスタのミスマッチが、プリチャージ位相を介して確立される差動増幅器３３０内での共通の初期状態の使用と、キャパシタ３６０及びキャパシタ３７０によってイネーブルにされる分離と、を通じて緩和されることである。加えて、分離により、メモリデータ読み込みブロック３１０は、分離なしで可能になるよりも高いビット線電流を使用することが可能になる。更に、差動増幅器ブロック３３０の電源は、メモリデータ読み込みブロック３１０及びメモリ参照読み込みブロック３２０の電源のレベルとは異なるレベルに最適化（又は分離）され得る。

【0027】

図６を参照すると、一実施形態が示されている。感知回路４００は、トランジスタのミスマッチ及びアレイのミスマッチを補完する。感知回路４００は、メモリデータ読み込みブロック４１０と、メモリ参照読み込みブロック４２０と、差動増幅器ブロック４３０とを含む。メモリデータ読み込みブロック４１０、メモリ参照読み込みブロック４２０、及び差動増幅器ブロック４３０のコンポーネントの多くは、前の実施形態に記載したブロックのコンポーネントと同一であり、本明細書には記載しない。これらの装置は、図６に示すとおりに接続される。

【0028】

感知回路３００と比べて、感知回路４００の１つの相違は、メモリデータ読み込みブロック４１０が、図３及び後続の図に示された電流源１１１などの電流源を有せず、メモリ参照読み込みブロック４２０は、図３及び後続の図に示された電流源１２１などの電流源を有しない点にある。代わりに、キャスコーディング感知ＮＭＯＮトランジスタ４１１のゲートは、電圧ＶＣ１のバイアス電圧源に接続され、キャスコーディング感知ＮＭＯＮトランジスタ４２のゲートは、電圧ＶＣ２のバイアス電圧源に接続される。ＶＣ１の例示の値は０．６〜１．５Ｖであり、ＶＣ２の例示の値は０．６〜１．５Ｖである。これらの差異の影響は、感知回路４００が感知回路３００よりも少ない電力を消費する点にある。

【0029】

差動増幅器ブロック４３０は、メモリデータ読み込みブロック４１０及びメモリ参照読み込みブロック４２０から分離される。具体的には、差動増幅器ブロック４３０は、キャパシタ４６０に接続され、次いでメモリデータ読み込みブロック４１０に接続され、差動増幅器ブロック４３０は、キャパシタ４７０に接続され、次いで基準読み込みバイアスブロック４４２に接続される。これにより、システムは、メモリデータ読み込みブロック４１０及びメモリ参照読み込みブロック４２０とは無関係に、差動増幅器ブロック４３０をプリチャージすることが可能になる。キャパシタ４６０の例示の値は、５ｆＦ〜８０ｆＦであり、キャパシタ４７０の例示の値は５ｆＦ〜８０ｆＦである。

【0030】

プリチャージ位相時、感知操作前にスイッチ４５０がオンになる。これにより、キャパシタ４６０に結合された差動増幅器ブロック４３０の一部が、キャパシタ４７０に結合された差動増幅器ブロック４３０の一部と同じ電圧レベルまで充電されることが確実になる。これは、差動増幅器ブロック４３０の前置増幅の動作と見なすことができる。スイッチ４５０の１つは、感知ノード４８０をＶＤＤ電源に直接結合する。このように、感知位相の開始時には、感知ノード４８０はＶＤＤにある。ＶＤＤの例示の値は、１．１ボルトである。

【0031】

感知位相時に、スイッチ４５０はオフになる。感知ノード４８０の電圧は、選択されたメモリセルが「０」を記憶している場合は低下し、選択されたメモリセルが「１」を記憶している場合は更により低下する。基準ノード４９２は、感知ノード４８０の高レベルと、感知ノード４８０の低レベルとの間のほぼ中間にある電圧レベル４５５で切り換えられる。差動増幅器ブロック４３０は、次に、感知ノード４８０及び基準バイアスノード４９２を、キャパシタ４６０及び４７０をそれぞれ介して結合するその電圧によって比較し、その結果は、出力４４０に現れる。選択されたメモリセルが「０」を記憶する場合、出力４４０は低くなる。選択されたメモリセルが「１」を記憶する場合、出力４４０は高くなる。

【0032】

この実施形態の１つの効果は、トランジスタのミスマッチが、プリチャージ位相を介して確立される差動増幅器４３０内での共通の初期状態の使用と、キャパシタ４６０及びキャパシタ４７０によってイネーブルにされる分離と、を通じて緩和されることである。加えて、分離により、メモリデータ読み込みブロック４１０は、分離なしで可能になるよりも高いビット線電流を使用することが可能になる。

【0033】

図７を参照すると、一実施形態が示されている。感知回路５００は、トランジスタのミスマッチ及びアレイのミスマッチを補完する。感知回路５００は、メモリデータ読み込みブロック５１０と、メモリ参照読み込みブロック５２０と、差動増幅器ブロック５３０とを含む。メモリデータ読み込みブロック５１０、メモリ参照読み込みブロック５２０、及び差動増幅器ブロック５３０のコンポーネントの多くは、前の実施形態に記載したブロックのコンポーネントと同一であり、本明細書には記載しない。これらの装置は、図７に示すとおりに接続される。

【0034】

感知回路４００に比べ、感知回路５００における１つの相違は、ＮＭＯＳトランジスタ５４５のソース及びＮＭＯＳトランジスタ５５５のソースが互いに、また、クロス結合されたインバーターブロック５６５のドレインに連結される点にある。

【0035】

差動増幅器ブロック５３０は、メモリデータ読み込みブロック５１０及びメモリ参照読み込みブロック５２０から分離される。特に、差動増幅器ブロック５３０は、キャパシタ５６０に接続され、次いでメモリデータ読み込みブロック５１０に接続され、差動増幅器ブロック５３０は、キャパシタ５７０に接続され、次いでメモリ参照読み込みバイアスブロック５４２に接続される。これにより、システムは、メモリデータ読み込みブロック５１０及びメモリ参照読み込みブロック５２０とは無関係に、差動増幅器ブロック５３０をプリチャージすることが可能になる。キャパシタ５６０の例示の値は、５ｆＦ〜８０ｆＦであり、キャパシタ５７０の例示の値は５ｆＦ〜８０ｆＦである。

【0036】

プリチャージ位相時、感知操作前にスイッチ５５０がオンになる。これにより、キャパシタ５６０に結合された差動増幅器ブロック５３０の一部が、キャパシタ５７０に結合された差動増幅器ブロック５３０の一部と同じ電圧レベルまで充電されることが確実になる。これは、差動増幅器ブロック５３０の前置増幅の動作と見なすことができる。スイッチ５５０の１つは、感知ノード５８０をＶＤＤ電源に直接結合する。このように、感知位相の開始時には、感知ノード５８０はＶＤＤにある。ＶＤＤの例示の値は、１．１ボルトである。

【0037】

感知位相時に、スイッチ５５０はオフになる。感知ノード５８０の電圧は、選択されたメモリセルが「０」を記憶している場合は低下し、選択されたメモリセルが「１」を記憶している場合は更により低下する。基準ノード５９２は、感知ノード５８０の高レベルと、感知ノード５８０の低レベルとの間のほぼ中間にある電圧レベル５５５で切り換えられる。差動増幅器ブロック５３０は、次に、感知ノード５８０及び基準ノード５９２を、キャパシタ５６０及び５７０をそれぞれ介して結合するその電圧によって比較し、その結果は、出力５４０に現れる。選択されたメモリセルが「０」を記憶する場合、出力５４０は低くなる。選択されたメモリセルが「１」を記憶する場合、出力５４０は高くなる。

【0038】

この実施形態の１つの効果は、トランジスタのミスマッチが、プリチャージ位相を介して確立される差動増幅器５３０内での共通の初期状態の使用と、キャパシタ５６０及びキャパシタ５７０によってイネーブルにされる分離と、を通じて緩和されることである。加えて、分離により、メモリデータ読み込みブロック５１０は、分離なしで可能になるよりも高いビット線電流を使用することが可能になる。

【0039】

図８を参照すると、一実施形態が示されている。感知回路６００は、トランジスタのミスマッチ及びアレイのミスマッチを補完する。感知回路６００は、メモリデータ読み込みブロック６１０と、メモリ参照読み込みブロック６２０と、差動増幅器ブロック６３０とを含む。メモリデータ読み込みブロック６１０、メモリ参照読み込みブロック６２０、及び差動増幅器ブロック６３０のコンポーネントの多くは、前の実施形態に記載したブロックのコンポーネントと同一であり、本明細書には記載しない。これらの装置は、図８に示すとおりに接続される。

【0040】

差動増幅器ブロック６３０は、メモリデータ読み込みブロック６１０及びメモリ参照読み込みブロック６２０から分離される。特に、差動増幅器ブロック６３０は、キャパシタ６６０に接続され、次いでメモリデータ読み込みブロック６１０に接続され、差動増幅器ブロック６３０は、キャパシタ６７０に接続され、次いでメモリ参照読み込みブロック６２０に接続される。これにより、システムは、メモリデータ読み込みブロック６１０及びメモリ参照読み込みブロック６２０とは無関係に、差動増幅器ブロック６３０をプリチャージすることが可能になる。キャパシタ６６０の例示の値は、５ｆＦ〜８０ｆＦであり、キャパシタ６７０の例示の値は５ｆＦ〜８０ｆＦである。

【0041】

プリチャージ位相時、感知操作前にスイッチ６５０がオンになる。これにより、キャパシタ６６０に結合された差動増幅器ブロック６３０の一部が、キャパシタ６７０に結合された差動増幅器ブロック６３０の一部と同じ電圧レベルまで充電されることが確実になる。これは、差動増幅器ブロック６３０の前置増幅の動作と見なすことができる。スイッチ６５０の１つは、感知ノード６８０をＶＤＤ電源に直接結合する。このように、感知位相の開始時には、感知ノード５８０はＶＤＤにある。感知回路６００と感知回路５００との間の唯一の相違は、スイッチ６５０の１つが基準ノード６９０を直接ＶＤＤに結合することにある。このように、感知位相の開始時において、基準ノード６９０はＶＤＤにある。

【0042】

感知位相時に、スイッチ６５０はオフになる。感知ノード６８０の電圧は、選択されたメモリセルが「０」を記憶している場合は低下し、選択されたメモリセルが「１」を記憶している場合はより速く、更により低下する。差動増幅器ブロック６３０は次に、ノード６８０及び６９０のランプダウン時に、感知ノード６８０及び基準ノード６９０を比較し、その結果は、出力６４０に現れる。選択されたメモリセルが「０」を記憶する場合、出力６４０は低くなる。選択されたメモリセルが「１」を記憶する場合、出力６４０は高くなる。基準ノード６９０は、ノード６８０及び６９０における適切な電流又は抵抗負荷によって、感知ノード６８０の高レベルと感知ノード６８０の低レベルとの間のほぼ中間にある定常状態の電圧レベルまでランプダウンする。

【0043】

この実施形態の１つの効果は、トランジスタのミスマッチが、プリチャージ位相を介して確立される差動増幅器６３０内での共通の初期状態の使用と、キャパシタ６６０及びキャパシタ６７０によってイネーブルにされる分離と、を通じて緩和されることである。加えて、分離により、メモリデータ読み込みブロック６１０は、分離なしで可能になるよりも高いビット線電流を使用することが可能になる。

【0044】

図９を参照すると、一実施形態が示されている。感知回路７００は、トランジスタのミスマッチ及びアレイのミスマッチを補完する。感知回路７００は、メモリデータ読み込みブロック７１０と、メモリ参照読み込みブロック７２０と、差動増幅器ブロック７３０とを含む。メモリデータ読み込みブロック７１０、メモリ参照読み込みブロック７２０、及び差動増幅器ブロック７３０のコンポーネントの多くは、前の実施形態に記載したブロックのコンポーネントと同一であり、本明細書には記載しない。これらの装置は、図９に示すとおりに接続される。

【0045】

差動増幅器ブロック７３０は、メモリデータ読み込みブロック７１０及びメモリ参照読み込みブロック７２０から分離される。特に、差動増幅器ブロック７３０は、キャパシタ７６０に接続され、次いでメモリデータ読み込みブロック７１０に接続され、差動増幅器ブロック７３０は、キャパシタ７７０に接続され、次いでメモリ参照読み込みブロック７２０に接続される。これにより、システムは、メモリデータ読み込みブロック７１０及びメモリ参照読み込みブロック７２０とは無関係に、差動増幅器ブロック７３０をプリチャージすることが可能になる。キャパシタ７６０の例示の値は、５ｆＦ〜８０ｆＦであり、キャパシタ７７０の例示の値は５ｆＦ〜８０ｆＦである。

【0046】

プリチャージ位相時、感知操作前にスイッチ７５０がオンになる。これにより、キャパシタ７６０に結合された差動増幅器ブロック７３０の一部が、キャパシタ７７０に結合された差動増幅器ブロック７３０の一部と同じ電圧レベルまで充電されることが確実になる。これは、差動増幅器ブロック７３０のプリチャージ又は初期化の動作と見なすことができる。キャパシタ７６０及び７７０にそれぞれ結合する入力ペア７６２及び７７２のドレインは、ＶＤＤレベルまでプリチャージされる。

【0047】

感知位相時に、スイッチ７５０はオフになり、スイッチ７５２はオンになる。感知ノード７８０の電圧は、選択されたメモリセルが「０」を記憶している場合は低下し、選択されたメモリセルが「１」を記憶している場合は更により低下する。基準ノード７９０は、感知ノード７８０の高レベルと、感知ノード７８０の低レベルとの間のほぼ中間にある電圧レベルになる。差動増幅器ブロック７３０は、次に、感知ノード７８０及び基準ノード７９０を、キャパシタ７６０及び７７０をそれぞれ介して結合するその電圧によって比較し、その結果は、出力７４０に現れる。選択されたメモリセルが「０」を記憶する場合、出力７４０は低くなる。選択されたメモリセルが「１」を記憶する場合、出力７４０は高くなる。

【0048】

この実施形態の１つの効果は、トランジスタのミスマッチが、プリチャージ位相を介して確立される差動増幅器７３０内での共通の初期状態の使用と、キャパシタ７６０及びキャパシタ７７０によってイネーブルにされる分離と、を通じて緩和されることである。加えて、分離により、メモリデータ読み込みブロック７１０は、分離なしで可能になるよりも高いビット線電流を使用することが可能になる。

【0049】

図１０を参照すると、一実施形態が示されている。感知回路８００は、トランジスタのミスマッチ及びアレイのミスマッチを補完する。感知回路８００は、メモリデータ読み込みブロック８１０と、メモリ参照読み込みブロック８２０と、差動増幅器ブロック８３０とを含む。メモリデータ読み込みブロック８１０、メモリ参照読み込みブロック８２０、及び差動増幅器ブロック８３０のコンポーネントの多くは、前の実施形態に記載したブロックのコンポーネントと同一であり、本明細書には記載しない。これらの装置は、図１０に示すとおりに接続される。

【0050】

差動増幅器ブロック８３０は、メモリデータ読み込みブロック８１０及びメモリ参照読み込みブロック８２０から分離される。特に、差動増幅器ブロック８３０は、キャパシタ８６０に接続され、次いでメモリデータ読み込みブロック８１０に接続され、差動増幅器ブロック８３０は、キャパシタ８７０に接続され、次いでメモリ参照読み込みブロック８２０に接続される。これにより、システムは、メモリデータ読み込みブロック８１０及びメモリ参照読み込みブロック８２０とは無関係に、差動増幅器ブロック８３０をプリチャージすることが可能になる。キャパシタ８６０の例示の値は、５ｆＦ〜８０ｆＦであり、キャパシタ８７０の例示の値は５ｆＦ〜８０ｆＦである。キャパシタ８６０及び８７０にそれぞれ結合する入力ペア８６２及び８７２のドレインは、ＶＤＤレベルまでプリチャージされる。

【0051】

プリチャージ位相時、感知操作前にスイッチ８５０がオンになる。これにより、キャパシタ８６０に結合された差動増幅器ブロック８３０の一部が、キャパシタ８７０に結合された差動増幅器ブロック８３０の一部と同じ電圧レベルまで充電されることが確実になる。これは、差動増幅器ブロック８３０の初期化の動作と見なすことができる。スイッチ８５０の１つは、感知ノード８８０をＶＤＤに接続し、スイッチ８５０の別の１つは、基準ノード８９０をＶＤＤに接続する。このように、感知位相の開始時において、感知ノード８８０及び基準ノード８９０は、両方ともＶＤＤの電圧レベルになる。ＶＤＤの例示の値は、１．１ボルトである。

【0052】

感知位相時に、スイッチ８５０はオフになり、スイッチ８５２はオンになる。感知ノード８８０の電圧は、選択されたメモリセルが「０」を記憶している場合は低下し、選択されたメモリセルが「１」を記憶している場合は更により低下する。基準ノード８９０は、ＶＤＤから、感知ノード８８０の高レベルと、感知ノード８８０の低レベルとの間のほぼ中間にある電圧レベルまでランプダウンする。差動増幅器ブロック８３０は、次に、感知ノード８８０及び基準ノード８９０を、キャパシタ８６０及び８７０をそれぞれ介して比較し、その結果は、出力８４０に現れる。選択されたメモリセルが「０」を記憶する場合、出力８４０は低くなる。選択されたメモリセルが「１」を記憶する場合、出力８４０は高くなる。

【0053】

この実施形態の１つの効果は、トランジスタのミスマッチが、プリチャージ位相を介して確立される差動増幅器８３０内での共通の初期状態の使用と、キャパシタ８６０及びキャパシタ８７０によってイネーブルにされる分離と、を通じて緩和されることである。加えて、分離により、メモリデータ読み込みブロック８１０は、分離なしで可能になるよりも高いビット線電流を使用することが可能になる。

【0054】

図１１を参照すると、一実施形態が示されている。感知回路９００は、トランジスタのミスマッチ及びアレイのミスマッチを補完する。感知回路９００は、メモリデータ読み込みブロック９１０と、メモリ参照読み込みブロック９２０と、差動増幅器ブロック９３０とを含む。装置は、図１１に示すとおりに接続される。メモリデータ読み取りブロック９１０は、信号９５０によって制御される（ＶＤＤへの）スイッチに結合され、かつ、接地へのメモリセル電流９１６に結合される、感知ノード９８０を含む。メモリ参照読み取りブロック９２０は、接地への信号９５０によって制御されるスイッチに結合され、かつ、ＶＤＤへのメモリセル電流９１７に結合される、基準ノード９９０を含む。

【0055】

差動増幅器ブロック９３０は、メモリデータ読み込みブロック９１０及びメモリ参照読み込みブロック９２０から分離される。特に、差動増幅器ブロック９３０は、キャパシタ９６０に接続され、次いでメモリデータ読み込みブロック９１０に接続され、差動増幅器ブロック９３０は、キャパシタ９７０に接続され、次いでメモリ参照読み込みブロック９２０に接続される。これにより、システムは、メモリデータ読み込みブロック９１０及びメモリ参照読み込みブロック９２０とは無関係に、差動増幅器ブロック９３０をバイアスレベルで操作することが可能になる。差動増幅器ブロック９３０は、コンパレータ９８８を初期化するため、コンパレータ９８８とその出力９４０及びスイッチ９５４を含む。差動増幅器ブロック９３０の一方の端子は、キャパシタ９６０及び９７０の両方の端子に結合する。差動増幅器ブロック９３０の他方の端子は、読み取り基準レベル９５５に結合する。

【0056】

プリチャージ位相時、感知操作前にスイッチ９５０及び９５４がオンになる。これにより、キャパシタ９６０に結合された差動増幅器ブロック９３０の一部が、キャパシタ９７０に結合された差動増幅器ブロック９３０の一部と同じ電圧レベルまで充電されることが確実になる。これは、差動増幅器ブロック９３０の初期化／オートゼロの動作と見なすことができる。スイッチ８５０の１つは、感知ノード９８０をＶＤＤに接続し、スイッチ９５０のもう１つは、基準ノード９９０をＧＮＤに接続する。このように、感知位相の開始時において、感知ノード９８０及び基準ノード９９０は、それぞれＶＤＤ及びＧＮＤの補完電圧レベルになる。

【0057】

感知位相時に、スイッチ９５０及び９５４はオフになる。感知ノード９８０の電圧は、選択されたメモリセルが「０」を記憶している場合はゆっくり低下し、選択されたメモリセルが「１」を記憶している場合はより速く、更により低下する。基準ノード９９０は、感知ノード８８０の高いランプレートレベルと、感知ノード９８０の低いランプレートレベルとの間のほぼ中間にあるランプレートで、ＧＮＤからランプアップする。差動増幅器９３０は、次に、感知ノード９８０及び基準ノード９９０の累積ノード（sum node）９５６で、キャパシタ９６０及び９７０をそれぞれ介して、基準バイアスノード９５５との累積を比較し、その結果は、出力９４０に現れる。選択されたメモリセルが「０」を記憶する場合、出力９４０は低くなる。選択されたメモリセルが「１」を記憶する場合、出力９４０は高くなる。

【0058】

この実施形態の１つの効果は、トランジスタのミスマッチが、プリチャージ位相を介して確立される差動増幅器９３０内での共通の初期状態の使用と、キャパシタ９６０及びキャパシタ９７０によってイネーブルにされる分離と、を通じて緩和されることである。加えて、分離により、メモリ読み込みブロック９１０及び９２０は、分離なしで可能になるよりも高いビット線電流を使用できる。

【0059】

図１２を参照すると、コンパレータの別の実施形態が示されている。コンパレータ回路１０００は、信号１０７０をイネーブルにすることによってイネーブルにされるＶＤＤに、ＰＭＯＳトランジスタ１０５０によって供給される高電源と共に、クロス結合されたインバーターペアＮＭＯＳ１０３０／ＰＭＯＳ１０３２及びＮＭＯＳ１０４０／ＰＭＯＳ１０４２を含む。また、それぞれのイネーブルゲート１０６０及び１０７０並びにそれぞれのドレインが、インバーター１０３０／１０３２及び１０４０／１０４２の出力にそれぞれ接続された、入力ＮＭＯＳペア１０１０及び１０２０を含む。ＮＭＯＳトランジスタ１０１０及び１０２０のゲートへの信号は、前の図の感知ノード及び基準ノードのように供給される。トランジスタ１０５０は、感知位相時にイネーブルにされる。クロス結合されたインバーターペアは、出力でのフルＶＤＤ及びＧＮＤレベルを供給する。

【0060】

図１３を参照すると、コンパレータの別の実施形態が示されている。コンパレータ回路１１００は、ソースでＶＤＤに接続された、クロス結合されたペアＰＭＯＳ１１４２及びＰＭＯＳ１１５２を含む。また、ゲートに入力１１８０及び１１９０をそれぞれに有する入力ペアＮＭＯＳ１１１０及びＮＭＯＳ１１２０を含む。入力ペア１１１０及び１１２０は、それぞれクロス結合されたペア１１４２及び１１５２のドレインに、それらのドレイン（コンパレータ１１００の出力）を結合した。入力ペア１１１０／１１２０のソースは、ＮＭＯＳ１１３０を介してバイアス電流１１３２に結合される。ＮＭＯＳトランジスタ１０１０及び１０２０のゲートへの入力信号は、前の図の感知ノード及び基準ノードからのように供給される。トランジスタ１１６０及び１１７０は、出力をＶＤＤにプリチャージし、感知位相時にはオフになる。クロス結合されたＰＭＯＳペア１１４２／１１５２は、出力でのフルＶＤＤレベルを供給する。

【0061】

図１４を参照すると、コンパレータの別の実施形態が示されている。コンパレータ回路１２００は、高電源のＶＤＤに接続されている、クロス結合されたインバーターペアＮＭＯＳ１２４０／ＰＭＯＳ１２４２及びＮＭＯＳ１２５０／ＰＭＯＳ１２５２を含む。また、ゲートに入力１２８０及び１２９０をそれぞれ有する、入力ＮＭＯＳペア１２１０及び１２２０を含む。入力ペア１２１０及び１２２０は、それぞれクロス結合されたペアＮＭＯＳ１２４０／１２５０のソースに、それらのドレインを結合する。入力ペア１２１０／１２２０のソースは、ＮＭＯＳ１２３０を介してＧＮＤに結合される。クロス連結されたインバーターペア１２４０／１２４２及び１２５０／１２５２の出力１２４４及び１２５４は、コンパレータ１２００の出力である。ＮＭＯＳトランジスタ１２１０及び１２２０のゲートへの入力信号は、前の図の感知ノード及び基準ノードからのように供給される。トランジスタ１２６０及び１２７０は、出力をＶＤＤにプリチャージし、感知位相時にはオフになる。トランジスタ１２６１及び１２７１は、入力ペア１２１０及び１２２０のドレインをＶＤＤにプリチャージし、感知位相時にはオフになる。クロス結合インバーターペア１２４０／１２４２及び１２５０／１２５２は、出力でフルＶＤＤ／ＧＮＤレベルを供給する。

【0062】

図１５を参照すると、コンパレータの別の実施形態が示されている。コンパレータ回路１３００は、高電源のＶＤＤに接続され、低電源のＧＮＤに接続され、かつ、スイッチ１３３２を介してインバーター１３２０／１３２２の入力に結合された第２のインバーター１３１０／１３１２の出力を備えた、クロス結合インバーターペアＮＭＯＳ１３１０／ＰＭＯＳ１３１２及びＮＭＯＳ１３２０／ＰＭＯＳ１３２２を含む。また、インバーターの入力を出力とイコライズするためのスイッチ１３６０を含む。プリチャージ時に、スイッチ１３６０はオンになり、スイッチ１３３２はオフになり、また、感知時に、スイッチ１３６０はオフになり、スイッチ１３３２はオンになって、感知を加速するための正のフィードバック経路を生成する。

【0063】

図１６を参照すると、コンパレータの別の実施形態が示されている。コンパレータ回路１４００は、高電源のＶＤＤに接続された、かつ、低電源のＧＮＤに接続された、インバーターＮＭＯＳ１４１０／ＰＭＯＳ１４１２を含む。また、インバーターの入力を出力とイコライズするためのスイッチ１４２０を含む。プリチャージ時に、スイッチ１４２０はイコライズのためにオンになり、感知時に、スイッチ１４２０は増幅のためにオフになる。

【0064】

図１６を参照すると、別の感知の実施形態が示されている。感知回路１５００は、トランジスタのミスマッチ及びアレイのミスマッチを補完する。感知回路１５００は、メモリ読み込みブロック１５１０及び差動増幅器ブロック１５３０を含む。装置は、図１７に示すとおりに接続される。メモリ読み取りブロック１５１０は、基準メモリセル電流１５２７を介してＶＤＤに結合され、かつ、接地へのメモリセル電流１５１６に結合される、感知ノード１５８０を含む。

【0065】

差動増幅器ブロック１５３０は、メモリ読み込みブロック１５１０から分離される。具体的には、差動増幅器ブロック１５３０は、キャパシタ１５６０に接続され、次いで、メモリ読み込みブロック１５１０に接続される。これにより、システムは、メモリ読み込みブロック１５１０とは無関係に、差動増幅器ブロック１５３０をバイアスレベルで操作することが可能になる。差動増幅器ブロック１５３０は、コンパレータ１５８８を初期化するため、コンパレータ１５８８とその出力１５４０及びスイッチ１５５４を含む。差動増幅器ブロック１５３０の一方の端子は、キャパシタ１５６０の端子に結合する。差動増幅器ブロック１５３０の他方の端子は、読み取り参照バイアスレベル１５５５に結合する。

【0066】

プリチャージ位相時、感知操作前にスイッチ１５５０及び１５５４がオンになる。これにより、キャパシタ１５６０に結合された差動増幅器ブロック１５３０の一部が、感知ノード１５８０のものと同じバイアスレベルまで充電されることが確実になる。これは、差動増幅器ブロック１５３０の初期化／オートゼロの動作と見なすことができる。

【0067】

感知位相時に、スイッチ１５５０及び１５５４はオフになる。感知ノード１５８０の電圧は、選択されたメモリセルが「０」を記憶している場合はゆっくり上昇し、選択されたメモリセルが「１」を記憶している場合はより速く、更により低下する。差動増幅器１５３０は、次に、ノード１５５６に結合する感知ノード１５８０を、キャパシタ１５６０を介して、基準バイアスノード９５５と比較し、その結果は、出力１５４０に現れる。選択されたメモリセルが「０」を記憶する場合、出力１５４０は低くなる。選択されたメモリセルが「１」を記憶する場合、出力１５４０は高くなる。

【0068】

この実施形態の１つの効果は、トランジスタのミスマッチが、プリチャージ位相を介して確立される差動増幅器１５３０内での共通の初期状態の使用と、キャパシタ１５６０によってイネーブルにされる分離と、を通じて緩和されることである。加えて、分離により、メモリ読み込みブロック１５１０は、分離なしで可能になるよりも高いビット線電流を使用できる。コンパレータ１５８８は、差動コンパレータ構成の代わりに、シングルエンド型コンパレータとして実装され得る。

【0069】

図１８を参照すると、感知配列の一実施形態が示されている。信号ＰＲＥＣＨ２０１０は、プリチャージ及びイコライズに使用される。信号ＳＥＮ２０２０は、感知位相用である。信号ＬＡＴＣＨ２０３０は、感知出力のラッチに使用される。信号ＢＬ２０４０は、選択されたメモリセルのビット線波形であり、それぞれ消去された又はプログラムされた状態に応じて、高／低レベル及び高／低ランプレートで、プリチャージ時に〜ＶＤＤと同等を示し、感知位相時にはあるレベルに落ち着く。信号ＷＬ２０５０は、プリチャージ時に０ｖと同等を示し、感知時に電圧レベルと同等となる、選択されたメモリセルのワード線波形である。ＷＬ２０５０は、プリチャージ時の電源消費を軽減するため、プリチャージ後にイネーブルにされる（ランプアップする）ように示されている。ＷＬ２０５０は、ラッチ位相後に０Ｖに等しくなる。信号ＳＯＵＴ２０６０は、消去された／プログラムされた状態に対応する１／０に等しい、感知操作の感知出力である。

【0070】

他の実施形態では、前の図で、差動増幅器の代わりにシングル増幅器が実装されている。

【0071】

他の実施形態では、感知用の基準メモリ電流に取って代わる基準レプリカバイアスが実現される。基準レプリカバイアスは、バンドギャップ、抵抗器、ＭＯＳ装置、双極装置などから、様々な所望の温度係数並びに／又は様々なチップ特性及び製品仕様によって、実現され得る。

【0072】

本明細書における本発明に対する言及は、いかなる請求項又は請求項の用語の範囲も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上方に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上方に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】