特許第6209205号(P6209205)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6209205GaNFETのゲートの保護のためのドライバ回路のためのシステム及び装置
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6209205
(24)【登録日】2017年9月15日
(45)【発行日】2017年10月4日
(54)【発明の名称】GaNFETのゲートの保護のためのドライバ回路のためのシステム及び装置
(51)【国際特許分類】
   H02M 3/28 20060101AFI20170925BHJP
   H02M 3/155 20060101ALI20170925BHJP
   H02M 1/08 20060101ALI20170925BHJP
【FI】
   H02M3/28 C
   H02M3/28 X
   H02M3/155 C
   H02M3/155 X
   H02M1/08 C
【請求項の数】22
【全頁数】14
(21)【出願番号】特願2015-500661(P2015-500661)
(86)(22)【出願日】2013年3月15日
(65)【公表番号】特表2015-511112(P2015-511112A)
(43)【公表日】2015年4月13日
(86)【国際出願番号】US2013032258
(87)【国際公開番号】WO2013138750
(87)【国際公開日】20130919
【審査請求日】2016年3月15日
(31)【優先権主張番号】13/422,132
(32)【優先日】2012年3月16日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ株式会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ハッサン プーヤ フォルガニ ザデー
(72)【発明者】
【氏名】ルイス エイ ウエルタス サンチェス
【審査官】 栗栖 正和
(56)【参考文献】
【文献】 米国特許出願公開第2010/0259233(US,A1)
【文献】 特表2011−509629(JP,A)
【文献】 米国特許出願公開第2005/0057239(US,A1)
【文献】 特開2010−136532(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H02M 3/28
H02M 3/155
H02M 1/08
(57)【特許請求の範囲】
【請求項1】
第1のガリウム窒化物電界効果トランジスタ(GaN FET)と、
前記第1のGaN FETのゲートに結合される第1のドライバと、
前記第1のGaN FETのソースに結合されるアノードを有するキャパシタと、
前記キャパシタのカソードに結合されるカソードを有するダイオードと、
ブートストラップキャパシタクランプ(BCC)コントローラと、
を含む装置であって、
前記BCCコントローラが、
前記ダイオードのアノードに結合される電界効果トランジスタ(FET)と、
前記FETのゲートに結合されるコンパレータと、
を含み、
前記コンパレータが、
(a)前記FETに印加される入力電圧(VDRV)を表わす信号と、
(b)接地(GND)と、
(c)前記キャパシタの前記カソードの電圧を表わすブート信号(Boot)と、
(d)前記第1のGaN FETの前記ソースの電圧を表わす信号(SW)と、
を入力として受信するように構成され、
前記BCCコントローラが、
(a)第1の比較信号を生成するための(i)前記VDRVと前記SWとの差を、
(b)第2の比較信号を生成するための(ii)前記Bootと前記GNDとの差、
と比較するように構成され、
前記BCCコントローラが、前記比較に基づいて前記第1の比較信号と前記第2の比較信号との間の関係を保つように更に構成され、
前記BCCコントローラが、この関係を保つため前記第1のGaN FETへのゲート出力信号を駆動するように更に構成される、装置。
【請求項2】
請求項1に記載の装置であって、
前記FETのドレインが、前記ダイオードの前記アノードに結合される、装置。
【請求項3】
請求項1に記載の装置であって、
前記第1のGaN FETのソースに結合されるドレインを有する第2のGaN FETを更に含み、前記第1のGaN FETがハイサイドGaN FETであり、前記第2のGaN FETがローサイドGaN FETである、装置。
【請求項4】
請求項3に記載の装置であって、
前記第1のGaN FETの前記ソースに結合されるインダクタを更に含む、装置。
【請求項5】
請求項4に記載の装置であって、
前記装置がハーフブリッジ電圧整流器内に含まれる、装置。
【請求項6】
請求項1に記載の装置であって、
前記関係が、(i)前記VDRVと前記SWとの間と(ii)前記Bootと前記GNDとの間の電圧降下比較に等しい、装置。
【請求項7】
請求項1に記載の装置であって、
前記第1のGaN FETのソースに結合される第2のGaN FETと、
前記第2のGaN FETのゲートに結合される第2のドライバと、
前記第1のドライバの入力と前記第2のドライバの入力とに結合されるデッドタイム制御回路と、
を含む、装置。
【請求項8】
請求項1に記載の装置であって、
前記第1のドライバの上側レールが前記キャパシタのカソードに結合され、前記第1のドライバの下側レールが前記第1のGaN FETの前記ソースに結合される、装置。
【請求項9】
(a)GaN FETと、
(b)前記GaN FETのソースに結合されるブートストラップキャパシタクランプ(BCC)コントローラと、
を含むシステムであって、
前記BCCコントローラが、
コンパレータと、
そのゲートが前記コンパレータの出力に結合されるFETと、
前記コンパレータの正の入力に結合される第1の隔離スイッチであって、前記第1の隔離スイッチのドレインが第1のレジスタと第2のレジスタとの間に結合され、前記第1のレジスタがキャパシタのカソード(BOOT)に更に結合され、前記第2のレジスタが接地(GND)に結合される、前記第1の隔離スイッチと、
前記コンパレータの負の入力に結合される第2の隔離スイッチであって、前記第2の隔離スイッチのドレインが第3のレジスタと第4のレジスタとの間に結合され、前記第3のレジスタが信号電圧(VDRV)を表わす信号に更に結合され、前記第4のレジスタが前記GaN FETのソース(SW)に更に結合される、前記第2の隔離スイッチと、
を含む、システム。
【請求項10】
請求項に記載のシステムであって、
前記第1の隔離スイッチと前記第2の隔離スイッチとが、ローサイドGaN FETオン(LS_ON)信号を受け取るときにイネーブルされる、システム。
【請求項11】
請求項10に記載のシステムであって、
前記BOOTの電圧とGND電圧との間の差が前記VDRVと前記SWの電圧との間の差より大きいときに、前記コンパレータが前記FETをオフにする、システム。
【請求項12】
請求項9に記載のシステムであって、
前記BCCコントローラと前記キャパシタの前記カソードとの間に結合されるダイオードを更に含む、システム。
【請求項13】
請求項12に記載のシステムであって、
前記キャパシタが前記ダイオードと前記GaN FETのソースとの間に結合される、システム。
【請求項14】
請求項9に記載のシステムであって、
前記コンパレータにより前記FETをオフに駆動することにより、前記キャパシタの電圧を浮遊させ、それにより、前記GaN FETのゲートとソースとの間の差を過駆動させない、システム。
【請求項15】
請求項9に記載のシステムであって、
前記BCCコントローラが、前記コンパレータの正の入力と前記コンパレータの負の入力との間の電圧差を一定に保つように構成される、システム。
【請求項16】
請求項11に記載のシステムであって、
前記システムが集積回路上に組み込まれる、システム。
【請求項17】
第1のガリウム窒化電界効果トランジスタ(GaN FET)と、
前記第1のGaN FETのゲートに結合される第1のドライバと、
前記第1のGaN FETのソースに結合されるアノードを有するキャパシタと、
前記第1のGaN FETのソースに結合されるインダクタと、
前記第1のGaN FETのソースに結合されるドレインを有する第2のGaN FETと、
前記キャパシタのカソードに結合されるカソードを有するダイオードと、
ブートストラップキャパシタクランプ(BCC)コントローラと、
を含むシステムであって、
前記BCCコントローラが、
前記ダイオードのアノードに結合される電界効果トランジスタ(FET)と、
前記FETのゲートに結合されるコンパレータであって、
前記FETのソースに印加される入力電圧(VDRV)を表す信号と、
接地(GND)と、
前記キャパシタの前記カソード(Boot)の電圧を表すブート信号と、
前記第1のGaN FETのソース(SW)の電圧を表す信号と、
を入力として受けるように構成される、前記コンパレータと、
前記Bootと前記GNDとの間に直列に結合される第1及び第2の抵抗器と、
前記VDRVと前記SWとの間に直列に結合される第3及び第4の抵抗器と、
前記コンパレータの正の入力に結合されるソースと前記第1の抵抗器と前記第2の抵抗器との間に結合されるドレインとを有する第1の隔離スイッチと、
前記コンパレータの負の入力に結合されるソースと前記第3の抵抗器と前記第4の抵抗器との間に結合されるドレインとを有する第2の隔離スイッチと、
を含み、
前記BCCコントローラが、
第1の比較信号を発生するため前記VDRVと前記SWとの差を、
第2の比較信号を発生するため前記Bootと前記GNDとの差、
と比較するように構成され、
前記BCCコントローラが、前記比較に基づいて前記第1の比較信号と前記第2の比較信号との間の関係を維持するように構成され、
前記BCCコントローラが、前記第1のGaN FETのソースに結合される前記第2のGaN FETへのゲート出力信号を駆動するように更に構成される、システム。
【請求項18】
請求項17に記載のシステムであって、
前記コンパレータにより前記FETをオフに駆動することが、前記キャパシタの電圧を浮遊させ、それにより、前記第1のGaN FETのゲートとソースとの間の差を過駆動させない、システム。
【請求項19】
請求項17に記載のシステムであって、
前記BCCコントローラが、前記コンパレータの正の入力と前記コンパレータの負の入力との間の電圧差を一定に保つように構成される、システム。
【請求項20】
請求項17に記載のシステムであって、
前記システムがハーフブリッジ電圧整流器内に含まれる、システム。
【請求項21】
請求項17に記載のシステムであって、
前記第1のGaN FETがハイサイドGaN FETであり、前記第2のGaN FETがローサイドGaN FETである、システム。
【請求項22】
請求項17に記載のシステムであって、
前記システムが集積回路上に組み込まれる、システム。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概して電圧クランピング回路に関し、更に具体的には、ガリウム窒化物電界効果トランジスタ(GaN FET)のための電圧クランピング回路に関する。
【背景技術】
【0002】
概して、ガリウム窒化物技術は、飽和(rdson)におけるFETの同じ抵抗に対する金属酸化物半導体FET(MOSFET)などの最新のシリコンFETに比して、低いゲート静電容量(Cg)及びゲートチャージ(Qg)を備えた電力電界効果トランジスタ(FET)の製造を可能にしている。
【0003】
現在、ガリウム窒化物FET(GaN FET)は、MOSFETより4から5倍良好であり得(即ち、これらの種々の値がシリコンFETのものの1/4〜1/5である)、GaN FETは潜在的にMOSFETより数100倍良好となり得ると考えられている。これは、GaN FETが、同等の電力損失で更に一層高いスイッチング周波数でスイッチングされ得ることを意味する。言い換えると、これは、動作周波数の変更なしにMOSFETの代わりにGaN FETが用いられる場合、GaN FETが、電力回路において一層高い効率に達する際の助けとなり得ることを意味する。
【0004】
GaN FETはしばらくの間利用可能であったが、2010年のGaN FETの製造における新たな進歩により、GaN FETがシリコン基板上に実装されるようになってきており、そのため、業界では次の数年における用途の少なくとも一部においてMOSFETの代わりにGaN FETが採用され得ると考えるようになっている。
【0005】
GaN FETに関する更なる情報については、ステファン エル コリノらによるEfficient Power Conversion Corporationの「アプリケーションノート:ガリウム窒化物パワートランジスタの基礎」を参照されたく、これは全般的に参照として本明細書に組み込まれている。また、エム カナムラらによるIEEE Electron Device Letters Vol.31. No.3の「n−GaN/i−AlN/n−GaNトリプルキャップ層及び高kゲート誘電体を備えたエンハンスメントモードGaN MIS−HEMT」を参照されたく、これも全般的に参照として本明細書に組み込まれている。
【非特許文献1】"Application Note: Fundamentals of Gallium Nitride Power Transistors" by Stephen L. Colino, et al, Efficient Power Conversion Corporation, Copyright 2011
【非特許文献2】"Enhancement-Mode GaN MIS-HEMTs With n-GaN/i-AlN/n-GaN Triple Cap Layer and High-k Gate Dielectrics", by M. Kanamura., et al, IEEE Electron Device Letters, Vol. 31. No. 3, March 2010, pages 189-191
【0006】
しかし、GaN FETに関連する欠点がある。GaN FETは、シリコンMOSFETより高い性能を有するが、より感度が高く、それらの使用要件を要する。この感度の一例は、電圧エクスカーションに対するGaN FETのゲート及びソース(Vgs)感度である。例えば、効率的な電力変換(EPC)エンハンスメントモードGaN FETは、典型的に、飽和を達成するために5ボルトの駆動信号を要するが、この駆動電圧は、如何なる状況下でも6ボルトを超えるべきではない。というのは、それがGaN FETの「ソフトダメージ」(rdsonの増大)を引き起こすためである。更に悪いことには、シリコンMOSFETとは異なり、GaN FETはボディダイオードを有さず、従って、GaN FETがオフであるとき、Vdsが負に向かうと、MOSFETの場合に生じ得るようなボディダイオードドロップ電圧の代わりに、ドレイン及びソース間−3ボルト又は−4ボルトの差でGaN FETがオンとなる。
【0007】
従って、GaN FETに関連する問題の少なくとも幾つかに対処することが当業界において必要とされている。
【発明の概要】
【0008】
第1の態様が或る装置を提供する。この装置は、第1のガリウム窒化物電界効果トランジスタ(GaN FET)、第1のGaN FETのゲートに結合される第1のドライバ、第1のドライバの出力及び第1のGaN FETのソースに結合されるキャパシタのアノード、及びキャパシタのカソードに結合されるカソードを有するダイオードを含む。第1の態様は更にブートストラップキャパシタクランプ(BCC)コントローラを提供し、BCCコントローラは、ダイオードのアノードに結合される電界効果トランジスタ(FET)と、FETのゲートに結合されるコンパレータとを含む。コンパレータは、(a)FETに印加される入力電圧(VDRV)を表わす信号、(b)接地、(c)キャパシタのアノードの電圧を表わすブート信号(Boot)、及び(d)第1のGaN FETのソースの電圧を表わす信号を入力として受信するように構成される。BCCコントローラは、(a)第1の比較信号を生成するための(i)VDRV及びGNDの差を、(b)第2の比較信号を生成するための(ii)Boot及びGaN FETのソースの差と比較するように構成される。BCCコントローラは更に、この比較に基づいて第1の比較信号と第2の比較信号との間の関係を保つように構成される。BCCコントローラは更に、この関係を保つため第1のGaN FETへのゲート出力信号を駆動するように構成される。
【0009】
第2の態様が或るシステムを提供する。このシステムは、(a)GaN FET、及び(b)GaN FETのゲートに結合されるブートストラップキャパシタクランプ(BCC)コントローラを含む。BCCコントローラは、コンパレータと、そのゲートが、コンパレータの出力に結合されるFETとを含む。BCCコントローラは更に、コンパレータの正の入力に結合される第1の隔離スイッチであって、第1の隔離スイッチのドレインが第1のレジスタと第2のレジスタとの間に結合され、第1のレジスタが更にキャパシタのアノードに結合され、第2のレジスタが接地に結合される、第1の隔離スイッチと、コンパレータの負の入力に結合される第2の隔離スイッチであって、第2の隔離スイッチのドレインが第3のレジスタと第4のレジスタとの間に結合され、第3のレジスタが更に信号電圧(VDRV)を表わす信号に結合され、第4のレジスタが更にGaN FETのソースに結合される、第2の隔離スイッチとを含む。
【0010】
第3の態様が或るシステムを提供する。このシステムは、この装置は、第1のガリウム窒化物電界効果トランジスタ(GaN FET)、第1のGaN FETのゲートに結合される第1のドライバ、第1のドライバの出力及び第1のGaN FETのソースに結合されるキャパシタのアノード、及びキャパシタのカソードに結合されるカソードを有するダイオード、及びブートストラップキャパシタクランプ(BCC)コントローラを含む。BCCコントローラは、ダイオードのアノードに結合される電界効果トランジスタ(FET)と、FETのゲートに結合されるコンパレータとを含む。コンパレータは、(a)FETに印加される入力電圧(VDRV)を表わす信号、(b)接地、(c)キャパシタのアノードの電圧を表わすブート信号、及び(d)第1のGaN FETのソースの電圧を表わす信号を入力として受信するように構成される。第3の態様において、ブートストラップキャパシタクランプコントローラは、(a)第1の比較信号を生成するための(i)VDRV及びGNDの差を、(b)第2の比較信号を生成するための(ii)Boot及びGaN FETのソースの差と比較するように構成される。BCCコントローラは、この比較に基づいて第1の比較信号と第2の比較信号との間の関係を保つように構成される。BCCコントローラは更に、第1のGaN FETのソースに結合される第2のGaN FETのドレイン、第1のGaN FETのソースに結合されるインダクタ、及び第1のGaN FETのソースに結合される第2のGaN FETのドレインへのゲート出力信号を駆動するように構成される。
【図面の簡単な説明】
【0011】
図1図1は、ローサイドMOSFET及びハイサイドGaN FET両方を用いる従来技術のハーフブリッジ電力段を図示する。
【0012】
図2図2は、トランスフォーマを用いる従来技術のGaN FETドライバシステムを図示する。
【0013】
図3図3は、本願の原理に従って構成されたドライバ回路要素を備えたローサイド及びハイサイドGaN FET両方を用いるハーフブリッジ電力段の一例を図示する。
【0014】
図4図4は、図3のハーフブリッジパワーアンプと共に用いることが可能なものなど、GaN FETのためのブートストラップキャパシタクランプ(BCC)コントローラの一例である。
【0015】
図5図5は、図3のドライバ回路要素及び図4のBCV回路要素を備えたローサイド及びハイサイドGaN FET両方を用いるハーフブリッジ電力段の、過渡入力電圧、及び異なるノードにおける種々の結果の電圧の例である。
【発明を実施するための形態】
【0016】
図1に移ると、図示されているのは、ローサイドMOSFET110及びハイサイドGaN FET120両方を用いる従来技術のハーフブリッジ電力段100である。電力段100の(SW)スイッチノード130が、GaN FET120のソースとMOSFET110のドレインとの両方に結合される。インダクタ140がSWノード130に結合される。VINがGaN FET120のドレインに結合され、GNDが、MOSFET110のソース及びゲート両方に結合される。図1において、MOSFET110は負のチャネルFET(NFET)である。
【0017】
これにより、SWノード130がそのボディダイオード(図示せず)を介してGNDを上回って1電圧降下より大きいとき、NFET110がドレイン・ソースを導通し得ることが確実になる。しかし、NFET110は、ローサイドNFET110固有ボディダイオードがドレインからソースへ向いているため、SWノード130がGNDより大きいとき導通せず、そのためそれは導通しない。
【0018】
ブートキャパシタ150のアノードがSWノード130に結合される。ドライバ160の出力がGaN FET120のゲートに結合され、ドライバ160の負のレールもSWノード130に結合される。ドライバ160の正のレールが、キャパシタ150のカソードに結合される。例えば、50Vから600Vまでの処理能力の、高電圧ダイオード170のカソードが、キャパシタ150のカソードに結合される。5.7ボルトなどのソース基準電圧が、高電圧ダイオード170のアノードに結合される。
【0019】
回路100において、VIN電圧は、SWノード130のための上側レールとして用いられ、5.7VはVDRとして用いられる。概して、回路100において、ブートストラップは、NMOS120のゲートにVINより高い電圧を提供するためのものである。VDRは、キャパシタに充電され、その後、VDR+VINをハイサイドFET120のゲートに提供するためブートアップされる。ブートストラップに関する更なる情報については、Fairchild Corporationによる「アプリケーションノートAN−6076:高電圧ゲート駆動ICのためのブートストラップ回路の設計及びアプリケーションガイド」を参照されたく、これは全般的に参照として本明細書に組み込まれている。
【非特許文献3】"Application Note AN-6076: Design and Application Guide of Bootstrap Circuit for High- Voltage Gate -Drive IC." By Fairchild Corporation, Rev 1.0.0, Copyright 2008
【0020】
図1Aに関し、ハーフブリッジ電力段100などのハーフブリッジ電力段を、バック回路、ブースト回路、及び隔離されたバック回路など、多数の電力回路と共に用いることができる。しかし、電流限界状態において、即ち、コントローラが、高電流がシステムを通過することを検出し、ハーフブリッジを「トライステート」又は同様の欠陥状態にするとき、ハーフブリッジはトライステートに向かい得、導体にまだハーフブリッジ100から出る電流がある場合、電流がローサイドNFET110から引かれる。これは、NFET110の固有ボディダイオードを介し得る。「トライステート」に関する更なる情報については、2012年2月2日時点のWikipedia、The Free Encyclopedia、「Three-stage logic」を参照されたく、これは全般的に参照として本明細書に組み込まれている。
【非特許文献4】Wikipedia, The Free Encyclopedia, "Three-stage logic", as of February 2, 2012
【0021】
しかし、ローサイドMOSFET110及びハイサイドGaN FET120両方を用いる図1のハーフブリッジ電力段100などの、「混合」システムに関連する問題がある。例えば、NFET110は、同じ動作周波数のGaN FET120に比べたときその一層高いrdsonのこのような要因に起因してハーフブリッジ電力段100の動作特性を抑制し、それにより、GaN FET技術の利用の種々の利点の多くに対する、ハーフブリッジ回路100のオペレーションに役立たない。
【0022】
概して、本願発明者により理解されるように、混合設計に関する問題の1つは、GaNのあり得る利点の全てを用いることができない点である。言い換えると、スイッチング損失が両方のFETで起こる。システムにおいてGaNを備えた1つのFETのみが高周波数で動作する場合、これは非能率的である。また、著しい集積(integration)の問題がある。
【0023】
図2は、キャパシタ250の出力電圧を駆動するためにGaN FET210、220、230、240を用いる、従来技術のフローティングトランスフォーマシステム200を図示する。しかし、トランスフォーマシステム200は、これらの目的を達成することを助けるためにトランスフォーマ260を用いる。トランスフォーマは典型的に、大きく、嵩張り、高価であり、典型的に集積回路内に集積され得ず、また、性能パラメータにおける著しい変動性を有しがちである。
【0024】
図3は、ブートストラップキャパシタクランプ(BCC)コントローラ380を含み、ドライバ回路要素を備えた、ローサイドGaN FET310及びハイサイドGaN FET320両方を用いるハーフブリッジ電力段300の一例を図示する。
【0025】
電力段300のSWノード330が、GaN FET320のソース及びGaN FET310のドレイン双方に結合される。インダクタ340がSWノード330に結合される。VINがGaN FET320のドレインに結合され、GNDがGaN FET110のソースに結合される。
【0026】
ブートキャパシタ350のアノードがSWノード330に結合される。ドライバ360の出力がGaN FET320のゲートに結合され、ハイサイドドライバ360の負のレールもSWノード330に結合される。ハイサイドドライバ360の正のレールが、キャパシタ150のカソードに結合される。高電圧ダイオード370のカソードが、キャパシタ350のカソードに結合される。
【0027】
ハーフブリッジ電力段300において、ブートストラップキャパシタクランプ(BCC)コントローラ380が、ブートノード355においてダイオード370のアノードに結合される。BCCコントローラ380は、コンパレータ383及びPFETなどのMOSFET386両方を含む。MOSFET386のドレインは、そのソースで基準電圧VDRVを受け取る。概して、VDRVは、ドライバ360、及びそのためハイサイドGaN FET320のゲート、に対する(ダイオード370のドロップを引いた)「理想的な」高電圧レールとみなされ得る。
【0028】
BCCコントローラ380は、コンパレータ383の入力において、VDRV、GND、ブートノード355からの信号、及びSWノード330からの信号を含む。コンパレータ383の出力が、MOSFET386のゲートに結合される。図4に関して更に詳細に説明するように、BCCコントローラ380は更にLS_ON信号を用いる。
【0029】
ハーフブリッジ電力段300は、ドライバ360の入力に結合される電圧レベルシフタ(VLS)392、及びローサイドドライバ395の入力に結合されるVLS398を更に含む。ローサイドドライバ395の出力が、ローサイドGaN FET310のゲートに結合される。ローサイドドライバ395の高電圧レールが、高電圧ダイオード397を介してVDRVに結合され、ローサイドドライバ395の低電圧レールがGNDに結合される。幾つかのアプローチにおいて、PGND及びGNDは、スイッチングノイズ効果を最小化するためにシングルポイントで接続される。
【0030】
回路300において、デッドタイム制御回路399が、ハイサイドGaN FET320がHS_ON信号を介してオンにされるべきときドライバ360を、及びローサイドGaN FET320がLS_ON信号を介してオンにされるべきときドライバ395を駆動する。
【0031】
ハーフブリッジ電力段300において、VIN電圧は、SWノード330の上側電圧範囲として用いられ、BCC380は、ブートキャパシタ150をパワーアップするために用いられる。概して、回路100のローサイドMOSFETの代わりにローサイドGaN FETを利用することに関し、電流を導通するためのGaN FET内のボディダイオードがない。電流限界状態又は同様の欠陥状態において、ハーフブリッジから出る電流がインダクタにまだある場合、ハーフブリッジがトライステートに向かい得、電流はローサイドGaN FETから引かれ得る。
【0032】
しかし、エンハンスメントモード(EM)GaN FETがボディダイオードを有さないため、これは従来技術の構成における問題を生じさせ、SWノードに結合されるドレインが電流に応じて−3ボルト又は−4ボルトであるとき、EM GaN FETがソース・ドレインを導通し始め得る。ハーフブリッジ及びフルブリッジの幾つかのスイッチング期間であり得る、この電圧のこの時間の間、数百ミリ秒程度使い得る。
【0033】
概して、ブートストラップキャパシタが、スイッチピンがローサイドFETオフ期間の間遭遇する駆動電圧VDと大抵の負の電圧との差まで充電される。例えば、GaNケースにおける5ボルトの駆動電圧及び−3Vに向かい得るSWノードでは、ブートストラップキャパシタは5−(−3V)=8Vまで充電される。次のサイクルにおいてブートストラップキャパシタ電圧は、8VでそれにストレスをかけるハイサイドGaN FETをオンにするために用いられ、これは、デバイスを損傷させ得る。従って、検討中のドレインからソースへのGaN FETの電圧降下は8ボルトである。
【0034】
しかし、さらに問題なのは、従来技術の構成のハイサイドドライバがハイサイドオン(HS_ON)信号を受け取るとき、ハイサイドGaN FETは、5ボルトであり得るなどの、ブートストラップキャパシタのカソードの電圧である、上側レールに駆動されることである。しかし、SWノードは恐らく−3ボルト又は−4ボルトであり、これは、ハイサイドGaN FET内で起こる著しい信頼性問題なしに対処するGaN FET能力を超えて、8又は9ボルトがハイサイドGaN FETのVgsとして印加されていることを意味する。これらの問題には、増大されたrdson抵抗、GaN FETの寿命の短縮、及び、恐らくGaN FETを完全に機能停止させることが含まれ得る。
【0035】
回路300は、これらの欠点の少なくとも幾つかに対処し、有利にはSWノード330の低電圧限界を測定し、それにより、ハイサイドGaN FET320ゲートソース電圧過駆動を避ける。一態様において、BCCコントローラ380は、増幅器385の第1の入力電圧と増幅器385の第2の入力との間の電圧差を実質的に一定を保つように構成される。
【0036】
概して、BCCコントローラ380は、VDRV、GND、ブートノード355、及びSWノード330の電圧を感知し、或る閾値に達するか、又は、VDRV、GDN、SWノード330、及びブートノード355間の或る関係に達する場合、MOSFET386をオフにする。一実装例において、ブートノード355の電圧からSWノード330における電圧を減じたものが、VDRV電圧からGND電圧を減じたものより大きい場合、BCCコントローラ380内のコンパレータ383は、MOSFET380をオンにする。これは、ブートノード355とSWノード330との間、又は言い換えると、ハイサイドGaN FET320のゲートとハイサイドGaN FET320のソースとの間、の電圧差の過充電を防ぐことを助け、それにより、Vgs GaN FET320過充電に関する問題を緩和するか又は完全に防止する。
【0037】
ハーフブリッジ電力段300の利用の一例において、過電流状態又は他の状態が生じ始め、またSWノード330が電圧を下げ始め、及び別の状況でローサイドGaN FET310が、SWノード330において−3又は−4逆導通電圧に届いて又は近接して、下がり始めると、BCCコントローラ380はMOSFET386を開き、これにより、キャパシタ350における電圧がSWノード330における電圧のドロップと共に浮遊することが可能となり、そのためSWノード330がドロップし、上側駆動360の上側レールがブートノード355に結合されると上側ドライバ360の上側レールも同様となる。上側ドライバ360の上側レールがドロップするため、上側側GaN FET360の駆動されたゲート電圧も同様となる。
【0038】
従って、GaN FET320のゲートの駆動電圧は、ブートノード355電圧からSWノード330電圧を減じたものなど、特定の関係を超えず、それにより、Vgs GaN FET320過充電に関する問題を軽減するか又は完全に無くす。
【0039】
ブートキャパシタ350に関連したBCCコントローラ380の利用は、図2のフローティングトランスフォーマシステム200、又はハイサイド駆動をつくるためのブートストラップの代わりの直接的にゲートとハイサイドGaN FETのソースとの間のツェナーダイオードの利用におけるような、種々の従来技術のアプローチと比べ多数の利点を提供する。
【0040】
ハーフブリッジコントローラ300において、この実装は、特に、低電圧から中間電圧範囲(例えば中間範囲:60ボルト〜100ボルト)実装では、ダイオードに比して低コストであり得る。また、ブートキャパシタ350に関連したBCCコントローラ380の利用により、電圧を種々のツェナーダイオードの種々の固有逆バイアス電圧)辺りに設計することを必要とするのではなく、ハイサイドGaN FET320のための「保護」(即ち、Vgs)の幅広い選択肢を生成することが可能となり、また、BCCコントローラ380はGaN FET320のハイサイドのVgsの過充電を防ぐので、そのFET386をオフするため一層電力効率的であるが、一方、ツェナーは、電力を常に消費しており、さらには、ローサイドGaN FETのローサイドドライバを電流限界まで向かわせ得る。
【0041】
また、60〜100VのVINでの高電圧用途において、トランジスタのゲートを駆動するためにローカルサプライが5〜10Vを供給し(60/100Vトランジスタは60/100のVdsmaxを有するが、Vgsmaxは5〜10Vである)、従って、5〜10Vをつくるために低ドロップアウト(LDO)又はバックレギュレータが典型的に用いられる。通常、駆動要件は数十ミリアンペアであり、必要とされるLDO又はバックレギュレータは、50〜100mAの最大電流限界の非常に小さなバックである。しかし、クランプキャパシタが従来技術のMOSFET回路要素と共に用いられる場合、それは、これらの回路からくるLDO/バック電流限界より多い電流を生じさせ得、それらの出力電圧をドロップさせる。
【0042】
有利には、ハーフブリッジコントローラ300及びBCCコントローラ380は単一の集積回路内に埋め込まれ得、これは、一層低いコスト、及び一層小さなエリアにつながり得る。
【0043】
図4は、BCC380コントローラを更に詳細に図示する。BCCコントローラ380内で、第1のレジスタ401がブートノード355に結合される。第1のレジスタ401は更に、ノード405において第2のレジスタ402に結合され、第2のレジスタ402はGNDに結合される。BCCコントローラ380内で、第3のレジスタ403がVDRVに結合される。第3のレジスタ403は更に、ノード410において第4のレジスタ404に結合され、第4のレジスタ410はSWノード330に結合される。
【0044】
ノード405及びノード410は、それぞれ、高電圧隔離スイッチ420、425に結合され、高電圧MOSが、SW及びBOOTピンに見られる高電圧に対して低電圧回路をカスケードするようにスイッチする。第1及び第2の隔離スイッチ420、425は、コンパレータ383の正及び負の入力に結合される。コンパレータ383の出力はMOSFET386に結合される。図示される例において、スイッチ420、425は、それぞれ、第1の比較信号及び第2の比較信号をつくるためにLS_ON信号がこれらのスイッチにおいて受け取られるときオンに駆動される。
【0045】
BCCコントローラ380は次のように機能し得る。
【0046】
ブート電圧及び接地電圧を比較するR401及び402の値の比率に応じて、ターゲットブート電圧に比例する重み付け値を生成するようにこれら2つの間の重み付け平均が生成され、仮想の電圧がハイサイドGaN FET320のゲートに印加される。VDRV電圧及びSW電圧を比較するR403及び404値の比率に応じて、上側範囲VDRVターゲット電圧に比例する重み付け値を生成するようにこれら2つの間の重み付け平均が生成され、電圧がGaN FET320のゲートに印加される。
【0047】
コンパレータ383内で、ブートノードがVDRVノードよりわずかに低いがGND及びSWが同じである場合、コンパレータ383は、負の又は接地電圧を、図示される態様においてPFETであるMOSFET386のゲートに印加する。従って、Vgsが閾値値に達し得るため、PFETがオンとなり得る。しかし、ブートノードが接地より高い場合、それがPFETのゲートに印加される正の信号であり得るため、コンパレータ383はMOSFET386をオフとし、それにより、ブートノード355電圧を浮遊させ、ハイサイドGaN FET320のゲートを保護する。BCCコントローラ380において、VDRV及びGNDはいずれも実質的に固定であり、そのためブート電圧が上がるため、MOSFET386がオフとなる。また、SWノード330電圧がその設定ポイントを過ぎて下がるため、MOSFET386もオフとなる。これにより、図3のハイサイドGaN FET320のVgsが、ブートノード355を浮遊させることを介して保護される。
【0048】
更なる態様において、隔離スイッチ420、425が用いられる。これらの隔離スイッチは、LS_ON信号が図3のデッドタイム制御399から受信されるときイネーブルされる。従って、BCC380のコンパレータ383は、LS_ON信号が高として受け取られるときその出力のみを変える。LS_ON信号が高でないとき、隔離スイッチ420、425はそれらの最後の値を出力し続ける。
【0049】
しかし、この態様において、MOSFET386がオンであり、VDRVが高電圧ダイオード370、及びそのため高電圧ダイオード370の電圧降下を引いたブート355に印加されるとしても、これは問題ではない。というのは、デッドタイム制御399が、ドライバ360にGaN FET320のゲートへ低信号を出力するように指令し、それにより、GaN FET320のVgsがそれにもかかわらず許容パラメータ内であることを確実にすることを助けるためである。
【0050】
図5は、種々の状況下での回路300の種々のノードの同時電圧シミュレーションの3つのグラフ510、520、530を図示する。
【0051】
図5において、510はブートキャパシタ350の電圧である。520は、図3のSW及びBOOTノードを示す。530の頂部グラフはHS_OFF(LS_ONと同等)であり、グラフ530の底部はPFET386のゲートである。
【0052】
図5の図示した例において、VDRVは約6Vに設定される。この実験において、ハイサイドFETがオフであるときVSWは−1.4Vまで上がり得る(この例の波形ではローサイドGaN FET310は常にオフであり、欠陥状態を示す)。510の波形は、HS_OFFがゼロになるときブートキャパシタ350電圧がハイサイドGaN FET320をオンにするために放電することを示す。HS_OFFが再び「1」になるとき、PMOS396のゲートは20ナノ秒間「ゼロ」となり、ブートキャパシタ350を6V VDRV−GNDターゲットまで充電させる。ブートキャパシタ350が6Vまで充電されると、PMOS380がオフとなり、回路300、又は本願の原理を用いる他の回路、が用いられない場合に生じ得る7.5Vまで過充電しないようにする。
【0053】
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。
図1
図2
図2A
図2B
図3
図4
図5