特許第6216718号(P6216718)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6216718共有レジスタストリングを備えたデジタルアナログコンバータ
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6216718
(24)【登録日】2017年9月29日
(45)【発行日】2017年10月18日
(54)【発明の名称】共有レジスタストリングを備えたデジタルアナログコンバータ
(51)【国際特許分類】
   H03M 1/10 20060101AFI20171005BHJP
   H03M 1/66 20060101ALI20171005BHJP
【FI】
   H03M1/10 B
   H03M1/66 C
【請求項の数】20
【全頁数】11
(21)【出願番号】特願2014-541252(P2014-541252)
(86)(22)【出願日】2012年11月8日
(65)【公表番号】特表2014-533070(P2014-533070A)
(43)【公表日】2014年12月8日
(86)【国際出願番号】US2012064083
(87)【国際公開番号】WO2013070869
(87)【国際公開日】20130516
【審査請求日】2015年10月29日
(31)【優先権主張番号】13/291,853
(32)【優先日】2011年11月8日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ株式会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ラルフ ジー オーバーフーバー
(72)【発明者】
【氏名】トゥセデニヤ エイ アブラハム
(72)【発明者】
【氏名】マーク シル
【審査官】 緒方 寿彦
(56)【参考文献】
【文献】 特開2005−12789(JP,A)
【文献】 特開2003−224477(JP,A)
【文献】 特開昭58−198922(JP,A)
【文献】 特開昭60−194621(JP,A)
【文献】 特開平08−167847(JP,A)
【文献】 特開平10−004356(JP,A)
【文献】 特開平03−235423(JP,A)
【文献】 特開昭63−169125(JP,A)
【文献】 特開2001−211075(JP,A)
【文献】 特開2008−054016(JP,A)
【文献】 特開2001−077693(JP,A)
【文献】 米国特許出願公開第2005/0195098(US,A1)
【文献】 米国特許第06937178(US,B1)
(58)【調査した分野】(Int.Cl.,DB名)
H03M 1/00−1/88
(57)【特許請求の範囲】
【請求項1】
複数の列複数の行を有するアレイに配される複数のレジスタであって、レジスタストリングを形成するために直列にスキップK(skip−K)パターンで共に結合され、前記レジスタストリング内の全ての直ぐ隣のレジスタが少なくとも1つのレジスタにより前記アレイ内で互いに分離される、前記複数のレジスタと、
第1のスイッチのセットであって、前記第1のスイッチのセットからの各スイッチが前記レジスタストリングに結合される、前記第1のスイッチのセットと、
第2のスイッチのセットであって、前記第2のスイッチのセットからの各スイッチが前記レジスタストリングに結合される、前記第2のスイッチのセットと、
を含む装置であって、
前記第1及び第2のスイッチのセットが、各々シーケンスに配され、且つ、互いにオフセット値だけオフセットされ、
前記第1及び第2のスイッチのセットが前記アレイの周辺に沿って配されて、前記第1のスイッチのセットからの各スイッチが、前記第2のスイッチのセットからの前記シーケンスにおけるその対応するスイッチと同じ行又は同じ列に近接し、且つ同じ行又は同じ列に関連付けられるようにされ、
レジスタの数が、列の数と行の数との少なくとも一方の整数倍か又は前記オフセット値の比(fraction)の少なくとも一方である、装置。
【請求項2】
請求項1に記載の装置であって、
前記第1及び第2のスイッチのセットが、前記アレイの端部に沿って複数のインターリーブされた列に配される、装置。
【請求項3】
請求項2に記載の装置であって、
前記第1のスイッチのセットからの各スイッチに結合される第1のバッファと、前記第2のスイッチのセットからの各スイッチに結合される第2のバッファとを更に含む、装置。
【請求項4】
請求項3に記載の装置であって、
Kが2であり、前記オフセット値が64である、装置。
【請求項5】
請求項4に記載の装置であって、
各レジスタがシリコンクロムレジスタを更に含む、装置。
【請求項6】
請求項5に記載の装置であって、
前記第1及び第2のスイッチのセットの各々からの前記少なくとも1つのスイッチが伝送ゲートである、装置。
【請求項7】
第1の範囲内の電圧を発生するように構成される第1の出力と、
第2の範囲内の電圧を発生するように構成される第2の出力であって、前記第1及び第2の範囲がオフセット電圧だけ互いにオフセットされる、前記第2の出力と、
複数のレジスタ行であって、各レジスタ行がレジスタのセットを含み、各レジスタのセットからのレジスタが、レジスタストリングを形成するために直列にスキップKパターンで共に結合され、前記レジスタストリング内の全ての直ぐ隣のレジスタが少なくとも1つのレジスタにより前記複数のレジスタ行内で互いに分離され、レジスタの数が行の数の整数倍である、前記複数のレジスタ行と、
各々が前記レジスタストリングに結合される複数のスイッチと、
を含む装置であって、
前記複数のスイッチが、
前記複数のレジスタ行の第1のレジスタ行からの第1のレジスタに結合され、前記第1の範囲内の第1の電圧を前記第1の出力に提供するように構成される、第1のスイッチと、
前記複数のレジスタ行の前記第1のレジスタ行からの第2のレジスタに結合され、前記第2の範囲内の第2の電圧を前記第2の出力に提供するように構成される、第2のスイッチと、
を含み、
前記第1及び第2のレジスタがレジスタの所定のセットだけ互いに分離され、
前記所定のセット内のレジスタの数が、Kとレジスタ行の数と前記オフセット電圧との関数であり、
前記第1及び第2の電圧の間の差が前記オフセット電圧にほぼ等しい、装置。
【請求項8】
請求項7に記載の装置であって、
前記複数のスイッチが、第1のスイッチのセットと第2のスイッチのセットとを更に含み、前記第1のスイッチのセットが前記第1のスイッチを含み、前記第2のスイッチのセットが前記第2のスイッチを含む、装置。
【請求項9】
請求項8に記載の装置であって、
前記第1のスイッチのセットからの各スイッチと前記第1の出力との間に結合される第1のバッファと、前記第2のスイッチのセットからの各スイッチと前記第2の出力との間に結合される第2のバッファとを更に含む、装置。
【請求項10】
請求項9に記載の装置であって、
前記第1及び第2のスイッチのセットがシーケンスに配されて、前記第1及び第2のスイッチのセットに対する前記シーケンスにおける対応するスイッチから出力される電圧の間の差が前記オフセット電圧にほぼ等しくなるようになる、装置。
【請求項11】
請求項10に記載の装置であって、
前記オフセット電圧がオフセット値に関連付けられる、装置。
【請求項12】
請求項1に記載の装置であって、
Kが2であり、前記オフセット値が64である、装置。
【請求項13】
請求項12に記載の装置であって、
行の数が32である、装置。
【請求項14】
デジタルアナログコンバータ(DAC)であって、
デジタル信号を受信するように構成されるデコーダと、
前記デコーダに結合され、アナログ信号を発生するように構成される、レゾルーション回路と、
を含み、
前記レゾルーション回路が、
第1の範囲内の電圧を発生するように構成される第1の出力と、
第2の範囲内の電圧を発生するように構成される第2の出力であって、前記第1及び第2の範囲がオフセット電圧だけ互いにオフセットされる、前記第2の出力と、
複数のレジスタ行であって、各レジスタ行がレジスタのセットを含み、各レジスタのセットからのレジスタが、レジスタストリングを形成するために直列にスキップKパターンで共に結合され、前記レジスタストリング内の全ての直ぐ隣のレジスタが少なくとも1つのレジスタにより前記複数のレジスタ行内で互いに分離され、レジスタの数が行の数の整数倍である、前記複数のレジスタ行と、
各々が前記レジスタストリングに結合され、前記デコーダからの出力信号により制御される、複数のスイッチと、
を有し、
前記複数のスイッチが、
前記複数のレジスタ行の第1のレジスタ行からの第1のレジスタに結合され、前記第1の範囲内の第1の電圧を前記第1の出力に提供するように構成される、第1のスイッチと、
前記複数のレジスタ行の前記第1のレジスタ行からの第2のレジスタに結合され、前記第2の範囲内の第2の電圧を前記第2の出力に提供するように構成される、第2のスイッチと、
を含み、
前記第1及び第2のレジスタがレジスタの所定のセットだけ互いに分離され、
前記所定のセット内のレジスタの数が、Kとレジスタ行の数と前記オフセット電圧との関数であり、
前記第1及び第2の電圧の間の差が前記オフセット電圧にほぼ等しい、DAC。
【請求項15】
請求項14に記載のDACであって、
前記複数のスイッチが、第1のスイッチのセットと第2のスイッチのセットとを更に含み、前記第1のスイッチのセットが前記第1のスイッチを含み、前記第2のスイッチのセットが前記第2のスイッチを含む、DAC。
【請求項16】
請求項15に記載のDACであって、
前記第1のスイッチのセットからの各スイッチと前記第1の出力との間に結合される第1のバッファと、前記第2のスイッチのセットからの各スイッチと前記第2の出力との間に結合される第2のバッファとを更に含む、DAC。
【請求項17】
請求項16に記載のDACであって、
前記第1及び第2のスイッチのセットがシーケンスに配されて、前記第1及び第2のスイッチのセットに対する前記シーケンスにおける対応するスイッチから出力される電圧の間の差が前記オフセット電圧にほぼ等しくなるようになる、DAC。
【請求項18】
請求項17に記載のDACであって、
前記オフセット電圧がオフセット値に関連付けられる、DAC。
【請求項19】
請求項18に記載のDACであって、
Kが2であり、前記オフセット値が64である、DAC。
【請求項20】
請求項19に記載のDACであって、
行の数が32である、DAC。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、概してデジタルアナログコンバータ(DAC)に関し、更に特定して言えば、共有レジスタストリングを有するDACに関連する。
【背景技術】
【0002】
DACは、種々の応用例において用いられている一般的な回路である。典型的に、DACは、デジタル信号に基づいてアナログ信号を出力するスイッチド分圧器を含む。分圧器は例えば、レジスタストリング又はレジスタラダー(一般的にR−2Rレジスタラダーと呼ばれる)であり得、解像度は、DACから出力される電圧レベルの数を増大することにより増大され得る。しかし、解像度を増大させることにより、面積又はサイズが増加されるため、解像度が高く面積が小さいDACを有することが非常に望ましい。幾つかの従来のDACは下記文献に説明されている。
【特許文献1】米国特許番号第6,937,178号
【特許文献2】米国特許番号第7,259,706号
【特許文献3】米国特許番号第7,414,561号
【特許文献4】米国特許番号第7,532,140号
【発明の概要】
【0003】
例示の実施例が或る装置を提供する。この装置は、複数の列及び複数の行を有するアレイに配される複数のレジスタであって、レジスタストリングを形成するためスキップK(skip−K)パターンで共に結合される複数のレジスタ、スイッチの第1のセット、及びスイッチの第2のセットを含む。スイッチの第1のセットからの各スイッチはレジスタストリングに結合される。スイッチの第2のセットからの各スイッチはレジスタストリングに結合される。スイッチの第1及び第2のセットは、各々シーケンスに配され、互いにオフセット値だけオフセットされる。スイッチの第1及び第2のセットはアレイの周辺に沿って配されて、スイッチの第1のセットからの各スイッチが、スイッチの第2のセットからのシーケンスにおけるその対応するスイッチと同じ行又は同じ列に近接し且つ同じ行又は同じ列に関連付けられるようになっている。レジスタの数は、列の数及び行の数の少なくとも一方の整数倍か又はオフセット値の比(fraction)の少なくとも一方である。
【0004】
例示の一実施例において、第1及び第2のスイッチは、アレイの端部に沿って複数のインターリーブされた列に配される。
【0005】
例示の一実施例において、この装置は、スイッチの第1のセットからの各スイッチに結合される第1のバッファと、スイッチの第2のセットからの各スイッチに結合される第2のバッファとを更に含む。
【0006】
例示の一実施例において、Kは2であり、オフセット値は64である。
【0007】
例示の一実施例において、各レジスタはシリコンクロムレジスタを更に含む。
【0008】
例示の一実施例において、トランジスタの第1及び第2のセットの各々からの少なくとも1つのスイッチは伝送ゲートである。
【0009】
例示の一実施例において或る装置が提供される。この装置は、第1の範囲内の電圧を生成するように構成される第1の出力、第2の範囲内の電圧を生成するように構成される第2の出力、複数のレジスタ行、及び各々レジスタストリングに結合される複数のスイッチを含む。第1及び第2の範囲はオフセット電圧だけ互いにオフセットされる。複数のレジスタ行の各レジスタ行はレジスタのセットを含み、レジスタの各セットからのレジスタは、レジスタストリングを形成するためスキップKパターンで共に結合され、レジスタの数は行の数の整数倍である。複数のスイッチは、複数のレジスタ行の第1のレジスタ行からの第1のレジスタに結合され、且つ、第1の範囲内の第1の電圧を第1の出力に提供するように構成される第1のスイッチと、複数のレジスタ行の第1のレジスタ行からの第2のレジスタに結合され、且つ、第2の範囲内の第2の電圧を第2の出力に提供するように構成される第2のスイッチとを含む。第1及び第2のレジスタはレジスタの所定のセットだけ互いに分離され、所定のセット内のレジスタの数は、K、レジスタ行の数、及びオフセット電圧の関数である。第1及び第2の電圧間の差はオフセット電圧にほぼ等しい。
【0010】
例示の一実施例において、複数のスイッチは、スイッチの第1のセットとスイッチの第2のセットとを更に含む。スイッチの第1のセットは第1のスイッチを含み、スイッチの第2のセットは第2のスイッチを含む。
【0011】
例示の一実施例において、この装置は、スイッチの第1のセットからの各スイッチと第1の出力との間に結合される第1のバッファと、スイッチの第2のセットからの各スイッチと第2の出力との間に結合される第2のバッファとを更に含む。
【0012】
例示の一実施例において、スイッチの第1及び第2のセットはシーケンスに配されて、第1及び第2のセットに対するシーケンスにおける対応するスイッチから出力される電圧間の差がオフセット電圧にほぼ等しくなるようになっている。
【0013】
例示の一実施例において、オフセット電圧はオフセット値に関連付けられる。
【0014】
例示の一実施例において、行の数は32である。
【0015】
例示の一実施例において、デジタルアナログコンバータ(DAC)が提供される。このDACは、デジタル信号を受信するように構成されるデコーダと、デコーダに結合され、且つ、アナログ信号を生成するように構成されるレゾルーション回路とを含む。レゾルーション回路は、第1の範囲内の電圧を生成するように構成される第1の出力、第2の範囲内の電圧を生成するように構成される第2の出力、複数のレジスタ行、及び複数のスイッチを有する。第1及び第2の範囲は、オフセット電圧だけ互いにオフセットされる。複数のレジスタ行の各レジスタ行はレジスタのセットを含む。レジスタの各セットからのレジスタは、レジスタストリングを形成するためスキップKパターンで共に結合される。レジスタの数は行の数の整数倍である。複数のスイッチは、各々レジスタストリングに結合され、且つ、デコーダからの出力信号により制御される。複数のスイッチは、複数のレジスタ行の第1のレジスタ行からの第1のレジスタに結合され、且つ、第1の範囲内の第1の電圧を第1の出力に提供するように構成される第1のスイッチと、複数のレジスタ行の第1のレジスタ行からの第2のレジスタに結合され、且つ、第2の範囲内の第2の電圧を第2の出力に提供するように構成される第2のスイッチとを含む。第1及び第2のレジスタはレジスタの所定のセットだけ互いに分離される。所定のセット内のレジスタの数は、K、レジスタ行の数、及びオフセット電圧の関数である。第1及び第2の電圧間の差はオフセット電圧にほぼ等しい。
【図面の簡単な説明】
【0016】
図1図1は、デジタルアナログコンバータ(DAC)の一例の図である。
【0017】
図2図2は、図1のレゾルーション回路の一例の図である。
図3図3は、図1のレゾルーション回路の一例の図である。
【0018】
図4図4は、スキップ2パターンを用いる図2及び図3のレジスタアレイの一例の図である。
【0019】
図5図5は、32行及び10列を有する図4のレジスタアレイの一例の図である。
【0020】
図6図6は、図5のレジスタアレイに対する行及びスイッチング回路の配置の例の図である。
図7図7は、図5のレジスタアレイに対する行及びスイッチング回路の配置の例の図である。
【発明を実施するための形態】
【0021】
図1及び図2は、デジタルアナログコンバータ(DAC)100の例示の実施例を図示する。図示するように、DAC100は概して、デコーダ101及びレゾルーション回路103を含む。デコーダ101は概して、デジタル入力信号DINを受信し、アナログ出力信号AOUTを生成するためレゾルーション回路103内のスイッチを制御する制御信号を生成するように構成される。レゾルーション回路103は概してレジスタストリング105を含み、レジスタストリング105は、2つの電圧レール(即ち、VDD及び接地)間で互いに直列に共に結合されるレジスタR−1〜R−(M+2N)を含む。図示するように、このレゾルーション回路103は、バッファ102及び104(これらは差動であり得、選択されたレジスタを介して結合され得、内挿(interpolating)バッファであり得る)から2つの出力信号OUT1及びOUT2を生成することができ、一層多くの出力信号も可能である。これらの出力信号OUT1及びOUT2(これらはA側及びB側と呼ばれ得る)は、スイッチの個別のセット又はスイッチバンクSA−1〜SA−(N+M)及びSB−1〜SB−(N+M)(これらは、伝送ゲート、又はNMOSトランジスタなどのトランジスタスイッチであり得る)から生成される。この構成において、A側とB側との間にオフセット電圧があり、これにより、A側及びB側が、異なる範囲内の電圧を出力することができるようになる。例えば、レールVDDからの供給電圧が約5Vであると仮定すると、オフセット電圧は約1Vとなり得、ここで、A側での電圧範囲は約0V〜約4Vであり、B側での電圧範囲は約1V〜約5Vである。このオフセット電圧は概して、レジスタの数においてオフセット値を有するによって達成される。例えば、上記で図示したA側及びB側に対する電圧範囲を用いて及び320個のレジスタを有するレジスタストリングを用いて、レジスタの数に対するオフセット値は64であり得、ここで、A側はレジスタR−1〜R−256を用い、B側はレジスタR−65〜R−320を用いる。また、図1及び図2に示す例示の構成において、A側及びB側各々が同じ数のレジスタ(即ち、N+M個、ここで、M個のレジスタは重なる)を用いるが、異なる数のレジスタ、及び他の「側」(C側、D側など)を有することも可能である。
【0022】
このDAC100を製造するため、レジスタストリング105は典型的に、図3に示すように、レジスタアレイ106(これは列及び行を有する)としてレイアウトされる。この構成において、スイッチバンク108−A及び108−Bは、アレイ106の端部に近接し、互いでインターリーブされる。アレイ106を用いると、アレイ106の製造におけるプロセス差異に起因してアレイ106の列及び行の方向の抵抗性勾配が存在し得る。列又は行レイアウトに従って線形に共に結合される場合、これらの抵抗性勾配は、レジスタストリング105における不正確性につながり得る。この問題に対処するため、レジスタR−1〜R−(N+M)は、スキップKパターンで共に結合される(ここでKはスキップ数である)。列方向のスキップ2配線パターンの一例を図4に示す。この例に示すように、アレイ106は、列110−1〜110−R及び行112−1〜112−Lを含み、一例として行112−1及び列110−1におけるレジスタを見ると、それは、列110−1及び行112−2におけるレジスタをスキップして、列110−1及び行112−3におけるレジスタに結合される。このスキップは最後の行112−Lまで継続されて、最後の列110−2までループする。この結合は、「中間」に達するまでこのスパイラルパターンで継続し、「中間」とはこのスパイラルパターンが方向を反転する地点である。320個のレジスタを有するレジスタストリング105に対しスキップ2パターンを用いるレジスタアレイ106の一例を図5で見ることができ、図5において「中間」での反転は矢印で示される。スキップ4又はスキップ8などの他のスキップKパターンが、種々の長さのレジスタストリング105と共に有利に用いられ得る。スキップKパターンは行方向に適用することもでき、オーバーエッチング又は他のプロセス関連の問題を補償するためにダミーレジスタがアレイ106の周辺に沿って置かれてもよい。
【0023】
このスキップKパターンを用いることにより、列110−1〜110−110−Rの方向における及び行112−1〜112−Lの方向における抵抗性勾配の影響は低減され得、スイッチSA−1〜SA−(N+M)及びSB−1〜SB−(N+M)が、配路のために用いられる面積量を低減するように有利に配置され得る。レジスタストリング105におけるレジスタの総数を、行(又は、スイッチSA−1〜SA−(N+M)及びSB−1〜SB−(N+M)が列に関連付けられるように配置される場合は列)の数の整数倍又はオフセット値の比(fraction)とすることにより、関連するスイッチ(スイッチSA−1及びSB−1など)が、分離を備えて同じ行(又はスイッチSA−1〜SA−(N+M)及びSB−1〜SB−(N+M)が列に関連付けられるように配置される場合は列)に関連付けられ得、ここで、分離におけるレジスタの数は、行の数、スキップ数K、及びオフセットの関数である。同じレジスタに結合されるスイッチ(即ち、図6の例において示されるスイッチSA−97及びSB−33)は、配路チャネルのサイズを更に低減するためにアレイ106の周辺において互いに結合され得る。
【0024】
図6及び図7は、320個のレジスタを備えたスキップ2パターンを用いる図5の例示のアレイ106のための行112−1及び112−2に対するスイッチ配路のための例示の配置を図示する。この例では、アレイ106は10列及び32行を有し、ここで、レジスタの総数(320)は、行の数(32)の整数倍であり、オフセット値(64)の比(fraction)(1/2)である。レジスタR−1、R−33、R−65、R−97、R−129、R−161、R−193、R−257、及びR−289が行112−1にあり、レジスタR−32、R−64、R−96、R−128、R−160、R−192、R−224、R−256、及びR−320が行112−2にある。行112−1において、レジスタR−1及びR−33は、A側(これは、この例では約0V〜約4Vの間の電圧範囲を有する)に用いられる。レジスタR−1は、A側に対する第1のレジスタ(これは第1のスイッチSA−1に関連付けられ且つ第1のスイッチSA−1に結合される)であり、レジスタR−65は、B側に対する第1のレジスタ(これはスイッチSB−1に関連付けられ且つスイッチSB−1に結合される)である。図示するように、これらのスイッチSA−1及びSB−1は、互いに近接しており(即ち、隣接しており)、(例えば)同じ選択信号によりアクティブにされ得る。レジスタR−65はA側及びB側により共有されるため、関連するA側スイッチ(即ち、スイッチSA−65)はスイッチSA−1に近接している。この例では、レジスタR−33は、レジスタR−1及びR−65を分離し、この分離は、行の数(32)、スキップ数K(2)、及びオフセット値(64)の関数である。この例で示される構成では、約0V〜約2.5Vまでの範囲の電圧ではNMOSトランジスタスイッチを用いることができ、面積を更に低減するように約2.5V〜約5Vまでの範囲の電圧では伝送ゲートを用いることができる。このパターンは、行112−1及び112−2に対して示される例にわたって該当し得る。
【0025】
本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。
図1
図2
図3
図4
図5
図6
図7