特許 6221433 半導体集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6221433

(24)【登録日】2017年10月13日

(45)【発行日】2017年11月1日

(54)【発明の名称】半導体集積回路

(51)【国際特許分類】

   G01R 31/28 20060101AFI20171023BHJP

【ＦＩ】

   G01R31/28 V

   G01R31/28 G

【請求項の数】3

【全頁数】16

(21)【出願番号】特願2013-143875(P2013-143875)

(22)【出願日】2013年7月9日

(65)【公開番号】特開2015-17843(P2015-17843A)

(43)【公開日】2015年1月29日

【審査請求日】2016年2月26日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100092152

【弁理士】

【氏名又は名称】服部 毅巖

(72)【発明者】

【氏名】塩崎 裕介

【審査官】 小川 浩史

(56)【参考文献】

【文献】 特開２００３−１９４８８６（ＪＰ，Ａ）

【文献】 特開平７−８４０１１（ＪＰ，Ａ）

【文献】 特開２０００−２５８５００（ＪＰ，Ａ）

【文献】 特開２００４−６１３４０（ＪＰ，Ａ）

【文献】 特開２００４−３４７５３７（ＪＰ，Ａ）

【文献】 特開昭６２−２３２０４５（ＪＰ，Ａ）

【文献】 特開昭５７−５００５５（ＪＰ，Ａ）

【文献】 米国特許第３２３９７６４（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｒ ３１／２８−３１／３１９３

(57)【特許請求の範囲】

【請求項1】

スキャンクロックを受け、前記スキャンクロックの分周及び位相調整を行い、異なるＮ（≧２）種類の分周数Ｎ以下の分周スキャンクロックを生成する分周クロック生成部と、
それぞれ同数のスキャンフリップフロップを含み、シリアルに入力されるデータを、前記Ｎ種類の前記分周スキャンクロックで異なるタイミングで取り込み、Ｎ並列化してシフト動作を行うＮ本のスキャンチェーンと、
前記Ｎ本のスキャンチェーンの出力を、１つずつ選択してシリアルデータとして出力する選択回路と、
を有し、
前記スキャンフリップフロップは一列に配列されており、Ｎ−１個おきに接続されることで、前記Ｎ本のスキャンチェーンが形成されている、
ことを特徴とする半導体集積回路。

【請求項2】

前記分周クロック生成部は、前記Ｎ本のスキャンチェーンの最前段のＮ個のスキャンフリップフロップが、シリアルに入力されるＮ個のデータを、順番に取り込めるように位相調整された前記Ｎ種類の前記分周スキャンクロックを生成する、ことを特徴とする請求項１に記載の半導体集積回路。

【請求項3】

前記分周クロック生成部は、前記選択回路に前記Ｎ本のスキャンチェーンの最後段のＮ個のスキャンフリップフロップの出力を順に選択して出力させる選択信号を生成し、前記選択回路に供給する、ことを特徴とする請求項１または２に記載の半導体集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路に関する。

【背景技術】

【0002】

半導体集積回路のスキャン試験では、スキャンシフト動作に用いるスキャンクロックとして、１種類の周波数のクロックが使用されることが多い。スキャンクロックは、試験時間の短縮化のために、高速化が進んでいる。

【0003】

なお、直列に接続されるスキャンフリップフロップ（スキャン機能付きフリップフロップ（以下スキャンＦＦと表記する））に、スキューによる誤動作を抑制するために、位相の異なる複数のスキャンクロックを供給する技術がある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平３−４６８２１号公報

【特許文献2】特開平７−８４０１１号公報

【特許文献3】特開２００６−３３１７号公報

【特許文献4】特開２０１１−５９０２８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

スキャン試験時間の短縮のために、スキャンクロックの周波数を上げると、スキャンＦＦでの消費電力が増加してしまう。これにより、半導体集積回路が発熱することで、半導体集積回路の動作が不安定になったり、定格を超えて半導体集積回路に損傷を与える懸念がある。

【課題を解決するための手段】

【0006】

発明の一観点によれば、スキャンクロックを受け、前記スキャンクロックの分周及び位相調整を行い、異なるＮ（≧２）種類の分周数Ｎ以下の分周スキャンクロックを生成する分周クロック生成部と、それぞれ同数のスキャンフリップフロップを含み、シリアルに入力されるデータを、前記Ｎ種類の分周スキャンクロックで異なるタイミングで取り込み、Ｎ並列化してシフト動作を行うＮ本のスキャンチェーンと、前記Ｎ本のスキャンチェーンの出力を、１つずつ選択してシリアルデータとして出力する選択回路と、を有する半導体集積回路が提供される。

【発明の効果】

【0007】

開示の半導体集積回路によれば、消費電力の増加を抑制できる。

【図面の簡単な説明】

【0008】

【図1】第１の実施の形態の半導体集積回路の一例を示す図である。

【図2】第２の実施の形態の半導体集積回路の一例を示す図である。

【図3】シフトモードでのスキャン試験時の第２の実施の形態の半導体集積回路の一例の動作を示すタイミングチャートである。

【図4】１本のスキャンチェーンを形成した半導体集積回路の一例を示す図である。

【図5】１本のスキャンチェーンを有する半導体集積回路のシフトモードでのスキャン試験時の一例の動作を示すタイミングチャートである。

【図6】第３の実施の形態の半導体集積回路の一例を示す図である。

【図7】シフトモードでのスキャン試験時の第３の実施の形態の半導体集積回路の一例の動作を示すタイミングチャートである（その１）。

【図8】シフトモードでのスキャン試験時の第３の実施の形態の半導体集積回路の一例の動作を示すタイミングチャートである（その２）。

【図9】第４の実施の形態の半導体集積回路の一例を示す図である。

【発明を実施するための形態】

【0009】

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体集積回路の一例を示す図である。

【0010】

半導体集積回路１は、組み合わせ回路２、分周クロック生成部３、スキャンＦＦ４−１，４−２，４−３，４−４，４−５，４−６を含む２本のスキャンチェーン５−１，５−２を有している。

【0011】

分周クロック生成部３は、端子Ｐ４を介して半導体集積回路１に入力されるスキャンクロックＳＣＫを受ける。そして、分周クロック生成部３は、スキャンクロックＳＣＫの分周及び位相調整を行い、異なる２種類の分周スキャンクロックＳＣＫ１，ＳＣＫ２を生成する。

【0012】

たとえば、分周スキャンクロックＳＣＫ２は、スキャンクロックＳＣＫを２分周したものであり、分周スキャンクロックＳＣＫ１は、スキャンクロックＳＣＫを２分周し、さらに位相調整を行ったものである。

【0013】

スキャンチェーン５−１，５−２はそれぞれ同数のスキャンＦＦを含む。図１の例では、スキャンチェーン５−１は、スキャンＦＦ４−１，４−３，４−５を含み、スキャンチェーン５−２は、スキャンＦＦ４−２，４−４，４−６を含む。

【0014】

本実施の形態において、スキャンＦＦ４−１〜４−６は、一列に配列されており、１つおきに出力端子Ｑと、スキャンイン端子ＳＩＮが接続されることにより、２本のスキャンチェーン５−１，５−２が形成されている。なお、各スキャンチェーン５−１，５−２の最前段のスキャンＦＦ４−１，４−２のスキャンイン端子ＳＩＮには、端子Ｐ２を介して半導体集積回路１に入力されるテストパターンであるシリアルデータＳＤＩが入力される。また、スキャンＦＦ４−１〜４−５の出力端子Ｑは、組み合せ回路２にも接続されており、各スキャンチェーン５−１，５−２の最後段のスキャンＦＦ４−５，４−６の出力端子Ｑは、選択回路６に接続されている。

【0015】

スキャンチェーン５−１，５−２は、シリアルデータＳＤＩを、前述の２種類の分周スキャンクロックＳＣＫ１，ＳＣＫ２で、異なるタイミングで取り込み、２並列化してシフト動作を行う。スキャンチェーン５−１のスキャンＦＦ４−１，４−３，４−５のクロック端子ＣＫには、分周スキャンクロックＳＣＫ１が入力されている。スキャンチェーン５−２のスキャンＦＦ４−２，４−４，４−６には、分周スキャンクロックＳＣＫ２が入力されている。

【0016】

なお、スキャンＦＦ４−１のデータ入力端子Ｄには、端子Ｐ１から通常の動作モードのときに使用されるデータが入力される。スキャンＦＦ４−２〜４−６のデータ入力端子Ｄは、組み合わせ回路２に接続されており、組み合わせ回路２からのデータが入力される。スキャンＦＦ４−１〜４−６のシフトイネーブル端子Ｓには、端子Ｐ３からシフト動作を有効にするか否かを示すシフトイネーブル信号が入力される。スキャンシフト動作が有効のときは、スキャンイン端子ＳＩＮに入力されるデータが選択され、データ入力端子Ｄに入力されるデータは選択されない。

【0017】

選択回路６は、上記２本のスキャンチェーン５−１，５−２の出力を、１つずつ選択して、シリアルデータＳＤＯとして端子Ｐ５を介して出力する。本実施の形態の例では、選択回路６は、選択信号として、分周スキャンクロックＳＣＫ２を用いている。

【0018】

以下、第１の実施の形態の半導体集積回路１のスキャン試験時のシフト動作の一例を説明する。
スキャン試験シフト動作時には、シフトイネーブル信号が有効となり、スキャンＦＦ４−１〜４−６内にある図示しないセレクタは、スキャンイン端子ＳＩＮに入力されるデータを取り込むように選択する。

【0019】

端子Ｐ４からスキャンクロックＳＣＫが入力されると、分周クロック生成部３は、スキャンクロックＳＣＫの分周及び位相調整を行い、異なる２つの分周スキャンクロックＳＣＫ１，ＳＣＫ２を生成する。たとえば、分周クロック生成部３は、スキャンクロックＳＣＫを２つに分け、２分周し遅延するなどして位相を調整する。本実施の形態の半導体集積回路１の例では、分周スキャンクロックＳＣＫ１は、スキャンＦＦ４−１が、奇数番目のデータｄ１，ｄ３，ｄ５…を取り込めるように位相調整されている。また、分周スキャンクロックＳＣＫ２は、スキャンＦＦ４−２が、偶数番目のデータｄ２，ｄ４…を取り込めるように位相調整されている（位相調整方法の例については後述する）。

【0020】

そして、分周スキャンクロックＳＣＫ１の立ち上がり（または立ち下がり）に同期して、スキャンチェーン５−１の最前段のスキャンＦＦ４−１が、シリアルデータＳＤＩのうち、奇数番目のデータｄ１，ｄ３，ｄ５…を順に取り込む。そして、それらのデータが、次の分周スキャンクロックＳＣＫ１の立ち上がり（または立ち下がり）に同期して、スキャンチェーン５−１の後段のスキャンＦＦ４−３，４−５にシフトしていく。

【0021】

一方、分周スキャンクロックＳＣＫ２の立ち上がり（または立ち下がり）に同期して、スキャンチェーン５−２の最前段のスキャンＦＦ４−２が、シリアルデータＳＤＩのうち、偶数番目のデータｄ２，ｄ４…を順に取り込む。そして、それらのデータが、次の分周スキャンクロックＳＣＫ２の立ち上がり（または立ち下がり）に同期して、スキャンチェーン５−２の後段のスキャンＦＦ４−４，４−６にシフトしていく。

【0022】

選択回路６は、スキャンＦＦ４−５，４−６の出力を受ける。そして選択回路６は、選択信号である分周スキャンクロックＳＣＫ２の立ち上がり（または立ち下がり）に同期して、スキャンＦＦ４−５，４−６の出力を交互に選択して、シリアルデータＳＤＯとして端子Ｐ５を介して出力する。

【0023】

以上のような、半導体集積回路１によれば、高速なスキャンクロックＳＣＫが入力されてもそれが分周／位相調整され、２種類の分周スキャンクロックＳＣＫ１，ＳＣＫ２が生成される。そして、半導体集積回路１は、シリアルデータＳＤＩをそのクロックで２並列化して２本のスキャンチェーン５−１，５−２でシフトし、シフト動作後にシリアルに戻す。これにより、性能を落とさずに、消費電力を削減できる。

【0024】

そのため、スキャンシフト動作時のスキャンクロックを高速化しても、チップ温度の上昇が抑えられ、歩留まりの安定が期待できる。また、消費電力の増大を抑えつつスキャンクロックを高速化できるため、試験時間が短縮され、試験コストが削減される。

【0025】

また、分周クロック生成部３は、上記のように位相調整した分周クロックＳＣＫ１，ＳＣＫ２を生成し、選択信号により、選択回路６に、スキャンＦＦ４−５，４−６の出力を交互に選択させる。これにより、１本のスキャンチェーンでスキャンシフト動作を行ったときと同じスキャンアウト期待値が得られる。

【0026】

また、一列に配列されたスキャンＦＦ４−１〜４−６を、１つおきに接続して２本のスキャンチェーンを形成していることで、１本のスキャンチェーンでスキャンシフト動作を行ったときと同じスキャンアウト期待値が容易に得られる。また、１本のスキャンチェーンでスキャンシフト動作を行う場合とスキャンＦＦの配置を同じにでき、配線の接続先を変えるだけで、容易に並列化することができる。

【0027】

なお、上記の説明では、スキャンチェーン５−１，５−２に含まれるスキャンＦＦの数を３つとしたが、２つでも、４つ以上であってもよい。
また、上記の説明では、スキャンクロックを分周／位相調整して２種類の分周スキャンクロックを生成し、シリアルデータをそのクロックで２並列化して２本のスキャンチェーンでシフトする場合について説明したが、これに限定されない。スキャンクロックを分周／位相調整してＮ（≧３）種類の、分周数がＮ以下の分周スキャンクロックを生成し、シリアルデータをそのクロックでＮ並列化してＮ本のスキャンチェーンでシフトするようにしてもよい。

【0028】

（第２の実施の形態）
図２は、第２の実施の形態の半導体集積回路の一例を示す図である。図１に示した第１の実施の形態と同様の要素については同一符号を付し、説明を省略する。

【0029】

第２の実施の形態の半導体集積回路１ａも、図１に示した半導体集積回路１と同様に、２本のスキャンチェーン５−１，５−２を有している。
また、第２の実施の形態の半導体集積回路１ａは、以下のような分周クロック生成部３ａを有している。

【0030】

分周クロック生成部３ａは、分周器１０，１１、インバータ回路１２、セレクタ１３，１４を有している。
分周器１０は、端子Ｐ４を介して半導体集積回路１ａに入力されるスキャンクロックＳＣＫを２分周する。分周器１１は、端子Ｐ４を介して半導体集積回路１ａに入力され、インバータ回路１２で論理レベルが反転されたスキャンクロックＳＣＫを２分周する。このように、本実施の形態では、インバータ回路１２によって位相調整が行われている。

【0031】

セレクタ１３は、端子Ｐ６から入力されるスキャンモード信号に応じて、スキャンクロックＳＣＫか、分周器１０の出力の何れかを選択して、スキャンＦＦ４−２，４−４，４−６に供給するクロック、選択回路６に供給する選択信号として出力する。

【0032】

セレクタ１４は、端子Ｐ６から入力されるスキャンモード信号に応じて、スキャンクロックＳＣＫか、分周器１１の出力の何れかを選択して、スキャンＦＦ４−１，４−３，４−５に供給するクロックとして出力する。

【0033】

スキャンモード信号は、分周及び位相調整を有効または無効にするか指示する信号である。スキャンモード信号が、分周及び位相調整の無効を指示するときには、分周スキャンクロックではなく、端子Ｐ５から入力されるクロックが、分周クロック生成部３ａから出力される。たとえば、スキャン試験シフト動作時ではないときには、このクロックが用いられる。

【0034】

以下、第２の実施の形態の半導体集積回路１ａの動作の一例を説明する。
図３は、シフトモードでのスキャン試験時の第２の実施の形態の半導体集積回路の一例の動作を示すタイミングチャートである。

【0035】

図３では、スキャンクロックＳＣＫ、半導体集積回路１ａに端子Ｐ２を介して入力されるシリアルデータＳＤＩの他、スキャンＦＦ４−１〜４−６の入力クロック（分周スキャンクロックＳＣＫ１，ＳＣＫ２）の一例の様子が示されている。さらに、スキャンＦＦ４−１〜４−６の出力、選択信号（分周スキャンクロックＳＣＫ２）、選択回路６の２つの入力（入力Ａ，入力Ｂ）、選択回路６の出力の一例の様子が示されている。なお、選択回路６の入力Ａは、スキャンＦＦ４−５の出力であり、選択回路６の入力Ｂは、スキャンＦＦ４−６の出力である。

【0036】

シリアルデータＳＤＩは、スキャンクロックＳＣＫに同期して、データｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６…の順で半導体集積回路１ａに入力される。
タイミングｔ１で、スキャンＦＦ４−１の入力クロック（分周スキャンクロックＳＣＫ１）が、Ｈ（High）レベルに立ち上がっている。この立ち上がりタイミングに同期して、その時点でスキャンＦＦ４−１のスキャンイン端子ＳＩＮに供給されているシリアルデータＳＤＩのデータｄ１が、スキャンＦＦ４−１に取り込まれ、出力される。

【0037】

一方、タイミングｔ２で、スキャンＦＦ４−２の入力クロック（分周スキャンクロックＳＣＫ２）が、Ｈレベルに立ち上がっている。この立ち上がりタイミングに同期して、その時点でスキャンＦＦ４−２のスキャンイン端子ＳＩＮに供給されているシリアルデータＳＤＩのデータｄ２が、スキャンＦＦ４−２に取り込まれ、出力される。

【0038】

タイミングｔ３で、スキャンＦＦ４−３の入力クロック（分周スキャンクロックＳＣＫ１）が、Ｈレベルに立ち上がっている。この立ち上がりタイミングに同期して、スキャンＦＦ４−１の出力であるデータｄ１が、スキャンＦＦ４−３に取り込まれ、出力される。

【0039】

また、タイミングｔ３では、スキャンＦＦ４−１の入力クロック（分周スキャンクロックＳＣＫ１）も、Ｈレベルに立ち上がっている。これにより、その時点でスキャンＦＦ４−１のスキャンイン端子ＳＩＮに供給されているデータｄ３が、スキャンＦＦ４−１に取り込まれ、出力される。

【0040】

タイミングｔ４で、スキャンＦＦ４−４の入力クロック（分周スキャンクロックＳＣＫ２）が、Ｈレベルに立ち上がっている。この立ち上がりタイミングに同期して、スキャンＦＦ４−２の出力であるデータｄ２が、スキャンＦＦ４−４に取り込まれ、出力される。

【0041】

また、タイミングｔ４では、スキャンＦＦ４−２の入力クロック（分周スキャンクロックＳＣＫ２）も、Ｈレベルに立ち上がっている。これにより、その時点でスキャンＦＦ４−２のスキャンイン端子ＳＩＮに供給されているデータｄ４が、スキャンＦＦ４−２に取り込まれ、出力される。

【0042】

タイミングｔ５で、スキャンＦＦ４−５の入力クロック（分周スキャンクロックＳＣＫ１）が、Ｈレベルに立ち上がっている。この立ち上がりタイミングに同期して、スキャンＦＦ４−３の出力であるデータｄ１が、スキャンＦＦ４−５に取り込まれ、出力される。これにより、選択回路６の入力Ａは、データｄ１となる。そして、選択回路６は、選択信号（分周スキャンクロックＳＣＫ２）がＬ（Low）レベルになるタイミングｔ６で、入力Ａ、すなわちデータｄ１を選択して出力する。

【0043】

また、スキャンＦＦ４−１は、タイミングｔ５の時点でスキャンイン端子ＳＩＮに供給されているデータｄ５を取り込み、出力する。また、スキャンＦＦ４−３は、タイミングｔ５の時点でスキャンＦＦ４−１から出力されているデータｄ３を取り込み出力する。

【0044】

タイミングｔ７で、スキャンＦＦ４−６の入力クロック（分周スキャンクロックＳＣＫ２）が、Ｈレベルに立ち上がっている。この立ち上がりタイミングに同期して、スキャンＦＦ４−４の出力であるデータｄ２が、スキャンＦＦ４−６に取り込まれ、出力される。これにより、選択回路６の入力Ｂは、データｄ２となる。また、タイミングｔ７では、選択信号（分周スキャンクロックＳＣＫ２）がＨレベルになっており、選択回路６は、入力Ｂ、すなわちデータｄ２を選択して出力する。

【0045】

また、スキャンＦＦ４−２は、タイミングｔ７の時点でスキャンイン端子ＳＩＮに供給されているデータｄ６を取り込み、出力する。また、スキャンＦＦ４−４は、タイミングｔ７の時点でスキャンＦＦ４−２から出力されているデータｄ４を取り込み出力する。

【0046】

以下、同様のスキャンシフト動作が行われ、選択回路６からは、データｄ３，ｄ４，ｄ５，ｄ６…が順に出力される。
以上のような、分周クロック生成部３ａを用いることで、半導体集積回路１ａは、第１の実施の形態で説明した半導体集積回路１と同様の効果が得られる。

【0047】

次に、比較例として、スキャンＦＦ４−１〜４−４を直列に接続し、１本のスキャンチェーンを形成した半導体集積回路の例を示す。
（比較例）
図４は、１本のスキャンチェーンを形成した半導体集積回路の一例を示す図である。図１及び図２に示した半導体集積回路１，１ａと同じ要素については同一符号を付している。

【0048】

半導体集積回路１ｂにおいて、スキャンＦＦ４−１のスキャンイン端子ＳＩＮは、シリアルデータが入力される端子Ｐ２に接続されている。スキャンＦＦ４−２〜４−６のスキャンイン端子ＳＩＮは、前段のスキャンＦＦ４−１〜４−５の出力端子Ｑに接続されており、１本のスキャンチェーンが形成されている。また、各スキャンＦＦ４−１〜４−６のクロック端子ＣＫには、端子Ｐ４から、同じスキャンクロックが分周されることなく入力されている。

【0049】

以下、半導体集積回路１ｂのスキャン試験シフト動作時の動作の一例を説明する。
図５は、１本のスキャンチェーンを有する半導体集積回路のシフトモードでのスキャン試験時の一例の動作を示すタイミングチャートである。

【0050】

図５では、スキャンクロックＳＣＫ、半導体集積回路１ｂに端子Ｐ２を介して入力されるシリアルデータＳＤＩの他、スキャンＦＦ４−１〜４−６の入力クロック（スキャンクロックＳＣＫ）の一例の様子が示されている。さらに、スキャンＦＦ４−１〜４−６の出力の一例の様子が示されている。

【0051】

シリアルデータＳＤＩは、スキャンクロックＳＣＫに同期して、データｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６…の順で半導体集積回路１ｂに入力される。
タイミングｔ１０で、スキャンＦＦ４−１の入力クロック（スキャンクロックＳＣＫ）が、Ｈレベルに立ち上がっている。この立ち上がりタイミングに同期して、その時点でスキャンＦＦ４−１のスキャンイン端子ＳＩＮに供給されているシリアルデータＳＤＩのデータｄ１が、スキャンＦＦ４−１に取り込まれ、出力される。

【0052】

タイミングｔ１１での、スキャンＦＦ４−２の入力クロック（スキャンクロックＳＣＫ）のＨレベルへの立ち上がりに同期して、スキャンＦＦ４−１の出力であるデータｄ１が、スキャンＦＦ４−２に取り込まれ、出力される。

【0053】

以下、同様のスキャンシフト動作が行われ、タイミングｔ１２から、スキャンクロックＳＣＫの立ち上がりに同期して、最後段のスキャンＦＦ４−６からデータｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６…が順に出力され、端子Ｐ５から出力される。

【0054】

このような半導体集積回路１ｂでは、各スキャンＦＦ４−１〜ＦＦ４−６は、同じスキャンクロックＳＣＫで動作するため、スキャンクロックＳＣＫの周波数が高くなると、消費電力が増大する。これに対して、第２の実施の形態の半導体集積回路１ａでは、図３に示したように、スキャンクロックＳＣＫを２分周した分周スキャンクロックＳＣＫ１，ＳＣＫ２でスキャンＦＦ４−１〜４−６を動作できるので、消費電力の増大を抑えられる。

【0055】

また、図５に示される半導体集積回路１ｂの動作では、データｄ１が、スキャンチェーンの最前段のスキャンＦＦ４−１に取り込まれてから、端子Ｐ５から出力されるまで（ｔ１０〜ｔ１２）、スキャンクロックＳＣＫの５周期分かかっている。

【0056】

これに対し図３に示される半導体集積回路１ａの動作では、データｄ１が、スキャンチェーン５−１の最前段のスキャンＦＦ４−１に取り込まれてから、端子Ｐ５から出力されるまで（ｔ１〜ｔ６）、スキャンクロックＳＣＫの４．５周期分で済んでいる。

【0057】

つまり、スキャンＦＦ４−１〜４−６に供給するスキャンクロックを２分周しても、スキャンチェーンを並列化し、図３に示したようなタイミングで、データをシフトするようにしたことで、シフトモードでのスキャン試験の試験速度も上げられるようになる。

【0058】

（第３の実施の形態）
第３の実施の形態の半導体集積回路は、スキャンクロックを分周／位相調整して４種類の分周スキャンクロックを生成し、シリアルデータをそのクロックで４並列化して４本のスキャンチェーンでシフトするものである。

【0059】

図６は、第３の実施の形態の半導体集積回路の一例を示す図である。図２に示した第２の実施の形態の半導体集積回路１ａと同様の要素については同一符号を付し、説明を省略する。

【0060】

第３の実施の形態の半導体集積回路１ｃにおいて、分周クロック生成部３ｃは、スキャンクロックＳＣＫを４分周／位相調整し、４種類の異なる分周スキャンクロックを生成する。

【0061】

分周クロック生成部３ｃは、４分周クロック生成カウンタ２０，２１、インバータ回路２２，２３，２４、セレクタ２５，２６，２７，２８を有している。
４分周クロック生成カウンタ２０は、端子Ｐ４を介して半導体集積回路１ｃに入力されるスキャンクロックＳＣＫを、４分周する。４分周クロック生成カウンタ２０は、たとえば、２つのＦＦを含む２ビットカウンタである。初期値は“００”である。また、４分周クロック生成カウンタ２０は、２ビットのカウント値ｃｎｔを、選択信号として選択回路６ｃに供給する。

【0062】

４分周クロック生成カウンタ２１は、端子Ｐ４を介して半導体集積回路１ｃに入力され、インバータ回路２２で論理レベルが反転されたスキャンクロックＳＣＫを、４分周する。なお、４分周クロック生成カウンタ２１も、たとえば、２つのＦＦを含む２ビットカウンタであり、初期値は“００”である。

【0063】

セレクタ２５は、端子Ｐ６から入力されるスキャンモード信号に応じて、スキャンクロックＳＣＫか、４分周クロック生成カウンタ２０の出力の何れかを選択して、スキャンＦＦ４−２，４−６に供給するクロックとして出力する。

【0064】

セレクタ２６は、スキャンモード信号に応じて、スキャンクロックＳＣＫか、インバータ回路２３で論理レベルを反転した４分周クロック生成カウンタ２０の出力の何れかを選択して、スキャンＦＦ４−４，４−８に供給するクロックとして出力する。

【0065】

セレクタ２７は、スキャンモード信号に応じて、スキャンクロックＳＣＫか、インバータ回路２４で論理レベルを反転した４分周クロック生成カウンタ２１の出力の何れかを選択して、スキャンＦＦ４−１，４−５に供給するクロックとして出力する。

【0066】

セレクタ２８は、スキャンモード信号に応じて、スキャンクロックＳＣＫか、４分周クロック生成カウンタ２１の出力の何れかを選択して、スキャンＦＦ４−３，４−７に供給するクロックとして出力する。

【0067】

また、第３の実施の形態の半導体集積回路１ｃは、８つのスキャンＦＦ４−１，４−２，４−３，４−４，４−５，４−６，４−７，４−８を有している。
本実施の形態において、スキャンＦＦ４−１〜４−８は、一列に配列されており、３つおきに出力端子Ｑと、スキャンイン端子ＳＩＮが接続されることにより、それぞれ２つのスキャンＦＦを含む４本のスキャンチェーンが形成されている。なお、各スキャンチェーンの最前段のスキャンＦＦ４−１〜４−４のスキャンイン端子ＳＩＮには、端子Ｐ２を介して半導体集積回路１に入力されるテストパターンであるシリアルデータＳＤＩが入力される。また、スキャンＦＦ４−１〜４−７の出力端子Ｑは、組み合せ回路２に接続されており、４つのスキャンチェーンの最後段のスキャンＦＦ４−５〜ＦＦ４−８の出力端子は、選択回路６ｃに接続されている。

【0068】

４つのスキャンチェーンは、シリアルデータＳＤＩを、前述の４種類の分周スキャンクロックで、異なるタイミングで取り込み、４並列化してシフト動作を行う。
なお、スキャンＦＦ４−１のデータ入力端子Ｄには、端子Ｐ１から通常の動作モードのときに使用されるデータが入力される。スキャンＦＦ４−２〜４−８のデータ入力端子Ｄは、組み合わせ回路２に接続されており、組み合わせ回路２からのデータが入力される。スキャンＦＦ４−１〜４−８のシフトイネーブル端子Ｓには、端子Ｐ３からシフト動作を有効にするか否かを示すシフトイネーブル信号が入力される。

【0069】

選択回路６ｃは、上記４本のスキャンチェーンの出力を、１つずつ選択して、シリアルデータとして端子Ｐ５を介して出力する。本実施の形態の例では、選択回路６ｃは、選択信号として、４分周クロック生成カウンタ２０のカウント値ｃｎｔを用いている。以下の説明では、カウント値ｃｎｔの値が、“００”のとき、スキャンＦＦ４−８の出力が選択され、“０１”のとき、スキャンＦＦ４−５の出力が選択されるものとする。また、カウント値ｃｎｔの値が、“１０”のとき、スキャンＦＦ４−６の出力が選択され、“１１”のとき、スキャンＦＦ４−７の出力が選択されるものとする。

【0070】

以下、第３の実施の形態の半導体集積回路１ｃの動作の一例を説明する。
図７及び図８は、シフトモードでのスキャン試験時の第３の実施の形態の半導体集積回路の一例の動作を示すタイミングチャートである。

【0071】

図７、図８では、スキャンクロックＳＣＫ、シリアルデータＳＤＩ、スキャンＦＦ４−１〜４−８の入力クロック、スキャンＦＦ４−１〜４−８の出力、選択信号、選択回路６ｃの４つの入力（入力Ａ〜入力Ｄ）、選択回路６ｃの出力の一例の様子が示されている。なお、選択回路６ｃの入力Ａは、スキャンＦＦ４−５の出力であり、選択回路６ｃの入力Ｂは、スキャンＦＦ４−６の出力である。また、選択回路６ｃの入力Ｃは、スキャンＦＦ４−７の出力であり、選択回路６ｃの入力Ｄは、スキャンＦＦ４−８の出力である。

【0072】

シリアルデータＳＤＩは、スキャンクロックＳＣＫに同期して、データｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６…の順で半導体集積回路１ｃに入力される。
まず、タイミングｔ２０でのスキャンＦＦ４−１の入力クロックの立ち上がりタイミングに同期して、スキャンＦＦ４−１のスキャンイン端子ＳＩＮに供給されているシリアルデータＳＤＩのデータｄ１が、スキャンＦＦ４−１に取り込まれ、出力される。

【0073】

また、タイミングｔ２１でのスキャンＦＦ４−２の入力クロックの立ち上がりタイミングに同期して、スキャンＦＦ４−２のスキャンイン端子ＳＩＮに供給されているシリアルデータＳＤＩのデータｄ２が、スキャンＦＦ４−２に取り込まれ、出力される。

【0074】

また、タイミングｔ２２でのスキャンＦＦ４−３の入力クロックの立ち上がりタイミングに同期して、スキャンＦＦ４−３のスキャンイン端子ＳＩＮに供給されているシリアルデータＳＤＩのデータｄ３が、スキャンＦＦ４−３に取り込まれ、出力される。

【0075】

さらに、タイミングｔ２３でのスキャンＦＦ４−４の入力クロックの立ち上がりタイミングに同期して、スキャンＦＦ４−４のスキャンイン端子ＳＩＮに供給されているシリアルデータＳＤＩのデータｄ４が、スキャンＦＦ４−４に取り込まれ、出力される。

【0076】

タイミングｔ２４では、スキャンＦＦ４−５の入力クロックが、Ｈレベルに立ち上がっている。この立ち上がりタイミングに同期して、スキャンＦＦ４−１の出力であるデータｄ１が、スキャンＦＦ４−５に取り込まれ、出力される。

【0077】

また、タイミングｔ２４では、スキャンＦＦ４−１の入力クロックも、Ｈレベルに立ち上がっている。これにより、スキャンＦＦ４−１のスキャンイン端子ＳＩＮに供給されているデータｄ５が、スキャンＦＦ４−１に取り込まれ、出力される。

【0078】

さらに、図８に示されているように、スキャンＦＦ４−５の出力がデータｄ１になることによって、選択回路６ｃの入力Ａが、データｄ１となる。タイミングｔ２５でのスキャンクロックＳＣＫの立ち上がりタイミングに同期して、選択信号（カウント値ｃｎｔ）が“０１”になると、選択回路６ｃは、入力Ａを選択して出力する。これにより、データｄ１が出力される。

【0079】

その後、タイミングｔ２６では、スキャンＦＦ４−６の入力クロックが、Ｈレベルに立ち上がっている。この立ち上がりタイミングに同期して、スキャンＦＦ４−２の出力であるデータｄ２が、スキャンＦＦ４−６に取り込まれ、出力される。

【0080】

また、タイミングｔ２６では、図７に示されているように、スキャンＦＦ４−２の入力クロックも、Ｈレベルに立ち上がっている。これにより、スキャンＦＦ４−２のスキャンイン端子ＳＩＮに供給されているデータｄ６が、スキャンＦＦ４−２に取り込まれ、出力される。

【0081】

さらに、図８に示されているように、スキャンＦＦ４−６の出力がデータｄ２になることによって、選択回路６ｃの入力Ｂが、データｄ２となる。タイミングｔ２６でのスキャンクロックＳＣＫの立ち上がりタイミングに同期して、選択信号（カウント値ｃｎｔ）が“１０”になると、選択回路６ｃは、入力Ｂを選択して出力する。これにより、データｄ２が出力される。

【0082】

その後、タイミングｔ２７では、スキャンＦＦ４−７の入力クロックが、Ｈレベルに立ち上がっている。この立ち上がりタイミングに同期して、スキャンＦＦ４−３の出力であるデータｄ３が、スキャンＦＦ４−７に取り込まれ、出力される。

【0083】

また、タイミングｔ２７では、図７に示されているように、スキャンＦＦ４−３の入力クロックも、Ｈレベルに立ち上がっている。これにより、スキャンＦＦ４−３のスキャンイン端子ＳＩＮに供給されているデータｄ７が、スキャンＦＦ４−３に取り込まれ、出力される。

【0084】

さらに、図８に示されているように、スキャンＦＦ４−７の出力がデータｄ３になることによって、選択回路６ｃの入力Ｃがデータｄ３となる。タイミングｔ２８でのスキャンクロックＳＣＫの立ち上がりタイミングに同期して、選択信号（カウント値ｃｎｔ）が“１１”になると、選択回路６ｃは、入力Ｃを選択して出力する。これにより、データｄ３が出力される。

【0085】

その後、タイミングｔ２９では、スキャンＦＦ４−８の入力クロックが、Ｈレベルに立ち上がっている。この立ち上がりタイミングに同期して、スキャンＦＦ４−４の出力であるデータｄ４が、スキャンＦＦ４−８に取り込まれ、出力される。

【0086】

また、タイミングｔ２９では、図７に示されているように、スキャンＦＦ４−４の入力クロックも、Ｈレベルに立ち上がっている。これにより、スキャンＦＦ４−４のスキャンイン端子ＳＩＮに供給されているデータｄ８が、スキャンＦＦ４−４に取り込まれ、出力される。

【0087】

さらに、図８に示されているように、スキャンＦＦ４−８の出力がデータｄ４になることによって、選択回路６ｃの入力Ｄが、データｄ４となる。タイミングｔ２９でのスキャンクロックＳＣＫの立ち上がりタイミングに同期して、選択信号（カウント値ｃｎｔ）が“００”になると、選択回路６ｃは、入力Ｄを選択して出力する。これにより、データｄ４が出力される。

【0088】

データｄ５〜ｄ８に関しても、同様にスキャンシフト動作が行われ、選択回路６ｃからシリアルに出力される。
以上のように、４本のスキャンチェーンにより、シリアルデータを４並列でスキャンシフトする半導体集積回路１ｃでも、第１の実施の形態で説明した半導体集積回路１と同様の効果が得られる。なお、分周を４分周として、スキャンクロックの周波数をさらに小さくすることで、消費電力をより小さくすることができる。

【0089】

（第４の実施の形態）
上記の説明では、１つの端子からシリアルデータを入力し、スキャン試験を行い、その結果であるシリアルデータを１つの端子から出力する半導体集積回路について説明したがこれに限定されない。複数の端子からシリアルデータを入力し、スキャン試験を行い、その結果であるシリアルデータを複数の端子から出力するようにしてもよい。

【0090】

以下では、２つの端子からシリアルデータを入力し、２つの端子から２つのスキャン結果を出力する半導体集積回路を説明する。
図９は、第４の実施の形態の半導体集積回路の一例を示す図である。

【0091】

図２に示した第２の実施の形態の半導体集積回路１ａと同様の要素については同一符号で示されている。
第４の実施の形態の半導体集積回路１ｄは、端子Ｐ２ａから入力されるシリアルデータを２並列化してスキャンシフト動作を行う２本のスキャンチェーン５ａ−１，５ａ−２を有する。また、半導体集積回路１ｄは、端子Ｐ２ｂから入力されるシリアルデータを２並列化してスキャンシフト動作を行う２本のスキャンチェーン５ｂ−１，５ｂ−２を有する。

【0092】

スキャンチェーン５ａ−１は、スキャンＦＦ４ａ−１，４ａ−３，４ａ−５を有し、スキャンチェーン５ａ−２は、スキャンＦＦ４ａ−２，４ａ−４，４ａ−６を有する。また、スキャンチェーン５ｂ−１は、スキャンＦＦ４ｂ−１，４ｂ−３，４ｂ−５を有し、スキャンチェーン５ｂ−２は、スキャンＦＦ４ｂ−２，４ｂ−４，４ｂ−６を有する。

【0093】

スキャンＦＦ４ａ−１〜４ａ−６は、一列に配列されており、１つおきに接続されることで、２本のスキャンチェーン５ａ−１，５ａ−２が形成されている。またスキャンＦＦ４ｂ−１〜４ｂ−６も、一列に配列されており、１つおきに接続されることで、２本のスキャンチェーン５ｂ−１，５ｂ−２が形成されている。

【0094】

なお、図９では、スキャンＦＦ４ａ−１〜４ａ−６，４ｂ−１〜４ｂ−６のデータ入力端子Ｄ、シフトイネーブル端子Ｓは図示を省略している。また、図２に示した組み合わせ回路２についても図９では、図示を省略している。

【0095】

スキャン試験時には、スキャンＦＦ４ａ−１，４ｂ−１，４ａ−３，４ｂ−３，４ａ−５，４ｂ−５のクロック端子ＣＫ及び選択回路６ａ，６ｂに、分周クロック生成部３ａのセレクタ１４で選択された分周クロックが供給される。また、スキャンＦＦ４ａ−２，４ｂ−２，４ａ−４，４ｂ−４，４ａ−６，４ｂ−６のクロック端子ＣＫに、分周クロック生成部３ａのセレクタ１３で選択された分周クロックが供給される。

【0096】

これにより、端子Ｐ２ａから入力されるシリアルデータは、スキャンチェーン５ａ−１，５ａ−２で並列化され、スキャンシフト動作が行われ、スキャンシフト結果が選択回路６ａにてシリアルデータに戻され、端子Ｐ５ａから出力される。また、端子Ｐ２ｂから入力されるシリアルデータは、スキャンチェーン５ｂ−１，５ｂ−２で並列化され、スキャンシフト動作が行われ、スキャンシフト結果が選択回路６ｂにてシリアルデータに戻され、端子Ｐ５ｂから出力される。

【0097】

このような第４の実施の形態の半導体集積回路１ｄにおいても、第１の実施の形態で説明した半導体集積回路１と同様の効果が得られる。また、図９のように、スキャンＦＦ数がより多くなるほど、分周スキャンクロックで動作させることによる消費電力の削減効果が大きくなる。

【0098】

以上、実施の形態に基づき、本発明の半導体集積回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

【符号の説明】

【0099】

１ 半導体集積回路
２ 組み合わせ回路
３ 分周クロック生成部
４−１〜４−６ スキャンＦＦ
５−１，５−２ スキャンチェーン
６ 選択回路
ＣＫ クロック端子
ｄ１〜ｄ５ データ
Ｄ データ入力端子
Ｐ１〜Ｐ５ 端子
Ｑ 出力端子
Ｓ シフトイネーブル端子
ＳＣＫ スキャンクロック
ＳＣＫ１，ＳＣＫ２ 分周スキャンクロック
ＳＤＩ，ＳＤＯ シリアルデータ
ＳＩＮ スキャンイン端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】