特許 6221806 半導体記憶装置及びその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6221806

(24)【登録日】2017年10月13日

(45)【発行日】2017年11月1日

(54)【発明の名称】半導体記憶装置及びその制御方法

(51)【国際特許分類】

   G11C 11/22 20060101AFI20171023BHJP

【ＦＩ】

   G11C11/22 240

   G11C11/22 110

【請求項の数】10

【全頁数】23

(21)【出願番号】特願2014-26608(P2014-26608)

(22)【出願日】2014年2月14日

(65)【公開番号】特開2015-153438(P2015-153438A)

(43)【公開日】2015年8月24日

【審査請求日】2016年10月26日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】川嶋 将一郎

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２０００−０４８５７７（ＪＰ，Ａ）

【文献】 特開２００４−１５３２３９（ＪＰ，Ａ）

【文献】 特開２０１０−２５１４９１（ＪＰ，Ａ）

【文献】 特開２００７−１５０１９８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／２２

(57)【特許請求の範囲】

【請求項1】

容量と、ソース及びドレインの一方が前記容量の一方の電極に接続され、ソース及びドレインの他方がビット線に接続された第１導電型のトランジスタとを第２導電型のウェルに形成したメモリセルを有するメモリセルアレイと、
前記メモリセルのデータを消去する場合、前記容量の他方の電極に固定電位を印加するともに、前記第１導電型のソース及びドレインと前記第２導電型のウェルとの接合に対して順方向電圧となる電位を前記第２導電型のウェルに印加し、通常動作時には、前記第１導電型のソース及びドレインと前記第２導電型のウェルとの接合に対して順方向電圧とはならない電位を前記第２導電型のウェルに印加する制御回路とを有することを特徴とする半導体記憶装置。

【請求項2】

前記メモリセルは、不揮発性のメモリセルであることを特徴とする請求項１に記載の半導体記憶装置。

【請求項3】

前記メモリセルの容量は、強誘電体キャパシタであることを特徴とする請求項２に記載の半導体記憶装置。

【請求項4】

前記メモリセルアレイは、複数の前記メモリセルを有し、
前記複数のメモリセルは、前記制御回路により電位が制御される前記第２導電型のウェルに形成したトランジスタを有するメモリセルと、
前記制御回路による制御にかかわらず前記順方向電圧とはならない電位が印加される前記第２導電型のウェルに形成したトランジスタを有するメモリセルとを含むことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。

【請求項5】

前記メモリセルのデータを消去した後、前記メモリセルからの読み出しデータとして“０”データを出力することを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。

【請求項6】

前記メモリセルから読み出したデータをセンスするセンスアンプを有し、
前記センスアンプが、前記メモリセルから読み出したデータをセンスする際にオフセットをつけることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。

【請求項7】

前記メモリセルのデータを消去した後、前記メモリセルが消去状態であることを検出して、出力するデータをマスクする論理回路を有することを特徴する請求項１〜６の何れか１項に記載の半導体記憶装置。

【請求項8】

前記メモリセルアレイに対するデータの消去を行う場合、前記メモリセルアレイが有するメモリセルのうち、前記メモリセルから読み出したデータの判定に用いる基準電位の生成に用いるメモリセルのデータを消去することを特徴する請求項１〜７の何れか１項に記載の半導体記憶装置。

【請求項9】

前記メモリセルアレイに対するデータの消去を行う場合、前記メモリセルアレイが有するメモリセルのうち、フラグを保持するメモリセルのデータを消去することを特徴する請求項１〜８の何れか１項に記載の半導体記憶装置。

【請求項10】

容量と、ソース及びドレインの一方が前記容量の一方の電極に接続され、ソース及びドレインの他方がビット線に接続された第１導電型のトランジスタとを第２導電型のウェルに形成したメモリセルを有するメモリセルアレイを有する半導体記憶装置の制御方法であって、
前記メモリセルのデータを消去する場合、前記容量の他方の電極に固定電位を印加するともに、前記第１導電型のソース及びドレインと前記第２導電型のウェルとの接合に対して順方向電圧となる電位を前記第２導電型のウェルに印加し、
通常動作時には、前記第１導電型のソース及びドレインと前記第２導電型のウェルとの接合に対して順方向電圧とはならない電位を前記第２導電型のウェルに印加することを特徴とする制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置及びその制御方法に関する。

【背景技術】

【0002】

容量（キャパシタ）及び電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）を有するメモリセルを記憶素子として用いる不揮発性メモリの１つに、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）がある。強誘電体メモリの各メモリセルは、強誘電体キャパシタの一方の電極がプレート線に接続され、強誘電体キャパシタの他方の電極が選択トランジスタを介してビット線に接続されている。また、選択トランジスタのゲートがワード線に接続されており、強誘電体キャパシタへのアクセスを選択的に行うことが可能になっている。

【0003】

不揮発性の強誘電体メモリにおけるデータの高速消去方法として、複数のメモリセルのデータを一括して消去する方法が提案されている（例えば、特許文献１、２参照）。例えば、ワード線を多重選択して、ビット線及びプレート線を所定の電位にすることで、選択された複数のメモリセルにおける強誘電体キャパシタの分極を一方向にリセットし一括消去する方法がある。これは、複数のワード線を同時に選択する機能をドライバ（駆動回路）に設けることで実現することが可能である。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０００−４８５７７号公報

【特許文献2】特開平８−１３９２８６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ここで、強誘電体メモリに用いる強誘電体キャパシタは、１つで１００ｆＦ程度の容量値を有している。そのため、ワード線を多重選択することで、記憶されているデータを一括消去する方法では、ワード線の多重選択によりビット線の負荷が大きくなり、ビット線を所定の電位にするまでに時間がかかったり、電流のピーク値が非常に大きくなったりするという課題があった。また、複数のワード線を同時に選択するための回路を追加するために、例えばデコーダの回路面積が非常に増大してしまうという課題があった。

【0006】

また、消去動作用のシーケンサを設け、ビット線及びプレート線を所定の電位に保った状態でワード線を１本ずつ順次選択することでデータを消去する方法が考えられる。通常の動作とは異なりリストア動作を行わないため、通常よりは高速にデータを消去することが可能である。この方法では、データの消去における電流のピーク値は抑制できるが、ワード線を順次選択していくために時間を要し、例えば電源オフで電圧が低下していく過程での消去には適していない。

【0007】

本発明の目的は、回路面積の増大を抑えて、短時間にデータを一括消去することができる半導体記憶装置を提供することにある。

【課題を解決するための手段】

【0008】

半導体記憶装置の一態様は、容量と、ソース及びドレインの一方が容量の一方の電極に接続され、ソース及びドレインの他方がビット線に接続された第１導電型のトランジスタとを第２導電型のウェルに形成したメモリセルを有するメモリセルアレイと、第２の導電型ウェルに印加する電位を制御する制御回路とを有する。制御回路は、メモリセルのデータを消去する場合、容量の他方の電極に固定電位を印加するともに、第１導電型のソース及びドレインと第２導電型のウェルとの接合に対して順方向電圧となる電位を第２導電型のウェルに印加し、通常動作時には、第１導電型のソース及びドレインと第２導電型のウェルとの接合に対して順方向電圧とはならない電位を第２導電型のウェルに印加する。

【発明の効果】

【0009】

開示の半導体記憶装置は、容量の他方の電極に固定電位を印加するともに、第１導電型のソース及びドレインと第２導電型のウェルとの接合に対して順方向電圧となる電位を第２導電型のウェルに印加することで、容量に対して所定の電圧を印加しメモリセルのデータを消去することができ、単位セルは従来とおなじ構造と面積で、簡単な周辺回路を追加するだけで、短時間にデータを一括消去することが可能になる。

【図面の簡単な説明】

【0010】

【図1】本発明の実施形態における半導体記憶装置の構成例を示す図である。

【図2】本実施形態におけるメモリセルの構成及びデータ消去方法を説明するための図である。

【図3】本実施形態におけるメモリセルの構成及びデータ消去方法を説明するための図である。

【図4】本実施形態におけるセルウェル電位制御回路の構成例を示す図である。

【図5】第１の実施形態における半導体記憶装置の例を示す図である。

【図6】第２の実施形態における半導体記憶装置の例を示す図である。

【図7】レベル検出回路の構成例を示す図である。

【図8】第２の実施形態における半導体記憶装置の他の例を示す図である。

【図9】第３の実施形態における半導体記憶装置の例を示す図である。

【図10】第４の実施形態における半導体記憶装置の例を示す図である。

【図11】第５の実施形態における半導体記憶装置の例を示す図である。

【図12】レベルシフタ回路の構成例を示す図である。

【図13】第６の実施形態における半導体記憶装置の例を示す図である。

【図14】第６の実施形態における半導体記憶装置の他の例を示す図である。

【図15】第７の実施形態における半導体記憶装置の例を示す図である。

【図16】第８の実施形態における半導体記憶装置の例を示す図である。

【図17】第９の実施形態における半導体記憶装置の例を示す図である。

【図18】第１０の実施形態における半導体記憶装置の例を示す図である。

【図19】第１１の実施形態における半導体記憶装置の例を示す図である。

【図20】第１１の実施形態における半導体記憶装置の他の例を示す図である。

【図21】本実施形態におけるメモリセル及びその周辺回路の配置例を示す図である。

【図22】強誘電体キャパシタのヒステリシス曲線の一例を示す図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施形態を図面に基づいて説明する。

【0012】

図１は、本発明の実施形態における半導体記憶装置の構成例を示す図である。本実施形態における半導体記憶装置１０は、メモリセルアレイ１１、入力バッファ１２、コントロール回路・タイミング回路１３、ローアドレスバッファ１４、ローアドレスデコーダ１５、ワード線ドライバ（駆動回路）１６、プレート線ドライバ（駆動回路）１７、コラムバッファ１８、コラムデコーダ１９、コラムセレクタ２０、センスアンプ２１、データ入出力回路２２、ライトアンプ２３、及びセルウェル電位制御回路２４を有する。

【0013】

メモリセルアレイ１１は、行列状に配置された複数のメモリセルを有する。メモリセルは、ワード線ＷＬとビット線ＢＬとの交差部に配置され、１つのワード線ＷＬ及び１つのプレート線ＰＬには、同じ行に配された複数のメモリセルが接続され、１つのビット線ＢＬには、同じ列に配された複数のメモリセルが接続される。

【0014】

メモリセルの各々は、例えば不揮発性のメモリセルであり、容量（キャパシタ）及びアクセストランジスタを有する。容量は、例えば強誘電体キャパシタであり、アクセストランジスタは、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。容量の一方の電極が、アクセストランジスタのソース及びドレインの一方に接続され、他方の電極が、プレート線ＰＬに接続されている。また、アクセストランジスタのソース及びドレインの他方が、ビット線ＢＬに接続され、アクセストランジスタのゲートが、ワード線ＷＬに接続されている。

【0015】

半導体記憶装置１０に入力されるチップセレクト信号／ＣＳ（／は負論理であることを示す。以下についても同様）、アウトプットイネーブル信号／ＯＥ、及びライトイネーブル信号／ＷＥ等の制御信号は、入力バッファ１２を介してコントロール回路・タイミング回路１３に入力される。コントロール回路・タイミング回路１３は、入力される制御信号に応じて、半導体記憶装置１０内部での動作、及びその動作タイミングを制御する。

【0016】

半導体記憶装置１０に入力されるアドレス信号ＡＤＤの一部（ロー部分）は、ローアドレスバッファ１４を介してローアドレスデコーダ１５に入力される。ローアドレスデコーダ１５は、入力されたアドレス信号ＡＤＤをデコードする。ワード線ドライバ１６及びプレート線ドライバ１７は、ローアドレスデコーダ１５でのデコード結果、及びコントロール回路・タイミング回路１３による制御に応じて、ワード線ＷＬ及びプレート線ＰＬをそれぞれ駆動する。

【0017】

半導体記憶装置１０に入力されるアドレス信号ＡＤＤの一部（コラム部分）は、コラムバッファ１８を介してコラムデコーダ１９に入力される。コラムデコーダ１９は、入力されたアドレス信号ＡＤＤをデコードし、コラムセレクタ２０は、コラムデコーダ１９でのデコード結果、及びコントロール回路・タイミング回路１３による制御に応じて、コラム選択を行う。

【0018】

センスアンプ２１は、メモリセルアレイ１１からのデータの読み出しにおいて、コラムセレクタ２０によって選択されたコラムのビット線の電位をセンスする。センスアンプ２１の出力は、データ入出力回路２２を介してデータＤＡＴＡとして出力される。また、半導体記憶装置１０に入力されるデータＤＡＴＡは、データ入出力回路２２及びライトアンプ２３を介してメモリセルアレイ１１のメモリセルに書き込まれる。

【0019】

セルウェル電位制御回路２４は、半導体記憶装置１０の端子ＥＲＡＳＥに入力される電圧に応じて、メモリセルアレイ１１のウェルの電位を制御する。セルウェル電位制御回路２４は、メモリセルアレイ１１におけるデータ消去動作において、端子ＥＲＡＳＥへの入力電圧に応じて、アクセストランジスタのソース及びドレインと、アクセストランジスタのソース及びドレインが形成されているウェルとのＰＮ接合に対して順方向バイアスとなるように、ウェルの電位制御を行う。

【0020】

図２は、本実施形態におけるメモリセルの構成例及び消去中に与える電位を示す図である。図２には、メモリセルのアクセストランジスタがＮ型トランジスタであるメモリセルの構成例を示しており、図２（Ａ）にプレーナ型セルの断面を示し、図２（Ｂ）にスタック型セルの断面を示している。

【0021】

図２（Ａ）において、Ｐ型基板１０１にＮ型ウェル１０２が形成され、Ｎ型ウェル１０２内にＰ型ウェル１０３が形成されている。Ｐ型ウェル１０３にアクセストランジスタのソース又はドレインとなるＮ型拡散層１０４、１０５、１０６が形成されている。Ｐ型基板１０１は、導電プラグを介して動作時にグランドレベルＧＮＤにされる配線ＰＳＵＢに接続され、Ｎ型ウェル１０２は、導電プラグを介して配線ＮＷＥＬＬに接続され、Ｐ型ウェル１０３は、導電プラグを介して配線ＰＷＥＬＬに接続される。

【0022】

一方のメモリセルの強誘電キャパシタ１０７は、一方の電極が上部電極ＴＥＬ及び導電プラグを介してＮ型拡散層１０４に接続され、他方の電極が導電プラグを介してプレート線ＰＬに接続される。他方のメモリセルの強誘電キャパシタ１０８は、一方の電極が上部電極ＴＥＬ及び導電プラグを介してＮ型拡散層１０６に接続され、他方の電極が導電プラグを介してプレート線ＰＬに接続される。また、Ｎ型拡散層１０５は、導電プラグを介してビット線ＢＬに接続される。Ｎ型拡散層１０４、１０５をソース又はドレインとする一方のアクセストランジスタ、Ｎ型拡散層１０５、１０６をソース又はドレインとする他方のアクセストランジスタのゲートが異なるワード線ＷＬに接続される。

【0023】

また、図２（Ｂ）において、Ｐ型基板１１１にＮ型ウェル１１２が形成され、Ｎ型ウェル１１２内にＰ型ウェル１１３が形成されている。Ｐ型ウェル１１３にアクセストランジスタのソース又はドレインとなるＮ型拡散層１１４、１１５、１１６が形成されている。Ｐ型基板１１１は、導電プラグを介して動作時にグランドレベルＧＮＤにされる配線ＰＳＵＢに接続され、Ｎ型ウェル１１２は、導電プラグを介して動作時に電位ＶＤＤとされる配線ＮＷＥＬＬに接続され、Ｐ型ウェル１１３は、導電プラグを介して配線ＰＷＥＬＬに接続される。

【0024】

一方のメモリセルの強誘電キャパシタ１１７は、一方の電極が導電プラグを介してＮ型拡散層１１４に接続され、他方の電極が導電プラグを介してプレート線ＰＬに接続される。他方のメモリセルの強誘電キャパシタ１１８は、一方の電極が導電プラグを介してＮ型拡散層１１６に接続され、他方の電極が導電プラグを介してプレート線ＰＬに接続される。また、Ｎ型拡散層１１５は、導電プラグを介してビット線ＢＬに接続される。Ｎ型拡散層１１４、１１５をソース又はドレインとする一方のアクセストランジスタ、Ｎ型拡散層１１５、１１６をソース又はドレインとする他方のアクセストランジスタのゲートが異なるワード線ＷＬに接続される。

【0025】

図２（Ａ）及び図２（Ｂ）に示すメモリセルにおいて、メモリセルに記憶されているデータを消去する場合、セルウェル電位制御回路２４により、図示したようにＰ型ウェル１０３、１１３に接続される配線ＰＷＥＬＬを電位ＶＤＤとし、プレート線ＰＬをグランドレベルＧＮＤにする。上部電極ＴＥＬ及びビット線ＢＬはフローティング状態であり、ワード線ＷＬはグランドレベルＧＮＤである。このようにしてＰ型ウェル１０３に正（プラス）の電荷を与えると、Ｐ型ウェル１０３とＮ型拡散層１０４、１０６とのＰＮ接合に順方向のバイアスがかかり、Ｎ型拡散層１０４、１０６の電位が電位ＶＤＤに相当する電位となり、強誘電体キャパシタ１０７、１０８、１１７、１１８の分極が一方向にリセットされる。これにより、メモリセルに記憶されているデータを一括して消去することが可能となる。

【0026】

図３は、本実施形態におけるメモリセルの構成例を示す図である。図３には、メモリセルのアクセストランジスタがＰ型トランジスタであるメモリセルの構成例を示しており、図３（Ａ）にプレーナ型セルの断面を示し、図３（Ｂ）にスタック型セルの断面を示している。

【0027】

図３（Ａ）において、Ｐ型基板１２１にＮ型ウェル１２２が形成されている。Ｎ型ウェル１２２にアクセストランジスタのソース又はドレインとなるＰ型拡散層１２３、１２４、１２５が形成されている。Ｐ型基板１２１は、導電プラグを介して動作時にグランドレベルＧＮＤにされる配線ＰＳＵＢに接続され、Ｎ型ウェル１２２は、導電プラグを介して配線ＮＷＥＬＬに接続される。

【0028】

一方のメモリセルの強誘電キャパシタ１２６は、一方の電極が上部電極ＴＥＬ及び導電プラグを介してＰ型拡散層１２３に接続され、他方の電極が導電プラグを介してプレート線ＰＬに接続される。他方のメモリセルの強誘電キャパシタ１２７は、一方の電極が上部電極ＴＥＬ及び導電プラグを介してＰ型拡散層１２５に接続され、他方の電極が導電プラグを介してプレート線ＰＬに接続される。また、Ｐ型拡散層１２４は、導電プラグを介してビット線ＢＬに接続される。Ｐ型拡散層１２３、１２４をソース又はドレインとする一方のアクセストランジスタ、Ｐ型拡散層１２４、１２５をソース又はドレインとする他方のアクセストランジスタのゲートが異なるワード線ＷＬに接続される。

【0029】

また、図３（Ｂ）において、Ｐ型基板１３１にＮ型ウェル１３２が形成されている。Ｎ型ウェル１３２にアクセストランジスタのソース又はドレインとなるＰ型拡散層１３３、１３４、１３５が形成されている。Ｐ型基板１３１は、導電プラグを介して動作時にグランドレベルＧＮＤにされる配線ＰＳＵＢに接続され、Ｎ型ウェル１３２は、導電プラグを介して配線ＮＷＥＬＬに接続される。

【0030】

一方のメモリセルの強誘電キャパシタ１３６は、一方の電極が導電プラグを介してＰ型拡散層１３３に接続され、他方の電極が導電プラグを介してプレート線ＰＬに接続される。他方のメモリセルの強誘電キャパシタ１３７は、一方の電極が導電プラグを介してＰ型拡散層１３５に接続され、他方の電極が導電プラグを介してプレート線ＰＬに接続される。また、Ｐ型拡散層１３４は、導電プラグを介してビット線ＢＬに接続される。Ｐ型拡散層１３３、１３４をソース又はドレインとする一方のアクセストランジスタ、Ｐ型拡散層１３４、１３５をソース又はドレインとする他方のアクセストランジスタのゲートが異なるワード線ＷＬに接続される。

【0031】

図３（Ａ）及び図３（Ｂ）に示すメモリセルにおいて、メモリセルに記憶されているデータを消去する場合、セルウェル電位制御回路２４により、図示したようにＮ型ウェル１２２、１３２に接続される配線ＮＷＥＬＬを電位ＧＮＤとし、プレート線ＰＬを電位ＶＤＤにする。上部電極ＴＥＬ及びビット線ＢＬはフローティング状態であり、ワード線ＷＬは電位ＶＤＤである。このようにしてＮ型ウェル１３２とＮ型拡散層１３３、１３５とのＰＮ接合に順方向のバイアスがかかり、Ｐ型拡散層１３３、１３５の電位がグランドレベルＧＮＤに相当する電位となり、強誘電体キャパシタ１２６、１２７、１３６、１３７の分極が一方向にリセットされる。これにより、メモリセルに記憶されているデータを一括して消去することが可能となる。

【0032】

なお、以下の説明では、アクセストランジスタがＮ型トランジスタである場合を例に説明する。また、以下では、本実施形態におけるトランジスタのソース又はドレインとなるＮ型（Ｐ型）拡散層とＰ型（Ｎ型）ウェルとのＰＮ接合による寄生ジャンクションをダイオードにより適宜図示して示す。また、以下の図において、四角は常にグランドレベルＧＮＤがウェル（基板）に供給されることを示している。

【0033】

図４は、本実施形態におけるセルウェル電位制御回路２４の構成例を示す図である。図４において、配線ＥＲＡＳＥ及び配線ＶＤＤは、半導体記憶装置１０の端子ＥＲＡＳＥ及び端子ＶＤＤにそれぞれ接続される。Ｎ型トランジスタ２０１、２０２は、それぞれ配線ＥＲＡＳＥ、ＶＤＤに対するＥＳＤ（Electrostatic Discharge）耐性用回路である。

【0034】

Ｐ型トランジスタ２０３は、ソースが配線ＶＤＤに接続され、ドレインが配線ＢＬＣに接続され、ゲートが配線ＥＲＡＳＥに接続される。また、Ｐ型トランジスタ２０３が形成されているＮ型ウェル（Ｎ型基板）は、電位ＶＤＤに接続される。Ｎ型トランジスタ２０４は、ソースがグランドレベルＧＮＤに接続され、ドレインが配線ＢＬＣに接続され、ゲートが配線ＥＲＡＳＥに接続される。

【0035】

Ｎ型トランジスタ２０５は、ゲート及びドレインが配線ＥＲＡＳＥに接続され、ソースが配線ＰＷＥＬＬ、ＮＷＥＬＬ、ＰＬＰＤに接続される。また、Ｎ型トランジスタ２０６は、ソースがグランドレベルに接続され、ドレインが配線ＰＷＥＬＬ、ＮＷＥＬＬ、ＰＬＰＤに接続され、ゲートが配線ＢＬＣに接続される。

【0036】

セルウェル電位制御回路２４は、配線ＥＲＡＳＥに電位ＶＤＤが供給されている場合、配線ＶＤＤの電位にかかわらず、配線ＰＷＥＬＬ、ＮＷＥＬＬ、ＰＬＰＤを電位ＶＤＤにし、配線ＢＬＣをグランドレベルＧＮＤにする。したがって、半導体記憶装置１０が電源オフの状態であっても、端子ＥＲＡＳＥに所定の電位（アクセストランジスタがＮ型トランジスタである場合ＶＤＤ）を供給することで、配線ＰＷＥＬＬ、ＮＷＥＬＬ、ＰＬＰＤを電位ＶＤＤにすることができ、外部からの電源が供給されてなくともメモリセルのデータを一括して消去することができる。また、セルウェル電位制御回路２４は、配線ＥＲＡＳＥがグランドレベルＧＮＤである場合、配線ＰＷＥＬＬ、ＮＷＥＬＬ、ＰＬＰＤをグランドレベルＧＮＤにし、配線ＢＬＣを電圧ＶＤＤにする。

【0037】

以下、本実施形態における半導体記憶装置でのデータの消去方法の実施形態について説明する。なお、以下の説明では、データの消去に係るメモリセル及びその周辺回路についてのみ示し、他の構成について従来と同様であるとして説明を省略する。以下、図５〜図１４においては、メモリセルが１Ｔ１Ｃ（１トランジスタ１キャパシタ）のセルを例に説明し、図１５〜図２０においては、メモリセルが２Ｔ２Ｃ（２トランジスタ２キャパシタ）のセルを例に説明する。

【0038】

（第１の実施形態）
図５は、本発明の第１の実施形態による半導体記憶装置の構成例を示す図である。図５において、データを記憶する各々のメモリセルは、ビット線ＢＬｉ（ｉは添え字であり、ｉ＝０〜ｍ（ｍは自然数））に接続される。また、ビット線ＢＬｉに接続されたメモリセルに記憶されているデータを判別するための基準電位を供給するメモリセルは、ビット線ＢＬｒｅｆ、ｘＢＬｒｅｆに接続される。ここで、ビット線ＢＬｒｅｆ、ｘＢＬｒｅｆは、相補の関係にあるビット線である。

【0039】

ビット線ＢＬｉに接続されるメモリセルの各々は、アクセストランジスタＮＴ１及び強誘電体キャパシタＣＰ１を有する。各々の強誘電体キャパシタＣＰ１は、一方の電極がプレート線ＰＬｉに接続され、他方の電極がアクセストランジスタＮＴ１を介してビット線ＢＬｉに接続されている。すなわち、アクセストランジスタＮＴ１は、ソース又はドレインの一方がビット線ＢＬｉに接続され、ソース又はドレインの他方が強誘電体キャパシタＣＰ１の他方の電極に接続される。また、アクセストランジスタＮＴ１のソース又はドレインが形成されているＰ型ウェルは、寄生ジャンクションであるダイオードＤＡ１、ＤＡ２を介して配線ＰＷＥＬＬに接続される。

【0040】

また、基準電位を供給するメモリセルは、１つがアクセストランジスタＮＴ２及び強誘電体キャパシタＣＰ２を有し、他の１つがアクセストランジスタＮＴ３及び強誘電体キャパシタＣＰ３を有する。強誘電体キャパシタＣＰ２は、一方の電極がプレート線ＰＬｉに接続され、他方の電極がアクセストランジスタＮＴ２を介してビット線ＢＬｉに接続されている。すなわち、アクセストランジスタＮＴ２は、ソース又はドレインの一方がビット線ＢＬｒｅｆに接続され、ソース又はドレインの他方が強誘電体キャパシタＣＰ２の他方の電極に接続される。また、アクセストランジスタＮＴ３は、ソース又はドレインの一方がビット線ｘＢＬｒｅｆ（ｘは相補の信号線であることを示す）に接続され、ソース又はドレインの他方が強誘電体キャパシタＣＰ３の他方の電極に接続される。また、アクセストランジスタＮＴ２のソース又はドレインが形成されているＰ型ウェルは、寄生ジャンクションであるダイオードＤＡ２、ＤＢ２を介して配線ＰＷＬＬに接続され、アクセストランジスタＮＴ３のソース又はドレインが形成されているＰ型ウェルは、寄生ジャンクションであるダイオードＤＡ３、ＤＢ３を介して配線ＰＷＥＬＬに接続される。

【0041】

また、それぞれのメモリセルが接続されたビット線ＢＬｉ（ビット線ＢＬｒｅｆ及びｘＢＬｒｅｆを含む）は、ゲートが配線ＢＬＣに接続されたトランジスタＮＴ４を介してセンスアンプ（ＳＡｉ）５１−ｉに接続される。トランジスタＮＴ４は、グランドレベルＧＮＤが供給されるウェルに形成されている。ダイオードＤ４は、トランジスタＮＴ４のソース又はドレインとそれが形成されているウェルとの寄生ジャンクションによるものである。プレート線ＰＬｊ（ｊは添え字であり、ｊ＝０〜ｎ（ｎは自然数））の各々は、ゲートが配線ＰＬＰＤに接続されたトランジスタＮＴ５を介してグランドレベルＧＮＤに接続される。

【0042】

センスアンプ５１−ｉは、ビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆに接続されたメモリセル（リファレンスセル）の読み出し電荷の平均をリファレンスレベルとしてビット線ＢＬｉに読み出された電荷をセンスしてデータを出力する。リファレンスレベル生成部５２は、ビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆに接続されたメモリセルの読み出し電荷に基づいて、リファレンスレベルを生成し出力する。なお、通常動作時には、一方のビット線ＢＬｒｅｆ又はｘＢＬｒｅｆに接続されたメモリセルは、図２２に示すＰ分極方向（Ｑ軸下交点にあり、プレート線ＰＬに＋（プラス、正）電位をかけた読み出し時に分極反転し多量の電荷をビット線に出力する）となり、他方のビット線に接続されたメモリセルは、図２２に示すＵ分極方向（Ｑ軸上交点にあり、プレート線ＰＬ＋（プラス、正）電位をかけた読み出し時に分極反転なし）となるように制御される。

【0043】

第１の実施形態における半導体記憶装置によれば、メモリセルの各々を端子ＥＲＡＳＥに入力される電圧に応じて電位が制御されるウェル、すなわち配線ＰＷＥＬＬが接続されるウェル内に形成する。これにより、端子ＥＲＡＳＥに電位ＶＤＤを供給することで、メモリセルの強誘電体キャパシタＣＰ１〜ＣＰ３の一方の電極にプレート線ＰＬｊの電位をグランドレベルＧＮＤにするとともに、強誘電体キャパシタＣＰ１〜ＣＰ３の他方の電極に接続されているＰ型ウェルの電位を電位ＶＤＤにすることが可能になる。したがって、図２に示したような状態となって、各メモリセルの強誘電体キャパシタＣＰ１〜ＣＰ３は、何れも図２２に示したＰ分極状態（Ｑ軸下交点）になり、データ読み出し時には不定データを出力することができ、短時間でのデータ消去を実現することができる。この場合ＶｒｅｆもＤＡＴＡセルもＰ分極による電圧のため、センスアンプのばらつきでどちらに判定するか不定出力になる。追加回路としては、プレート線ＰＬｊをデータ消去時にグランドレベルＧＮＤとするプルダウン回路及び図４に示したようなセルウェル電位制御回路２４を設けるだけで良いので、回路面積の増大も抑制することができる。

【0044】

なお、図５に示した半導体記憶装置（他の実施形態における半導体記憶装置においても同様）において、通常動作時にはビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆの一方に接続されたメモリセルが図２２に示したＰ分極状態（Ｑ軸下交点）とされ、他方に接続されたメモリセルがＵ分極状態（Ｑ軸上交点）とされる。メモリセルからのデータ読み出し時には、例えば非選択のワード線ＷＬｊ及びプレート線ＰＬｊにおいてはグランドレベルとし、選択されたワード線ＷＬｊ及びプレート線ＰＬｊにおいては電位ＶＤＤとする。これにより、選択されたワード線ＷＬｊ及びプレート線ＰＬｊに対応するメモリセルより記憶されているデータに応じた電荷に応じてビット線ＢＬｉの電位が変化しデータを読み出すことができる。また、データの書き込み時には、データを書き込むメモリセルのワード線ＷＬ及びプレート線ＰＬを電位ＶＤＤにし、ビット線ＢＬｉの電位をグランドレベルＧＮＤにすることでＵ書き込みを、ワード線ＷＬ及びビット線ＢＬｉの電位をＶＤＤに、プレート線ＰＬｉの電位をＧＮＤにすることでＰ書き込みを行う。これらはワード線ＷＬを立ち上げ、ビット線の電位をＶＤＤ又はＧＮＤに設定、プレート線をパルス状に駆動（ＶＤＤに立ち上げ、Ｕ書き込み期間を設け、ＧＮＤに立ち下げＰ書き込み期間を設けること）で一般的動作により達成される。

【0045】

（第２の実施形態）
図６は、本発明の第２の実施形態による半導体記憶装置の構成例を示す図である。図６において、図５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。

【0046】

図６において、レベル検出回路５３及び５４は、ビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆのそれぞれに出力される電圧が、メモリセルがＰ分極に相当する電圧であるか否かを検出する。レベル検出回路５３及び５４は、ビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆに出力される電圧が、メモリセルがＰ分極に相当する電圧である場合にはローレベルを出力する。

【0047】

レベル検出回路５３及び５４は、例えば図７に示すシュミットトリガー回路が適用可能である。図７に示すシュミットトリガー回路は、ゲートに入力信号ＩＮが供給されるＰ型トランジスタ２０１、Ｎ型トランジスタ２０２、２０３が、電圧ＶＤＤとグランドレベルＧＮＤとの間に直列に接続されるとともに、ゲートに入力信号ＩＮが供給されるＰ型トランジスタ２０４のソースが電圧ＶＤＤに接続され、ドレインがＮ型トランジスタ２０２、２０３の相互接続点に接続されている。Ｐ型トランジスタ２０１とＮ型トランジスタ２０２との相互接続点の電位が出力信号ＯＵＴとして出力され、入力信号ＩＮが第１の閾値より高くなると、出力信号ＯＵＴをローレベルに変化させ、入力信号ＩＮが第２の閾値より低くなると、出力信号ＯＵＴをハイレベルに変化させる。

【0048】

論理和演算回路（ＯＲ回路）５５は、レベル検出回路５３及び５４の出力が入力され、その演算結果を出力する。ＯＲ回路５５の出力は、センスアンプ５１−ｉの出力が入力される論理積演算回路（ＡＮＤ回路）５６−ｉに入力される。ＡＮＤ回路５６−ｉは、センスアンプ５１−ｉとＯＲ回路５５の出力との論理積演算結果を出力する。

【0049】

第２の実施形態における半導体記憶装置によれば、メモリセルの各々を端子ＥＲＡＳＥに入力される電圧に応じて電位が制御されるウェルに形成し、端子ＥＲＡＳＥに電位ＶＤＤを供給することで、メモリセルの強誘電体キャパシタＣＰ１〜ＣＰ３の一方の電極にプレート線ＰＬｊの電位をグランドレベルＧＮＤにするとともに、強誘電体キャパシタＣＰ１〜ＣＰ３の他方の電極に接続されているＰ型ウェルの電位を電位ＶＤＤにすることが可能になる。これにより、図２に示したような状態となって、各メモリセルの強誘電体キャパシタＣＰ１〜ＣＰ３は、何れも図２２に示したＰ分極状態（Ｑ軸下交点）になり、短時間でのデータ消去を実現することができる。また、レベル検出回路５３、５４が、ビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆに出力される電圧が、メモリセルがＰ分極に相当する電圧であることを検出してローレベルの信号を出力することで、外部に対してそのワードすべてを“０”データとして出力することができる。回路５３〜５６の他には、追加回路としては、プレート線ＰＬｊをデータ消去時にグランドレベルＧＮＤとするプルダウン回路及び図４に示したようなセルウェル電位制御回路２４を設けるだけ良いので、回路面積の増大も抑制することができる。単位セルの構造はそのままで、ＭＯＳ等の追加での面積増加はなく、一括消去が行える。

【0050】

なお、第２の実施形態においては、基準電位を出力するためのメモリセルがデータ消去時にＰ分極方向にリセットされれば良いので、例えば図８に示すように、ビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆに接続されるメモリセルだけを端子ＥＲＡＳＥに入力される電圧に応じて電位が制御されるウェル内に形成し、他のメモリセルは常にグランドレベルＧＮＤが供給されるＰ型ウェルに形成するようにしても良い。このようにすることで、データ消去を行うメモリセルの数を低減することができ、データ消去に係る充電容量及び消費電力を削減することができる。また、通常は読み出しと再書き込みを行うＦｅＲＡＭの動作上、読み出しデータを論理積回路５６でＵ（０）としておけば、再書き込みにより自動的にセルにはＵ（０）が再書き込みされて、逐次Ｖｒｅｆセル（フラグセル）以外の全エリアの消去が達成できる。

【0051】

（第３の実施形態）
図９は、本発明の第３の実施形態による半導体記憶装置の構成例を示す図である。図９において、図５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。第３の実施形態による半導体記憶装置は、ビット線ＢＬＦに接続されたフラグセルを設け、データ消去時にはビット線ＢＬＦに接続されたフラグセルに対して図２に示したように電圧を印加しＰ分極状態にし、通常動作時にはビット線ＢＬＦに接続されたフラグセルをＵ分極状態にする。これにより、データ消去時には、フラグセンスアンプ５７及びインバータ５８によりローレベルの信号が出力され、通常動作時には、フラグセンスアンプ５７及びインバータ５８によりハイレベルの信号が出力される。

【0052】

第３の実施形態によれば、ビット線ＢＬＦに接続されたフラグセルの分極方向をリセットするだけであるので、短時間でのデータ消去を実現することができ、回路面積の増大も抑制することができる。また、１つのビット線ＢＬＦに接続されたフラグセルだけを消去すれば良いのでデータ消去に係る消費電力を低減することができる。

【0053】

（第４の実施形態）
図１０は、本発明の第４の実施形態による半導体記憶装置の構成例を示す図である。図１０において、図５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。第４の実施形態における半導体記憶装置は、図１０に示すように、実際にデータを記憶するメモリセルは端子ＥＲＡＳＥに入力される電圧に応じて電位が制御されるウェル、すなわち配線ＰＷＥＬＬが接続されるウェルに形成する。また、基準電位を供給するメモリセルは動作時にグランドレベルとされるＰ型ウェルに形成する。

【0054】

これにより、ビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆに接続されたメモリセル（リファレンスセル）の読み出し電荷の平均をリファレンスレベルとして出力される。また、データ消去が行われた後においては、ビット線ＢＬｉにはＰ分極に応じた電圧が読み出され、センスアンプ５１−ｉはハイレベルの信号を出力する。したがって、センスアンプ５１−ｉの出力をインバータ５９−ｉを介して出力することで、外部に対してそのワードすべてを“０”データとして出力することができる。

【0055】

（第５の実施形態）
図１１は、本発明の第５の実施形態による半導体記憶装置の構成例を示す図である。図１１において、図５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。第５の実施形態における半導体記憶装置は、図１２に示すようなレベルシフタ回路６０を設け、リファレンスレベル生成部５２が出力するリファレンスレベルに対して正（プラス）側にオフセットをつける。これにより、データ読み出し時におけるデータ消去後のメモリセルによるビット線ＢＬｉの電位が、リファレンスレベルよりも低くなり、外部に対して“０”データとして出力することができる。なお、レベルシフタ回路６０によるオフセット量は、通常動作でのセンスマージンに影響を与えないように設定する。

【0056】

（第６の実施形態）
図１３は、本発明の第６の実施形態による半導体記憶装置の構成例を示す図である。図１３において、図５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。第６の実施形態における半導体記憶装置は、実際にデータを記憶するメモリセルが接続されるビット線ＢＬｉにダミー容量ＤＣｉを接続し、ビット線ＢＬｉの負荷をビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆの負荷よりも大きくする。

【0057】

これにより、データを消去した後、データを記憶するメモリセルが接続されるビット線ＢＬｉの電位が、リファレンスレベル生成部５２が出力するリファレンスレベルよりも低くなり、外部に対して“０”データとして出力することができる。

【0058】

なお、図１３においては、ビット線ＢＬｉにダミー容量ＤＣｉを接続し、ビット線ＢＬｉの負荷をビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆの負荷よりも大きくしている。それに対して、図１４に示すように、基準電位を供給するビット線ＢＬｒｅｆ及びビット線ｘＢＬｒｅｆに接続されたメモリセルの強誘電体キャパシタの容量をビット線ＢＬｉに接続されるメモリセルの強誘電体キャパシタの容量より大きくすることで、データ消去後のデータ読み出し時におけるリファレンスレベルをビット線ＢＬｉの電位よりも高くすることができる。したがって、外部に対して“０”データとして出力することができる。

【0059】

（第７の実施形態）
図１５は、本発明の第７の実施形態による半導体記憶装置の構成例を示す図である。図１５において、データを記憶する各々のメモリセルは、２Ｔ２Ｃ（２トランジスタ２キャパシタ）型のメモリセルであり、ビット線ＢＬｉ又は相補のビット線ｘＢＬｉに接続される。

【0060】

ビット線ＢＬｉに接続されるメモリセルの各々は、アクセストランジスタＮＴ１１及び強誘電体キャパシタＣＰ１１を有する。各々の強誘電体キャパシタＣＰ１１は、一方の電極がプレート線ＰＬｉに接続され、他方の電極がアクセストランジスタＮＴ１１を介してビット線ＢＬｉに接続されている。すなわち、アクセストランジスタＮＴ１１は、ソース又はドレインの一方がビット線ＢＬｉに接続され、ソース又はドレインの他方が強誘電体キャパシタＣＰ１１の他方の電極に接続される。また、アクセストランジスタＮＴ１１のソース又はドレインが形成されているＰ型ウェルは、寄生ジャンクションであるダイオードＤＡ１１、ＤＡ１２を介して配線ＰＷＥＬＬに接続される。

【0061】

同様に、相補のビット線ｘＢＬｉに接続されるメモリセルの各々は、アクセストランジスタＮＴ１２及び強誘電体キャパシタＣＰ１２を有する。各々の強誘電体キャパシタＣＰ１２は、一方の電極がプレート線ＰＬｉに接続され、他方の電極がアクセストランジスタＮＴ１２を介してビット線ｘＢＬｉに接続されている。すなわち、アクセストランジスタＮＴ１２は、ソース又はドレインの一方がビット線ｘＢＬｉに接続され、ソース又はドレインの他方が強誘電体キャパシタＣＰ１２の他方の電極に接続される。また、アクセストランジスタＮＴ１２のソース又はドレインが形成されているＰ型ウェルは、寄生ジャンクションであるダイオードＤＡ２１、ＤＡ２２を介して配線ＰＷＥＬＬに接続される。

【0062】

また、それぞれのメモリセルが接続されたビット線ＢＬｉは、ゲートが配線ＢＬＣに接続されたトランジスタＮＴ１３を介してセンスアンプ（ＳＡｉ）４０１−ｉに接続される。同様に、それぞれのメモリセルが接続されたビット線ｘＢＬｉは、ゲートが配線ＢＬＣに接続されたトランジスタＮＴ１４を介してセンスアンプ（ＳＡｉ）４０１−ｉに接続される。トランジスタＮＴ１３、ＮＴ１４は、グランドレベルＧＮＤが供給されるウェルに形成されている。ダイオードＤ１３、Ｄ１４は、トランジスタＮＴ１３、ＮＴ１４のソース又はドレインとそれが形成されているウェルとの寄生ジャンクションによるものである。

【0063】

プレート線ＰＬｊ（ｊは添え字であり、ｊ＝０〜ｎ（ｎは自然数））の各々は、ゲートが配線ＰＬＰＤに接続されたトランジスタＮＴ１５を介してグランドレベルＧＮＤに接続される。センスアンプ４０１−ｉは、ビット線ＢＬｉ及びビット線ｘＢＬｉの差電位をセンスしてデータを出力する。ここで、通常動作時には、一方のビット線ＢＬｉ又はｘＢＬｉに接続されたメモリセルは、図２２に示すＰ分極方向（読み出し時にＱ軸の下の交点にあって、そこからプレート線ＰＬに＋（プラス、正）の電圧をかけることで右上の点に移動し、分極反転し多量の電荷をビット線に出力する）となり、他方のビット線に接続されたメモリセルは、図２２に示すＵ分極方向（読み出し時にＱ軸の上の交点にあって、そこからプレート線ＰＬに＋（プラス、正）の電圧をかけることで右上の点に移動し、分極反転をしないため少量の電荷をビット線に出力する）となるように制御される。

【0064】

第７の実施形態における半導体記憶装置によれば、メモリセルの各々を端子ＥＲＡＳＥに入力される電圧に応じて電位が制御されるウェル、すなわち配線ＰＷＥＬＬが接続されるウェル内に形成する。これにより、端子ＥＲＡＳＥに電位ＶＤＤを供給することで、メモリセルの強誘電体キャパシタＣＰ１１、ＣＰ１２の一方の電極にプレート線ＰＬｊの電位をグランドレベルＧＮＤにするとともに、強誘電体キャパシタＣＰ１１、ＣＰ１２の他方の電極に接続されているＰ型ウェルの電位を電位ＶＤＤにすることが可能になる。したがって、図２に示したような状態となって、各メモリセルの強誘電体キャパシタＣＰ１１、ＣＰ１２は、何れも図２２に示したＰ分極状態（Ｑ軸下交点）になり、データ読み出し時には不定データを出力することができ、短時間でのデータ消去を実現することができる。追加回路としては、プレート線ＰＬｊをデータ消去時にグランドレベルＧＮＤとするプルダウン回路及び図４に示したようなセルウェル電位制御回路２４を設けるだけ良いので、回路面積の増大も抑制することができる。

【0065】

（第８の実施形態）
図１６は、本発明の第８の実施形態による半導体記憶装置の構成例を示す図である。図１６において、図１５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。図１６において、レベル検出回路４０２及び４０３は、ビット線ＢＬｍ及びビット線ｘＢＬｍのそれぞれに出力される電圧が、メモリセルがＰ分極に相当する電圧であるか否かを検出する。レベル検出回路４０２及び４０３は、例えば図７に示すシュミットトリガー回路が適用可能であり、ビット線ＢＬｍ及びビット線ｘＢＬｍに出力される電圧が、メモリセルがＰ分極に相当する電圧である場合にはローレベルを出力する。

【0066】

ＯＲ回路４０４は、レベル検出回路４０２及び４０３の出力が入力され、その演算結果を出力する。ＯＲ回路４０４の出力は、センスアンプ４０１−ｉの出力が入力されるＡＮＤ回路４０５−ｉに入力される。ＡＮＤ回路４０５−ｉは、センスアンプ４０１−ｉとＯＲ回路４０４の出力との論理演算結果を出力する。

【0067】

第８の実施形態における半導体記憶装置によれば、メモリセルの各々を端子ＥＲＡＳＥに入力される電圧に応じて電位が制御されるウェルに形成し、端子ＥＲＡＳＥに電位ＶＤＤを供給することで、メモリセルの強誘電体キャパシタＣＰ１１、ＣＰ１２の一方の電極にプレート線ＰＬｊの電位をグランドレベルＧＮＤにするとともに、強誘電体キャパシタＣＰ１１、ＣＰ１２の他方の電極に接続されているＰ型ウェルの電位を電位ＶＤＤにすることが可能になる。これにより、図２に示したような状態となって、各メモリセルの強誘電体キャパシタＣＰ１１、ＣＰ１２は、何れも図２２に示したＰ分極状態（Ｑ軸下交点）になり、短時間でのデータ消去を実現することができる。また、レベル検出回路４０２、４０３が、ビット線ＢＬｍ及びビット線ｘＢＬｍに出力される電圧が、メモリセルがＰ分極に相当する電圧であることを検出してローレベルの信号を出力することで、外部に対してそのワードすべてを“０”データとして出力することができる。

【0068】

なお、図１６においては、ビット線ＢＬｍ及びビット線ｘＢＬｍに出力される電圧をレベル検出回路４０２、４０３により検出するようにしているが、他のビット線対ＢＬｉ、ｘＢＬｉに出力される電圧をレベル検出回路４０２、４０３により検出するようにしても良い。

【0069】

（第９の実施形態）
図１７は、本発明の第９の実施形態による半導体記憶装置の構成例を示す図である。図１７において、図１５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。第９の実施形態による半導体記憶装置は、ビット線ＢＬＦに接続されたフラグセルを設け、データ消去時にはビット線ＢＬＦに接続されたフラグセルに対して図２に示したように電圧を印加しＰ分極状態にし、通常動作時にはビット線ＢＬＦに接続されたフラグセルをＵ分極状態にする。また、ビット線ＢＬＦに出力される電圧が、Ｐ分極に相当する電圧である場合にはローレベルの信号を出力し、Ｕ分極に相当する電圧である場合にはハイレベルの信号を出力するレベル検出回路４０６を設ける。これにより、レベル検出回路４０６により、データ消去時にはローレベルの信号が出力され、通常動作時にはハイレベルの信号が出力される。したがって、データ消去時には外部に対して“０”データが出力され、通常動作時には記憶されているデータが出力される。

【0070】

（第１０の実施形態）
図１８は、本発明の第１０の実施形態による半導体記憶装置の構成例を示す図である。図１８において、図１５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。第１０の実施形態における半導体記憶装置は、図１２に示すようなレベルシフタ回路４０７−ｉを設け、ビット線ｘＢＬｉが出力する電圧に対して正（プラス）側にオフセットをつける。すなわち、データ消去時にはビット線対ＢＬｉ、ｘＢＬｉに接続されたメモリセルはともにＰ分極にリセットされるので、ビット線ｘＢＬｉが出力する電圧に対して正（プラス）側にオフセットをつけることで、外部に対して“０”データが出力される。

【0071】

（第１１の実施形態）
図１９は、本発明の第１１の実施形態による半導体記憶装置の構成例を示す図である。図１９において、図１５に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。第１１の実施形態における半導体記憶装置は、正側のビット線ＢＬｉに容量ＣＰ１３を接続し、ビット線ＢＬｉの負荷をビット線ｘＢＬｉの負荷よりも大きくする。これにより、データを消去し、ともにＰ分極にリセットした後、メモリセルによるビット線ＢＬｉの電位変動がビット線ｘＢＬｉの電位変動より小さくなり、外部に対して“０”データとして出力することができる。

【0072】

なお、図１９においては、ビット線ＢＬｉに容量ＣＰ１３を接続し、ビット線ＢＬｉの負荷をビット線ｘＢＬｉの負荷よりも大きくしている。それに対して、図２０に示すように、ビット線ｘＢＬｉに接続されるメモリセルの容量をビット線ＢＬｉに接続されるメモリセルの容量より大きくすることで、データ消去後のデータ読み出し時におけるビット線ＢＬｉの電位をビット線ｘＢＬｉの電位よりも高くすることができる。したがって、外部に対して“０”データとして出力することができる。

【0073】

なお、前述した各実施形態において、消去対象のメモリセルが形成されるウェルを図２１（Ａ）に示すように分散して配置するようにしても良いが、図２１（Ｂ）に示すようにある領域に集中して配置するようにしても良い。図２１において、５０１Ａ、５０１Ｂは消去対象でないメモリセルを有するメモリセルアレイであり、５０２Ａ、５０２Ｂは消去対象のメモリセルのメモリセルアレイである。また、５０３Ａ、５０３Ｂ、５０３Ｃは、ワード線ドライバ及びプレート線ドライバであり、５０４Ａ、５０４Ｂ、５０４Ｃは、コラムデコーダである。図２１（Ｂ）に示すように消去対象のメモリセルが形成されるウェルを集中して配置することで、ウェル分離領域が削減され回路面積を削減することができる。

【0074】

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

【0075】

（付記１）
容量と、ソース及びドレインの一方が前記容量の一方の電極に接続され、ソース及びドレインの他方がビット線に接続された第１導電型のトランジスタとを第２導電型のウェルに形成したメモリセルを有するメモリセルアレイと、
前記メモリセルのデータを消去する場合、前記容量の他方の電極に固定電位を印加するともに、前記第１導電型のソース及びドレインと前記第２導電型のウェルとの接合に対して順方向電圧となる電位を前記第２導電型のウェルに印加し、通常動作時には、前記第１導電型のソース及びドレインと前記第２導電型のウェルとの接合に対して順方向電圧とはならない電位を前記第２導電型のウェルに印加する制御回路とを有することを特徴とする半導体記憶装置。
（付記２）
前記メモリセルは、不揮発性のメモリセルであることを特徴とする付記１に記載の半導体記憶装置。
（付記３）
前記メモリセルの容量は、強誘電体キャパシタであることを特徴とする付記２に記載の半導体記憶装置。
（付記４）
前記第１導電型のトランジスタはＮ型トランジスタであり、
前記制御回路は、前記第１導電型のトランジスタを形成した前記第２導電型のウェルと、前記第２の導電型ウェルを形成した第１導電型のウェルとに同じ電位を印加し、前記メモリセルのデータを消去する場合、第１の電位を印加し、前記通常動作時に前記第１の電位より高い第２の電位を印加することを特徴とする付記１〜３の何れか１項に記載の半導体記憶装置。
（付記５）
前記第１導電型のトランジスタはＰ型トランジスタであり、
前記制御回路は、前記メモリセルのデータを消去する場合、前記第１導電型のトランジスタを形成した前記第２のウェルに第１の電位を印加し、前記通常動作時に前記第１導電型のトランジスタを形成した前記第２のウェルに前記第１の電位より高い第２の電位を印加することを特徴とする付記１〜３の何れか１項に記載の半導体記憶装置。
（付記６）
前記メモリセルアレイは、複数の前記メモリセルを有し、
前記複数のメモリセルは、前記制御回路により電位が制御される前記第２導電型のウェルに形成したトランジスタを有するメモリセルと、
前記制御回路による制御にかかわらず前記順方向電圧とはならない電位が印加される前記第２導電型のウェルに形成したトランジスタを有するメモリセルとを含むことを特徴とする付記１〜５の何れか１項に記載の半導体記憶装置。
（付記７）
前記メモリセルのデータを消去した後、前記メモリセルからの読み出しデータとして“０”データを出力することを特徴とする付記１〜６の何れか１項に記載の半導体記憶装置。
（付記８）
前記メモリセルから読み出したデータをセンスするセンスアンプを有し、
前記センスアンプが、前記メモリセルから読み出したデータをセンスする際にオフセットをつけることを特徴とする付記１〜７の何れか１項に記載の半導体記憶装置。
（付記９）
前記メモリセルから読み出したデータの判定に用いる基準電位にレベルシフト回路により前記オフセットを発生させることを特徴とする付記８に記載の半導体記憶装置。
（付記１０）
前記オフセットは、前記ビット線に前記容量とは異なる第２の容量を接続し発生させることを特徴とする付記８に記載の半導体記憶装置。
（付記１１）
前記メモリセルアレイは複数の前記メモリセルを有し、
前記複数のメモリセルは、前記複数のメモリセルから読み出したデータの判定に用いる基準電位の生成に用いる第１のメモリセルと、前記第１のメモリセル以外の第２のメモリセルを含み、
前記オフセットは、前記第１のメモリセルの容量の容量値と前記第２のメモリセルの容量の容量値を異ならせることにより発生させることを特徴とする付記８に記載の半導体記憶装置。
（付記１２）
前記メモリセルのデータを消去した後、前記メモリセルが消去状態であることを検出して、出力するデータをマスクする論理回路を有することを特徴する付記１〜１１の何れか１項に記載の半導体記憶装置。
（付記１３）
前記メモリセルアレイに対するデータの消去を行う場合、前記メモリセルアレイが有するメモリセルのうち、前記メモリセルから読み出したデータの判定に用いる基準電位の生成に用いるメモリセルのデータを消去することを特徴する付記１〜１２の何れか１項に記載の半導体記憶装置。
（付記１４）
前記メモリセルアレイに対するデータの消去を行う場合、前記メモリセルアレイが有するメモリセルのうち、フラグを保持するメモリセルのデータを消去することを特徴する付記１〜１２の何れか１項に記載の半導体記憶装置。
（付記１５）
前記メモリセルアレイが有するメモリセルのうち、前記制御回路により電位が制御される前記第２導電型のウェルに形成したトランジスタを有するメモリセルと当該メモリセルを駆動する周辺回路をまとめて配置したことを特徴とする付記６に記載の半導体記憶装置。
（付記１６）
容量と、ソース及びドレインの一方が前記容量の一方の電極に接続され、ソース及びドレインの他方がビット線に接続された第１導電型のトランジスタとを第２導電型のウェルに形成したメモリセルを有するメモリセルアレイを有する半導体記憶装置の制御方法であって、
前記メモリセルのデータを消去する場合、前記容量の他方の電極に固定電位を印加するともに、前記第１導電型のソース及びドレインと前記第２導電型のウェルとの接合に対して順方向電圧となる電位を前記第２導電型のウェルに印加し、
通常動作時には、前記第１導電型のソース及びドレインと前記第２導電型のウェルとの接合に対して順方向電圧とはならない電位を前記第２導電型のウェルに印加することを特徴とする制御方法。

【符号の説明】

【0076】

１１ メモリセルアレイ
１２ 入力バッファ
１３ コントロール回路・タイミング回路
１４ ローアドレスバッファ
１５ ローアドレスデコーダ
１６ ワード線ドライバ
１７ プレート線ドライバ
１８ コラムバッファ
１９ コラムデコーダ
２０ コラムセレクタ
２１ センスアンプ
２２ データ入出力回路
２３ ライトアンプ
２４ セルウェル電位制御回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】