特許 6221859 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6221859

(24)【登録日】2017年10月13日

(45)【発行日】2017年11月1日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/06 20060101AFI20171023BHJP

   H01L 29/78 20060101ALI20171023BHJP

   H01L 29/12 20060101ALI20171023BHJP

   H01L 21/336 20060101ALI20171023BHJP

【ＦＩ】

   H01L29/78 652P

   H01L29/78 652H

   H01L29/78 652T

   H01L29/78 653A

   H01L29/78 658E

   H01L29/06 301G

   H01L29/06 301V

【請求項の数】2

【全頁数】20

(21)【出願番号】特願2014-50983(P2014-50983)

(22)【出願日】2014年3月14日

(65)【公開番号】特開2015-176941(P2015-176941A)

(43)【公開日】2015年10月5日

【審査請求日】2016年4月20日

(73)【特許権者】

【識別番号】000241463

【氏名又は名称】豊田合成株式会社

(74)【代理人】

【識別番号】110000028

【氏名又は名称】特許業務法人明成国際特許事務所

(72)【発明者】

【氏名】上野 幸久

(72)【発明者】

【氏名】小嵜 正芳

【審査官】 綿引 隆

(56)【参考文献】

【文献】 特表２００９−５０５３９４（ＪＰ，Ａ）

【文献】 特表２０１２−５３１０４９（ＪＰ，Ａ）

【文献】 特開２０１１−１２９７７５（ＪＰ，Ａ）

【文献】 特開２００８−１３５５７５（ＪＰ，Ａ）

【文献】 特表２００９−５３２９０２（ＪＰ，Ａ）

【文献】 特開平０９−１９１１０９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体装置の製造方法であって、
窒化ガリウム（ＧａＮ）から主に成る基板に対して、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層を結晶成長によって積層する工程と、
前記基板に積層されたｎ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層を結晶成長によって積層する工程であって、積層される前記ｐ型半導体層の厚さがｔｈ２である工程と、
前記ｐ型半導体層から前記ｎ型半導体層に至る第１のエッチングによって、前記ｐ型半導体層を、第１のｐ型半導体層と、前記第１のｐ型半導体層より前記半導体装置の終端側に位置する第２のｐ型半導体層とに分離する工程であって、前記第１のエッチングの深さがｄｐ５である工程と、
前記第１のエッチングを行った後、前記ｎ型半導体層、前記第１のｐ型半導体層および前記第２のｐ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体を結晶成長させることによって、前記ｎ型半導体層を、前記第１のｐ型半導体層および前記第２のｐ型半導体層が埋もれたｎ型半導体層へと再成長させる工程であって、再成長させる前記ｎ型半導体層の厚さがｔｈ３であり、再成長させた前記ｎ型半導体層の上面と前記第１のｐ型半導体層の上面との距離がｄｐ１となるように、再成長させる工程と、
再成長させた前記ｎ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成る他のｐ型半導体層を結晶成長によって積層する工程と、
前記他のｐ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成る他のｎ型半導体層を結晶成長によって積層する工程と、
再成長させた前記ｎ型半導体層の一部に対する第２のエッチングによって、前記第１のｐ型半導体層が前記ｎ型半導体層に埋もれた状態を維持しつつ、前記第１のｐ型半導体層より前記半導体装置の終端側に位置する前記第２のｐ型半導体層を前記ｎ型半導体層から露出させる工程であって、前記第２のエッチング深さがｄｐ２である工程と、
前記他のｎ型半導体層から前記他のｐ型半導体層を貫通し前記ｎ型半導体層に至る第１の溝部を形成する工程と、
前記第１の溝部に絶縁膜を介して第１の電極を形成する工程と、
を備える、半導体装置の製造方法。
ただし、積層される前記ｐ型半導体層の厚さｔｈ２と、前記第１のエッチング深さｄｐ５と、再成長させる前記ｎ型半導体層の厚さｔｈ３と、再成長させる前記ｎ型半導体層の上面と前記第１のｐ型半導体層の上面との距離ｄｐ１と、前記第２のエッチング深さｄｐ２と、は以下の式（１）から式（３）式を満たす。
ｄｐ１＜ｄｐ２＜ｄｐ１＋ｔｈ２・・・式（１）
ｔｈ２＜ｄｐ５≦１．０μｍ・・・式（２）
ｄｐ５＜ｔｈ３≦４．０μｍ・・・式（３）

【請求項2】

請求項１に記載の半導体装置の製造方法であって、更に、
前記他のｎ型半導体層から前記他のｐ型半導体層に至る第２の溝部を形成する工程と、
前記第２の溝部に第２の電極を形成する工程と
保護膜を形成する工程であって、前記第２の電極に至る開口部を有し、前記他のｎ型半導体層から前記ｎ型半導体層の表面及び前記第２のエッチングで露出した前記第２のｐ型半導体層の表面までを覆う保護膜を形成する工程と、
前記保護膜上に、前記第２の電極に接続する第３の電極を形成する工程と、を備える、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関する。

【背景技術】

【0002】

半導体装置（半導体デバイス、半導体素子）の構造として、ｐ型半導体とｎ型半導体とが接するｐｎ接合界面の端部に発生する電界集中を緩和するために、イオン注入によってｎ型半導体の表面に他のｐ型半導体をフローティング領域として形成した終端構造が知られている（例えば、特許文献１を参照）。このような終端構造は、フィールドリミッティングリング（ＦＬＲ：Field Limiting Ring）構造やガードリング（Guard Ring）構造とも呼ばれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８−１６４６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の終端構造では、ｎ型半導体層にｐ型半導体のドーパント（不純物）が拡散することによって、ｎ型半導体層の電気的特性が劣化する（例えば、チャネル長およびオン抵抗の増加）という課題があった。特に、イオン注入によってｐ型半導体を形成することが困難である半導体（例えば、窒化ガリウム（ＧａＮ）に代表されるIII族窒化物半導体）に、特許文献１の終端構造を適用する場合、比較的に高温かつ長時間となる熱拡散（例えば、９００℃、６０分）が必要になるため、ｎ型半導体層における電気的特性の劣化が顕著であった。

【0005】

そのため、ｐ型半導体をフローティング領域として形成した終端構造を有する窒化ガリウム（ＧａＮ）系の半導体装置において電気的特性を向上させることが可能な技術が望まれていた。そのほか、半導体装置においては、微細化、低コスト化、省資源化、製造の容易化、使い勝手の向上、耐久性の向上などが望まれていた。

【課題を解決するための手段】

【0006】

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
本発明の第１の形態は、半導体装置の製造方法であって、
窒化ガリウム（ＧａＮ）から主に成る基板に対して、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層を結晶成長によって積層する工程と、
前記基板に積層されたｎ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層を結晶成長によって積層する工程であって、積層される前記ｐ型半導体層の厚さがｔｈ２である工程と、
前記ｐ型半導体層から前記ｎ型半導体層に至る第１のエッチングによって、前記ｐ型半導体層を、第１のｐ型半導体層と、前記第１のｐ型半導体層より前記半導体装置の終端側に位置する第２のｐ型半導体層とに分離する工程であって、前記第１のエッチングの深さがｄｐ５である工程と、
前記第１のエッチングを行った後、前記ｎ型半導体層、前記第１のｐ型半導体層および前記第２のｐ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体を結晶成長させることによって、前記ｎ型半導体層を、前記第１のｐ型半導体層および前記第２のｐ型半導体層が埋もれたｎ型半導体層へと再成長させる工程であって、再成長させる前記ｎ型半導体層の厚さがｔｈ３であり、再成長させた前記ｎ型半導体層の上面と前記第１のｐ型半導体層の上面との距離がｄｐ１となるように、再成長させる工程と、
再成長させた前記ｎ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成る他のｐ型半導体層を結晶成長によって積層する工程と、
前記他のｐ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成る他のｎ型半導体層を結晶成長によって積層する工程と、
再成長させた前記ｎ型半導体層の一部に対する第２のエッチングによって、前記第１のｐ型半導体層が前記ｎ型半導体層に埋もれた状態を維持しつつ、前記第１のｐ型半導体層より前記半導体装置の終端側に位置する前記第２のｐ型半導体層を前記ｎ型半導体層から露出させる工程であって、前記第２のエッチング深さがｄｐ２である工程と、
前記他のｎ型半導体層から前記他のｐ型半導体層を貫通し前記ｎ型半導体層に至る第１の溝部を形成する工程と、
前記第１の溝部に絶縁膜を介して第１の電極を形成する工程と、
を備える。
ただし、積層される前記ｐ型半導体層の厚さｔｈ２と、前記第１のエッチング深さｄｐ５と、再成長させる前記ｎ型半導体層の厚さｔｈ３と、再成長させる前記ｎ型半導体層の上面と前記第１のｐ型半導体層の上面との距離ｄｐ１と、前記第２のエッチング深さｄｐ２と、は以下の式（１）から式（３）式を満たす。
ｄｐ１＜ｄｐ２＜ｄｐ１＋ｔｈ２・・・式（１）
ｔｈ２＜ｄｐ５≦１．０μｍ・・・式（２）
ｄｐ５＜ｔｈ３≦４．０μｍ・・・式（３）
本発明の第２の形態は、
半導体装置の製造方法であって、
窒化ガリウム（ＧａＮ）から主に成る基板に対して、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層を結晶成長によって積層する工程と、
前記基板に積層されたｎ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層を結晶成長によって積層する工程であって、積層される前記ｐ型半導体層の厚さがｔｈ２である工程と、
前記ｐ型半導体層から前記ｎ型半導体層に至る第１のエッチングによって、前記ｐ型半導体層を、第１のｐ型半導体層と、前記第１のｐ型半導体層より前記半導体装置の終端側に位置する第２のｐ型半導体層とに分離する工程であって、前記第１のエッチングの深さがｄｐ５である工程と、
前記第１のエッチングを行った後、前記ｎ型半導体層、前記第１のｐ型半導体層および前記第２のｐ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体を結晶成長させることによって、前記ｎ型半導体層を、前記第１のｐ型半導体層および前記第２のｐ型半導体層が埋もれたｎ型半導体層へと再成長させる工程であって、再成長させる前記ｎ型半導体層の厚さがｔｈ３であり、再成長させた前記ｎ型半導体層の上面と前記第１のｐ型半導体層の上面との距離がｄｐ１となるように、再成長させる工程と、
再成長させた前記ｎ型半導体層の一部に対する第２のエッチングによって、前記第１のｐ型半導体層が前記ｎ型半導体層に埋もれた状態を維持しつつ、前記第１のｐ型半導体層より前記半導体装置の終端側に位置する前記第２のｐ型半導体層を前記ｎ型半導体層から露出させる工程であって、前記第２のエッチング深さがｄｐ２である工程と、
再成長させた前記ｎ型半導体層における上面であって、前記基板から前記ｎ型半導体層に向かう積層方向を向くとともに前記第１のｐ型半導体層より前記積層方向に位置する上面に、電極を形成する工程と、を備える。
ただし、積層される前記ｐ型半導体層の厚さｔｈ２と、前記第１のエッチング深さｄｐ５と、再成長させる前記ｎ型半導体層の厚さｔｈ３と、再成長させる前記ｎ型半導体層の上面と前記第１のｐ型半導体層の上面との距離ｄｐ１と、前記第２のエッチング深さｄｐ２と、は以下の式（１）から式（３）式を満たす。
ｄｐ１＜ｄｐ２＜ｄｐ１＋ｔｈ２・・・式（１）
ｔｈ２＜ｄｐ５≦１．０μｍ・・・式（２）
ｄｐ５＜ｔｈ３≦４．０μｍ・・・式（３）
本発明の第３の形態は、
半導体装置であって、
窒化ガリウム（ＧａＮ）から主に成る基板と、
窒化ガリウム（ＧａＮ）から主に成り、前記基板に積層された第１領域と、前記第１領域の上に積層された第２領域と、を含むｎ型半導体層であって、
前記第２領域は、
前記基板から前記ｎ型半導体層に向かう積層方向を向いた第１の上面と、
前記第１の上面より前記基板側、かつ、前記第１の上面より前記半導体装置の終端側に形成され、前記積層方向を向いた第２の上面と
を有するｎ型半導体層と、
窒化ガリウム（ＧａＮ）から主に成り、前記ｎ型半導体層における前記第１の上面より前記基板側に埋もれた第１のｐ型半導体層と、
窒化ガリウム（ＧａＮ）から主に成り、前記第２の上面に露出した第２のｐ型半導体層と、
を備える。
ただし、
前記第１の上面から前記第１のｐ型半導体層までの距離ｄｐ１と、前記第１の上面から前記第２の上面までの距離ｄｐ２と、前記第１のｐ型半導体層から前記基板までの距離ｄｐ３と、前記第２のｐ型半導体層から前記基板までの距離ｄｐ４と、前記第１のｐ型半導体層の上面から前記第１領域と前記第２領域との界面までの距離ｄｐ５と、前記第１のｐ型半導体層の厚さｔｈ２と、前記第１領域と前記第２領域との界面から前記第１の上面までの前記第２領域の厚さｔｈ３と、は以下の式（１）から（４）を満たす。
ｄｐ１＜ｄｐ２＜ｄｐ１＋ｔｈ２・・・式（１）
ｔｈ２＜ｄｐ５≦１．０μｍ・・・式（２）
ｄｐ５＜ｔｈ３≦４．０μｍ・・・式（３）
ｄｐ３＝ｄｐ４・・・式（４）
また、本発明は以下の形態としても適用可能である。

【0007】

（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法は、窒化ガリウム（ＧａＮ）から主に成る基板に対して、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層を結晶成長によって積層する工程と；前記基板に積層されたｎ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成るｐ型半導体層を結晶成長によって積層する工程と；前記ｐ型半導体層から前記ｎ型半導体層に至る第１のエッチングによって、前記ｐ型半導体層を、第１のｐ型半導体層と、前記第１のｐ型半導体層より前記半導体装置の終端側に位置する第２のｐ型半導体層とに分離する工程と；前記第１のエッチングを行った後、前記ｎ型半導体層、前記第１のｐ型半導体層および前記第２のｐ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体を結晶成長させることによって、前記ｎ型半導体層を、前記第１のｐ型半導体層および前記第２のｐ型半導体層が埋もれたｎ型半導体層へと再成長させる工程と；再成長させた前記ｎ型半導体層に対する第２のエッチングによって、前記第２のｐ型半導体層を前記ｎ型半導体層から露出させる工程とを備える。この形態によれば、ＧａＮ系の半導体装置において、イオン注入および熱拡散を用いることなく、ｎ型半導体層の各部における電界集中を緩和する第１のｐ型半導体層および第２のｐ型半導体層を形成できる。その結果、ＧａＮ系の半導体装置の電気的特性を向上させることができる。また、ｎ型半導体層を再成長させる際に第１のｐ型半導体層とともに第２のｐ型半導体層をｎ型半導体層に埋め込むため、第２のｐ型半導体層の形成に伴う製造工程の増加を抑制できる。その結果、半導体装置の製造コストを抑制できる。

【0008】

（２）上記形態における半導体装置の製造方法において、前記第２のｐ型半導体層を前記ｎ型半導体層から露出させる工程は、前記第１のｐ型半導体層が前記ｎ型半導体層に埋もれた状態を維持しつつ、前記第２のｐ型半導体層を前記ｎ型半導体層から露出させる工程であってもよい。この形態によれば、ｎ型半導体層に埋もれたフローティング領域として第１のｐ型半導体層を形成できる。

【0009】

（３）上記形態における半導体装置の製造方法は、更に、前記第２のエッチングを行う前に、再成長させた前記ｎ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成る他のｐ型半導体層を結晶成長によって積層する工程と；前記第２のエッチングを行う前に、前記他のｐ型半導体層に対して、窒化ガリウム（ＧａＮ）から主に成る他のｎ型半導体層を結晶成長によって積層する工程と；前記他のｎ型半導体層から前記他のｐ型半導体層を貫通し前記ｎ型半導体層に至る溝部を形成する工程と；前記溝部に絶縁膜を介して電極を形成する工程とを備えてもよい。この形態によれば、溝部に発生する電界集中を緩和するフローティング領域として第１のｐ型半導体層を形成できる。

【0010】

（４）上記形態における半導体装置の製造方法は、更に、再成長させた前記ｎ型半導体層における界面であって、前記基板から前記ｎ型半導体層に向かう積層方向を向くとともに前記第１のｐ型半導体層より前記積層方向に位置する界面に、電極を形成する工程を備えてもよい。この形態によれば、ｎ型半導体層の界面と電極とが接するショットキー接合界面に発生する電界集中を緩和するフローティング領域として第１のｐ型半導体層を形成できる。

【0011】

（５）上記形態における半導体装置の製造方法において、前記第２のｐ型半導体層を前記ｎ型半導体層から露出させる工程は、前記第１のｐ型半導体層とともに、前記第２のｐ型半導体層を前記ｎ型半導体層から露出させる工程であり、更に、前記第１のｐ型半導体層および前記第２のｐ型半導体層が露出した前記ｎ型半導体層の界面における前記第１のｐ型半導体層が配置された領域に電極を形成する工程を備えてもよい。この形態によれば、ｎ型半導体層の界面と電極とが接するショットキー接合界面に発生する電界集中を緩和するフローティング領域として第１のｐ型半導体層を形成できる。

【0012】

（６）上記形態における半導体装置の製造方法において、前記第１のエッチングによる加工深さは、前記ｐ型半導体層の厚さより深いとともに１．０μｍ以下であってもよい。この形態によれば、第１のｐ型半導体層と第２のｐ型半導体層とを確実に分離できるとともに、再成長させたｎ型半導体層における表面の平坦性を十分に確保できる。その結果、半導体装置の歩留まりを向上できる。

【0013】

（７）上記形態における半導体装置の製造方法において、前記ｎ型半導体層を再成長させる厚さは４μｍ以下であってもよい。この形態によれば、第１のｐ型半導体層によって電界集中を十分に緩和できる。

【0014】

本発明の一形態によれば、半導体装置が提供される。この半導体装置は、窒化ガリウム（ＧａＮ）から主に成る基板と；窒化ガリウム（ＧａＮ）から主に成り、前記基板に積層されたｎ型半導体層であって、前記基板から前記ｎ型半導体層に向かう積層方向を向いた第１の界面と、前記第１の界面より前記基板側、かつ、前記第１の界面より前記半導体装置の終端側に形成され、前記積層方向を向いた第２の界面とを有するｎ型半導体層と；窒化ガリウム（ＧａＮ）から主に成り、前記ｎ型半導体層における前記第１の界面より前記基板側に埋もれた第１のｐ型半導体層と；窒化ガリウム（ＧａＮ）から主に成り、前記第２の界面に露出した第２のｐ型半導体層とを備え、前記第１の界面から前記第１のｐ型半導体層までの距離は、前記第１の界面から前記第２の界面までの距離より短く、前記第１のｐ型半導体層から前記基板までの距離は、前記第２のｐ型半導体層から前記基板までの距離と同一である。この形態によれば、ＧａＮ系の半導体装置において、イオン注入および熱拡散を用いることなく形成可能な第１のｐ型半導体層および第２のｐ型半導体層によって、ｎ型半導体層の各部における電界集中を緩和できる。その結果、ＧａＮ系の半導体装置の電気的特性を向上させることができる。

【0015】

本発明は、半導体装置およびその製造方法以外の種々の形態で実現することも可能である。例えば、上記形態の半導体装置が組み込まれた電気機器、上記形態の半導体装置を製造する製造装置などの形態で実現することができる。

【発明の効果】

【0016】

本願発明の半導体装置の製造方法によれば、ＧａＮ系の半導体装置において、イオン注入および熱拡散を用いることなく、ｎ型半導体層の各部における電界集中を緩和する第１のｐ型半導体層および第２のｐ型半導体層を形成できる。その結果、ＧａＮ系の半導体装置の電気的特性を向上させることができる。また、ｎ型半導体層を再成長させる際に第１のｐ型半導体層とともに第２のｐ型半導体層をｎ型半導体層に埋め込むため、第２のｐ型半導体層の形成に伴う製造工程の増加を抑制できる。その結果、半導体装置の製造コストを抑制できる。

【0017】

本願発明における半導体装置によれば、ＧａＮ系の半導体装置において、イオン注入および熱拡散を用いることなく形成可能な第１のｐ型半導体層および第２のｐ型半導体層によって、ｎ型半導体層の各部における電界集中を緩和できる。その結果、ＧａＮ系の半導体装置の電気的特性を向上させることができる。

【図面の簡単な説明】

【0018】

【図1】第１実施形態における半導体装置の構成を模式的に示す断面図である。

【図2】半導体装置の製造方法を示す工程図である。

【図3】製造途中にある半導体装置を示す説明図である。

【図4】製造途中にある半導体装置を示す説明図である。

【図5】製造途中にある半導体装置を示す説明図である。

【図6】製造途中にある半導体装置を示す説明図である。

【図7】製造途中にある半導体装置を示す説明図である。

【図8】第２実施形態における半導体装置の構成を模式的に示す断面図である。

【図9】第３実施形態における半導体装置の構成を模式的に示す断面図である。

【図10】第４実施形態における半導体装置の構成を模式的に示す断面図である。

【発明を実施するための形態】

【0019】

Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。半導体装置１０は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０は、トレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１０は、電力制御に用いられ、パワーデバイスとも呼ばれる。

【0020】

図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。

【0021】

半導体装置１０は、基板１００と、半導体層１１０と、半導体層１２０と、半導体層１３０と、半導体層１４１と、半導体層１４２とを備える。半導体装置１０は、これらの半導体層に形成された構造として、トレンチ２２０と、リセス２４０とを有する。半導体装置１０は、更に、絶縁膜３００と、ソース電極４１０と、ゲート電極４２０と、ドレイン電極４３０とを備える。本実施形態では、半導体装置１０は、Ｚ軸に平行な軸線ＳＣを中心に対称な構造を成す。

【0022】

半導体装置１０の基板１００は、Ｘ軸およびＹ軸に沿って広がる板状を成す。本実施形態では、基板１００は、窒化ガリウム（ＧａＮ）から主に成るｎ型半導体層である。本実施形態では、基板１００は、ケイ素（Ｓｉ）をドナーとして含有する。

【0023】

半導体装置１０の半導体層１１０は、基板１００の＋Ｚ軸方向側に積層され、Ｘ軸およびＹ軸に沿って広がる板状を成すｎ型半導体層である。半導体層１１０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１１０は、ケイ素（Ｓｉ）をドナーとして含有する。

【0024】

半導体層１１０は、領域１１１と、領域１１２とを有する。半導体層１１０の領域１１１は、基板１００の＋Ｚ軸方向側に対して結晶成長によって形成された部分である。半導体層１１０の領域１１２は、領域１１１より＋Ｚ軸方向側に位置し、領域１１１の界面１１５に対して結晶の再成長によって形成された部分である。領域１１１の界面１１５は、領域１１２に接する境界面であり、領域１１１の＋Ｚ軸方向側に位置する。界面１１５は、領域１１１を結晶成長させた後であって、領域１１２を再成長させる前に、領域１１１に対するエッチングによって形成される。

【0025】

半導体層１１０は、界面１１６と、界面１１７と、界面１１８とを有する。半導体層１１０の界面１１６は、基板１００から半導体層１１０に向かう積層方向（＋Ｚ軸方向）を向いた界面である。半導体層１１０の界面１１７は、積層方向（＋Ｚ軸方向）を向いた界面である。界面１１７は、界面１１６より半導体層１１０、かつ、界面１１６より半導体装置１０の終端側（界面１１８側）に形成されている。すなわち、界面１１７は、軸線ＳＣを中心として界面１１６より外側に位置する。半導体層１１０の界面１１８は、Ｚ軸に直交する方向を向いた界面であり、半導体装置１０の終端を構成する。界面１１８は、ＳＣを中心として界面１１７より外側に位置する。

【0026】

半導体装置１０の半導体層１２０は、半導体層１１０における界面１１６の＋Ｚ軸方向側に積層され、Ｘ軸およびＹ軸に沿って広がる板状を成すｐ型半導体層である。半導体層１２０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１２０は、マグネシウム（Ｍｇ）をアクセプタとして含有する。

【0027】

半導体装置１０の半導体層１３０は、半導体層１２０の＋Ｚ軸方向側に積層され、Ｘ軸およびＹ軸に沿って広がる板状を成すｎ型半導体層である。半導体層１３０は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１３０は、ケイ素（Ｓｉ）をドナーとして含有する。

【0028】

半導体装置１０の半導体層１４１は、半導体層１１０における界面１１６より基板１００側（−Ｚ軸方向側）に埋もれた第１のｐ型半導体層である。半導体層１４１は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１４１は、マグネシウム（Ｍｇ）をアクセプタとして含有する。本実施形態では、半導体層１４１の数は、１つである。他の実施形態では、半導体層１４１の数は、２つ以上であってもよい。

【0029】

半導体装置１０の半導体層１４２は、半導体層１１０の界面１１７に露出した第２のｐ型半導体層である。半導体層１４２は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１４２は、マグネシウム（Ｍｇ）をアクセプタとして含有する。半導体層１４１のアクセプタ濃度は、半導体層１４２のアクセプタ濃度と同一である。本実施形態では、半導体層１４２の数は、３つである。他の実施形態では、半導体層１４２の数は、１つであってもよいし、２つであってもよいし、４つ以上であってもよい。

【0030】

半導体装置１０では、半導体層１１０の界面１１６から半導体層１４１までの距離ｄｐ１は、界面１１６から半導体層１４２までの距離ｄｐ２より短い。半導体層１４１から基板１００までの距離ｄｐ３は、半導体層１４２から基板１００までの距離ｄｐ４と同一である。

【0031】

半導体装置１０のトレンチ２２０は、半導体層１３０の＋Ｚ軸方向側から半導体層１２０を貫通し半導体層１１０に至る溝部である。本実施形態では、トレンチ２２０は、軸線ＳＣを中心に落ち込んだ形状を成す。本実施形態では、トレンチ２２０は、基板１００に積層された半導体層１１０，１２０，１３０に対するエッチングによって形成されている。

【0032】

半導体装置１０のリセス２４０は、トレンチ２２０とは異なる位置に形成され、半導体層１３０の＋Ｚ軸方向側から半導体層１２０に至るまで落ち込んだ凹部である。本実施形態では、リセス２４０は、軸線ＳＣを中心としてトレンチ２２０より外側に位置する。本実施形態では、リセス２４０は、基板１００に積層された半導体層１２０，１３０に対するエッチングによって形成される。

【0033】

半導体装置１０の絶縁膜３００は、電気絶縁性を有し、トレンチ２２０の表面を覆う。本実施形態では、絶縁膜３００の材質は、二酸化ケイ素（ＳｉＯ_２）である。

【0034】

半導体装置１０のソース電極４１０は、導電性を有し、リセス２４０に形成された電極である。本実施形態では、ソース電極４１０は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に熱処理によって合金化した電極である。

【0035】

半導体装置１０のゲート電極４２０は、導電性を有し、絶縁膜３００を介してトレンチ２２０に形成された電極である。本実施形態では、ゲート電極４２０の材質は、アルミニウム（Ａｌ）である。

【0036】

半導体装置１０のドレイン電極４３０は、導電性を有し、基板１００の−Ｚ軸方向側にオーミック接合された電極である。本実施形態では、ドレイン電極４３０は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に熱処理によって合金化した電極である。

【0037】

Ａ−２．半導体装置の製造方法
図２は、半導体装置１０の製造方法を示す工程図である。本実施形態では、製造者は、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を実現するＭＯＣＶＤ装置を用いて、半導体装置１０の各半導体層を形成する。

【0038】

まず、半導体装置１０を製造する際には、製造者は、エピタキシャル成長（結晶成長）によって、基板１００に対して、ｎ型半導体層として半導体層１１０の領域１１１を積層する（工程Ｐ１１２）。本実施形態では、製造者は、ＭＯＣＶＤ装置における反応室のサセプタに基板１００を配置した後、半導体層１１０の元となる原料ガスを反応室に導入することによって、基板１００上に半導体層１１０の領域１１１を結晶成長させる。

【0039】

本実施形態では、基板１００のキャリア濃度は、約３×１０^１８ｃｍ^−３であり、基板１００の厚さは、約３００マイクロメートル（μｍ）である。本実施形態では、領域１１１の結晶成長において、サセプタの温度は、１０５０℃である。本実施形態では、半導体層１１０の元となる原料ガスは、III族原料であるトリメチルガリウム（ＴＭＧａ：Tri-Methyl-Gallium）と、Ｖ属原料であるアンモニア（ＮＨ₃）と、ドーパント原料であるシラン（ＳｉＨ_４）とを含有する。本実施形態では、領域１１１のドナー濃度は、約８×１０^１５ｃｍ^−３である。

【0040】

半導体層１１０の領域１１１を結晶成長させた後（工程Ｐ１１２）、製造者は、エピタキシャル成長によって、半導体層１１０の領域１１１に対して、ｐ型半導体装置として半導体層１４０を積層する（工程Ｐ１１４）。半導体層１４０は、半導体層１４１および半導体層１４２の元となる半導体層である。本実施形態では、製造者は、領域１１１の結晶成長に引き続き、ＭＯＣＶＤ装置において、半導体層１４０の元となる原料ガスを反応室に導入することによって、半導体層１１０の領域１１１に対して半導体層１４０を結晶成長させる。

【0041】

本実施形態では、半導体層１４０の元となる原料ガスは、III族原料であるトリメチルガリウム（ＴＭＧａ）と、Ｖ属原料であるアンモニア（ＮＨ₃）と、ドーパント原料であるビス(シクロペンタジエニル)マグネシウム（Ｃｐ_２Ｍｇ）とを含有する。本実施形態では、半導体層１４０のドーパント濃度は、約４×１０^１８ｃｍ^−３である。

【0042】

図３は、製造途中にある半導体装置１０ａ１を示す説明図である。半導体装置１０ａ１は、基板１００に対して半導体層１１０の領域１１１を形成する工程（工程Ｐ１１２）と、半導体層１１０の領域１１１に対して半導体層１４０を形成する工程（工程Ｐ１１４）とを経て作製される。本実施形態では、半導体層１１０の領域１１１を結晶成長させる厚さｔｈ１は、約１０μｍである。本実施形態では、半導体層１４０を結晶成長させる厚さｔｈ２は、０．５μｍ以下である。

【0043】

図２の説明に戻り、半導体層１４０を結晶成長させた後（工程Ｐ１１４）、製造者は、半導体層１４０から半導体層１１０の領域１１１に至るエッチングによって、半導体層１４０を半導体層１４１と半導体層１４２とに分離する（工程Ｐ１２０）。これによって、半導体層１１０の領域１１１には、界面１１５が形成される。本実施形態では、製造者は、ＭＯＣＶＤ装置から半導体装置１０ａ１を取り出した後、半導体装置１０ａ１に対してエッチングを実施する。本実施形態では、半導体層１４０に対するエッチングは、誘電結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）ドライエッチングである。他の実施形態では、半導体層１４０に対するエッチングは、他のドライエッチングであってもよいし、ウェットエッチングであってもよい。

【0044】

図４は、製造途中にある半導体装置１０ｂ２を示す説明図である。半導体装置１０ｂ２は、半導体装置１０ａ１に対するエッチングによって半導体層１４０を半導体層１４１と半導体層１４２とに分離する工程（工程Ｐ１２０）を経て作製される。半導体装置１０ｂ２では、エッチングによる半導体層１４１および半導体層１４２の形成に伴って、半導体層１１０の領域１１１には、界面１１５が形成されている。半導体装置１０ａ１に対するエッチングによる加工深さｄｐ５は、半導体層１４０の厚さｔｈ２より深い。本実施形態では、加工深さｄｐ５は１．０μｍ以下である。半導体装置１０ｂ２において、半導体層１４１から基板１００までの距離ｄｐ３は、半導体層１４２から基板１００までの距離ｄｐ４と同一である。距離ｄｐ３および距離ｄｐ４は、半導体層１１０の領域１１１を結晶成長させた厚さｔｈ１に等しい。

【0045】

図２の説明に戻り、半導体層１４０を分離した後（工程Ｐ１２０）、製造者は、半導体層１１０の領域１１１における界面１１５、並びに、半導体層１４１および半導体層１４２に対して、ｎ型半導体である領域１１２を結晶成長させることによって、半導体層１１０を、半導体層１４１および半導体層１４２が埋もれたｎ型半導体層へと再成長させる（工程Ｐ１３０）。本実施形態では、製造者は、ＭＯＣＶＤ装置における反応室のサセプタに半導体装置１０ｂ２を配置した後、半導体層１１０の元となる原料ガスを反応室に導入することによって、半導体層１１０を再成長させる。

【0046】

本実施形態では、領域１１２の結晶成長において、サセプタの温度は、領域１１１の結晶成長と同様に、１０５０℃である。本実施形態では、領域１１２の結晶成長における半導体層１１０の元となる原料ガスは、領域１１１の結晶成長における原料ガスと同様である。本実施形態では、領域１１２のドナー濃度は、約８×１０^１５ｃｍ^−３である。

【0047】

図５は、製造途中にある半導体装置１０ａ３を示す説明図である。半導体装置１０ａ３は、半導体装置１０ａ３における半導体層１１０を再成長させる工程（工程Ｐ１３０）を経て作製される。半導体層１１０の領域１１２を界面１１５に対して結晶成長させる厚さｔｈ３は、半導体装置１０ａ１に対するエッチングによる加工深さｄｐ５より大きい。半導体装置１０ａ３における半導体層１１０には、十分な平坦性を有する界面１１６が形成されている。界面１１６に十分な平坦性を確保する観点から、厚さｔｈ３は、加工深さｄｐ５より大きく、かつ、４μｍ以下であることが好ましい。

【0048】

図２の説明に戻り、半導体層１１０を再成長させた後（工程Ｐ１３０）、製造者は、エピタキシャル成長によって、半導体層１１０の界面１１６に対して半導体層１２０をｐ型半導体装置として積層した後、半導体層１２０に対して半導体層１３０をｎ型半導体層として積層する（工程Ｐ１４０）。本実施形態では、製造者は、領域１１２の結晶成長に引き続き、ＭＯＣＶＤ装置において、半導体層１２０の元となる原料ガスを反応室に導入することによって、半導体層１１０の界面１１６に対して半導体層１２０を結晶成長させる。その後、製造者は、半導体層１２０の結晶成長に引き続き、ＭＯＣＶＤ装置において、半導体層１３０の元となる原料ガスを反応室に導入することによって、半導体層１２０に対して半導体層１３０を結晶成長させる。

【0049】

本実施形態では、半導体層１２０の元となる原料ガスは、半導体層１２０の原料ガスと同様である。本実施形態では、半導体層１４０のドーパント濃度は、約４×１０^１８ｃｍ^−３である。本実施形態では、半導体層１４０を結晶成長させる厚さは、約０．７μｍである。

【0050】

本実施形態では、半導体層１３０の元となる原料ガスは、ドーパント原料の分量が異なる点を除き、半導体層１１０の原料ガスと同様である。本実施形態では、半導体層１３０のドナー濃度は、約３×１０^１８ｃｍ^−３である。本実施形態では、半導体層１３０を結晶成長させる厚さは、約０．２μｍである。

【0051】

図６は、製造途中にある半導体装置１０ａ４を示す説明図である。半導体装置１０ａ４は、半導体層１２０および半導体層１３０を結晶成長させる工程（工程Ｐ１４０）を経て作製される。半導体装置１０ａ４では、半導体層１１０の界面１１６に半導体層１２０が積層され、半導体層１２０の＋Ｚ軸方向側に半導体層１３０が積層されている。

【0052】

図２の説明に戻り、半導体層１２０および半導体層１３０を結晶成長させた後（工程Ｐ１４０）、製造者は、半導体層１１０の領域１１２に対するエッチングによって、半導体層１４２を半導体層１１０から露出させる（工程Ｐ１５０）。本実施形態では、製造者は、ＭＯＣＶＤ装置から半導体装置１０ａ４を取り出した後、半導体装置１０ａ４に対してエッチングを実施する。本実施形態では、半導体層１４２を露出させるエッチングは、ＩＣＰドライエッチングである。他の実施形態では、半導体層１４２を露出させるエッチングは、他のドライエッチングであってもよいし、ウェットエッチングであってもよい。本実施形態では、製造者は、エッチングによって半導体層１４２を露出させる工程（工程Ｐ１４０）に併せて、半導体層１３０から半導体層１１０の領域１１２に至るトレンチ２２０をエッチングによって形成するとともに、半導体層１３０から半導体層１２０に至るリセス２４０をエッチングによって形成する。

【0053】

図７は、製造途中にある半導体装置１０ａ５を示す説明図である。半導体装置１０ａ５は、エッチングによって半導体層１４２を露出させる工程（工程Ｐ１５０）を経て作製される。半導体装置１０ａ５における半導体層１１０には、半導体層１４２が露出した界面１１７が形成されている。半導体装置１０ａ５において、半導体層１１０の界面１１６から半導体層１４１までの距離ｄｐ１は、界面１１６から半導体層１４２までの距離ｄｐ２より短い。

【0054】

図２の説明に戻り、エッチングによって半導体層１４２を露出させた後（工程Ｐ１５０）、製造者は、トレンチ２２０に絶縁膜３００を形成する（工程Ｐ１７０）。本実施形態では、絶縁膜３００を形成する手法は、原子層体積法（ＡＬＤ：Atomic Layer Deposition）である。

【0055】

絶縁膜３００を形成した後（工程Ｐ１７０）、製造者は、ソース電極４１０、ゲート電極４２０およびドレイン電極４３０を形成する（工程Ｐ１８０）。これらの工程を経て、半導体装置１０が完成する。

【0056】

Ａ−３．効果
以上説明した第１実施形態によれば、ＧａＮ系の半導体装置１０において、イオン注入および熱拡散を用いることなく、ｎ型半導体層である半導体層１１０の各部における電界集中を緩和するｐ型半導体層として半導体層１４１および半導体層１４２を形成できる。その結果、ＧａＮ系の半導体装置１０の電気的特性を向上させることができる。また、半導体層１１０を再成長させる際に半導体層１４１とともに半導体層１４２を半導体層１１０に埋め込むため、半導体層１４２の形成に伴う製造工程の増加を抑制できる。その結果、半導体装置１０の製造コストを抑制できる。

【0057】

また、半導体層１４１が半導体層１１０に埋もれた状態を維持しつつ、半導体層１４２を半導体層１１０から露出させるため、半導体層１１０に埋もれたフローティング領域として半導体層１４１を形成できる。さらに、この半導体層１４１を、トレンチ２２０に発生する電界集中を緩和するフローティング領域として形成できる。

【0058】

また、半導体装置１０ａ１に対するエッチング（工程Ｐ１２０）において、加工深さｄｐ５は、半導体層１４０の厚さｔｈ２より深いとともに１．０μｍ以下である。そのため、半導体層１４１と半導体層１４２とを確実に分離できるとともに、再成長させた半導体層１１０の表面である界面１１６の平坦性を十分に確保できる。その結果、半導体装置１０の歩留まりを向上できる。

【0059】

また、半導体層１１０の再成長（工程Ｐ１３０）において、半導体層１１０を再成長させる厚さｔｈ３は、４μｍ以下であるため、半導体層１４２によって電界集中を十分に緩和できる。

【0060】

Ｂ．第２実施形態
図８は、第２実施形態における半導体装置１０Ｂの構成を模式的に示す断面図である。半導体装置１０Ｂは、保護膜３５０とフィールドプレート電極４５０とをさらに備える点を除き、第１実施形態の半導体装置１０と同様である。

【0061】

半導体装置１０Ｂの保護膜３５０は、電気絶縁性を有し、ゲート電極４２０から半導体層１３０を経て半導体層１１０の界面１１７に至る各界面を被覆する。保護膜３５０は、ソース電極４１０に至る開口部３５２を有する。本実施形態では、保護膜３５０は、二酸化ケイ素（ＳｉＯ_２）から成る層に、酸化アルミニウム（Ａｌ_２Ｏ_３）から成る層を積層した膜である。

【0062】

半導体装置１０Ｂのフィールドプレート電極４５０は、ソース電極４１０に接触し、保護膜３５０の開口部３５２を埋めつつ、保護膜３５０に沿って界面１１７側へと広がる電極である。これによって、フィールドプレート電極４５０は、半導体層１１０および半導体層１２０との間に保護膜３５０を挟むフィールドプレート構造を形成する。本実施形態では、フィールドプレート電極４５０の材質は、アルミニウム（Ａｌ）である。

【0063】

以上説明した第２実施形態によれば、第１実施形態と同様に、ＧａＮ系の半導体装置１０Ｂの電気的特性を向上させることができる。また、第１実施形態と同様に、半導体装置１０Ｂの製造コストを抑制できる。

【0064】

Ｃ．第３実施形態
図９は、第３実施形態における半導体装置１０Ｃの構成を模式的に示す断面図である。第３実施形態の半導体装置１０Ｃは、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０Ｃは、縦型ショットキーバリアダイオードである。

【0065】

半導体装置１０Ｃは、基板１００と、半導体層１１０Ｃと、半導体層１４１Ｃと、半導体層１４２とを備える。半導体装置１０Ｃは、更に、ショットキー電極４６０Ｃと、裏面電極４７０Ｃとを備える。本実施形態では、半導体装置１０Ｃは、Ｚ軸に平行な軸線ＳＣを中心に対称な構造を成す。半導体装置１０Ｃの基板１００は、第１実施形態と同様に、Ｘ軸およびＹ軸に沿って広がる板状を成す。

【0066】

半導体装置１０Ｃの半導体層１１０Ｃは、領域１１１Ｃと、領域１１２Ｃとを有するｎ型半導体層である。半導体層１１０Ｃの領域１１１Ｃは、半導体層１４１に代えて複数の半導体層１４１Ｃが形成されている点を除き、第１実施形態の領域１１１と同様の構成である。半導体層１１０Ｃの領域１１２Ｃは、半導体層１４１に代えて複数の半導体層１４１Ｃが形成されている点を除き、第１実施形態の領域１１２と同様の構成である。領域１１１Ｃの界面１１５Ｃは、領域１１２Ｃに接する境界面であり、領域１１１Ｃの＋Ｚ軸方向側に位置する。界面１１５Ｃは、領域１１１Ｃを結晶成長させた後であって、領域１１２Ｃを再成長させる前に、領域１１１Ｃに対するエッチングによって形成される。

【0067】

半導体装置１０Ｃの半導体層１４１Ｃは、半導体層１１０Ｃにおける界面１１６より基板１００側（−Ｚ軸方向側）に埋もれた第１のｐ型半導体層である。第３実施形態の半導体層１４１Ｃは、半導体層１４１Ｃの数が複数である点を除き、第１実施形態の半導体層１４１と同様である。

【0068】

半導体装置１０Ｃの半導体層１４２は、半導体層１１０Ｃの界面１１７に露出した第２のｐ型半導体層である。第３実施形態の半導体層１４２は、第１実施形態と同様である。

【0069】

第３実施形態の半導体装置１０Ｃでは、第１実施形態と同様に、半導体層１１０Ｃの界面１１６から半導体層１４１Ｃまでの距離ｄｐ１は、界面１１６から半導体層１４２（界面１１７）までの距離ｄｐ２より短い。半導体層１４１Ｃから基板１００までの距離ｄｐ３は、第１実施形態と同様に、半導体層１４２から基板１００までの距離ｄｐ４と同一である。

【0070】

半導体装置１０Ｃのショットキー電極４６０Ｃは、導電性を有し、半導体層１１０Ｃの界面１１６にショットキー接合された電極である。本実施形態では、ショットキー電極４６０Ｃの材質は、ニッケル（Ｎｉ）である。

【0071】

半導体装置１０Ｃの裏面電極４７０Ｃは、導電性を有し、基板１００の−Ｚ軸方向側にオーミック接合された電極である。本実施形態では、裏面電極４７０Ｃは、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に熱処理によって合金化した電極である。

【0072】

半導体装置１０Ｃの製造方法において、半導体層１１０Ｃ、半導体層１４１Ｃおよび半導体層１４２を形成する工程は、第１実施形態において半導体層１１０、半導体層１４１および半導体層１４２を形成する工程（工程Ｐ１１２，Ｐ１１４，Ｐ１２０，Ｐ１３０，Ｐ１５０）と同様である。半導体装置１０Ｃの製造方法では、半導体層１１０Ｃ、半導体層１４１Ｃおよび半導体層１４２を形成した後、製造者は、ショットキー電極４６０Ｃおよび裏面電極４７０Ｃを形成する。これらの工程を経て、半導体装置１０Ｃが完成する。

【0073】

以上説明した第３実施形態によれば、第１実施形態と同様に、ＧａＮ系の半導体装置１０Ｃの電気的特性を向上させることができる。また、第１実施形態と同様に、半導体装置１０Ｃの製造コストを抑制できる。また、半導体層１４１Ｃが半導体層１１０Ｃに埋もれた状態を維持しつつ、半導体層１４２を半導体層１１０から露出させるため、半導体層１１０Ｃに埋もれたフローティング領域として半導体層１４１Ｃを形成できる。さらに、半導体層１１０Ｃとショットキー電極４６０Ｃとが接するショットキー接合界面である界面１１６に発生する電界集中を緩和するフローティング領域として、半導体層１４１Ｃを形成できる。

【0074】

Ｄ．第４実施形態
図１０は、第４実施形態における半導体装置１０Ｄの構成を模式的に示す断面図である。第４実施形態の半導体装置１０Ｄは、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１０Ｄは、縦型ショットキーバリアダイオードである。

【0075】

半導体装置１０Ｄは、基板１００と、半導体層１１０Ｄと、半導体層１４１Ｄと、半導体層１４２とを備える。半導体装置１０Ｄは、更に、ショットキー電極４６０Ｄと、裏面電極４７０Ｄとを備える。本実施形態では、半導体装置１０Ｄは、Ｚ軸に平行な軸線ＳＣを中心に対称な構造を成す。半導体装置１０Ｄの基板１００は、第１実施形態と同様に、Ｘ軸およびＹ軸に沿って広がる板状を成す。

【0076】

半導体装置１０Ｄの半導体層１１０Ｄは、領域１１１Ｄと、領域１１２Ｄとを有するｎ型半導体層である。半導体層１１０Ｄの領域１１１Ｄは、半導体層１４１に代えて複数の半導体層１４１Ｄが形成されている点を除き、第１実施形態の領域１１１と同様の構成である。半導体層１１０Ｄの領域１１２Ｄは、半導体層１４１に代えて複数の半導体層１４１Ｄが形成されている点、並びに、界面１１７Ｄが形成されている点を除き、第１実施形態の領域１１２と同様の構成である。領域１１２Ｄの界面１１７Ｄは、積層方向（＋Ｚ軸方向）を向いた界面であり、領域１１２Ｄの全域にわたって形成されている。領域１１１Ｄの界面１１５Ｄは、領域１１２Ｄに接する境界面であり、領域１１１Ｄの＋Ｚ軸方向側に位置する。界面１１５Ｄは、領域１１１Ｄを結晶成長させた後であって、領域１１２Ｄを再成長させる前に、領域１１１Ｄに対するエッチングによって形成される。

【0077】

半導体装置１０Ｄの半導体層１４１Ｄは、半導体層１１０Ｄの界面１１７Ｄに露出した第１のｐ型半導体である。第４実施形態の半導体層１４１Ｄは、半導体層１４１Ｄの数が複数である点、並びに、半導体層１４１Ｄが界面１１７Ｄに露出している点を除き、第１実施形態の半導体層１４１と同様の構成である。

【0078】

半導体装置１０Ｄの半導体層１４２は、半導体層１１０Ｄの界面１１７Ｄに露出した第２のｐ型半導体層である。第４実施形態の半導体層１４２は、第１実施形態と同様の構成である。

【0079】

半導体装置１０Ｄのショットキー電極４６０Ｄは、導電性を有し、半導体層１４１Ｄが露出する半導体層１１０Ｄの界面１１７Ｄにショットキー接合された電極である。本実施形態では、ショットキー電極４６０Ｄの材質は、ニッケル（Ｎｉ）である。

【0080】

半導体装置１０Ｄの裏面電極４７０Ｄは、導電性を有し、基板１００の−Ｚ軸方向側にオーミック接合された電極である。本実施形態では、裏面電極４７０Ｄは、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後に熱処理によって合金化した電極である。

【0081】

半導体装置１０Ｄの製造方法において、半導体層１１０Ｄ、半導体層１４１Ｄおよび半導体層１４２を形成する工程は、半導体層１４２を露出させる工程（工程Ｐ１５０）において半導体層１４２とともに半導体層１４１Ｄを露出させ界面１１７Ｄを形成する点を除き、第１実施形態において半導体層１１０、半導体層１４１および半導体層１４２を形成する工程（工程Ｐ１１２，Ｐ１１４，Ｐ１２０，Ｐ１３０）と同様である。半導体装置１０Ｄの製造方法では、半導体層１１０Ｄ、半導体層１４１Ｄおよび半導体層１４２を形成した後、製造者は、ショットキー電極４６０Ｄおよび裏面電極４７０Ｄを形成する。これらの工程を経て、半導体装置１０Ｄが完成する。

【0082】

以上説明した第４実施形態によれば、第１実施形態と同様に、ＧａＮ系の半導体装置１０Ｄの電気的特性を向上させることができる。また、第１実施形態と同様に、半導体装置１０Ｄの製造コストを抑制できる。また、半導体層１１０Ｄとショットキー電極４６０Ｄとが接するショットキー接合界面である界面１１７Ｄに発生する電界集中を緩和するフローティング領域として、半導体層１４１Ｄを形成できる。

【0083】

Ｅ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

【0084】

上述の実施形態において、基板１００およびの材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ_２Ｏ_３）、炭化ケイ素（ＳｉＣ）などであってもよい。

【0085】

上述の実施形態において、各半導体層の材質は、窒化ガリウム（ＧａＮ）に限らず、他のIII族窒化物（例えば、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ））のほか、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、酸化亜鉛（ＺｎＯ）などであってもよい。

【0086】

上述の実施形態において、ｎ型半導体層に含まれるドナーは、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。

【0087】

上述の実施形態において、ｐ型半導体層に含まれるアクセプタは、マグネシウム（Ｍｇ）に限らず、亜鉛（Ｚｎ）、炭素（Ｃ）などであってもよい。

【0088】

上述の実施形態において、絶縁膜３００の材質は、電気絶縁性を有する材質であればよく、二酸化ケイ素（ＳｉＯ_２）の他、窒化ケイ素（ＳｉＮｘ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウム（ＨｆＯ_２）、酸窒化ケイ素（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）などの少なくとも１つであってもよい。絶縁膜３００は、単層であってもよいし、２層以上であってもよい。絶縁膜３００を形成する手法は、ＡＬＤに限らず、ＥＣＲスパッタであってもよいし、ＥＣＲ−ＣＶＤであってもよい。

【0089】

上述の実施形態において、トレンチ２２０およびリセス２４０を形成する手法は、ＩＣＰドライエッチングに限らず、電子サイクロトロン共鳴−反応性イオンエッチング（ＥＣＲ−ＲＩＥ：Electron Cyclotron Resonance - Reactive Ion Etching）など他のドライエッチングであってもよい。上述の実施形態において、製造者は、ドライエッチングによって形成されたトレンチ２２０およびリセス２４０に対して、水酸化テトラメチルアンモニウム（ＴＭＡＨ：Tetramethylammonium hydroxide）を用いたウェットエッチングによって表面処理を行ってもよい。

【0090】

上述の実施形態において、各電極の材質は、上述の材質に限らず、他の材質であってもよい。例えば、ショットキー電極の材質は、ニッケル（Ｎｉ）に限らず、パラジウム（Ｐｄ）、白金（Ｐｔ）、金（Ａｕ）などであってもよい。

【符号の説明】

【0091】

１０，１０Ｂ，１０Ｃ，１０Ｄ…半導体装置
１０ａ１，１０ｂ２，１０ａ３，１０ａ４，１０ａ５…半導体装置
１００…基板
１１０，１１０Ｃ，１１０Ｄ…半導体層
１１１，１１１Ｃ，１１１Ｄ…領域
１１２，１１２Ｃ，１１２Ｄ…領域
１１５，１１５Ｃ，１１５Ｄ，１１６，１１７，１１７Ｄ，１１８…界面
１２０…半導体層
１３０…半導体層
１４０…半導体層
１４１，１４１Ｃ，１４１Ｄ…半導体層
１４２…半導体層
２２０…トレンチ
２４０…リセス
３００…絶縁膜
３５０…保護膜
３５２…開口部
４１０…ソース電極
４２０…ゲート電極
４３０…ドレイン電極
４５０…フィールドプレート電極
４６０Ｃ，４６０Ｄ…ショットキー電極
４７０Ｃ，４７０Ｄ…裏面電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】