特許第6225027号(P6225027)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6225027ゲートチャージが低減された横方向に拡散されたMOSトランジスタ
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6225027
(24)【登録日】2017年10月13日
(45)【発行日】2017年11月1日
(54)【発明の名称】ゲートチャージが低減された横方向に拡散されたMOSトランジスタ
(51)【国際特許分類】
   H01L 29/78 20060101AFI20171023BHJP
   H01L 21/336 20060101ALI20171023BHJP
【FI】
   H01L29/78 301G
   H01L29/78 301L
   H01L29/78 301D
【請求項の数】9
【全頁数】11
(21)【出願番号】特願2013-536779(P2013-536779)
(86)(22)【出願日】2011年10月26日
(65)【公表番号】特表2013-545305(P2013-545305A)
(43)【公表日】2013年12月19日
(86)【国際出願番号】US2011057881
(87)【国際公開番号】WO2012058307
(87)【国際公開日】20120503
【審査請求日】2014年10月15日
(31)【優先権主張番号】61/406,645
(32)【優先日】2010年10月26日
(33)【優先権主張国】US
(31)【優先権主張番号】13/281,274
(32)【優先日】2011年10月25日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ株式会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】サミール ピー ペンハルカル
【審査官】 市川 武宜
(56)【参考文献】
【文献】 特開2008−166409(JP,A)
【文献】 特開平07−038108(JP,A)
【文献】 特開平11−261066(JP,A)
【文献】 米国特許出願公開第2008/0182394(US,A1)
【文献】 米国特許出願公開第2010/0084708(US,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/336
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
金属酸化物半導体(MOS)トランジスタのチャネル領域に近接するドレイン領域内にドリフト領域を備え前記MOSトランジスタを含む集積回路であって
前記MOSトランジスタが、
前記チャネル領域と前記ドレイン領域内のドレインコンタクト領域との間の前記ドレイン領域内のドレイン絶縁体であって、前記ドレイン領域が前記ドレイン絶縁体の下に延在する前記ドレイン絶縁体と、
前記チャネル領域と前記ドレイン絶縁体との間の前記ドレイン領域内のドリフト領域と、
ゲートと、
を含み、
前記ゲートが、
前記チャネル領域の上の第1のゲートセクションであって、前記ドリフト領域の少なくとも半分が前記ゲートによって覆われないような寸法とされる、前記第1のゲートセクションと、
前記ドレイン絶縁体の上の第2のゲートセクションであって、前記ドリフト領域に重ならない、前記第2のゲートセクションと、
前記第1のゲートセクションと前記第2のゲートセクションとの間のインプラントブロッキングセクションであって、前記第1のゲートセクションと前記第2のゲートセクションとの横方向表面上のゲート側壁材料により形成される、前記インプラントブロッキングセクションと、
を含、集積回路。
【請求項2】
請求項1の集積回路であって、
前記MOSトランジスタがnチャネルである、集積回路。
【請求項3】
請求項1の集積回路であって、
前記MOSトランジスタpチャネルである、集積回路。
【請求項4】
請求項1の集積回路であって、
前記第1のゲートセクションが、前記ドリフト領域の上の如何なるゲート材料によっても前記第2のゲートセクションに接続されない、集積回路。
【請求項5】
MOSトランジスタのチャネル領域に近接するドレイン領域を備え前記MOSトランジスタを含む集積回路であって
前記MOSトランジスタが、
前記チャネル領域と前記ドレイン領域内のドレインコンタクト領域との間の前記ドレイン領域内のドレイン絶縁体であって、前記ドレイン領域が前記ドレイン絶縁体の下に延在する前記ドレイン絶縁体と、
前記チャネル領域と前記ドレイン絶縁体との間の前記ドレイン領域内のドリフト領域と、
ゲートと、
を含み、
前記ゲートが、
前記チャネル領域の上であり且つ前記ドレイン領域に重なる第1のゲートセクションであって、前記ドリフト領域の少なくとも半分が前記ゲートにより覆われないような寸法とされる、前記第1のゲートセクションと
前記ドレイン絶縁体の上の第2のゲートセクション
各々が前記第1及び第2のゲートセクションを接続する2つ又はそれ以上のゲート接続要素であって、前記第1のゲートセクション前記第2のゲートセクションと同じ材料で形成される前記ゲート接続要素
前記第1のゲートセクションと前記第2のゲートセクションとの間のインプラントブロックセクションであって、前記第1のゲートセクションと前記第2のゲートセクションとの横方向表面上のゲート側壁材料で形成される、前記インプラントブロックセクションと、
を含、集積回路。
【請求項6】
請求項の集積回路であって、
各ゲート接続要素が、すぐ隣の近接するゲート接続要素から2ミクロンより小さい距離で離されている、集積回路。
【請求項7】
請求項の集積回路であって、
前記MOSトランジスタがnチャネルである、集積回路。
【請求項8】
請求項5に記載の集積回路であって、
前記MOSトランジスタがpチャネルである、集積回路。
【請求項9】
請求項の集積回路であって、
前記第2のゲートセクションが前記ドリフト領域に重ならない、集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、集積回路に関し、更に特定して言えば、集積回路内のMOSトランジスタに関連する。
【背景技術】
【0002】
集積回路は、例えば、横方向に拡散された金属酸化物半導体(LDMOS)トランジスタ、拡散された金属酸化物半導体(DMOS)トランジスタ、又はドレイン拡張された金属酸化物半導体(DEMOS)トランジスタなど、チャネル領域に近接するドレイン領域内にドリフト領域を備えた、金属酸化物半導体(MOS)トランジスタを含み得る。ドレイン領域内のフィールド酸化物要素が、ドリフト領域とドレインコンタクト領域との間に配置される。MOSトランジスタのゲートは、ソース領域からチャネル領域及びドリフト領域上へ延び、フィールド酸化物要素に重なる。ゲートのドリフト領域との重なりに起因する静電容量は、全ゲート静電容量を増加させ、これは、望ましくないことにMOSトランジスタの最大有効動作周波数を低減し得る。
【発明の概要】
【0003】
集積回路が、MOSトランジスタのチャネル領域に近接するMOSトランジスタのドレイン領域内のドリフト領域と、チャネル領域とは反対側でドリフト領域に近接するドレイン領域内のドレイン絶縁体とを備えたMOSトランジスタを含む。MOSトランジスタのゲートは2つのセクションに形成され、第1のゲートセクションがチャネル領域の上に位置し、第2のゲートセクションがドレイン絶縁体の上に位置する。ドリフト領域の少なくとも半分がゲートにより覆われていない。第1の製品実施例において、第1のゲートセクションには、ドリフト領域の上の第2のゲートセクションへのゲート材料の接続要素がない。第2の製品実施例において、第1のゲートセクションは、ゲート材料の要素により第2のゲートセクションに接続される。この集積回路を形成するプロセスも説明される。
【図面の簡単な説明】
【0004】
図1】第1の製品実施例に従って形成されたMOSトランジスタを含む集積回路を示す。
【0005】
図2】第2の製品実施例に従って形成されたMOSトランジスタを含む集積回路を示す。
【0006】
図3A】製造の連続的段階で示した、第1のプロセス実施例に従って形成された第1の製品実施例又は第2の製品実施例のいずれかを参照して説明されるようにMOSトランジスタを含む集積回路を図示する。
図3B】製造の連続的段階で示した、第1のプロセス実施例に従って形成された第1の製品実施例又は第2の製品実施例のいずれかを参照して説明されるようにMOSトランジスタを含む集積回路を図示する。
図3C】製造の連続的段階で示した、第1のプロセス実施例に従って形成された第1の製品実施例又は第2の製品実施例のいずれかを参照して説明されるようにMOSトランジスタを含む集積回路を図示する。
図3D】製造の連続的段階で示した、第1のプロセス実施例に従って形成された第1の製品実施例又は第2の製品実施例のいずれかを参照して説明されるようにMOSトランジスタを含む集積回路を図示する。
【0007】
図4A】製造の連続的段階で示した、第2のプロセス実施例に従って形成された第1の製品実施例又は第2の製品実施例のいずれかを参照して説明されるようにMOSトランジスタを含む集積回路を図示する。
図4B】製造の連続的段階で示した、第2のプロセス実施例に従って形成された第1の製品実施例又は第2の製品実施例のいずれかを参照して説明されるようにMOSトランジスタを含む集積回路を図示する。
【発明を実施するための形態】
【0008】
図1は、第1の製品実施例に従って形成されたMOSトランジスタ102を含む集積回路100を示す。集積回路100は、基板104の中及び上に形成される。MOSトランジスタ102は、MOSトランジスタ102のチャネル領域108に近接する基板104内に形成されるドレイン領域106を含む。ドレイン領域106内に、ドレイン絶縁体110が形成される。ドレイン絶縁体110は、例えば、フィールド酸化物の要素であり得る。ドレイン絶縁体110とチャネル領域108との間のドレイン領域106の一部が、ドリフト領域112である。ドリフト領域112の反対側でドレイン絶縁体110に近接するドレイン領域106の一部が、ドレインコンタクト領域114である。付加的なフィールド酸化物要素116が、MOSトランジスタ102に近接する基板104内に形成されてもよい。
【0009】
ゲート誘電体層118が、チャネル領域108の上の基板104の上面上に形成される。第1のゲートセクション120が、チャネル領域108の上のゲート誘電体層118の上面上に形成され、任意選択でドリフト領域112に重なる。第2のゲートセクション122が、ドレイン絶縁体110の上に形成される。第1の製品実施例の1つのバージョンにおいて、第2のゲートセクション122はドリフト領域112に重ならない。ドリフト領域112の少なくとも半分がゲート材料により覆われていない。第1の製品実施例の1つのバージョンにおいて、第1のゲートセクション120は、ドリフト領域112の上の如何なるゲート材料によっても第2のゲートセクション122に接続されない。
【0010】
側壁124が、第1のゲートセクション120及び第2のゲートセクション122の、ドリフト領域112から最も遠い横方向表面上に形成され得る。側壁材料126が、任意選択で第1のゲートセクション120及び第2のゲートセクション122の、ドリフト領域112に最も近い横方向表面上に形成され得、ソース/ドレインインプラントの一部又は全てを、第1のゲートセクション120と第2のゲートセクション122との間のギャップの下のドリフト領域112からブロックし得る。
【0011】
MOSトランジスタ102のソース領域128が、第1のゲートセクション120に近接する基板104内に形成される。重くドープされたドレインコンタクト層130が、ドレインコンタクト領域114内に形成され得る。
【0012】
ドリフト領域112の少なくとも半分がゲート材料により覆われていないように、第1のゲートセクション120及び第2のゲートセクション122を含むMOSトランジスタ102を形成することは、MOSトランジスタ102の所望の動作ドレイン電圧を提供する一方で、ゲート・ドレイン静電容量を望ましく低減し得る。低減されたゲート・ドレイン静電容量は、例えば、好都合にも、MOSトランジスタ102の一層速いスイッチングを可能にし得る。本実施例の1つのバージョンにおいて、第2のゲートセクション122は、第1のゲートセクション120とは別個にバイアスされるように構成され得、これは、好都合にも、第2のゲートセクション122が第1のゲートセクション120に電気的に接続される実施例に比べ、MOSトランジスタ102が一層高いドレイン電圧で動作できるようにし得る。
【0013】
図2は、第2の製品実施例に従って形成されたMOSトランジスタ202を含む集積回路200を示す。集積回路200は、基板204の中及びその上に形成される。MOSトランジスタ202は、図1を参照して説明したようにチャネル領域208及びドレイン絶縁体210に近接するドレイン領域206を含む。ドレイン領域206は、図1を参照して説明したようにドリフト領域212及びドレインコンタクト領域214を含む。付加的なフィールド酸化物要素216が、MOSトランジスタ202に近接する基板204内に形成され得る。
【0014】
ゲート誘電体層218が、チャネル領域208及びドリフト領域212の上の基板204の上面上に形成される。ゲート220が、ゲート誘電体層218の上面上でありドレイン絶縁体210の上に形成される。ゲート220は、チャネル領域208の上の第1のゲートセクション222と、ドレイン絶縁体210の上の第2のゲートセクション224と、第1のゲートセクション222及び第2のゲートセクション224と同じ材料で形成され、且つ、第1のゲートセクション222を第2のゲートセクション224に接続する、2つ又はそれ以上の接続要素226とを含む。各ゲート接続要素226は、直に近接するゲート接続要素226から2ミクロン未満分離される。ドリフト領域212の少なくとも半分がゲート220により覆われていない。第2の製品実施例の1つのバージョンにおいて、第2のゲートセクション224はドリフト領域212に重ならない。
【0015】
第1のゲートセクション222及び第2のゲートセクション224の、ドリフト領域212から最も遠い横方向表面上に側壁228が形成され得る。側壁材料230が、任意選択で、第1のゲートセクション222、第2のゲートセクション224、及びゲート接続要素226の、ドリフト領域212に最も近い横方向表面上に形成され得、ソース/ドレインインプラントの一部又は全てを、第1のゲートセクション222、第2のゲートセクション224、及びゲート接続要素226間のギャップの下のドリフト領域212からブロックし得る。
【0016】
MOSトランジスタ202のソース領域232が、第1のゲートセクション222に近接する基板204内に形成される。重くドープされたドレインコンタクト層234が、ドレインコンタクト領域214内に形成され得る。
【0017】
ドリフト領域212の少なくとも半分がゲート材料により覆われていないようにMOSトランジスタ202を形成することが、ゲート・ドレイン静電容量を望ましく低減し得る。低減されたゲート・ドレイン静電容量は、例えば、好都合にも、MOSトランジスタ202の一層速いスイッチングを可能にし得る。直に近接するゲート接続要素226から2ミクロン未満離されたゲート接続要素226を有するようにゲート220を形成することが、ゲート誘電体層218内の電界を低減させ得、好都合にも、MOSトランジスタ202が、そのように構成されるゲート接続要素226を有さない同様のMOSトランジスタよりも高いドレイン電圧で動作されることを可能にする。
【0018】
図3A図3Dは、製造の連続的段階で示した、第1のプロセス実施例に従って形成された第1の製品実施例又は第2の製品実施例のいずれかを参照して説明されるようにMOSトランジスタを含む集積回路を図示する。集積回路300は、基板302の中及び上に形成され、基板302は、単結晶シリコンウエハであり得るが、これは、シリコンオンインシュレータ(SOI)ウエハ、異なる結晶配向の領域を有するハイブリッド配向技術(HOT)ウエハ、又は集積回路300の製造に適切な他の材料、であり得る。ドレイン領域304が、例えば、ドーパントのドレインセットを基板にイオン注入し、ドーパントのドレインセットを所望の深さ及び横方向範囲まで拡散するための熱ドライブを実行することにより、基板302内に形成される。NチャネルバージョンのMOSトランジスタにおいて、ドーパントのドレインセットは、例えば、リン、ヒ素、及び/又はアンチモンなどのN型ドーパントを含む。PチャネルバージョンのMOSトランジスタにおいて、ドーパントのドレインセットは、例えば、ボロン、ガリウム、及び/又はインジウムなどのP型ドーパントを含む。ドレイン領域304は、MOSトランジスタのチャネル領域306に接して位置する。
【0019】
ドレイン絶縁体308がドレイン領域304内に形成される。ドレイン絶縁体308は、例えば、フィールド酸化物の要素であり得る。フィールド酸化物は、例えば、250〜600ナノメートル厚みの二酸化シリコンから主として成り得る。フィールド酸化物要素は、図1Aに示したようなシャロートレンチアイソレーション(STI)プロセスにより、シリコンの局所酸化(LOCOS)プロセスにより、又は他の方法により、形成され得る。STIプロセスが、基板302上に酸化物層を形成する工程、酸化物層上にシリコンナイトライド層を形成する工程、フィールド酸化物のためのエリアを露出させるようにシリコンナイトライド層をパターニングする工程、露出されたエリアにおける基板302内のトレンチをフィールド酸化物の所望の厚みに適切な深さまでエッチングする工程、トレンチの側壁及び底部上に熱的酸化物の層を成長させる工程、化学気相成長(CVD)、高密度プラズマ(HDP)、又は高アスペクト比プロセス(HARP)により二酸化シリコンでトレンチを充填する工程、シリコンナイトライド層の上面から不要な二酸化シリコンを取り除く工程、及びシリコンナイトライド層を取り除く工程を含み得る。LOCOSプロセスが、基板302上に酸化物層を形成する工程、酸化物層上にシリコンナイトライド層を形成する工程、フィールド酸化物のためのエリアを露出させるようにシリコンナイトライド層をパターニングする工程、フィールド酸化物の所望の厚みに適切な厚みまで露出されたエリア内の基板302の上面において熱的酸化物を成長させる工程、及びシリコンナイトライド層を取り除く工程を含み得る。付加的なフィールド酸化物要素314が、MOSトランジスタに近接する基板302内に形成され得る。
【0020】
ゲート誘電体層316が基板302の上面上に形成される。ゲート誘電体層316は、二酸化シリコン(Si0)、シリコンオキシナイトライド(SiON)、アルミニウム酸化物(Al)、アルミニウムオキシナイトライド(AlON)、ハフニウム酸化物(HfO)、ハフニウムシリケート(HfSiO)、ハフニウムシリコンオキシナイトライド(HfSiON)、ジルコニウム酸化物(ZrO)、ジルコニウムシリケート(ZrSiO)、ジルコニウムシリコンオキシナイトライド(ZrSiON)、前述の材料の組み合わせ、又は他の絶縁性材料、の1つ又は複数の層であり得る。ゲート誘電体層316は、50℃〜800℃の温度のプラズマを含む窒素又は窒素含有雰囲気ガスへの露出の結果として窒素を含み得る。ゲート誘電体層316は、1〜10ナノメートル厚みであり得る。ゲート誘電体層316は、種々のゲート誘電体形成プロセス、例えば、熱酸化、酸化物層のプラズマ窒化、及び/又は原子層堆積(ALD)による誘電性材料堆積、のうち任意のものにより形成され得る。
【0021】
例えば、50〜1000ナノメートル厚みの多結晶シリコンであるゲート層318が、ゲート誘電体層316の上面上でありドレイン絶縁体308の上に形成される。ゲート層318の上にゲートフォトレジストパターン320が形成される。ゲートフォトレジストパターン320は、チャネル領域306の上の第1のゲートセクションパターン322を含む。ゲートフォトレジストパターン320は、ドレイン絶縁体308の上の第2のゲートセクションパターン324を含む。第1のプロセス実施例の幾つかのバージョンにおいて、第2のゲートセクションパターン324はドリフト領域310に重ならない。ゲートフォトレジストパターン320は、1つ又は複数のゲート接続要素パターン326も含み得、これは、第1のゲートセクションパターン322及び第2のゲートセクションパターン324を接続する。ドリフト領域310の少なくとも半分がゲートフォトレジストパターン320により覆われていない。図示しない後続のゲートエッチングオペレーションにおいて、ゲートフォトレジストパターン320の外側のゲート材料がゲート層318から取り除かれる。ゲートエッチングオペレーションが完了した後、ゲートフォトレジストパターン320が取り除かれる。
【0022】
図3Bを参照すると、ゲート328が、ゲートエッチングオペレーションにより図3Aのゲート層318から形成される。例えば、シリコンナイトライド及び/又は二酸化シリコンの1つ又は複数のコンフォーマル層である、側壁材料330のコンフォーマル層が、集積回路300の上に形成される。第1のプロセス実施例において、ゲート328の上ではない、ドリフト領域310の直上の側壁材料層330の最小厚みが、ゲート328の平均厚みの少なくとも50パーセントである。
【0023】
図3Cを参照すると、図示しない異方性側壁エッチングオペレーションが集積回路300上に実行されて、図3Bの側壁材料層330の側壁材料を取り除いて、ゲート328の横方向表面上にゲート側壁332を形成する。ゲート328は、チャネル領域306の上の第1のゲートセクション334、ドレイン絶縁体308の上の第2のゲートセクション336、及び場合によっては図2を参照して説明されるように第1のゲートセクション334を第2のゲートセクション336に接続するゲート接続要素338を含む。異方性側壁エッチングオペレーションは更に、第1のゲートセクション334と第2のゲートセクション336の間のギャップにおいて側壁材料のインプラントブロックセクション340を形成する。インプラントブロックセクション340の最小厚みが、ゲート328の平均厚みの少なくとも50パーセントである。
【0024】
図3Dを参照すると、ソース/ドレイン・インプラントマスク342が集積回路300の上に形成されて、ソース/ドレインイオン注入オペレーションのためのエリアを露出させる。ソース/ドレイン・インプラントマスク342は、例えば、フォトレジスト又は他の感光性有機材料を含み得る。第1のプロセス実施例において、インプラントブロックセクション340は、ソース/ドレイン・インプラントマスク342により露出される。図示しないソース/ドレインイオン注入オペレーションは、ドレイン領域304とは反対側でチャネル領域306に近接する、基板302内のソース注入された領域344に、ソース/ドレインドーパントを注入する。ソース/ドレインイオン注入オペレーションは更に、ドレインコンタクト領域312内の重くドープされたドレイン注入された領域346に、ソース/ドレインドーパントを注入し得る。インプラントブロックセクション340に衝突するソース/ドレインドーパントの少なくとも90パーセントが、インプラントブロックセクション340に吸収され、そのため、ドリフト領域310内に堆積することを防止する。後続のソース/ドレイン・インプラントマスク342の除去、及びソース注入された領域344及び形成される場合重くドープされたドレイン注入された領域346の活性化は、第1及び/又は第2の製品実施例を参照して説明したような構造を生成する。
【0025】
図4A及び図4Bは、製造の連続的段階で示した、第2のプロセス実施例に従って形成された第1の製品実施例又は第2の製品実施例のいずれかを参照して説明されるようにMOSトランジスタを含む集積回路を図示する。集積回路400が、図3Aを参照して説明したように、基板402の中及びその上に形成される。ドレイン領域404が、図3Aを参照して説明したように、基板402内に形成される。ドレイン領域404は、MOSトランジスタのチャネル領域406に接して位置する。ドレイン絶縁体408がドレイン領域404内に形成される。ドレイン絶縁体408は、図4Aに示すように、STIプロセスにより、又はLOCOSプロセスにより、形成され得る。ドレイン絶縁体408とチャネル領域406との間のドレイン領域404の一部は、ドリフト領域410である。ドレイン絶縁体408に近接するドリフト領域410とは反対側のドレイン領域404の一部が、ドレインコンタクト領域412である。付加的なフィールド酸化物要素414が、MOSトランジスタに近接する基板402内に形成され得る。ゲート誘電体層416が、図3Aを参照して説明したように、基板402の上面上に形成される。ゲート418が、図3A及び図3Bを参照して説明したようにゲート誘電体層416上に形成される。例えば、シリコンナイトライド及び/又は二酸化シリコンの1つ又は複数のコンフォーマル層である、側壁材料420のコンフォーマル層が、集積回路400の上に形成される。
【0026】
図4Bを参照すると、図示しない異方性側壁エッチングオペレーションが集積回路400上で実行され、図4Aの側壁材料層420の側壁材料を取り除いて、ゲート418の横方向表面上にゲート側壁422を形成する。第2のプロセス実施例の1つのバージョンにおいて、異方性側壁エッチングオペレーションは、図4Bに示すように、第1のゲートセクション424と第2のゲートセクション426との間のドリフト領域410の一部を覆う側壁材料の全てを取り除く。ゲート418は、図3Cを参照して説明したようなチャネル領域406の上の第1のゲートセクション424と、図3Cを参照して説明したようなドレイン絶縁体408の上の第2のゲートセクション426とを含む。ゲート418は、図示しないゲート接続要素も含み得、これは、図2を参照して説明したように第1のゲートセクション424を第2のゲートセクション426に接続する。
【0027】
ソース/ドレイン・インプラントマスク428が集積回路400の上に形成され、これは、ソース/ドレインイオン注入オペレーションのためのエリアを露出させる。第2のプロセス実施例において、ソース/ドレイン・インプラントマスク428は、第1のゲートセクション424と第2のゲートセクション426との間のギャップを覆う。ソース/ドレイン・インプラントマスク428は、例えば、フォトレジスト又は他の感光性有機材料を含み得る。図示しないソース/ドレインイオン注入オペレーションは、ドレイン領域404とは反対側でチャネル領域406に近接する、基板402内のソース注入された領域430に、ソース/ドレインドーパントを注入する。ソース/ドレインイオン注入オペレーションは更に、ドレインコンタクト領域412内の重くドープされたドレイン注入された領域432に、ソース/ドレインドーパントを注入し得る。本実施例の1つのバージョンにおいて、第1のゲートセクション424と第2のゲートセクション426との間のギャップにおいてソース/ドレイン・インプラントマスク428に衝突するソース/ドレインドーパントの少なくとも90パーセントが、ソース/ドレイン・インプラントマスク428に吸収され、そのため、ドリフト領域410内に堆積することを防止する。後続のソース/ドレイン・インプラントマスク428の除去、及びソース注入された領域430及び形成される場合重くドープされたドレイン注入された領域432の活性化は、第1及び/又は第2の製品実施例を参照して説明されように構造を生成する。
【0028】
本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。
図1
図2
図3A
図3B
図3C
図3D
図4A
図4B