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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6228735
(24)【登録日】2017年10月20日
(45)【発行日】2017年11月8日
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20171030BHJP
G09G 3/30 20060101ALI20171030BHJP
G09G 3/20 20060101ALI20171030BHJP
H05B 33/08 20060101ALI20171030BHJP
H05B 33/06 20060101ALI20171030BHJP
H01L 51/50 20060101ALI20171030BHJP
【ＦＩ】
G09F9/30 338
G09G3/30 Z
G09G3/20 624B
G09G3/20 641D
G09G3/20 611F
G09G3/20 621E
G09G3/20 680G
H05B33/08
H05B33/06
H05B33/14 A
【請求項の数】10
【全頁数】31
(21)【出願番号】特願2013-32359(P2013-32359)
(22)【出願日】2013年2月21日
(65)【公開番号】特開2014-163991(P2014-163991A)
(43)【公開日】2014年9月8日
【審査請求日】2015年12月15日
(73)【特許権者】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110001737
【氏名又は名称】特許業務法人スズエ国際特許事務所
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100109830
【弁理士】
【氏名又は名称】福原 淑弘
(74)【代理人】
【識別番号】100088683
【弁理士】
【氏名又は名称】中村 誠
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100095441
【弁理士】
【氏名又は名称】白根 俊郎
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100119976
【弁理士】
【氏名又は名称】幸長 保次郎
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100140176
【弁理士】
【氏名又は名称】砂川 克
(74)【代理人】
【識別番号】100158805
【弁理士】
【氏名又は名称】井関 守三
(74)【代理人】
【識別番号】100172580
【弁理士】
【氏名又は名称】赤穂 隆雄
(74)【代理人】
【識別番号】100179062
【弁理士】
【氏名又は名称】井上 正
(74)【代理人】
【識別番号】100124394
【弁理士】
【氏名又は名称】佐藤 立志
(74)【代理人】
【識別番号】100112807
【弁理士】
【氏名又は名称】岡田 貴志
(74)【代理人】
【識別番号】100111073
【弁理士】
【氏名又は名称】堀内 美保子
(74)【代理人】
【識別番号】100134290
【弁理士】
【氏名又は名称】竹内 将訓
(72)【発明者】
【氏名】小俣 一由
(72)【発明者】
【氏名】木村 裕之
(72)【発明者】
【氏名】田畠 弘志
(72)【発明者】
【氏名】渋沢 誠
【審査官】
佐野 浩樹
(56)【参考文献】
【文献】
特開２０１２−１８９８２８（ＪＰ，Ａ）
【文献】
国際公開第２０１０／１３７２９８（ＷＯ，Ａ１）
【文献】
特開２０１１−１４５６２２（ＪＰ，Ａ）
【文献】
特開２００８−１７１９０７（ＪＰ，Ａ）
【文献】
特開２００７−１６４１６２（ＪＰ，Ａ）
【文献】
特開２００９−０２５８３２（ＪＰ，Ａ）
【文献】
特開２００９−２６６３９５（ＪＰ，Ａ）
【文献】
特開２００２−１１７９７１（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０９Ｆ ９／３０ − ９／４６ 、
Ｇ０９Ｇ ３／００ − ３／０８ 、 ３／１２ − ３／１６ 、
３／１９ − ３／２６ 、 ３／３０ − ３／３４ 、
３／３８ 、
Ｈ０１Ｌ２７／３２ 、５１／５０ 、
Ｈ０５Ｂ３３／００ −３３／２８
(57)【特許請求の範囲】
【請求項1】
行方向及び列方向に沿ってマトリクス状に設けられた複数の画素を備え、
前記複数の画素の各々は、
半導体層と、第１導電層でなるゲート電極と、第２導電層でなるソース電極及びドレイン電極と、を有する駆動トランジスタと、
前記駆動トランジスタの上方に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第３導電層と、
前記第１絶縁膜及び第３導電層上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた第４導電層を有し、高電位電源と低電位電源との間に設けられた表示素子と、を備え、
前記駆動トランジスタの前記ドレイン電極及び前記ソース電極のうち、一方の電極は前記第３導電層に、他方の電極は前記第４導電層に電気的に接続して設けられ、
前記第３導電層及び第４導電層は、互いに対向して容量部を形成し、
前記複数の画素の一部において、前記第３導電層は前記高電位電源と電気的に接続され、
前記複数の画素の他の一部において、前記第３導電層は前記低電位電源と電気的に接続されている表示装置。
前記複数の画素の各々は、
半導体層と、第１導電層でなるゲート電極と、第２導電層でなるソース電極及びドレイン電極と、を有する駆動トランジスタと、
前記駆動トランジスタの上方に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第３導電層と、
前記第１絶縁膜及び第３導電層上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた第４導電層を有し、高電位電源と低電位電源との間に設けられた表示素子と、を備え、
前記駆動トランジスタの前記ドレイン電極及び前記ソース電極のうち、一方の電極は前記第３導電層に、他方の電極は前記第４導電層に電気的に接続して設けられ、
前記第３導電層及び第４導電層は、互いに対向して容量部を形成し、
前記複数の画素の一部において、前記第３導電層は前記高電位電源と電気的に接続され、
前記複数の画素の他の一部において、前記第３導電層は前記低電位電源と電気的に接続されている表示装置。
【請求項2】
前記複数の画素の各々は、
前記高電位電源と前記駆動トランジスタのドレイン電極との間に接続され、前記高電位電源と前記駆動トランジスタのドレイン電極との間を導通状態又は非導通状態に切替える出力スイッチと、
映像信号線と前記駆動トランジスタのゲート電極との間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替
える画素スイッチと、
前記駆動トランジスタのソース電極とゲート電極との間に接続された保持容量と、を備え、
前記駆動トランジスタ、出力スイッチ、画素スイッチ及び保持容量は、前記複数の半導体層を利用して形成される請求項１に記載の表示装置。
前記高電位電源と前記駆動トランジスタのドレイン電極との間に接続され、前記高電位電源と前記駆動トランジスタのドレイン電極との間を導通状態又は非導通状態に切替える出力スイッチと、
映像信号線と前記駆動トランジスタのゲート電極との間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替
える画素スイッチと、
前記駆動トランジスタのソース電極とゲート電極との間に接続された保持容量と、を備え、
前記駆動トランジスタ、出力スイッチ、画素スイッチ及び保持容量は、前記複数の半導体層を利用して形成される請求項１に記載の表示装置。
【請求項3】
前記映像信号線は、前記列方向に延出して形成され、
前記高電位電源と電気的に接続された前記第３導電層と、前記低電位電源と電気的に接続された前記第３導電層とは、前記列方向に延出して帯状に形成され、前記映像信号線と対向した領域から外れて位置している請求項２に記載の表示装置。
前記高電位電源と電気的に接続された前記第３導電層と、前記低電位電源と電気的に接続された前記第３導電層とは、前記列方向に延出して帯状に形成され、前記映像信号線と対向した領域から外れて位置している請求項２に記載の表示装置。
【請求項4】
前記出力スイッチは、前記複数の画素で共用されている請求項２に記載の表示装置。
【請求項5】
前記高電位電源と電気的に接続された前記第３導電層と、前記低電位電源と電気的に接続された前記第３導電層とは、前記列方向に延出して帯状に形成されると共に、前記行方向に互い違いに配列されている請求項１に記載の表示装置。
【請求項6】
前記高電位電源と電気的に接続された前記第３導電層と、前記低電位電源と電気的に接続された前記第３導電層とは、本数が異なる、請求項５に記載の表示装置。
【請求項7】
前記複数の画素が含まれる表示領域、及び前記表示領域の周囲の非表示領域に設けられ金属で形成され前記高電位電源に接続された高電位電源線と、
前記非表示領域に設けられ金属で形成され前記低電位電源に接続された低電位電源線と、をさらに備え、
前記複数の画素の一部において、前記第３導電層は、前記表示領域及び前記非表示領域に設けられ、前記表示領域及び前記非表示領域で前記高電位電源線に接続され、
前記複数の画素の他の一部において、前記第３導電層は、前記表示領域及び非表示領域に設けられ、前記非表示領域で前記低電位電源線に接続されている請求項１乃至請求項６の何れか１項に記載の表示装置。
前記非表示領域に設けられ金属で形成され前記低電位電源に接続された低電位電源線と、をさらに備え、
前記複数の画素の一部において、前記第３導電層は、前記表示領域及び前記非表示領域に設けられ、前記表示領域及び前記非表示領域で前記高電位電源線に接続され、
前記複数の画素の他の一部において、前記第３導電層は、前記表示領域及び非表示領域に設けられ、前記非表示領域で前記低電位電源線に接続されている請求項１乃至請求項６の何れか１項に記載の表示装置。
【請求項8】
前記低電位電源線は、前記表示領域を挟んで対向する２辺に設けられている、請求項７に記載の表示装置。
【請求項9】
前記低電位電源線は、前記表示領域を囲むように設けられている、請求項７に記載の表示装置。
【請求項10】
前記第３導電層は、金属で形成されている請求項１乃至９の何れか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、表示装置に関する。
【背景技術】
【0002】
近年、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びている。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、携帯情報機器を始め、種々のディスプレイに利用されている。
【0003】
このような平面型のアクティブマトリクス型表示装置として、自己発光素子を用いた有機ＥＬ表示装置が注目され、盛んに研究開発が行われている。有機ＥＬ表示装置は、バックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地での使用にも適しているという特徴を有している。
【0004】
一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられた複数の画素を備えている。各画素は、自己発光素子である有機ＥＬ素子、及び有機ＥＬ素子に駆動電流を供給する画素回路により構成され、有機ＥＬ素子の発光輝度を制御することにより表示動作を行う。
【0005】
画素回路の駆動方式としては、電圧信号により行なう方式が知られている。また、電圧電源をスイッチングし、ロー、ハイを切り換えるとともに、映像信号配線から映像信号及び初期化信号の両方を出力することにより、画素の構成素子数と配線数とを削減し、画素のレイアウト面積を小さくすることにより高精細化を図った表示装置が提案されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許第６，２２９，５０６号明細書
【特許文献2】特開２００７−３１０３１１号公報
【特許文献3】特開２０１１−１４５６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで、近年、画素の高精細化が一層求められている。画素のサイズが縮小すると、各画素の複数の素子を所定の領域内に配置することが困難になってきている。 この発明は以上の点に鑑みなされたもので、その目的は、高精細な表示装置を提供することにある。
【課題を解決するための手段】
【0008】
一実施形態に係る表示装置は、行方向及び列方向に沿ってマトリクス状に設けられた複数の画素を備え、
前記複数の画素の各々は、
半導体層と、第１導電層でなるゲート電極と、第２導電層でなるソース電極及びドレイン電極と、を有する駆動トランジスタと、
前記駆動トランジスタの上方に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第３導電層と、
前記第１絶縁膜及び第３導電層上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた第４導電層を有し、高電位電源と低電位電源との間に設けられた表示素子と、を備え、
前記駆動トランジスタの前記ドレイン電極及び前記ソース電極のうち、一方の電極は前記第３導電層に、他方の電極は前記第４導電層に電気的に接続して設けられ、
前記第３導電層及び第４導電層は、互いに対向して容量部を形成し、
前記複数の画素の一部において、前記第３導電層は前記高電位電源と電気的に接続され、
前記複数の画素の他の一部において、前記第３導電層は前記低電位電源と電気的に接続されている。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、図面を参照しながら第１の実施形態に係る表示装置及び表示装置の駆動方法について詳細に説明する。この実施形態において、表示装置は、アクティブマトリクス型の表示装置であり、より詳しくはアクティブマトリクス型の有機ＥＬ（エレクトロルミネッセンス）表示装置である。
【0011】
図１は、本実施形態に係る表示装置を概略的に示す平面図である。図２は、図１の表示装置の画素の等価回路図である。図３は、図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。なお、図３では、表示装置を、その表示面、すなわち前面又は光出射面が上方を向き、背面が下方を向くように描いている。この表示装置は、アクティブマトリクス型駆動方式を採用した上面発光型の有機ＥＬ表示装置である。
【0012】
図１に示すように、本実施形態に係る表示装置は、例えば、２型以上のアクティブマトリクス型の表示装置として構成され、表示パネルＤＰと、表示パネルＤＰの動作を制御するコントローラ１２とを含んでいる。この実施の形態において、表示パネルＤＰは、有機ＥＬパネルである。
【0013】
表示パネルＤＰは、ガラス板等の光透過性を有する絶縁基板ＳＵＢ、絶縁基板ＳＵＢの矩形状の表示領域Ｒ１上にマトリクス状に配列されたｍ×ｎ個の画素ＰＸ、複数本（ｍ／２本）の第１走査線Ｓｇａ（１〜ｍ／２）と、複数本（ｍ本）の第２走査線Ｓｇｂ（１〜ｍ）と、複数本（ｍ／２本）の第３走査線Ｓｇｃ（１〜ｍ／２）と、複数本（ｍ／２本）のリセット配線Ｓｇｒ（１〜ｍ／２）と、複数本（ｎ本）の映像信号線ＶＬ（１〜ｎ）とを備えている。
【0014】
画素ＰＸは、列方向Ｙにｍ個、行方向Ｘにｎ個並べられている。第１走査線Ｓｇａ、第２走査線Ｓｇｂ及びリセット配線Ｓｇｒは、行方向Ｘに延出して設けられている。映像信号線ＶＬは、列方向Ｙに延出して設けられている。
【0015】
図１及び図２に示すように、表示パネルＤＰは、高電位Ｐｖｄｄに固定される高電位電源線ＰＳＨと、低電位Ｐｖｓｓに固定される低電位電源線ＰＳＬと、を有している。高電位電源線ＰＳＨは高電位電源に接続され、低電位電源線ＰＳＬは低電位電源（基準電位電源）に接続されている。
【0016】
表示パネルＤＰは、第１走査線Ｓｇａ、第２走査線Ｓｇｂ及び第３走査線Ｓｇｃを画素ＰＸの行毎に順に駆動する走査線駆動回路ＹＤＲ１、ＹＤＲ２、映像信号線ＶＬを駆動する信号線駆動回路ＸＤＲを備えている。走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲは、絶縁基板ＳＵＢの表示領域Ｒ１外側の非表示領域Ｒ２上に一体的に形成され、コントローラ１２とともに駆動部１０を構成している。
【0017】
各画素ＰＸは、表示素子と、表示素子に駆動電流を供給する画素回路と、を含んでいる。表示素子は、例えば自己発光素子であり、本実施形態では、光活性層として少なくとも有機発光層を備えた有機ＥＬダイオードＯＬＥＤ（以下、単にダイオードＯＬＥＤという）を用いている。
【0018】
図２に示すように、各画素ＰＸの画素回路は、電圧信号からなる映像信号に応じてダイオードＯＬＥＤの発光を制御する電圧信号方式の画素回路であり、画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを有している。保持容量Ｃｓ及び補助容量Ｃａｄは、キャパシタである。補助容量Ｃａｄは発光電流量を調整する為に設けられる素子である。容量部Ｃｅｌは、ダイオードＯＬＥＤ自体の容量（ダイオードＯＬＥＤの寄生容量）である。ダイオードＯＬＥＤは、キャパシタとしても機能している。
【0019】
各画素ＰＸは、出力スイッチＢＣＴを備えている。列方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。この実施形態において、行方向Ｘ及び列方向Ｙに隣合う４個の画素ＰＸは、１つの出力スイッチＢＣＴを共用している。また、走査線駆動回路ＹＤＲ２（若しくは走査線駆動回路ＹＤＲ１）には、複数のリセットスイッチＲＳＴが設けられている。リセットスイッチＲＳＴ及びリセット配線Ｓｇｒは一対一で接続されている。
【0020】
画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ及びリセットスイッチＲＳＴは、ここでは同一導電型、例えばＮチャネル型のＴＦＴ（薄膜トランジスタ）により構成されている。
【0021】
本実施形態に係る表示装置において、各駆動トランジスタ及び各スイッチをそれぞれ構成したＴＦＴは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。
【0022】
画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、及びリセットスイッチＲＳＴの各々は、第１端子、第２端子、及び制御端子を有している。本実施形態では、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。
【0023】
画素ＰＸの画素回路において、駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、高電位電源線ＰＳＨ（高電位電源）と低電位電源線ＰＳＬとの間でダイオードＯＬＥＤと直列に接続されている。高電位電源線ＰＳＨ（高電位Ｐｖｄｄ）は例えば１０Ｖの電位に設定され、低電位電源線ＰＳＬ（低電位Ｐｖｓｓ）は、例えば１．５Ｖの電位に設定されている。
【0024】
出力スイッチＢＣＴにおいて、ドレイン電極は高電位電源線ＰＳＨ（後述する導電層ＯＥ）に接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は第１走査線Ｓｇａに接続されている。これにより、出力スイッチＢＣＴは、第１走査線Ｓｇａからの制御信号ＢＧ（１〜ｍ／２）によりオン（導通状態）、オフ（非導通状態）制御される。出力スイッチＢＣＴは、制御信号ＢＧに応答して、ダイオードＯＬＥＤの発光時間を制御する。
【0025】
駆動トランジスタＤＲＴにおいて、ドレイン電極は出力スイッチＢＣＴのソース電極及びリセット配線Ｓｇｒに接続され、ソース電極はダイオードＯＬＥＤの一方の電極（ここでは陽極）に接続されている。ダイオードＯＬＥＤの他方の電極（ここでは陰極）は、低電位電源線ＰＳＬに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流をダイオードＯＬＥＤに出力する。
【0026】
画素スイッチＳＳＴにおいて、ソース電極は映像信号線ＶＬ（１〜ｎ）に接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第２走査線Ｓｇｂ（１〜ｍ）に接続されている。画素スイッチＳＳＴは、第２走査線Ｓｇｂから供給される制御信号ＳＧ（１〜ｍ）によりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧ（１〜ｍ）に応答して、画素回路と映像信号線ＶＬ（１〜ｎ）との接続、非接続を制御し、対応する映像信号線ＶＬ（１〜ｎ）から映像信号Ｖｓｉｇを画素回路に取り込む。
【0027】
リセットスイッチＲＳＴは、２行毎に、走査線駆動回路ＹＤＲ２に設けられている。リセットスイッチＲＳＴは、駆動トランジスタＤＲＴのドレイン電極とリセット電源との間に接続されている。リセットスイッチＲＳＴにおいて、ソース電極はリセット電源に接続されたリセット電源線ＳＬｃに接続され、ドレイン電極はリセット配線Ｓｇｒに接続され、ゲート電極はリセット制御用ゲート配線として機能する第３走査線Ｓｇｃに接続されている。上記のように、リセット電源線ＳＬｃは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定される。
【0028】
リセットスイッチＲＳＴは、第３走査線Ｓｇｃを通して与えられる制御信号ＲＧ（１〜ｍ／２）に応じて、リセット電源線ＳＬｃ及びリセット配線Ｓｇｒ間を導通状態（オン）又は非導通状態（オフ）に切替える。リセットスイッチＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位が初期化される。
【0029】
一方、図１に示すコントローラ１２は表示パネルＤＰの外部に配置されたプリント回路基板（図示せず）上に形成され、走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する。コントローラ１２は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。
【0030】
そして、コントローラ１２は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平および垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給する。
【0031】
信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬ（１〜ｎ）に並列的に供給する。また、信号線駆動回路ＸＤＲは、初期化信号Ｖｉｎｉを映像信号線ＶＬに供給する。
【0032】
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、図示しないシフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の画素ＰＸに３種類の制御信号、すなわち、制御信号ＢＧ（１〜ｍ／２）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ／２）を供給する（図２）。なお、画素ＰＸには、制御信号ＲＧが直接供給されないが、制御信号ＲＧに応じた所定のタイミングで、リセット電位Ｖｒｓｔに固定されたリセット電源線ＳＬｃから所定の電圧が供給される。 これにより、第１走査線Ｓｇａ、第２走査線Ｓｇｂ及び第３走査線Ｓｇｃは、それぞれ制御信号ＢＧ、ＳＧ、ＲＧにより駆動される。
【0033】
次に図３を参照して、駆動トランジスタＤＲＴ及びダイオードＯＬＥＤの構成を詳細に説明する。 駆動トランジスタＤＲＴを形成したＮチャネル型のＴＦＴは、半導体層ＳＣを備えている。半導体層ＳＣは、絶縁基板ＳＵＢ上に形成されたアンダーコート層ＵＣ上に形成されている。半導体層ＳＣは、例えば、ｐ型領域とｎ型領域とを含んだポリシリコン層である。
【0034】
半導体層ＳＣは、ゲート絶縁膜ＧＩで被覆されている。ゲート絶縁膜ＧＩ上には第１導電層が形成されている。第１導電層としては、駆動トランジスタＤＲＴのゲート電極Ｇを挙げることができる。ゲート電極Ｇは半導体層ＳＣと対向している。ゲート絶縁膜ＧＩ及びゲート電極Ｇ上には層間絶縁膜ＩＩが形成されている。
【0035】
層間絶縁膜ＩＩ上には第２導電層が形成されている。第２導電層としては、ソース電極ＳＥ及びドレイン電極ＤＥを挙げることができる。ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに形成されたコンタクトホールを通って半導体層ＳＣのソース領域及びドレイン領域にそれぞれ接続されている。
【0036】
層間絶縁膜ＩＩ、ソース電極ＳＥ及びドレイン電極ＤＥ上には、絶縁性を有する平坦化膜ＰＬが形成されている。平坦化膜ＰＬは、第１絶縁膜として機能している。言い換えると、平坦化膜ＰＬは、互いに異なる層に形成された複数の半導体層、第１導電層及び第２導電層の上方に設けられている。
【0037】
平坦化膜ＰＬ上には、第３導電層が形成されている。第３導電層としては、導電層ＯＥを挙げることができる。この実施形態において、導電層ＯＥは、金属（例えば、Ａｌ：アルミニウム）で形成されている。平坦化膜ＰＬ及び導電層ＯＥ上にはパッシベーション膜ＰＳが形成されている。パッシベーション膜ＰＳは、第２絶縁膜として機能している。
【0038】
パッシベーション膜ＰＳ上には、第４導電層が設けられ、第４導電層の上方には第５導電層が形成されている。ダイオードＯＬＥＤは、第４導電層としての画素電極ＰＥと、有機物層ＯＲＧと、第５導電層としての対向電極ＣＥとを含んでいる。この実施形態において、画素電極ＰＥは陽極であり、対向電極ＣＥは陰極である。
【0039】
パッシベーション膜ＰＳ上には、画素電極ＰＥが形成されている。画素電極ＰＥは、パッシベーション膜ＰＳに設けられたコンタクトホールＣＨ３及び平坦化膜ＰＬに設けたコンタクトホールを通ってソース電極ＳＥに接続されている。画素電極ＰＥは、光反射性を有する背面電極である。画素電極ＰＥは、透明な電極層と光反射性を有する電極層（例えば、Ａｌ）とが積層されて形成されている。上記透明な電極層としては、例えばＩＴＯ（インジウム錫酸化物）やＩＺＯ（インジウム亜鉛酸化物）を挙げることができる。
【0040】
画素電極ＰＥを形成する際、パッシベーション膜ＰＳ上に透明な導電材料を堆積し、次いで光反射性を有する導電材料を堆積し、その後、フォトリソグラフィ法を用いてパターニングを施すことにより画素電極ＰＥを形成する。
【0041】
パッシベーション膜ＰＳ上には、さらに、隔壁絶縁層ＰＩが形成されている。隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔（バンク）が設けられているか、或いは、画素電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩは、画素電極ＰＥに対応した位置に貫通孔ＰＩａを有している。
【0042】
画素電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが形成されている。発光層は、例えば、発光色が赤色、緑色、青色、又は無彩色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
【0043】
なお、ダイオードＯＬＥＤの発光色は、必ずしも赤色、緑色、青色、又は無彩色に分けられている必要はなく、無彩色のみであってもよい。この場合、ダイオードＯＬＥＤは、赤色、緑色及び青色のカラーフィルタと組合せることにより、赤色、緑色、青色、又は無彩色を発光することができる。
【0044】
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、対向電極ＣＥで被覆されている。この例では、対向電極ＣＥは、画素ＰＸ間で互いに接続された電極、すなわち共通電極である。また、この例では、対向電極ＣＥは、陰極であり且つ光透過性の前面電極である。対向電極ＣＥは、例えばＩＴＯやＩＺＯで形成されている。対向電極ＣＥは、矩形枠状の非表示領域Ｒ２にて図示しない低電位電源線ＰＳＬに電気的に接続されている。
【0045】
このような構造のダイオードＯＬＥＤでは、画素電極ＰＥから注入されたホールと、対向電極ＣＥから注入された電子とが有機物層ＯＲＧの内部で再結合したときに、有機物層ＯＲＧを構成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光し、この光が有機物層ＯＲＧから透明な対向電極ＣＥを介して外部へ放出される。
【0046】
次に図３及び図４を参照して、補助容量Ｃａｄの構成を詳細に説明する。図４は、本実施形態に係る表示装置を示す部分断面図であり、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、高電位電源線ＰＳＨ及び補助容量Ｃａｄを示す図である。
【0047】
導電層ＯＥ及び画素電極ＰＥは、互いに対向し、補助容量Ｃａｄ（容量部）を形成している。導電層ＯＥの電位は高電位Ｐｖｄｄに固定される。半導体層を利用すること無しに補助容量Ｃａｄの形成が可能になる。半導体層を利用する素子に対向した領域に補助容量Ｃａｄを形成することができ、すなわち、補助容量Ｃａｄを効率よく配置することができるため、スペースの利用効率の向上を図ることができる。
【0048】
また、この実施形態において、表示装置は上面発光型の表示装置であるため、導電層ＯＥを金属（例えば、Ａｌ）で形成することができる。なお、表示装置が下面発光型の表示装置であったり、液晶表示装置のように光透過型の表示装置であったりする場合、導電層ＯＥを金属で形成することはできないものである。
【0049】
次に図３乃至図６を参照して、導電層ＯＥの構成を詳細に説明する。図５は、本実施形態に係る実施例１の表示装置を示す平面図であり、導電層ＯＥの第１の例の全体的な概略構造を示す図である。図６は、本実施形態に係る実施例１の表示装置を示す平面図であり、導電層ＯＥの第２の例の全体的な概略構造を示す図である。
【0050】
図５並びに図３及び図４に示すように、導電層ＯＥは、表示領域Ｒ１に設けられている。導電層ＯＥは、平坦化膜ＰＬに設けられたコンタクトホールＣＨ１を通って出力スイッチＢＣＴのドレイン電極ＡＥに接続されている。本実施例１において、画素ＰＸはいわゆるＲＧＢＷ正方画素である。出力スイッチＢＣＴは、隣合う４個（列方向Ｙに隣合う２個及び行方向Ｘに隣合う２個）の画素ＰＸで共用されている。上記のことから、コンタクトホールＣＨ１は、隣合う４個の画素ＰＸに１個の割合で設けられている。
【0051】
導電層ＯＥは、複数の切欠きＯＥ１及び複数の開口ＯＥ２を有している。切欠きＯＥ１及び開口ＯＥ２は任意で導電層ＯＥに形成されていればよい。切欠きＯＥ１により、この切欠きと対向する配線（例えば、第１走査線Ｓｇａ及び第２走査線Ｓｇｂ）の負荷を低減することができる。開口ＯＥ２により、この開口と対向する配線（例えば、第１走査線Ｓｇａ、第２走査線Ｓｇｂ及び映像信号線ＶＬ）の負荷を低減することができる。
【0052】
導電層ＯＥは、ソース電極ＳＥと画素電極ＰＥとのコンタクト部に対して電気的に絶縁状態となるように上記コンタクト部に間隔を置いて形成されている。例えば切欠きＯＥ１や開口ＯＥ２が形成された領域においては、これらの領域を利用することにより、上記導電層ＯＥ及びコンタクト部間の絶縁状態を確保することができる。
【0053】
導電層ＯＥは、非表示領域Ｒ２まで延出して設けられている。非表示領域Ｒ２において、導電層ＯＥは、高電位電源線ＰＳＨと対向している。導電層ＯＥは、平坦化膜ＰＬの複数個所に設けられたコンタクトホールＣＨ２を通って高電位電源線ＰＳＨに接続されている。
【0054】
ここでは、高電位電源線ＰＳＨは、高電位電源（Ｐｖｄｄ）に電気的に接続され、非表示領域Ｒ２の一辺に設けられ、行方向Ｘに延出している。高電位電源線ＰＳＨは、ソース電極ＳＥ及びドレイン電極ＤＥ等と同一の層に金属（例えば、Ａｌ）で形成されている。高電位電源線ＰＳＨは、ソース電極ＳＥ及びドレイン電極ＤＥ等と同時に同一材料で形成され得る。
【0055】
また、平坦化膜ＰＬ上に設けられた導電層ＯＥを利用して画素ＰＸに高電位Ｐｖｄｄを与えることができるため、層間絶縁膜ＩＩ上に高電位Ｐｖｄｄに設定される高電位電源配線等を設けなくともよい。層間絶縁膜ＩＩ上の領域（配線及び電極形成領域）を有効に利用することができるため、高精細化の表示装置においても、画素ＰＸのレイアウト面積を確保することができる。
【0056】
図６並びに図３及び図４に示すように、導電層ＯＥ（導電層ＯＥの第２の例）は、図５に示した導電層ＯＥ（導電層ＯＥの第１の例）と概ね同様に形成されている。ここでは、導電層ＯＥは、複数形成され、列方向Ｙに沿って延出した帯状に形成されている。導電層ＯＥは、隣合う２つの列に位置した画素ＰＸに対向している。導電層ＯＥは、行方向Ｘに互いに間隔を置いて位置している。導電層ＯＥは、映像信号線ＶＬ（図１）と対向した領域から外れて位置している。このため、映像信号線ＶＬ等の負荷を低減することができる。
【0057】
導電層ＯＥは、複数の切欠きＯＥ１を有している。切欠きＯＥ１は、第１走査線Ｓｇａ及び第２走査線Ｓｇｂ等の配線と対向している。このため、切欠きＯＥ１と対向する配線の負荷を低減することができる。 また、導電層ＯＥは平坦化膜ＰＬ上に設けられるため、高精細化の表示装置においても、画素ＰＸのレイアウト面積を確保することができる。
【0058】
各導電層ＯＥは、非表示領域Ｒ２まで延出し非表示領域Ｒ２において高電位電源線ＰＳＨと対向している。各導電層ＯＥは、平坦化膜ＰＬに設けられたコンタクトホールＣＨ２を通って高電位電源線ＰＳＨに接続されている。
【0059】
なお、導電層ＯＥの構成は、上記導電層ＯＥの第１の例（図５）及び第２の例（図６）に限定されるものではなく種々変形可能である。例えば、導電層ＯＥは、複数形成され、行方向Ｘに沿って延出した帯状に形成されていてもよい。また、導電層ＯＥは、格子状に形成されていてもよい。
【0060】
次に、複数の画素ＰＸの配置構成について説明する。図７は本実施形態に係る実施例２の画素ＰＸの配置構成を示す概略図であり、図８は本実施形態に係る上記実施例１の画素ＰＸの配置構成を示す概略図である。
【0061】
図７に示すように、画素ＰＸはいわゆる縦ストライプ画素である。行方向Ｘには、赤色の画像を表示するように構成された画素ＰＸ、緑色の画像を表示するように構成された画素ＰＸ、青色の画像を表示するように構成された画素ＰＸ、及び無彩色の画像を表示するように構成された画素ＰＸが交互に並べられている。列方向Ｙには、同一色の画像を表示するように構成された画素ＰＸが並べられている。
【0062】
赤色（Ｒ）の画素ＰＸ、緑色（Ｇ）の画素ＰＸ、青色（Ｂ）の画素ＰＸ及び無彩色（Ｗ）の画素ＰＸは、絵素Ｐを形成している。本実施例１では、絵素Ｐは４個（４色）の画素ＰＸを有しているが、これに限定されるものではなく、種々変形可能である。例えば、無彩色の画素ＰＸを設けない場合、絵素Ｐは、赤色、緑色及び青色の３つ（３色）の画素ＰＸを有していてもよい。
【0063】
出力スイッチＢＣＴは、隣合う４個（列方向Ｙに隣合う２個及び行方向Ｘに隣合う２個）の画素ＰＸで共用されている。上記のことから、第１走査線Ｓｇａ及び第３走査線Ｓｇｃの本数はｍ／２本となっている。
【0064】
図８に示すように、画素ＰＸはいわゆるＲＧＢＷ正方画素である。複数の画素ＰＸは、第１画素と、第１画素に列方向Ｙに隣合う第２画素と、第１画素に行方向Ｘに隣合う第３画素と、第２画素に行方向Ｘに隣合い第３画素に列方向Ｙに隣合う第４画素とを有している。第１乃至第４画素は、赤色の画素ＰＸ、緑色の画素ＰＸ、青色の画素ＰＸ、及び無彩色の画素ＰＸである。絵素Ｐは、第１乃至第４画素を有している。
【0065】
例えば、偶数行に、赤色、緑色、青色及び無彩色の画素ＰＸの何れか２個が配置され、奇数行に、残りの２個が配置されている。本実施例２では、奇数行に赤色及び緑色の画素ＰＸが配置され、偶数行に青色及び無彩色の画素ＰＸが配置されている。出力スイッチＢＣＴは、第１乃至第４画素で共用されている。
【0066】
図９は、本実施形態に係る画素ＰＸを示す平面図である。図９では、４個の画素ＰＸ（１絵素Ｐ）で出力スイッチＢＣＴを共用した場合の画素ＰＸの構成を示している。ここでは、代表例として、ＲＧＢＷ正方配置画素を挙げている。
【0067】
図９に示すように、後述する高電位電源線ＳＬａを削除することができることが分かる。上述したように、導電層ＯＥを利用して高電位Ｐｖｄｄの電源を供給することができるためである。これにより、上述したことであるが、高精細化の表示装置においても、画素ＰＸのレイアウト面積を確保することができる。
【0068】
画素回路内の素子を効率良く配置するため、出力スイッチＢＣＴを共用（共有）する４個の画素ＰＸは、駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、保持容量Ｃｓ、補助容量Ｃａｄ、第２走査線Ｓｇｂが、出力スイッチＢＣＴを中心として、列方向Ｙ及び行方向Ｘにほぼ線対称となる配置となっている。また、列方向Ｙに隣接する画素では、画素スイッチＳＳＴと映像信号線ＶＬとのコンタクト部は共通化されている。
【0069】
ここで、本実施形態において、画素ＰＸ、絵素Ｐの用語で説明したが、画素を副画素と言い換えることが可能である。この場合、絵素が画素である。
【0070】
次に、上記のように構成された表示装置（有機ＥＬ表示装置）の動作について説明する。図１０、図１１、図１２、及び図１３は、それぞれ動作表示時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示すタイミングチャートである。
【0071】
図１０は縦ストライプ画素でオフセットキャンセル期間が１回の場合、図１１は縦ストライプ画素でオフセットキャンセル期間が複数回（ここでは代表例として２回）の場合、図１２はＲＧＢＷ正方画素でオフセットキャンセル期間が１回の場合、図１３はＲＧＢＷ正方画素でオフセットキャンセル期間が複数回（ここでは代表例として２回）の場合を表している。
【0072】
このため、上記実施例２の場合、図１０の制御信号又は図１１の制御信号を用いて表示装置を駆動することができる。そして、上記実施例１の場合、図１２の制御信号又は図１３の制御信号を用いて表示装置を駆動することができる。
【0073】
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、例えば、スタート信号（ＳＴＶ１〜ＳＴＶ３）とクロック（ＣＫＶ１〜ＣＫＶ３）とから各水平走査期間に対応した１水平走査期間の幅（Ｔｗ−Ｓｔａｒｔａ）のパルスを生成し、そのパルスを制御信号ＢＧ（１〜ｍ／２）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ／２）として出力する。ここでは、１水平走査期間を１Ｈとしている。
【0074】
画素回路の動作は、ソース初期化期間Ｐｉｓに行われるソース初期化動作と、ゲート初期化期間Ｐｉｇに行われるゲート初期化動作と、オフセットキャンセル期間Ｐｏに行われる、オフセットキャンセル（ＯＣ）動作と、映像信号書き込み期間Ｐｗに行われる映像信号書き込み動作と、表示期間Ｐｄ（発光期間）に行われる表示動作（発光動作）と、に分けられる。
【0075】
図１０乃至図１３、図１及び図２に示すように、まず、駆動部１０はソース初期化動作を行う。ソース初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）に設定される。
【0076】
出力スイッチＢＣＴ、画素スイッチＳＳＴがそれぞれオフ（非導通状態）、リセットスイッチＲＳＴがオン（導通状態）となり、ソース初期化動作が開始される。リセットスイッチＲＳＴがオンすることで、駆動トランジスタＤＲＴのソース電極及びドレイン電極がリセット電源の電位（リセット電位Ｖｒｓｔ）と同電位にリセットされ、ソース初期化動作は完了する。ここで、リセット電源（リセット電位Ｖｒｓｔ）は、例えば−２Ｖに設定されている。
【0077】
次に、駆動部１０はゲート初期化動作を行う。ゲート初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベルに設定される。出力スイッチＢＣＴがオフ、画素スイッチＳＳＴ及びリセットスイッチＲＳＴがオンとなり、ゲート初期化動作が開始される。
【0078】
ゲート初期化期間Ｐｉｇにおいて、映像信号線ＶＬから出力された初期化信号Ｖｉｎｉ（初期化電圧）は、画素スイッチＳＳＴを通して駆動トランジスタＤＲＴのゲート電極に印加される。これにより、駆動トランジスタＤＲＴのゲート電極の電位は、初期化信号Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。初期化信号Ｖｉｎｉの電圧レベルは、例えば、２Ｖに設定されている。
【0079】
続いて、駆動部１０はオフセットキャンセル動作を行なう。制御信号ＳＧがオン電位、制御信号ＢＧがオン電位（ハイレベル）、制御信号ＲＧがオフ電位（ローレベル）となる。これによりリセットスイッチＲＳＴがオフ、画素スイッチＳＳＴ及び出力スイッチＢＣＴがオンとなり、閾値のオフセットキャンセル動作が開始される。
【0080】
オフセットキャンセル期間Ｐｏにおいて、駆動トランジスタＤＲＴのゲート電極には映像信号線ＶＬ及び画素スイッチＳＳＴを通して初期化信号Ｖｉｎｉが与えられ、駆動トランジスタＤＲＴのゲート電極の電位は固定される。
【0081】
また、出力スイッチＢＣＴはオン状態にあり、高電位電源線ＰＳＨ（導電層ＯＥ）から駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電極の電位は、ソース初期化期間Ｐｉｓに書き込まれた電位（リセット電位Ｖｒｓｔ）を初期値とし、駆動トランジスタＤＲＴのドレイン電極−ソース電極間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間Ｐｏは例えば１μｓｅｃ程度の時間に設定されている。
【0082】
オフセットキャンセル期間Ｐｏ終了時点で、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈとなる。なお、Ｖｉｎｉは初期化信号Ｖｉｎｉの電圧値であり、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート電極−ソース電極間の電圧は、キャンセル点（Ｖｇｓ＝Ｖｔｈ）に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる（保持される）。なお、図１１及び図１３に示す例のように、オフセットキャンセル期間Ｐｏは必要に応じて複数回設ける事が可能である。
【0083】
続いて、映像信号書き込み期間Ｐｗでは、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベルに設定される。すると、画素スイッチＳＳＴ及び出力スイッチＢＣＴがオン、リセットスイッチＲＳＴがオフとなり、映像信号書き込み動作が開始される。
【0084】
映像信号書き込み期間Ｐｗにおいて、映像信号線ＶＬから画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲート電極に映像信号Ｖｓｉｇが書き込まれる。また、高電位電源線ＰＳＨから出力スイッチＢＣＴ及び駆動トランジスタＤＲＴを通り、ダイオードＯＬＥＤの容量部（寄生容量）Ｃｅｌを経由して低電位電源線ＰＳＬに電流が流れる。画素スイッチＳＳＴがオンした直後は、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ、Ｗ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。 なお、Ｖｓｉｇは映像信号Ｖｓｉｇの電圧値であり、Ｃｓは保持容量Ｃｓの容量であり、Ｃｅｌは容量部Ｃｅｌの容量であり、Ｃａｄは補助容量Ｃａｄの容量である。
【0085】
その後、ダイオードＯＬＥＤの容量部Ｃｅｌを経由して低電位電源線ＰＳＬに電流が流れ、映像信号書き込み期間Ｐｗ終了時には、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ、Ｗ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋ΔＶ１＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。なお、駆動トランジスタＤＲＴに流れる電流Ｉｄｒｔと容量Ｃｓ＋Ｃｅｌ＋Ｃａｄの関係は次の式で表され、ΔＶ１は、次の式から決定される映像信号Ｖｓｉｇの電圧値、映像書き込み期間Ｐｗ、トランジスタの移動度に対応したソース電極の電位の変位である。【数1】
【0086】
ここで、Ｉｄｒｔ＝β×(Ｖｇｓ−Ｖｔｈ)２
＝{（Ｖｓｉｇ−Ｖｉｎｉ）×（Ｃｅｌ＋Ｃａｄ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）｝２
である。
【0087】
βは次の式で定義される。
【0088】
β＝μ×Ｃｏｘ×Ｗ／２Ｌなお、Ｗは駆動トランジスタＤＲＴのチャネル幅、Ｌは駆動トランジスタＤＲＴのチャネル長、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート静電容量である。これにより、駆動トランジスタＤＲＴの移動度のばらつきが補正される。
【0089】
最後に、表示期間Ｐｄでは、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベルに設定される。出力スイッチＢＣＴがオン、画素スイッチＳＳＴ及びリセットスイッチＲＳＴがオフとなり、表示動作が開始される。
【0090】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅｌを出力する。この駆動電流ＩｅｌがダイオードＯＬＥＤに供給される。これにより、ダイオードＯＬＥＤが駆動電流Ｉｅｌに応じた輝度で発光し、表示動作を行う。ダイオードＯＬＥＤは、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【0091】
上述したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、及び表示動作を順次、各画素ＰＸで繰り返し行うことにより、所望の画像を表示する。
【0092】
上記のように構成された第１の実施形態に係る表示装置及び表示装置の駆動方法によれば、表示装置は、第１絶縁膜（平坦化膜ＰＬ）と、第３導電層（導電層ＯＥ）と、第２絶縁膜（パッシベーション膜ＰＳ）と、第４導電層（画素電極ＰＥ）を有する表示素子（ダイオードＯＬＥＤ）と、を備えている。
【0093】
平坦化膜ＰＬは、互いに異なる層に形成された半導体層（半導体層ＳＣ）、第１導電層（ゲート電極Ｇ）及び第２導電層（ソース電極ＳＥ、ドレイン電極ＤＥ、映像信号線ＶＬ）の上方に設けられている。導電層ＯＥは、平坦化膜ＰＬ上に設けられ高電位電源線ＰＳＨ（高電位電源）に接続されている。
【0094】
導電層ＯＥを利用して高電位電源を画素ＰＸに供給することができるため、第２導電層である後述する高電位電源線ＳＬａを削除することができる。これにより、上述したことであるが、高精細化の表示装置においても、画素ＰＸのレイアウト面積を確保することができる。
【0095】
導電層ＯＥ及び画素電極ＰＥは、互いに対向し、補助容量Ｃａｄ（容量部）を形成することができる。半導体層を利用すること無しに補助容量Ｃａｄの形成が可能になるため、半導体層を利用する素子に対向した領域に補助容量Ｃａｄを形成することができる。半導体層を利用して補助容量Ｃａｄを形成する場合に比べ、補助容量Ｃａｄを効率よく配置することができるため、スペースの利用効率の向上を図ることができる。そして、画素ＰＸの高精細化に寄与することができる。
【0096】
表示装置は、複数の映像信号線ＶＬと、複数の走査線（第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ）と、複数のリセット配線Ｓｇｒと、複数の画素ＰＸと、を備えている。各画素ＰＸは、駆動トランジスタＤＲＴと、ダイオードＯＬＥＤと、画素スイッチＳＳＴと、出力スイッチＢＣＴと、保持容量Ｃｓと、補助容量Ｃａｄと、を有している。
【0097】
ダイオードＯＬＥＤは、高電位電源線ＰＳＨと低電位電源線ＰＳＬとの間に接続されている。駆動トランジスタＤＲＴは、ダイオードＯＬＥＤに接続されたソース電極と、リセット配線Ｓｇｒに接続されたドレイン電極と、ゲート電極とを有している。出力スイッチＢＣＴは、導電層ＯＥと駆動トランジスタＤＲＴのドレイン電極との間に接続され、導電層ＯＥと駆動トランジスタＤＲＴのドレイン電極との間を導通状態又は非導通状態に切替える。
【0098】
画素スイッチＳＳＴは、映像信号線ＶＬと駆動トランジスタＤＲＴのゲート電極Ｇとの間に接続され、映像信号線ＶＬを通して与えられる映像信号Ｖｓｉｇを駆動トランジスタＤＲＴのゲート電極Ｇ側に取り込むかどうかを切替える。保持容量Ｃｓは、駆動トランジスタＤＲＴのソース電極ＳＥ及びゲート電極Ｇ間に接続されている。駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、画素スイッチＳＳＴ及び保持容量Ｃｓは、複数の半導体層を利用して形成されている。
【0099】
複数の画素ＰＸの中、列方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。この実施形態において、４個の画素ＰＸが１個の出力スイッチＢＣＴを共用している。
【0100】
各画素ＰＸに出力スイッチＢＣＴを１個ずつ設ける場合に比べ、出力スイッチＢＣＴの個数を１／４に低減することができ、第１走査線Ｓｇａ、第３走査線Ｓｇｃ及びリセット配線Ｓｇｒの本数を１／２に低減することができ、リセットスイッチＲＳＴの個数を１／２に低減することができる。このため、表示装置の狭額縁化を図ることができ、高精細化を図ることができ、又は高精細な表示装置を得ることができる。
【0101】
表示期間Ｐｄにおいて、駆動トランジスタＤＲＴの飽和領域の出力電流ＩｅｌをダイオードＯＬＥＤに与え、発光させる。ここで、駆動トランジスタＤＲＴの利得係数をβとすると、出力電流Ｉｅｌは次の式で表される。
【0102】
Ｉｅｌ＝β×｛（Ｖｓｉｇ−Ｖｉｎｉ−ΔＶ１）×（Ｃｅｌ＋Ｃａｄ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）｝２βは次の式で定義される。
【0103】
β＝μ×Ｃｏｘ×Ｗ／２Ｌなお、Ｗは駆動トランジスタＤＲＴのチャネル幅、Ｌは駆動トランジスタＤＲＴのチャネル長、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート静電容量である。
【0104】
このため、出力電流Ｉｅｌは、駆動トランジスタＤＲＴの閾値電圧Ｖｔｈに依存しない値となり、出力電流Ｉｅｌへの駆動トランジスタＤＲＴの閾値電圧のばらつきによる影響を排除することができる。
【0105】
また、上記ΔＶ１は、駆動トランジスタＤＲＴの移動度μが大きい程、絶対値が大きい値となるため、移動度μの影響も補償することができる。従って、これらのばらつきに起因する表示不良、スジムラ、ざらつき感の発生を抑制し、高品位の画像表示を行うことができる。 上記のことから、高精細な表示装置及び表示装置の駆動方法を得ることができる。
【0106】
次に、第２の実施形態に係る表示装置及び表示装置の駆動方法について説明する。この実施形態において、上述した第１の実施形態と同一機能部分には同一符号を付し、その詳細な説明は省略する。
【0107】
図１４は、第２の実施形態に係る表示装置の画素ＰＸの等価回路図である。図１５は、第２の実施形態に係る実施例１の表示装置を示す平面図であり、導電層ＯＥ、ＱＥの全体的な概略構造を示す図である。
【0108】
図１４及び図１５に示すように、平坦化膜ＰＬ上に形成される第３導電層は、導電層ＯＥだけでなく導電層ＱＥも有している。この実施形態において、導電層ＱＥは、金属（例えば、Ａｌ：アルミニウム）で形成されている。導電層ＱＥは、導電層ＯＥ等と同時に同一材料で形成され得る。
【0109】
導電層ＱＥは、複数形成され、列方向Ｙに沿って延出した帯状に形成されている。導電層ＱＥは、隣合う２つの列に位置した画素ＰＸに対向している。導電層ＯＥ及び導電層ＱＥは、行方向Ｘに交互に並べられ、互いに間隔を置いて位置している。導電層ＱＥは、映像信号線ＶＬ（図１）と対向した領域から外れて位置している。このため、映像信号線ＶＬ等の負荷を低減することができる。なお、導電層ＯＥ及び導電層ＱＥは、上記第１の実施形態に示した切欠きを有していてもよい。
【0110】
導電層ＱＥは、ソース電極ＳＥと画素電極ＰＥとのコンタクト部に対して電気的に絶縁状態となるように上記コンタクト部に間隔を置いて形成されている。 また、導電層ＱＥも平坦化膜ＰＬ上に設けられるため、高精細化の表示装置においても、画素ＰＸのレイアウト面積を確保することができる。
【0111】
各導電層ＱＥは、非表示領域Ｒ２まで延出し非表示領域Ｒ２において低電位電源線ＰＳＬと対向している。各導電層ＱＥは、平坦化膜ＰＬに設けられたコンタクトホールＣＨ４を通って低電位電源線ＰＳＬに接続されている。
【0112】
ここでは、低電位電源線ＰＳＬは、低電位電源（Ｐｖｓｓ）に電気的に接続され、非表示領域Ｒ２の一辺に設けられ、行方向Ｘに延出し、高電位電源線ＰＳＨと並んでいる。低電位電源線ＰＳＬは、高電位電源線ＰＳＨ、ソース電極ＳＥ及びドレイン電極ＤＥ等と同一の層に金属（例えば、Ａｌ）で形成されている。低電位電源線ＰＳＬは、低電位電源線ＰＳＬ等と同時に同一材料で形成され得る。
【0113】
また、この実施形態においても、導電層ＯＥを利用して画素ＰＸに高電位Ｐｖｄｄを与えることができるため、層間絶縁膜ＩＩ上に高電位Ｐｖｄｄに設定される高電位電源配線等を設けなくともよい。層間絶縁膜ＩＩ上の領域（配線及び電極形成領域）を有効に利用することができるため、高精細化の表示装置においても、画素ＰＸのレイアウト面積を確保することができる。
【0114】
列方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。この実施形態において、行方向Ｘ及び列方向Ｙに隣合う８個（２行４列）の画素ＰＸは、１つの出力スイッチＢＣＴを共用している。このため、１つの出力スイッチＢＣＴは、上記８個の画素ＰＸに高電位Ｐｖｄｄの電源を与える。
【0115】
導電層ＱＥと対向した画素ＰＸにおいて、補助容量Ｃａｄは、導電層ＱＥ及び画素電極ＰＥが互いに対向して形成されている。なお、導電層ＯＥと対向した画素ＰＸにおいて、補助容量Ｃａｄは、導電層ＯＥ及び画素電極ＰＥが互いに対向して形成されている。導電層ＯＥの電位を低電位Ｐｖｓｓに固定することができる。
【0116】
また、この場合も、半導体層を利用すること無しに補助容量Ｃａｄの形成が可能になる。半導体層を利用する素子に対向した領域に補助容量Ｃａｄを形成することができ、すなわち、補助容量Ｃａｄを効率よく配置することができるため、スペースの利用効率の向上を図ることができる。
【0117】
図１６は、第２の実施形態に係る実施例２の表示装置を示す平面図であり、導電層ＯＥ、ＱＥの全体的な概略構造を示す図である。 図１４及び図１６に示すように、導電層ＯＥ及び導電層ＱＥは、図１５に示した導電層ＯＥ、ＱＥと概ね同様に形成されている。本実施例２において、導電層ＯＥと導電層ＱＥとの比率は１対２である。ここで、導電層ＱＥも平坦化膜ＰＬ上に設けられるため、高精細化の表示装置においても、画素ＰＸのレイアウト面積を確保することができる。
【0118】
列方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。この実施形態において、行方向Ｘ及び列方向Ｙに隣合う１２個（２行６列）の画素ＰＸは、１つの出力スイッチＢＣＴを共用している。このため、１つの出力スイッチＢＣＴは、上記１２個の画素ＰＸに高電位Ｐｖｄｄの電源を与える。
【0119】
上記のように構成された第２の実施形態に係る表示装置及び表示装置の駆動方法によれば、表示装置は、第１絶縁膜（平坦化膜ＰＬ）と、第３導電層（導電層ＯＥ、ＱＥ）と、第２絶縁膜（パッシベーション膜ＰＳ）と、第４導電層（画素電極ＰＥ）を有する表示素子（ダイオードＯＬＥＤ）と、を備えている。本実施形態に係る表示装置の駆動方法としては、上記第１の実施形態係る表示装置の駆動方法を採ることができる。このため、上記第１の実施形態と同様の効果を得ることができる。
【0120】
補助容量Ｃａｄ（容量部）は、導電層ＯＥ及び画素電極ＰＥが互いに対向して形成され、又は導電層ＱＥ及び画素電極ＰＥが互いに対向して形成されている。半導体層を利用すること無しに補助容量Ｃａｄの形成が可能になるため、補助容量Ｃａｄを効率よく配置することができる。
【0121】
また、平坦化膜ＰＬ上には、導電層ＯＥだけでなく、導電層ＱＥを配置することもできるため、第３導電層のレイアウトの幅を広けることができる。 さらに、本実施形態において、表示領域Ｒ１の導電層ＱＥは、低電位電源線ＰＳＬに接続され、低電位Ｐｖｓｓに設定されている。このため、輝度傾斜を緩和することができる。なお、輝度傾斜の緩和に関しては第３の実施形態にて説明する。
上記のことから、高精細な表示装置及び表示装置の駆動方法を得ることができる。
【0122】
次に、第３の実施形態に係る表示装置及び表示装置の駆動方法について説明する。この実施形態において、上述した第１の実施形態と同一機能部分には同一符号を付し、その詳細な説明は省略する。
【0123】
図１７は、本実施形態に係る表示装置の画素ＰＸの等価回路図である。図１８は、本実施形態に係る表示装置を示す部分断面図であり、駆動トランジスタＤＲＴ、低電位電源線ＰＳＬ及び補助容量Ｃａｄを示す図である。
【0124】
図１７及び図１８に示すように、第３導電層は導電層ＱＥを有している。導電層ＱＥ及び画素電極ＰＥは、互いに対向し、補助容量Ｃａｄ（容量部）を形成している。導電層ＱＥの電位は低電位Ｐｖｓｓに固定される。半導体層を利用すること無しに補助容量Ｃａｄの形成が可能になる。補助容量Ｃａｄを効率よく配置することができるため、スペースの利用効率の向上を図ることができる。また、この実施形態において、表示装置は上面発光型の表示装置であるため、導電層ＱＥを金属（例えば、Ａｌ）で形成することができる。
【0125】
次に図１７乃至図２１を参照して、導電層ＱＥ及び低電位電源線ＰＳＬの構成を詳細に説明する。図１９は、本実施形態に係る実施例１の表示装置を示す平面図であり、導電層ＱＥ及び低電位電源線ＰＳＬの全体的な概略構造を示す図である。図２０は、本実施形態に係る実施例２の表示装置を示す平面図であり、導電層ＱＥ及び低電位電源線ＰＳＬの全体的な概略構造を示す図である。図２１は、本実施形態に係る実施例３の表示装置を示す平面図であり、導電層ＱＥ及び低電位電源線ＰＳＬの全体的な概略構造を示す図である。
【0126】
図１９並びに図１７及び図１８に示すように、低電位電源線ＰＳＬは、矩形枠状の非表示領域Ｒ２に設けられている。低電位電源線ＰＳＬは、矩形枠状に一体的に形成されている。低電位電源線ＰＳＬには端子Ｔ１、Ｔ２が接続されている。ここでは、低電位電源線ＰＳＬ及び端子Ｔ１、Ｔ２は、一体に形成されている。低電位電源線ＰＳＬ及び端子Ｔ１、Ｔ２は、ソース電極ＳＥ及びドレイン電極ＤＥ等と同一の層に金属（例えば、Ａｌ）で形成されている。低電位電源線ＰＳＬ及び端子Ｔ１、Ｔ２は、ソース電極ＳＥ及びドレイン電極ＤＥ等と同時に同一材料で形成され得る。低電位電源線ＰＳＬは、端子Ｔ１、Ｔ２を介して低電位電源（Ｐｖｓｓ）に接続され、定電位（低電位Ｐｖｓｓ）に固定されている。
【0127】
導電層ＱＥは、表示領域Ｒ１に設けられている。導電層ＱＥは、複数の開口ＱＥ１を有している。開口ＱＥ１は任意で導電層ＱＥに形成されていればよい。開口ＱＥ１により、この開口と対向する配線（例えば、第１走査線Ｓｇａ、第２走査線Ｓｇｂ及び映像信号線ＶＬ）の負荷を低減することができる。
【0128】
導電層ＱＥは、ソース電極ＳＥと画素電極ＰＥとのコンタクト部に対して電気的に絶縁状態となるように上記コンタクト部に間隔を置いて形成されている。例えば開口ＱＥ１が形成された領域においては、これらの領域を利用することにより、上記導電層ＱＥ及びコンタクト部間の絶縁状態を確保することができる。
【0129】
導電層ＱＥは、非表示領域Ｒ２まで延出して設けられている。非表示領域Ｒ２において、導電層ＱＥは、低電位電源線ＰＳＬと対向している。導電層ＱＥは、平坦化膜ＰＬの複数個所に設けられたコンタクトホールＣＨ４を通って低電位電源線ＰＳＬに接続されている。コンタクトホールＣＨ４は非表示領域Ｒ２の各辺に設けられている。ここでは、コンタクトホールＣＨ４は、非表示領域Ｒ２の各辺にほぼ等間隔に複数個設けられている。
【0130】
図２０並びに図１７及び図１８に示すように、低電位電源線ＰＳＬは、非表示領域Ｒ２の一辺に設けられている。低電位電源線ＰＳＬは、帯状に形成され行方向Ｘに延出している。低電位電源線ＰＳＬには端子Ｔ１、Ｔ２が接続されている。ここでは、低電位電源線ＰＳＬ及び端子Ｔ１、Ｔ２は、一体に形成されている。低電位電源線ＰＳＬ等は金属（例えば、Ａｌ）で形成されている。低電位電源線ＰＳＬは、定電位（低電位Ｐｖｓｓ）に固定されている。
【0131】
第２導電層は、低電位電源線ＰＳＬなどの他、補助電極ＲＥも有している。補助電極ＲＥは、表示領域Ｒ１に対して低電位電源線ＰＳＬの反対側の非表示領域Ｒ２に設けられている。補助電極ＲＥは、帯状に形成され行方向Ｘに延出している。補助電極ＲＥも、金属（例えば、Ａｌ）で形成されている。
【0132】
導電層ＱＥは、表示領域Ｒ１に設けられている。導電層ＱＥは、複数の開口ＱＥ１を有している。導電層ＱＥは、ソース電極ＳＥと画素電極ＰＥとのコンタクト部に対して電気的に絶縁状態となるように上記コンタクト部に間隔を置いて形成されている。
【0133】
導電層ＱＥは、非表示領域Ｒ２まで延出して設けられている。非表示領域Ｒ２において、導電層ＱＥは、一方で低電位電源線ＰＳＬと対向し、他方で補助電極ＲＥと対向している。導電層ＱＥは、平坦化膜ＰＬの複数個所に設けられたコンタクトホールＣＨ４を通って低電位電源線ＰＳＬに接続されている。また、導電層ＱＥは、平坦化膜ＰＬの複数個所に設けられたコンタクトホールＣＨ５を通って補助電極ＲＥに接続されている。
【0134】
ここで、端子Ｔ１、Ｔ２（アウターリードボンディングのパッド）が設けられた側を下側とすると、低電位電源線ＰＳＬは非表示領域Ｒ２の下側に位置し、補助電極ＲＥは非表示領域Ｒ２の上側に位置している。
【0135】
図２１並びに図１７及び図１８に示すように、第１低電位電源線としての低電位電源線ＰＳＬ１（ＰＳＬ）は、非表示領域Ｒ２の一辺に設けられている。低電位電源線ＰＳＬ１は、帯状に形成され列方向Ｙに延出している。低電位電源線ＰＳＬ１には端子Ｔ１が接続されている。ここでは、低電位電源線ＰＳＬ１及び端子Ｔ１は、一体に形成されている。
【0136】
第２低電位電源線としての低電位電源線ＰＳＬ２（ＰＳＬ）は、非表示領域Ｒ２の他の一辺に設けられている。低電位電源線ＰＳＬ２は、表示領域Ｒ１に対して低電位電源線ＰＳＬ１の反対側の非表示領域Ｒ２に位置している。低電位電源線ＰＳＬ２は、帯状に形成され列方向Ｙに延出している。低電位電源線ＰＳＬ２には端子Ｔ２が接続されている。ここでは、低電位電源線ＰＳＬ２及び端子Ｔ２は、一体に形成されている。低電位電源線ＰＳＬ１、ＰＳＬ２等は金属（例えば、Ａｌ）で形成されている。低電位電源線ＰＳＬ１、ＰＳＬ２は、定電位（低電位Ｐｖｓｓ）に固定されている。
【0137】
導電層ＱＥは、表示領域Ｒ１に設けられている。導電層ＱＥは、複数の開口ＱＥ１を有している。導電層ＱＥは、ソース電極ＳＥと画素電極ＰＥとのコンタクト部に対して電気的に絶縁状態となるように上記コンタクト部に間隔を置いて形成されている。
【0138】
導電層ＱＥは、非表示領域Ｒ２まで延出して設けられている。非表示領域Ｒ２において、導電層ＱＥは、一方で低電位電源線ＰＳＬ１と対向し、他方で低電位電源線ＰＳＬ２と対向している。導電層ＱＥは、平坦化膜ＰＬの複数個所に設けられたコンタクトホールＣＨ４を通って低電位電源線ＰＳＬ１、ＰＳＬ２に接続されている。
【0139】
上記実施例１乃至３の導電層ＱＥは格子状（網目状）に形成されているということができる。但し、導電層ＱＥの形状は上述した例に限定されるものではなく種々変形可能である。例えば、導電層ＱＥは、行方向Ｘ又は列方向Ｙに延出したストライプ状に設けられていてもよい。
【0140】
図２２は、本実施形態に係る画素ＰＸを示す平面図である。図２２では、４個の画素ＰＸ（１絵素Ｐ）で出力スイッチＢＣＴを共用した場合の画素ＰＸの構成を示している。ここでは、代表例として、ＲＧＢＷ正方配置画素を挙げている。
【0141】
図２２に示すように、第２導電層は高電位電源線ＳＬａを有している。表示領域Ｒ１において、高電位電源線ＳＬａは、列方向Ｙに延出して形成されている。高電位電源線ＳＬａは、非表示領域Ｒ２まで延出して形成され、高電位電源線ＰＳＨに接続されている。出力スイッチＢＣＴのドレイン電極ＡＥには、高電位電源線ＳＬａを介して高電位電源が与えられる。第３導電層は、高電位Ｐｖｄｄに設定される導電層ＯＥを有してないためである。
【0142】
画素回路内の素子を効率良く配置するため、出力スイッチＢＣＴを共用（共有）する４個の画素ＰＸは、駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、保持容量Ｃｓ、補助容量Ｃａｄ、第２走査線Ｓｇｂが、出力スイッチＢＣＴを中心として、列方向Ｙ及び行方向Ｘにほぼ線対称となる配置となっている。
【0143】
上記のように構成された第３の実施形態に係る表示装置及び表示装置の駆動方法によれば、表示装置は、第１絶縁膜（平坦化膜ＰＬ）と、第３導電層（導電層ＱＥ）と、第２絶縁膜（パッシベーション膜ＰＳ）と、第４導電層（画素電極ＰＥ）を有する表示素子（ダイオードＯＬＥＤ）と、を備えている。本実施形態に係る表示装置の駆動方法としては、上記第１の実施形態係る表示装置の駆動方法を採ることができる。
【0144】
補助容量Ｃａｄ（容量部）は、導電層ＱＥ及び画素電極ＰＥが互いに対向して形成されている。半導体層を利用すること無しに補助容量Ｃａｄの形成が可能になるため、補助容量Ｃａｄを効率よく配置することができる。このため、上記第１の実施形態と同様の効果を得ることができる。
【0145】
第５導電層としての対向電極ＣＥは、光取り出し側の電極であり、ＩＴＯやＩＺＯ等の透明な導電材料で形成されている。ところで、上記材料は、金属材料と比べて電気抵抗値が高いため、対向電極ＣＥでの電位降下による輝度分布が生じることが懸念される。しかしながら、本実施形態において、低電位電源線ＰＳＬだけでなく、低電位電源線ＰＳＬに接続された表示領域Ｒ１の導電層ＱＥや非表示領域Ｒ２の補助電極ＲＥも低電位Ｐｖｓｓに設定されている。
【0146】
非表示領域Ｒ２の低電位電源線ＰＳＬだけが低電位Ｐｖｓｓに設定される場合に生じる電位傾斜を緩和することができ、低電位Ｐｖｓｓの傾斜による輝度傾斜を緩和することができる。しかも、表示領域Ｒ１全体に導電層ＱＥが設けられているため、上記第２の実施形態よりも輝度傾斜を緩和することができる。 上記のことから、高精細な表示装置及び表示装置の駆動方法を得ることができる。
【0147】
次に、第４の実施形態に係る表示装置及び表示装置の駆動方法について説明する。この実施形態において、上述した第３の実施形態と同一機能部分には同一符号を付し、その詳細な説明は省略する。図２３は、本実施形態に係る表示装置を示す平面図であり、導電層ＱＥ、対向電極ＣＥ及び低電位電源線ＰＳＬの全体的な概略構造を示す図である。
【0148】
図２３に示すように、低電位電源線ＰＳＬ１及び低電位電源線ＰＳＬ２は、非表示領域Ｒ２の一辺に設けられている。低電位電源線ＰＳＬ１は、帯状に形成され列方向Ｙに延出し、端子Ｔ１に接続されている。ここでは、低電位電源線ＰＳＬ１及び端子Ｔ１は、一体に形成されている。低電位電源線ＰＳＬ２は、帯状に形成され列方向Ｙに延出し、端子Ｔ２に接続されている。ここでは、低電位電源線ＰＳＬ２及び端子Ｔ２は、一体に形成されている。
【0149】
非表示領域Ｒ２の一辺において、導電層ＱＥは、低電位電源線ＰＳＬ１及び低電位電源線ＰＳＬ２と対向している。導電層ＱＥは、平坦化膜ＰＬの複数個所に設けられたコンタクトホールＣＨ４を通って低電位電源線ＰＳＬ１、ＰＳＬ２に接続されている。
【0150】
第５導電層としての対向電極ＣＥは、表示領域Ｒ１及び非表示領域Ｒ２において、導電層ＱＥに対向している。対向電極ＣＥは、表示領域Ｒ１を挟んで位置した非表示領域Ｒ２の２個所で導電層ＱＥに接続されている。
【0151】
ここでは、対向電極ＣＥは、非表示領域Ｒ２の一辺で、パッシベーション膜ＰＳ及び隔壁絶縁層ＰＩ（隔壁絶縁層ＰＩが位置していなければパッシベーション膜ＰＳのみ）に形成されたコンタクトホールＣＨ６を通って導電層ＱＥに接続されている。また、対向電極ＣＥは、非表示領域Ｒ２の他の一辺で、パッシベーション膜ＰＳ及び隔壁絶縁層ＰＩ（隔壁絶縁層ＰＩが位置していなければパッシベーション膜ＰＳのみ）に形成されたコンタクトホールＣＨ７を通って導電層ＱＥに接続されている。
【0152】
なお、対向電極ＣＥと導電層ＱＥとは３個所以上で接続されていてもよい。例えば、対向電極ＣＥと導電層ＱＥとは、非表示領域Ｒ２の３辺で接続されていてもよく、非表示領域Ｒ２の４辺全てで接続されていてもよい。
【0153】
上記のように構成された第４の実施形態に係る表示装置及び表示装置の駆動方法によれば、表示装置は、第１絶縁膜（平坦化膜ＰＬ）と、第３導電層（導電層ＱＥ）と、第２絶縁膜（パッシベーション膜ＰＳ）と、第４導電層（画素電極ＰＥ）を有する表示素子（ダイオードＯＬＥＤ）と、を備えている。本実施形態に係る表示装置の駆動方法としては、上記第１の実施形態係る表示装置の駆動方法を採ることができる。
【0154】
補助容量Ｃａｄ（容量部）は、導電層ＱＥ及び画素電極ＰＥが互いに対向して形成されている。半導体層を利用すること無しに補助容量Ｃａｄの形成が可能になるため、補助容量Ｃａｄを効率よく配置することができる。低電位電源線ＰＳＬに接続された表示領域Ｒ１の導電層ＱＥは低電位Ｐｖｓｓに設定されている。このため、上記第３の実施形態と同様の効果を得ることができる。
【0155】
さらに、本実施形態において、対向電極ＣＥと導電層ＱＥとは、表示領域Ｒ１を挟んで位置した非表示領域Ｒ２の２個所で接続されている。対向電極ＣＥと導電層ＱＥとが１個所（１辺）のみで接続されている場合に比べて対向電極ＣＥの電位（低電位Ｐｖｓｓ）の傾斜をより緩和することができ、輝度傾斜をより緩和することができる。このため、上記第３の実施形態よりも輝度傾斜を緩和することができる。 上記のことから、高精細な表示装置及び表示装置の駆動方法を得ることができる。
【0156】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0157】
例えば、第３導電層は、接続電極ＢＥをさらに有していてもよい。ここでは、第３導電層が導電層ＱＥ及び接続電極ＢＥを有している場合を仮定する。図２４に示すように、導電層ＱＥ及び接続電極ＢＥは、金属（例えば、Ａｌ）で形成されている。接続電極ＢＥは、平坦化膜ＰＬに設けたコンタクトホールを通って、駆動トランジスタＤＲＴのソース電極ＳＥに接続されている。
【0158】
画素電極ＰＥは、パッシベーション膜ＰＳに設けたコンタクトホールＣＨ３を通って接続電極ＢＥに接続されている。上記のように、画素電極ＰＥは、駆動トランジスタＤＲＴのソース電極ＳＥに間接的に接続されていてもよい。なお、導電層ＱＥは、接続電極ＢＥに間隔を置いて形成されている。
【0159】
また、第３導電層は、接続電極ＢＥ及び接続電極ＥＥをさらに有していてもよい。ここでは、第３導電層が導電層ＱＥ、接続電極ＢＥ及び接続電極ＥＥを有している場合を仮定する。
【0160】
図２５に示すように、導電層ＱＥは金属（例えば、Ａｌ）で形成されている。接続電極ＢＥ及び接続電極ＥＥは、透明な導電材料（例えば、ＩＴＯ又はＩＺＯ）で形成されている。接続電極ＥＥは、平坦化膜ＰＬに形成されたコンタクトホールＣＨ４を通って低電位電源線ＰＳＬに接続されている。ＩＴＯなどで接続電極ＢＥ及び接続電極ＥＥを形成した後、Ａｌなどで導電層ＱＥを形成している。
【0161】
また、図示しないが、透明な導電材料で接続電極ＢＥ及び接続電極ＥＥ等を形成する際、非表示領域Ｒ２で、低電位電源線ＰＳＬや映像信号線ＶＬなどの配線上に、同一の材料で電極層を形成してもよい。ＩＴＯなどで形成された電極層は、防湿性を有し、大気に露出されている。すなわち、大気に露出される配線を、上記電極層で覆うことができるため、配線（製品）の劣化を低減することができる。
【0162】
ＴＦＴの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。各スイッチを構成するＴＦＴや駆動トランジスタＤＲＴは、Ｎチャネル型のＴＦＴに限らず、Ｐチャネル型のＴＦＴで形成されていてもよい。同様に、リセットスイッチＲＳＴは、Ｐチャネル型又はＮチャネル型のＴＦＴで形成されていればよい。駆動トランジスタＤＲＴ及びスイッチの形状、寸法は、前述した実施形態に限定されることなく、必要に応じて変更可能である。
【0163】
また、出力スイッチＢＣＴは、４個、８個又は１２個の画素ＰＸに１つ設けて共有される構成としたが、これに限らず、必要に応じて、出力スイッチＢＣＴの数を増減可能である。
【0164】
またさらに、１行の全ての画素ＰＸが１個の出力スイッチＢＣＴを共用してもよい。この場合、出力スイッチＢＣＴ及び第１走査線Ｓｇａは、走査線駆動回路ＹＤＲ２（ＹＤＲ１）に設けられていてもよい。すなわち、出力スイッチＢＣＴにおいて、ソース電極は高電位電源に接続され、ドレイン電極はリセット配線Ｓｇｒに接続され、ゲート電極は第１走査線Ｓｇａに接続される。 さらに、画素ＰＸを構成する自己発光素子は、ダイオード（有機ＥＬダイオード）ＯＬＥＤに限定されず自己発光可能な様々な表示素子を適用して形成することが可能である。
【0165】
さらにまた、補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極と定電位の配線との間に接続されていればよい。定電位の配線としては、高電位電源線ＰＳＨや、低電位電源線ＰＳＬを挙げることができる。 本発明の実施形態は、表示装置及び表示装置の駆動方法に限らず、各種の表示装置及び表示装置の駆動方法に適用することが可能である。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］互いに異なる層に形成された複数の半導体層、第１導電層及び第２導電層の上方に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられ高電位電源及び低電位電源の何れか一方に接続された第３導電層と、
前記第１絶縁膜及び第３導電層上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた第４導電層を有する表示素子と、を備え、
前記第３導電層及び第４導電層は、互いに対向し、容量部を形成する表示装置。
［２］行方向及び列方向に沿ってマトリクス状に設けられた複数の画素をさらに備え、
前記複数の画素の各々は、
前記高電位電源と前記低電位電源との間に接続された前記表示素子と、
前記表示素子に接続されたソース電極と、リセット配線に接続されたドレイン電極と、ゲート電極とを有した駆動トランジスタと、
前記高電位電源と前記駆動トランジスタのドレイン電極との間に接続され、前記高電位電源と前記駆動トランジスタのドレイン電極との間を導通状態又は非導通状態に切替える出力スイッチと、
映像信号線と前記駆動トランジスタのゲート電極との間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、
前記駆動トランジスタのソース電極とゲート電極との間に接続された保持容量と、を備え、
前記駆動トランジスタ、出力スイッチ、画素スイッチ及び保持容量は、前記複数の半導体層を利用して形成される［１］に記載の表示装置。
［３］前記映像信号線は、前記列方向に延出して形成され、
前記第３導電層は、前記列方向に延出して帯状に形成され、前記映像信号線と対向した領域から外れて位置している［２］に記載の表示装置。
［４］前記出力スイッチは、前記複数の画素で共用されている［２］に記載の表示装置。
［５］前記第３導電層と同一の層に設けられ、前記列方向に延出して帯状に形成され、前記第３導電層に間隔を置いて位置しているとともに前記映像信号線と対向した領域から外れて位置し、前記高電位電源及び前記低電位電源の何れか他方に接続された他の第３導電層をさらに備えている［１］に記載の表示装置。
［６］矩形状の表示領域から外れた矩形枠状の非表示領域に設けられ金属で形成され前記低電位電源に接続された低電位電源線をさらに備え、
前記第３導電層は、前記表示領域及び非表示領域に設けられ、前記非表示領域の各辺で前記低電位電源線に接続されている［１］に記載の表示装置。
［７］表示領域から外れた非表示領域に設けられ金属で形成され前記低電位電源に接続された低電位電源線と、
前記表示領域に対して前記低電位電源線の反対側の前記非表示領域に設けられ金属で形成された補助電極と、をさらに備え、
前記第３導電層は、前記表示領域及び非表示領域に設けられ、前記低電位電源線及び補助電極に接続されている［１］に記載の表示装置。
［８］表示領域から外れた非表示領域に設けられ金属で形成され前記低電位電源に接続された第１低電位電源線と、
前記表示領域に対して前記低電位電源線の反対側の前記非表示領域に設けられ金属で形成され前記低電位電源に接続された第２低電位電源線と、をさらに備え、
前記第３導電層は、前記表示領域及び非表示領域に設けられ、前記第１低電位電源線及び第２低電位電源線に接続されている［１］に記載の表示装置。
［９］表示領域から外れた非表示領域に設けられ金属で形成され前記低電位電源に接続された低電位電源線と、
前記第４導電層の上方で前記表示領域及び非表示領域に設けられ前記表示素子を形成する第５導電層と、をさらに備え、
前記第３導電層は、前記表示領域及び非表示領域に設けられ、前記低電位電源線に接続され、
前記第５導電層は、前記表示領域を挟んで位置した前記非表示領域の２個所で前記第３導電層に接続されている［１］に記載の表示装置。
［１０］前記第３導電層は、金属で形成されている［１］乃至［９］の何れか１に記載の表示装置。
【符号の説明】
【0166】
ＤＰ…表示パネル、１０…駆動部、１２…コントローラ、ＹＤＲ１，ＹＤＲ２…走査線駆動回路、ＸＤＲ…信号線駆動回路、Ｓｇａ…第１走査線、Ｓｇｂ…第２走査線、Ｓｇｃ…第３走査線、Ｓｇｒ…リセット配線、ＶＬ…映像信号線、ＳＬａ…高電位電源線、Ｐ…絵素、ＰＸ…画素、ＯＬＥＤ…有機ＥＬダイオード、ＳＳＴ…画素スイッチ、ＤＲＴ…駆動トランジスタ、ＢＣＴ…出力スイッチ、ＲＳＴ…リセットスイッチ、Ｃｓ…保持容量、Ｃａｄ…補助容量、ＳＣ…半導体層、ＧＩ…ゲート絶縁膜、ＩＩ…層間絶縁膜、ＰＳＨ…高電位電源線、ＰＳＬ，ＰＳＬ１，ＰＳＬ２…低電位電源線、ＲＥ…補助電極、ＰＬ…平坦化膜、ＯＥ，ＱＥ…導電層、ＢＥ，ＥＥ…接続電極、ＰＳ…パッシベーション膜、ＰＥ…画素電極、Ｒ１…表示領域、Ｒ２…非表示領域、ＣＥ…対向電極、Ｙ…列方向、Ｘ…行方向。