特許 6228747 電力半導体素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6228747

(24)【登録日】2017年10月20日

(45)【発行日】2017年11月8日

(54)【発明の名称】電力半導体素子

(51)【国際特許分類】

   H01L 21/338 20060101AFI20171030BHJP

   H01L 29/812 20060101ALI20171030BHJP

   H01L 29/778 20060101ALI20171030BHJP

【ＦＩ】

   H01L29/80 H

【請求項の数】19

【全頁数】17

(21)【出願番号】特願2013-82669(P2013-82669)

(22)【出願日】2013年4月11日

(65)【公開番号】特開2014-96559(P2014-96559A)

(43)【公開日】2014年5月22日

【審査請求日】2016年4月8日

(31)【優先権主張番号】10-2012-0125842

(32)【優先日】2012年11月8日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】513276101

【氏名又は名称】エルジー イノテック カンパニー リミテッド

(74)【代理人】

【識別番号】100146318

【弁理士】

【氏名又は名称】岩瀬 吉和

(74)【代理人】

【識別番号】100114188

【弁理士】

【氏名又は名称】小野 誠

(74)【代理人】

【識別番号】100119253

【弁理士】

【氏名又は名称】金山 賢教

(74)【代理人】

【識別番号】100129713

【弁理士】

【氏名又は名称】重森 一輝

(74)【代理人】

【識別番号】100143823

【弁理士】

【氏名又は名称】市川 英彦

(74)【代理人】

【識別番号】100134636

【弁理士】

【氏名又は名称】金高 寿裕

(72)【発明者】

【氏名】オ，ジュンフン

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開平０９−０３６１３４（ＪＰ，Ａ）

【文献】 特開２０１２−１６９３６９（ＪＰ，Ａ）

【文献】 特開２０１０−２４５５５０（ＪＰ，Ａ）

【文献】 特開２０１０−１３５６４０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３７−３３８

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８０−８１２

Ｈ０１Ｌ ２７／０９５−０９８

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板上の第１の半導体層と、
前記第１の半導体層上の第２の半導体層と、
前記第２の半導体層上に設けられ、前記第２の半導体層の一部を露出させる第３の半導体層と、
前記第３の半導体層を通して露出された前記第２の半導体層上のゲート電極と、
前記第３の半導体層上において前記ゲート電極を挟んで互いに離れて設けられたソース電極及びドレイン電極と、
を備え、
前記ゲート電極と前記ドレイン電極との間の第３の半導体層に電気的分離領域が設けられており、
前記電気的分離領域が前記ドレイン電極に隣接している、電力半導体素子。

【請求項2】

前記電気的分離領域は、前記第３の半導体層から前記第２の半導体層の一部まで延びている、請求項１に記載の電力半導体素子。

【請求項3】

前記電気的分離領域に注入されるイオンは、前記第３の半導体層の導電型と異なるタイプの導電型を有する、請求項１又は２に記載の電力半導体素子。

【請求項4】

前記第２の半導体層と接する前記第１の半導体層の界面にチャンネル層が設けられており、前記電気的分離領域は前記チャンネル層と離れている、請求項１乃至３のいずれかに記載の電力半導体素子。

【請求項5】

前記電気的分離領域は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａ、Ｆｅ又はＡｒのいずれか１種を含む、請求項１乃至４のいずれかに記載の電力半導体素子。

【請求項6】

前記ゲート電極は前記第２の半導体層に接する、請求項１乃至５のいずれかに記載の電力半導体素子。

【請求項7】

前記ゲート電極は、前記第２の半導体層に連結された部分の幅が、前記第２の半導体層に連結された部分と反対側の部分の幅よりも狭い、請求項１乃至６のいずれかに記載の電力半導体素子。

【請求項8】

前記第３の半導体層により露出された前記第２の半導体層の幅は、前記ゲート電極の長さに対応する、請求項１乃至７のいずれかに記載の電力半導体素子。

【請求項9】

前記第２の半導体層はリセス部を有し、前記ゲート電極は、前記リセス部に設けられている、請求項１乃至８のいずれかに記載の電力半導体素子。

【請求項10】

前記第２の半導体層に設けられた電気的分離領域の厚さは、前記第２の半導体層全体の膜厚よりも小さい、請求項２又は４に記載の電力半導体素子。

【請求項11】

前記リセス部は、前記第３の半導体層により露出された第２の半導体層の領域に対応する、請求項９に記載の電力半導体素子。

【請求項12】

前記第３の半導体層の上部にパシベーション層が設けられている、請求項１乃至１１のいずれかに記載の電力半導体素子。

【請求項13】

ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間のゲート電極と、
前記ソース電極及び前記ドレイン電極の下部に設けられており、且つ前記ゲート電極の長さに対応する幅を有するオープン領域を有している第３の半導体層と、
前記第３の半導体層の下部に設けられており、前記オープン領域を通して前記ゲート電極と連結された第２の半導体層と、
前記第２の半導体層の下部に設けられた第１の半導体層と、
を備え、
前記第３の半導体層は、前記ゲート電極に隣接した第１の領域、前記ドレイン電極に隣接した第２の領域、及び前記第１の領域と前記第２の領域との間の第３の領域を有し、前記第３の領域は、前記第１の領域と前記第２の領域とを電気的に分離させる、電力半導体素子。

【請求項14】

前記第１の半導体層の下部に基板をさらに備え、該基板と前記第１の半導体層との間に遷移層が配置されている、請求項１３に記載の電力半導体素子。

【請求項15】

前記第２の半導体層はリセス部を有し、前記ゲート電極は、前記リセス部に設けられている、請求項１３又は１４に記載の電力半導体素子。

【請求項16】

前記第３の半導体層によって露出された前記第２の半導体層の幅は、前記ゲート電極の長さよりも大きくなっている、請求項１乃至１５のいずれかに記載の電力半導体素子。

【請求項17】

前記第２の半導体層と接する前記第１の半導体層の界面にチャンネル層が設けられており、
前記第２の半導体層の少なくとも一部は、前記電気的分離領域と前記チャンネル層との間に配置されている、請求項１乃至１６のいずれかに記載の電力半導体素子。

【請求項18】

前記電気的分離領域は、前記第２の半導体層の厚さの最大７０％まで前記第２の半導体層の内部に延びて配置されている、請求項１乃至１７のいずれかに記載の電力半導体素子。

【請求項19】

前記ゲート電極と前記第２の半導体層との間に配置されたゲート絶縁膜をさらに備えている、請求項１乃至１８のいずれかに記載の電力半導体素子。

【発明の詳細な説明】

【技術分野】

【0001】

実施例は、電力半導体素子に関する。

【背景技術】

【0002】

電力半導体素子として、ショットキー障壁ダイオード（Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｄｉｏｄｅ）、金属半導体電界効果トランジスタ（ｍｅｔａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）、高速電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）などがある。

【0003】

高速電子移動度トランジスタ（ＨＥＭＴ）は、高電子移動度及び低雑音特性などの特長から、ミリメートル波帯域の超高周波用の集積回路素子として広く応用されている。ＨＥＭＴが用いられる応用システムが極めて複雑且つ高精度化するに伴って、より優れた素子特性、特に、優れたＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）特性が要求されている。

【0004】

最大共振周波数（ｆ_ｍａｘ）は、ＨＥＭＴのＲＦ特性を評価する上で極めて重要な要素の一つであり、小信号パラメータを最適化し且つＤＣ特性を改善することによって向上させることが可能である。ＨＥＭＴのＤＣ特性及び小信号パラメータに影響を与える多くの変数があり、以下では、それらの変数の中でも最も重要なものとされるゲート−リセス構造を中心にして説明する。

【0005】

図１は、ゲート電極が配置されるリセス領域の幅が広い第１のゲート−リセス構造を有する従来のＨＥＭＴ素子を簡略に示す側断面図であり、図２は、ゲート電極が配置されるリセス領域の幅が狭い第２のゲート−リセス構造を有する従来のＨＥＭＴ素子を簡略に示す側断面図である。

【0006】

図１及び図２を参照すると、従来のＨＥＭＴ素子１Ａ，１Ｂは、基板１０、基板１０上にバッファー層２０、バッファー層２０上にバリアー層３０、及びバリアー層３０上にキャップ層４０を備えている。

【0007】

従来のＨＥＭＴ素子１Ａ，１Ｂはそれぞれ、キャップ層４０の一部が除去されてバリアー層３０を露出させるリセス領域Ｒ１，Ｒ２を有しており、リセス領域Ｒ１，Ｒ２にゲート電極５３が配置され、キャップ層４０上にソース電極５１とドレイン電極５２が配置されている。

【0008】

図１には、ソース電極５１及びドレイン電極５２に対応する部分以外のキャップ層４０が全て除去された第１のゲート−リセス構造（ｗｉｄｅ−ｒｅｃｅｓｓ）を有するＨＥＭＴ素子１Ａを示し、図２には、ゲート電極５３の底領域に対応する部分のキャップ層４０のみが除去された第２のゲート−リセス構造（ｎａｒｒｏｗ−ｒｅｃｅｓｓ）を有するＨＥＭＴ素子１Ｂを示す。

【0009】

第２のゲート−リセス構造を有するＨＥＭＴ素子１Ｂは、第１のゲートリセス構造を有するＨＥＭＴ素子１Ａに比べて優れた最大ドレイン電流（Ｉ_{ｄｓｓ，ｍａｘ}）及び最大トランスコンダクタンス（Ｇ_{ｍ，ｍａｘ}）値を有する。第１のゲートリセス構造を有するＨＥＭＴ素子１Ａにおいては、リセス領域Ｒ１により露出されたバリアー層３０の表面に存在する自由表面準位（ｆｒｅｅ ｓｕｒｆａｃｅ ｓｔａｔｅ、Ｘで表示）４０ａが、負に荷電した表面準位（ｎｅｇａｔｉｖｅｌｙ ｃｈａｒｇｅｄ ｓｕｒｆａｃｅ ｓｔａｔｅ）を示しながらチャンネル２１内の電界を変化させ、シートキャリア濃度（ｓｈｅｅｔ ｃａｒｒｉｅｒ ｄｅｎｓｉｔｙ、ｎ_ｓ）を減少させるわけである。

【0010】

一方、第２のゲート−リセス構造を有するＨＥＭＴ素子１Ｂは、優れたＤＣ特性を有するにもかかわらず、第１のゲートリセス構造を有するＨＥＭＴ素子１Ａが示すＲＦ特性に比べて、改善したＲＦ特性を示していない。第２のゲート−リセス構造を有するＨＥＭＴ素子１Ｂでは、伝導性を有するキャップ層４０がゲート電極５３の近傍にまで配置されてゲート−ドレイン電極間の実質的な距離が減少することからゲートとドレイン間のキャパシタンス（Ｃ_ｇｄ）が極めて大きくなるわけである。ゲートとドレイン間のキャパシタンス（Ｃ_ｇｄ）以外の小信号パラメータはＲＦ特性に及ぶ影響が比較的少ないため、Ｃ_ｇｄにのみ重点をおいて説明した。

【発明の概要】

【発明が解決しようとする課題】

【0011】

そこで、優れたＤＣ特性を示すと同時に、優れたＲＦ特性を有する電力半導体素子が望まれている。

【課題を解決するための手段】

【0012】

一実施例に係る電力半導体素子は、基板と、前記基板上に設けられた第１の半導体層と、前記第１の半導体層上に設けられた第２の半導体層と、前記第２の半導体層上に設けられ、前記第２の半導体層の一部を露出させる第３の半導体層と、前記第３の半導体層を通して露出された前記第２の半導体層上に設けられたゲート電極と、前記第３の半導体層上において前記ゲート電極を挟んで互いに離れて設けられたソース電極及びドレイン電極と、を備え、前記ゲート電極と前記ドレイン電極との間の第３の半導体層に電気的分離領域が設けられている。

【0013】

ここで、前記電気的分離領域は、前記ドレイン電極に隣接して設けられていてもよい。

【0014】

前記電気的分離領域に注入されるイオンは、前記第３の半導体層の導電型と異なるタイプの導電型を有することができる。

【0015】

前記電気的分離領域は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａ、Ｆｅ又はＡｒのいずれか１種を含むことができる。

【0016】

前記第３の半導体層に設けられた電気的分離領域の厚さは、前記第３の半導体層の全体膜厚と同一であってもよい。

【0017】

前記第３の半導体層により露出された前記第２の半導体層の幅は、前記ゲート電極の長さと対応してもよい。

【0018】

前記電気的分離領域は、前記第３の半導体層から前記第２の半導体層の一部まで延びていてもよい。

【0019】

前記第２の半導体層に接する前記第１の半導体層の界面にチャンネル層が設けられており、前記電気的分離領域は前記チャンネル層と離れていてもよい。

【0020】

前記第２の半導体層に設けられた電気的分離領域の厚さは、前記第２の半導体層の全体膜厚よりも小さくなっていてもよい。

【0021】

前記ゲート電極は、前記第２の半導体層に接していてもよい。

【0022】

前記ゲート電極は、前記 第２の半導体層に連結された部分の幅が、前記 第２の半導体層に連結された部分と反対側の部分の幅よりも 狭くなっていてもよい。

【0023】

前記ゲート電極は、前記第２の半導体層に連結された部分の幅が第２の半導体層に連結された部分と反対側の部分の幅よりも狭くなっていてもよい。

【0024】

前記第２の半導体層はリセス部を有し、前記ゲート電極は前記リセス部に設けられていてもよい。

【0025】

前記リセス部は、前記第３の半導体層により露出された第２の半導体層の領域と対応してもよい。

【0026】

前記第３の半導体層の上部にパシベーション層が設けられていてもよい。

【0027】

他の実施例に係る電力半導体素子は、ソース電極、ドレイン電極、及び前記ソース電極と前記ドレイン電極との間のゲート電極と、前記ソース電極及び前記ドレイン電極の下部に設けられており、且つ前記ゲート電極の長さに対応する幅を有するオープン領域を有している第３の半導体層と、前記第３の半導体層の下部に設けられており、且つ前記オープン領域を通して前記ゲート電極に連結された第２の半導体層と、前記第２の半導体層の下部に設けられた第１の半導体層と、を備え、前記第３の半導体層は、前記ゲート電極に隣接した第１の領域、前記ドレイン電極に隣接した第２の領域、及び前記第１の領域と前記第２の領域との間の第３の領域を有し、前記第３の領域は前記第１の領域と前記第２の領域とを電気的に分離させる。

【0028】

ここで、前記第３の領域は、前記第３の半導体層の導電型と異なるタイプの導電型を有するイオンが注入された電気的分離領域であってもよい。

【0029】

前記第３の領域は、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａ、Ｆｅ又はＡｒのいずれか１種を含むことができる。

【0030】

前記第３の領域は、前記ドレイン電極に隣接して設けられていてもよい。

【0031】

さらに他の実施例に係る電力半導体素子は、基板と、前記基板上に設けられた第１の半導体層と、前記第１の半導体層上に設けられた第２の半導体層と、前記第２の半導体層上に設けられており、前記第２の半導体層の一部を露出させる第３の半導体層と、前記第３の半導体層を通して露出された前記第２の半導体層上に設けられたゲート電極と、前記第３の半導体層上において前記ゲート電極を挟んで互いに離れて設けられたソース電極及びドレイン電極と、を備え、前記第３の半導体層は、前記ゲート電極と前記ドレイン電極との間において、前記ゲート電極に隣接した部分と前記ドレイン電極に隣接した部分とが電気的に分離されている。

【発明の効果】

【0032】

実施例によれば、優れたＤＣ特性を示すと同時に優れたＲＦ特性を有する電力半導体素子を作製することが可能になる。

【図面の簡単な説明】

【0033】

【図1】ゲート電極が配置されるリセス領域の幅が広い第１のゲート−リセス構造を有する従来のＨＥＭＴ素子を簡略に示す側断面図である。

【図2】ゲート電極が配置されるリセス領域の幅が狭い第２のゲート−リセス構造を有する従来のＨＥＭＴ素子を簡略に示す側断面図である。

【図3】第１の実施例に係る電力半導体素子の側断面図である。

【図4】第２の実施例に係る電力半導体素子の側断面図である。

【図5】図３又は図４のＡ部分を拡大して示す図である。

【図6】図３又は図４のＡ部分を拡大して示す図である。

【図7】図３又は図４のＡ部分を拡大して示す図である。

【図8】実施例に係る電力半導体素子を作製する方法の一例を示す図である。

【図9】実施例に係る電力半導体素子を作製する方法の一例を示す図である。

【図10】実施例に係る電力半導体素子を作製する方法の一例を示す図である。

【図11】実施例に係る電力半導体素子のＲＦ特性を説明するためのグラフである。

【図12】実施例に係る電力半導体素子のＤＣ特性を説明するためにＩ_{ｄｓｓ，ｍａｘ}及びＧ_{ｍ，ｍａｘ}を示したグラフである。

【図13】実施例に係る電力半導体素子のＲＦ特性を説明するためにＦ_Ｔ及びＦ_ｍａｘを示したグラフである。

【発明を実施するための形態】

【0034】

以下、本発明を、添付の図面を参照しつつ具体的な実施例を挙げて説明する。ただし、本発明の実施例は種々の形態に変形可能であり、本発明の範囲が、以下に詳述する実施例に限定されることはない。本発明の実施例は当該技術の分野における平均的な知識を有する者に本発明をより完全に説明するために提供されるものに過ぎない。

【0035】

本発明に係る実施例の説明において、ある構成要素（ｅｌｅｍｅｎｔ）が他の構成要素の「上（ｏｎ）」に又は「下（ｕｎｄｅｒ）」に形成されるとした記載は、両構成要素が「直接（ｄｉｒｅｃｔｌｙ）」接触して形成される場合、又は「別のものを介在して（ｉｎｄｉｒｅｃｔｌｙ）」形成される場合の両方を意味する。また、「上（ｏｎ）」又は「下（ｕｎｄｅｒ）」と表現された場合は、一つの構成要素を基準に上方を指す場合もあり、下方を指す場合もある。

【0036】

図中、各層の厚さや大きさは、説明の便宜及び明確性のために誇張、省略又は概略して示されている。なお、各構成要素の大きさが実の大きさを全的に反映しているわけではない。

【0037】

図３は、第１の実施例に係る電力半導体素子の側断面図である。

【0038】

図３を参照すると、第１の実施例に係る電力半導体素子１００Ａは、基板１１０、第１の半導体層１２０、第２の半導体層１３０、第３の半導体層１５０、ソース電極１６１、ドレイン電極１６２及びゲート電極１６３を備えている。

【0039】

基板１１０は、サファイア（Ａｌ_２Ｏ_３）基板、シリコン（Ｓｉ）基板、炭化ケイ素（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板、又はガリウムヒ素（ＧａＡｓ）基板が挙げられるが、それらに限定されない。

【0040】

基板１１０上に、第１の半導体層１２０及び第２の半導体層１３０を有する異種接合構造物１４０が形成される。

【0041】

基板１１０上に第１の半導体層１２０を成長させる前に、基板１１０と第１の半導体層１２０との格子定数差を緩和するために遷移層１１５を先に成長させることができる。遷移層１１５は、例えば、ＡｌＮ、ＡｌＧａＮの単一層、又はＡｌＮ／ＡｌＧａＮ、ＡｌＮ／ＧａＮ、ＡｌＧａＮ／ＡｌＧａＮの多層構造にすることができるが、これに限定されない。また、実施例によって、遷移層１１５は、Ａｌの組成を異にするＡｌＧａＮの多層構造にしてもよく、例えば、第１の半導体層１２０との格子定数差を緩和するために、第１の半導体層１２０に向かってＡｌの含有量が減少する構造にしてもよいが、これに限定されない。

【0042】

遷移層１１５上に、第１の半導体層１２０と第２の半導体層１３０の異種接合構造物１４０を成長させる。

【0043】

第１の半導体層１２０と第２の半導体層１３０は、互いに分極率及びエネルギーバンドキャップが異なる半導体物質層で形成されている。第１の半導体層１２０の分極率及びエネルギーバンドキャップは、第２の半導体層１３０の分極率及びエネルギーバンドキャップよりも小さくすることができる。

【0044】

第１の半導体層１２０は、アンドープ（ｕｎｄｏｐｅｄ）又はドープ（ｄｏｐｅｄ）半導体層でよく、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＩｎＧａＡｓ、ＧａＰ、ＡｌＧａＰ、ＩｎＧａＰ、ＡｌＩｎＧａＰ、ＩｎＰの少なくとも１種を含むことができる。

【0045】

第２の半導体層１３０は、アンドープ又はドープ半導体層でよく、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＩｎＧａＡｓ、ＧａＰ、ＡｌＧａＰ、ＩｎＧａＰ、ＡｌＩｎＧａＰ、ＩｎＰの少なくとも１種を含むことができる。

【0046】

第１の半導体層１２０と第２の半導体層１３０とのエネルギーバンドキャップ差により接合界面でエネルギーバンドの不連続が発生し、第１の半導体層１２０と第２の半導体層１３０との格子定数差により分極が発生することで、２次元電子ガス（２−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ：２−ＤＥＧ）層が形成される。該２次元電子ガス（２−ＤＥＧ）層は、第２の半導体層１３０に接する第１の半導体層１２０の界面に形成され、チャンネル層１２２の役割を担うことができる。２次元電子ガス（２−ＤＥＧ）層は、第２の半導体層１３０に接する第１の半導体層１２０の界面につながる第１の半導体層１２０の内部にも形成されてもよい。

【0047】

第２の半導体層１３０上に第３の半導体層１５０が形成されている。

【0048】

第３の半導体層１５０は、上部に配置されるソース電極１６１及びドレイン電極１６２のオーミック接触を改善するためのもので、ｎ型にドープすることができる。第３の半導体層１５０は、高濃度にドープされたＧａＡｓ又はＧａＮを含むことができる。

【0049】

第３の半導体層１５０は、第２の半導体層１３０の一部を露出させるオープン領域Ｐを有する。オープン領域Ｐにおいて第２の半導体層１３０上にゲート電極１６３が配置され、オープンされていない第３の半導体層１５０の上部には、ゲート電極１６３を挟んで互いに離れてソース電極１６１とドレイン電極１６２とが配置されている。ゲート電極１６３は第２の半導体層１３０に接している。

【0050】

図３にはオープン領域Ｐを形成する第３の半導体層１５０の側壁が傾斜面になっているが、これに限定されず、オープン領域Ｐの形成に用いられるエッチング方法によって垂直面になってもよい。

【0051】

ソース電極１６１とドレイン電極１６２とはオーミック接触をするもので、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）の少なくとも１種により単層又は多層構造に形成されているが、これに限定されない。ソース電極１６１とドレイン電極１６２とのオーミック接触特性を改善するために、ソース電極１６１及びドレイン電極１６２の下部に位置する第２の半導体層１３０及び第１の半導体層１２０の対応部分を高濃度にドープすることができる。

【0052】

ゲート電極１６３はショットキー接触をし、白金（Ｐｔ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）又はオスミウム（Ｏｓ）の少なくとも１種により単層又は多層構造に形成されているが、これに限定されない。

【0053】

第３の半導体層１５０のオープン領域Ｐを通してゲート電極１６３と第２の半導体層１３０とが構造的に連結される。

【0054】

オープン領域Ｐの幅Ｗ_１は、ゲート電極１６３の長さ（Ｇａｔｅ Ｌｅｎｇｔｈ）Ｇ_Ｌに対応している。すなわち、第３の半導体層１５０により露出された第２の半導体層１３０の幅がゲート電極１６３の長さＧ_Ｌと一致している。図３には、オープン領域Ｐの幅Ｗ_１がゲート電極１６３の長さＧＬと一致する例を示しているが、工程マージンを考慮してオープン領域Ｐの幅Ｗ_１をゲート電極１６３の長さＧ_Ｌよりもやや広くしてもよい。

【0055】

第２の半導体層１３０の上面は、オープン領域Ｐにより露出される部分以外は第３の半導体層１５０で覆われており、オープン領域Ｐにより露出された部分はゲート電極１６３で覆われている。

【0056】

ゲート電極１６３とドレイン電極１６２との間の第３の半導体層１５０には電気的分離領域（Ｅｌｅｃｔｒｉｃａｌ Ｓｅｇｒｅｇａｔｉｏｎ ｒｅｇｉｏｎ）１５０ａが形成されている。実施例によって、電気的分離領域１５０ａは、イオン注入（Ｉｏｎ Ｉｍｐｌａｎｔｉｎｇ）により形成されるイオン注入領域であってもよい。

【0057】

図３では、電気的分離領域１５０ａの一側面が、ゲート電極１６３に向かい合うドレイン電極１６２の一側端と面一になっているが、これは例示に過ぎず、電気的分離領域１５０ａは、ゲート電極１６３とドレイン電極１６２との間に配置されていればよく、実施例によってドレイン電極１６２に隣接して配置されていてもよい。

【0058】

電気的分離領域１５０ａは、ゲート電極１６３と電気的分離領域１５０ａとの間における第３の半導体層１５０の部分と、電気的分離領域１５０ａとドレイン電極１６２との間における第３の半導体層１５０の部分とを電気的に分離する役割を果たす。

【0059】

言い換えると、第３の半導体層１５０は、ゲート電極１６３に隣接した第１の領域１５０−１、ドレイン電極１６２に隣接した第２の領域１５０−２、及び第１の領域１５０−１と第２の領域１５０−２との間における第３の領域１５０−３を有し、該第３の領域１５０−３は、第１の領域１５０−１と第２の領域１５０−２とを電気的に分離させる。

【0060】

第３の半導体層１５０の第３の領域１５０−３は電気的分離領域１５０ａであり、実施例によって、イオン注入により形成されるイオン注入領域であってもよい。

【0061】

電気的分離領域１５０ａに注入されるイオンは、第３の半導体層１５０の導電型と異なるタイプを有するイオンでよい。第３の半導体層１５０が第１の導電型であるから、電気的分離領域１５０ａに注入されるイオンは第２の導電型とすることができる。一例として、第３の半導体層１５０がｎ型であるとすると、電気的分離領域１５０ａにはｐ型のドーパントを注入して第３の半導体層１５０を電気的に開放することができ、例えば、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａなどを注入することができる。又は、電気的分離領域１５０ａにＦｅ、Ｍｇ、Ａｒなどのドーパントを注入して第３の半導体層１５０の結晶性を破壊することによって第３の半導体層１５０を電気的に開放してもよい。第３の半導体層１５０の第１の領域１５０−１、第３の領域１５０−３及び第２の領域１５０−２はゲート電極１６３からドレイン電極１６２の方向に順に配列される。第３の領域１５０−３の一側面は、ゲート電極１６３に向かい合うドレイン電極１６２の一側端と面一にしてもよい。この場合、第２の領域１５０−２はドレイン電極１６２の幅に対応して位置するようになる。

【0062】

実施例によれば、ゲート電極１６３が配置されるオープン領域Ｐ以外の第２の半導体層１３０は第３の半導体層１５０で覆われるので、図２と関連して上述した構造と同様に、優れたＤＣ特性を示す。また、ゲート電極１６３とドレイン電極１６２との間における第３の半導体層１５０に電気的分離領域１５０ａを形成すると、実質的なゲート−ドレイン電極間の距離が増加してゲートとドレイン間のキャパシタンス（Ｃ_ｇｄ）が減少するので、図２と関連して上述した構造とは違い、優れたＤＣ特性及び優れたＲＦ特性を同時に有することができる。電気的分離領域１５０ａがドレイン電極１６２に近接して配置されるほど、その分実質的なゲート−ドレイン電極間の距離が増加するので、ＲＦ特性をより向上させることができる。

【0063】

第３の半導体層１５０に配置される電気的分離領域１５０ａの厚さは、第３の半導体層１５０の全体膜厚と同一にすることができる。

【0064】

第３の半導体層１５０の上部にはパシベーション層１７０を形成することができる。パシベーション層１７０は、物理的衝撃や化学的汚染から素子を保護するもので、シリコン窒化物又はシリコン酸化物で形成することができる。

【0065】

パシベーション層１７０で覆われていないソース電極１６１とドレイン電極１７０の部分はグラウンドと外部電源にそれぞれ接続させ、図示しないが、ゲート電極１６３に接続しているゲートパッド（図示せず）は外部電源に接続させることができる。

【0066】

図４は、第２の実施例に係る電力半導体素子の側断面図である。上述した実施例と重複する内容については説明を省略し、以下では相違点を中心に説明する。

【0067】

図４を参照すると、第２の実施例に係る電力半導体素子１００Ｂは、基板１１０、第１の半導体層１２０、第２の半導体層１３０、第３の半導体層１５０、ソース電極１６１、ドレイン電極１６２及びゲート電極１６３を備えている。

【0068】

第１の半導体層１２０と第２の半導体層１３０とのエネルギーバンドキャップの差によって接合界面においてエネルギーバンドの不連続が発生し、第１の半導体層１２０と第２の半導体層１３０との格子定数差により分極が発生することで、２次元電子ガス（２−Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ：２−ＤＥＧ）層が形成される。該２次元電子ガス（２−ＤＥＧ）層は、第２の半導体層１３０と接する第１の半導体層１２０の界面に形成され、チャンネル層１２２の役割を果たすことができる。

【0069】

第３の半導体層１５０は、第２の半導体層１３０の一部を露出させるオープン領域Ｐを有する。このオープン領域Ｐにおいて第２の半導体層１３０上にゲート電極１６３が配置され、オープンされていない第３の半導体層１５０の上部には、ゲート電極１６３を挟んで互いに離れてソース電極１６１及びドレイン電極１６２が配置される。

【0070】

第３の半導体層１５０のオープン領域Ｐを通してゲート電極１６３と第２の半導体層１３０とが構造的に連結される。

【0071】

オープン領域Ｐの幅Ｗ_１は、ゲート電極１６３の長さ（Ｇａｔｅ Ｌｅｎｇｔｈ：Ｇ_Ｌ）に対応している。すなわち、第３の半導体層１５０により露出された第２の半導体層１３０の幅がゲート電極１６３の長さＧ_Ｌと一致している。図４には、オープン領域Ｐの幅Ｗ_１がゲート電極１６３の長さＧＬと一致する例を示しているが、工程マージンを考慮してオープン領域Ｐの幅Ｗ_１をゲート電極１６３の長さＧ_Ｌよりもやや広くしてもよい。

【0072】

ゲート電極１６３とドレイン電極１６２との間の第３の半導体層１５０には電気的分離領域１５０ａが形成されている。実施例によって、電気的分離領域１５０ａは、イオン注入（Ｉｏｎ Ｉｍｐｌａｎｔｉｎｇ）により形成されるイオン注入領域であってもよい。電気的分離領域１５０ａは、ゲート電極１６３とドレイン電極１６２との間に配置されていればよく、実施例によってドレイン電極１６２に隣接して配置されてもよい。

【0073】

電気的分離領域１５０ａは、ゲート電極１６３と電気的分離領域１５０ａとの間における第３の半導体層１５０の部分と、電気的分離領域１５０ａとドレイン電極１６２との間における第３の半導体層１５０の部分とを電気的に分離する役割を果たす。

【0074】

言い換えると、第３の半導体層１５０は、ゲート電極１６３に隣接した第１の領域１５０−１、ドレイン電極１６２に隣接した第２の領域１５０−２、及び第１の領域１５０−１と第２の領域１５０−２との間の第３の領域１５０−３を有し、該第３の領域１５０−３は、第１の領域１５０−１と第２の領域１５０−２とを電気的に分離させる。

【0075】

第３の半導体層１５０の第３の領域１５０−３は電気的分離領域１５０ａであり、実施例によって、イオン注入により形成されるイオン注入領域であってもよい。

【0076】

第３の半導体層１５０が第１の導電型であるから、電気的分離領域１５０ａに注入されるイオンは第２の導電型とすることができる。一例として、第３の半導体層１５０がｎ型であるとすると、電気的分離領域１５０ａにはｐ型のドーパントを注入して第３の半導体層１５０を電気的に開放することができ、例えば、Ｍｇ、Ｚｎ、Ｃａ、Ｓｒ、Ｂａなどを注入することができる。又は、電気的分離領域１５０ａにＦｅ、Ｍｇ、Ａｒなどのドーパントを注入して第３の半導体層１５０の結晶性を破壊することによって第３の半導体層１５０を電気的に開放してもよい。

【0077】

第３の半導体層１５０の第１の領域１５０−１、第３の領域１５０−３及び第２の領域１５０−２はゲート電極１６３からドレイン電極１６２の方向に順に配列される。

【0078】

第３の領域１５０−３の一側面は、ゲート電極１６３に向かい合うドレイン電極１６２の一側端と面一にしてもよい。この場合、第２の領域１５０−２はドレイン電極１６２の幅に対応して位置するようになる。

【0079】

第３の半導体層１５０に配置される電気的分離領域１５０ａの厚さは、第３の半導体層１５０の全体膜厚と同一にすることができる。

【0080】

電気的分離領域１５０ａは、第３の半導体層１５０から第２の半導体層１３０の一部にまでわたって配置されてもよい。

【0081】

電気的分離領域１５０ａがチャンネル層１２２に影響を与えてはならず、よって、電気的分離領域１５０ａは第２の半導体層１３０の少なくとも一部を挟んでチャンネル層１２２と離隔していなければならない。すなわち、第２の半導体層１３０に接する第１の半導体層１２０の界面にチャンネル層１２２が形成され、このチャンネル層１２２から離れて電気的分離領域１５０ａが形成される。そのため、第２の半導体層１３０の一部に延びて形成された電気的分離領域１５０ａの部分の厚さＨ_１は第２の半導体層１３０の膜厚Ｈ_２よりも小さくし、信頼性を考慮して、第２の半導体層１３０膜厚Ｈ_２の最大７０％まで電気的分離領域１５０ａを第２の半導体層１３０の内部に延びて形成することが好ましい。

【0082】

第２の半導体層１３０の一部に延びて形成された電気的分離領域１５０ａの部分はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域の役割を担うことができる。

【0083】

図５乃至図７は、図３又は図４のＡ部分を拡大して示す図である。

【0084】

まず、図５を参照すると、ゲート電極１６３は、第２の半導体層１３０に連結された部分の幅、すなわち、ゲート長さＧ_Ｌが、第２の半導体層１３０に連結された部分と反対側の部分の幅Ｗ_２よりも狭くてもよい。例えば、ゲート電極１６３はＴ状のゲート電極又は茸状のゲート電極であってもよい。

【0085】

高速半導体素子はゲート長が短いほど優れた変調動作特性を示すが、ゲート長の減少はゲートの断面積の減少につながり、ゲートの抵抗（Ｒ_ｇ）が高くなる。そこで、Ｔ状のゲート電極又は茸状のゲート電極とすることによって、ゲートの長さを削減すると同時に断面積を増加させ、抵抗（Ｒ_ｇ）を低減させることができる。

【0086】

図５にはＴ状のゲート電極１６３を示しているが、ゲート長Ｇ_Ｌが短いと同時に断面積が広いその他のゲート電極構造を用いてもよい。

【0087】

図６を参照すると、第２の半導体層１３０はリセス部１３０Ｒを有し、このリセス部１３０Ｒにゲート電極１６３が配置されてもよい。

【0088】

リセス部１３０Ｒは、第３の半導体層１５０に接する第２の半導体層１３０の表面から第１の半導体層１２０の方向に凹状に形成され、第３の半導体層１５０のオープン領域Ｐに対応して形成されている。すなわち、第３の半導体層１５０により露出された第２の半導体層１３０の領域に対応するようにリセス部１３０Ｒを形成することができる。

【0089】

リセス部１３０Ｒが形成された部分の第２の半導体層１３０の膜厚は、その他の第２の半導体層１３０の膜厚よりも薄くなっている。第２の半導体層１３０の膜厚は、動作モードを決定したりピンチオフ電圧を制御する上で極めて重要な要素である。そのため、リセス部１３０Ｒの深さによって第２の半導体層１３０の膜厚を調節することによって素子の特性を調節することができる。一般に、ＨＥＭＴは空乏モード（Ｄｅｐｌｅｔｉｏｎ Ｍｏｄｅ）で動作するので、リセス部１３０Ｒを形成して閾電圧を調節することによって増加モード（Ｅｎｈａｎｃｅｍｅｎｔ Ｍｏｄｅ）で動作する電力半導体素子を作製することもできる。

【0090】

図７を参照すると、ゲート電極１６３と第２の半導体層１３０との間にゲート絶縁膜１８０が配置されてもよい。このゲート絶縁膜１８０は図５又は図６の例示にも適用可能である。ゲート絶縁膜１８０の幅はゲート電極１６３の長さと同一にすることができる。

【0091】

図８乃至図１０は、以上の実施例に係る電力半導体素子を作製する方法の一例を示す図である。以下、図８乃至図１０を参照して、電力半導体素子の作製過程を説明する。

【0092】

まず、図８を参照すると、基板１１０上に格子定数の不整合を緩和するための遷移層１１５を成長させた後、第１の半導体層１２０及び第２の半導体層１３０を有する異種接合構造物１４０と第３の半導体層１５０を成長させる。

【0093】

遷移層１１５、第１の半導体層１２０、第２の半導体層１３０及び第３の半導体層１５０は、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）又はＶＰＥ（Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）などの方式で成長されるが、これに限定するわけではない。

【0094】

そして、隣接した電力半導体素子同士を電気的に分離するために、メサエッチング工程を行う。図３及び図４では、図面の簡素化のために、メサエッチングされた部分の図示を省略したが、第１の半導体層１２０に比べて第２の半導体層１３０の幅をより狭くする。又は、第１の半導体層１２０において第２の半導体層１３０に隣接した部分の幅を基板１１０に隣接した部分の幅よりも小さくてしてもよい。

【0095】

メサエッチング工程には湿式エッチング又は乾式エッチング方法を用いるが、ＧａＮ基盤の異種接合構造において、ＧａＮの高い結合エネルギーによって湿式エッチング方法ではエッチング率が低いため、ＩＣＰ−ＲＩＥ、ＥＣＲプラズマエッチングなどの乾式エッチング方法を用いるとよい。

【0096】

メサエッチング工程により素子同士が電気的に分離されると、第３の半導体層１５０の上部にソース電極１６１及びドレイン電極１６２を形成する。ソース電極１６１及びドレイン電極１６２は、フォトレジスト（ＰＲ）を用いたフォトリソグラフィ工程及びイー・ビーム蒸着工程（Ｅ−ｂｅａｍ Ｅｖａｐｏｒａｔｉｏｎ）により形成されるが、これに限定されない。

【0097】

そして、図９を参照すると、エッチング工程により第３の半導体層１５０にオープン領域Ｐを形成した後、ゲート電極１６３を形成する。

【0098】

ゲート電極１６３も同様、フォトレジストＰＲを用いたフォトリソグラフィ工程及びイー・ビーム蒸着工程により形成されるとよく、Ｔ状のゲートパターンにする場合は、例えば、ＰＭＭＡ／ＰＭＭＡ−ＭＭＡ／ＰＭＭＡの３層フォトレジストパターンを用いることができる。

【0099】

ゲート電極１６３を形成した後、ゲート電極１６３とドレイン電極１６２との間の第３の半導体層１５０の部分に電気的分離領域１５０ａを形成する。

【0100】

電気的分離領域１５０ａは、該当の領域を露出させるマスクパターンを形成した後、イオン注入加速器などを用いて矢印方向にイオンを注入することによって形成することができる。このとき、イオンの種類と注入エネルギーを調節することによって電気的分離領域１５０ａの深さを調節することができる。

【0101】

そして、図１０を参照すると、グラウンド又は外部電源に接続する部分以外の、第３の半導体層１５０の上部及びメサエッチングにより露出された異種接合構造物１４０の側面にパシベーション層１７０を形成する。

【0102】

上述した電力半導体素子の作製方法は例示に過ぎず、詳細な工程の順序や方法などは実施例によって種々変更可能である。

【0103】

上記の実施例では、ゲート電極１６３の上面の高さをソース電極１６１又はドレイン電極１６２の上面の高さよりも低く示したが、工程方法又はデザインによってゲート電極１６３、ソース電極１６１、ドレイン電極１６２の上面の高さは変更してもよい。

【0104】

図１１は、実施例に係る電力半導体素子のＲＦ特性を説明するためのグラフである。

【0105】

図１１には、電力半導体素子のソース電極からゲート電極及びドレイン電極までの位置による電界の大きさが示されている。同図で、比較例１は、図１と関連して上述したような第１のゲート−リセス構造（ｗｉｄｅ−ｒｅｃｅｓｓ）を有する従来のＨＥＭＴ素子であり、比較例２は、図２と関連して上述したような第２のゲート−リセス構造（ｎａｒｒｏｗ−ｒｅｃｅｓｓ）を有する従来のＨＥＭＴ素子である。

【0106】

比較例１は、ゲート電極からドレイン電極までの全体領域にわたって電界が線形的に増加するのに対し、比較例２は、ゲート電極の隣接領域で電界が急増してから飽和することが確認できる。

【0107】

比較例２のような電界プロファイルはゲート−ドレイン電極間の実質的な距離を減少させるため、Ｃ_ｇｄ値が増加する。Ｃ_ｇｄ値の増加は、最大共振周波数Ｆ_ｍａｘ値を減少させ、ＲＦ特性の低下を招く。

【0108】

一方、実施例では、第３の半導体層がゲート電極の近傍にまで形成されているが、ゲート電極とドレイン電極との間の電気的分離領域により実質的なゲート−ドレイン電極間の距離を増加させてＣ_ｇｄ値を減少させることによって比較例１の特長を取り、結果として優れたＲＦ特性を示すことができる。

【0109】

図１２は、実施例に係る電力半導体素子のＤＣ特性を説明するためにＩ_{ｄｓｓ，ｍａｘ}とＧ_{ｍ，ｍａｘ}を示したグラフであり、図１３は、実施例に係る電力半導体素子のＲＦ特性を説明するためにＦ_ＴとＦ_ｍａｘを示したグラフである。

【0110】

ここで、比較例１は、図１と関連して上述したような第１のゲート−リセス構造（ｗｉｄｅ−ｒｅｃｅｓｓ）を有する従来のＨＥＭＴ素子であり、比較例２は、図２と関連して上述したような第２のゲート−リセス構造（ｎａｒｒｏｗ−ｒｅｃｅｓｓ）を有する従来のＨＥＭＴ素子である。

【0111】

図１２及び図１３を参照すると、実施例に係る電力半導体素子は、高いドレイン電流Ｉ_{ｄｓｓ，ｍａｘ}とトランスコンダクタンスＧ_{ｍ，ｍａｘ}値を有することから、比較例２の長所を取って優れたＤＣ特性を示すことがわかり、高い遮断周波数Ｆ_Ｔと最大共振周波数Ｆ_ｍａｘ値を有することから、比較例１の長所を取って優れたＲＦ特性を示すことがわかる。特に、図１３から、ＲＦ特性が比較例１に比べて一層改善されたことが確認できる。

【0112】

以上では実施例を中心に説明してきたが、これは単なる例示であり、それらの実施例に限定されず、本発明の属する分野における通常の知識を有する者には、実施例の本質的な特性から逸脱しない範囲で様々な変形及び応用が可能であるということが理解されるであろう。例えば、実施例に具体的に示した各構成要素は変形実施が可能である。そして、それらの変形及び応用に係る差異点は、添付の特許請求の範囲で規定する本発明の範囲に含まれるものと解釈しなければならない。

【符号の説明】

【0113】

１００Ａ，１００Ｂ 電力半導体素子
１１０ 基板
１１５ 遷移層
１２０ 第１の半導体層
１３０ 第２の半導体層
１４０ 異種接合構造
１５０ 第３の半導体層
１５０ａ 電気的分離領域
１６１ ソース電極
１６２ ドレイン電極
１６３ ゲート電極
１７０ パシベーション層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】