特許 6229541 ワイドバンドギャップ半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6229541

(24)【登録日】2017年10月27日

(45)【発行日】2017年11月15日

(54)【発明の名称】ワイドバンドギャップ半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20171106BHJP

   H01L 29/12 20060101ALI20171106BHJP

   H01L 21/329 20060101ALI20171106BHJP

   H01L 29/868 20060101ALI20171106BHJP

   H01L 29/861 20060101ALI20171106BHJP

   H01L 29/06 20060101ALI20171106BHJP

   H01L 21/28 20060101ALI20171106BHJP

【ＦＩ】

   H01L29/78 657D

   H01L29/78 652T

   H01L29/78 653A

   H01L29/78 652H

   H01L29/78 652F

   H01L29/78 652M

   H01L29/91 B

   H01L29/91 D

   H01L29/91 F

   H01L29/06 301V

   H01L29/06 301G

   H01L29/06 301D

   H01L21/28 301B

   H01L21/28 301A

   H01L21/28 301R

【請求項の数】23

【全頁数】38

(21)【出願番号】特願2014-36861(P2014-36861)

(22)【出願日】2014年2月27日

(65)【公開番号】特開2015-162577(P2015-162577A)

(43)【公開日】2015年9月7日

【審査請求日】2016年10月26日

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】平方 宣行

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 国際公開第２０１１／０３３５５０（ＷＯ，Ａ１）

【文献】 特開２００７−２３４９２５（ＪＰ，Ａ）

【文献】 国際公開第２００９／１２８４１９（ＷＯ，Ａ１）

【文献】 特開２０００−１０１１０１（ＪＰ，Ａ）

【文献】 特開２０１３−１６５１９７（ＪＰ，Ａ）

【文献】 特開２００２−２０３９６７（ＪＰ，Ａ）

【文献】 特開２０１２−１９１２２９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

(57)【特許請求の範囲】

【請求項1】

ワイドバンドギャップ半導体装置であって、
第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有するワイドバンドギャップ半導体層を備え、
前記ワイドバンドギャップ半導体層は、
第１の導電型を有し、前記第２の主面を含むドリフト層と、
前記ドリフト層に設けられて、前記第１の導電型とは異なる第２の導電型を有するボディ領域と、
前記ドリフト層から隔てられるように前記ボディ領域に設けられて、前記第１の主面の一部を含み、前記第１の導電型を有するソース領域と、
前記ボディ領域に設けられ、前記ソース領域と接するように配置されて、前記第２の導電型を有するコンタクト領域とを含み、
前記ボディ領域には、前記ドリフト層を前記第１の主面に露出させる開口部が設けられ、
前記ワイドバンドギャップ半導体装置は、
前記第１の主面において、前記ボディ領域、前記ソース領域および前記ドリフト層に接するゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソース領域および前記コンタクト領域に電気的に接続されるとともに、前記開口部を通じて前記ドリフト層に電気的に接続されるソース電極と、
前記第２の主面に電気的に接続されるドレイン電極とをさらに備え、
前記ドリフト層は、
前記開口部内に配置され、前記コンタクト領域および前記ボディ領域に取り囲まれた第１の領域と、
前記第１の領域から見て前記第２の主面側に配置された第２の領域とを含み、
前記第１の領域は、前記第１の主面の一部を含む領域を有し、
前記領域の不純物濃度は、前記ソース領域の不純物濃度と等しい、ワイドバンドギャップ半導体装置。

【請求項2】

前記ワイドバンドギャップ半導体層は、炭化珪素、窒化ガリウムまたはダイヤモンドから構成されている、請求項１に記載のワイドバンドギャップ半導体装置。

【請求項3】

前記第１の導電型は、ｎ型であり、
前記第２の導電型は、ｐ型である、請求項１または請求項２に記載のワイドバンドギャップ半導体装置。

【請求項4】

前記開口部の開口幅は、０．４μｍ以上３．０μｍ以下である、請求項１から請求項３のいずれか１項に記載のワイドバンドギャップ半導体装置。

【請求項5】

前記ソース電極は、金属元素として、チタン、アルミニウムおよびシリコンの３元合金で構成されている、請求項１から請求項４のいずれか１項に記載のワイドバンドギャップ半導体装置。

【請求項6】

ワイドバンドギャップ半導体装置であって、
第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有するワイドバンドギャップ半導体層を備え、
前記ワイドバンドギャップ半導体層は、
第１の導電型を有し、前記第２の主面を含むドリフト層と、
前記ドリフト層に設けられて、前記第１の導電型とは異なる第２の導電型を有するボディ領域と、
前記ドリフト層から隔てられるように前記ボディ領域に設けられて、前記第１の主面の一部を含み、前記第１の導電型を有するソース領域と、
前記ボディ領域に設けられ、前記ソース領域と接するように配置されて、前記第２の導電型を有するコンタクト領域とを含み、
前記ボディ領域には、前記ドリフト層を前記第１の主面に露出させる開口部が設けられ、
前記ワイドバンドギャップ半導体装置は、
前記第１の主面において、前記ボディ領域、前記ソース領域および前記ドリフト層に接するゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソース領域および前記コンタクト領域に電気的に接続されるとともに、前記開口部を通じて前記ドリフト層に電気的に接続されるソース電極と、
前記第２の主面に電気的に接続されるドレイン電極とをさらに備え、
前記ワイドバンドギャップ半導体層には、前記第１の主面の平面視において、外周形状が長軸を含む六角形状である複数のセルが互いに隣接して形成され、
各前記複数のセルは、前記第１の主面の平面視において、外周形状が前記六角形状と相似形であるである前記ソース領域に取り囲まれるように前記コンタクト領域が形成され、かつ、前記コンタクト領域に取り囲まれるように前記開口部が形成される、ワイドバンドギャップ半導体装置。

【請求項7】

各前記複数のセルは、前記第１の主面の平面視において、前記ソース領域に取り囲まれるように複数の前記コンタクト領域が形成され、かつ、複数の前記コンタクト領域にそれぞれ取り囲まれるように複数の前記開口部が形成される、請求項６に記載のワイドバンドギャップ半導体装置。

【請求項8】

前記ワイドバンドギャップ半導体層は、前記ドリフト層中に埋め込まれ、かつ、前記ボディ領域よりも前記第２の主面側に配置された、前記第２の導電型を有する第１の不純物領域をさらに含む、請求項１から請求項７のいずれか１項に記載のワイドバンドギャップ半導体装置。

【請求項9】

前記第１の主面の平面視において、前記第１の不純物領域は、前記開口部内に配置される、請求項８に記載のワイドバンドギャップ半導体装置。

【請求項10】

前記第１の主面の平面視において、前記第１の不純物領域は、少なくとも一部分が前記ボディ領域に重なるように配置される、請求項８に記載のワイドバンドギャップ半導体装置。

【請求項11】

前記第１の不純物領域には、前記ドリフト層が前記ワイドバンドギャップ半導体層の厚さ方向に沿ってつながるように貫通部が設けられる、請求項１０に記載のワイドバンドギャップ半導体装置。

【請求項12】

前記第１の主面の平面視において、前記貫通部は、前記開口部内に配置される、請求項１１に記載のワイドバンドギャップ半導体装置。

【請求項13】

前記第１の主面の平面視において、前記ボディ領域は、前記第１の主面に平行な第１の方向に沿って延在する長軸を含む六角形状からなる外周形状を有し、
前記第１の主面の平面視において、前記第１の不純物領域は、前記第１の方向に垂直な第２の方向に沿って延在する長軸を含む多角形状からなる外周形状を有し、
前記第１の主面の平面視において、前記ボディ領域および前記第１の不純物領域は互いに交差するように配置される、請求項１０に記載のワイドバンドギャップ半導体装置。

【請求項14】

前記第１の不純物領域は、電気的にフローティングされる、請求項８から請求項１３のいずれか１項に記載のワイドバンドギャップ半導体装置。

【請求項15】

前記第１の不純物領域は、前記ボディ領域と前記第１の不純物領域との間の距離が５μｍ以下となる位置に配置される、請求項１４に記載のワイドバンドギャップ半導体装置。

【請求項16】

前記第１の不純物領域は、前記ボディ領域と前記第１の不純物領域との間の距離が２μｍ以下となる位置に配置される、請求項１５に記載のワイドバンドギャップ半導体装置。

【請求項17】

ワイドバンドギャップ半導体装置であって、
第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有するワイドバンドギャップ半導体層を備え、
前記ワイドバンドギャップ半導体層は、
第１の導電型を有し、前記第２の主面を含むドリフト層と、
前記ドリフト層に設けられて、前記第１の導電型とは異なる第２の導電型を有するボディ領域と、
前記ドリフト層から隔てられるように前記ボディ領域に設けられて、前記第１の主面の一部を含み、前記第１の導電型を有するソース領域と、
前記ボディ領域に設けられ、前記ソース領域と接するように配置されて、前記第２の導電型を有するコンタクト領域とを含み、
前記ボディ領域には、前記ドリフト層を前記第１の主面に露出させる開口部が設けられ、
前記ワイドバンドギャップ半導体装置は、
前記第１の主面において、前記ボディ領域、前記ソース領域および前記ドリフト層に接するゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ソース領域および前記コンタクト領域に電気的に接続されるとともに、前記開口部を通じて前記ドリフト層に電気的に接続されるソース電極と、
前記第２の主面に電気的に接続されるドレイン電極とをさらに備え、
前記ワイドバンドギャップ半導体層は、前記ドリフト層中に埋め込まれ、かつ、前記ボディ領域よりも前記第２の主面側に配置された、前記第２の導電型を有する第１の不純物領域をさらに含み、
前記第１の不純物領域は、前記ソース電極に電気的に接続される、ワイドバンドギャップ半導体装置。

【請求項18】

前記ワイドバンドギャップ半導体層は、前記ドリフト層中に埋め込まれ、前記第１の導電型を有し、かつ、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する第２の不純物領域をさらに含み、
前記第２の不純物領域は、前記ボディ領域よりも前記第２の主面側に配置され、かつ、前記第１の主面の平面視において、前記第１の不純物領域に並設される、請求項１７に記載のワイドバンドギャップ半導体装置。

【請求項19】

前記第２の不純物領域は、
前記第１の主面側に位置する第１の端部と、
前記第２の主面側に位置する第２の端部とを有し、
前記第１の主面に対向する前記第１の不純物領域の接合面は、前記第１の主面から前記第２の主面へと向かう深さ方向における、前記第２の不純物領域の前記第１の端部の位置から、前記第２の不純物領域の前記第２の端部の位置までの範囲内に位置する、請求項１８に記載のワイドバンドギャップ半導体装置。

【請求項20】

前記第１の主面には、側壁部および底部からなるトレンチが形成され、
前記側壁部は、前記第１の主面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト層に至っており、
前記底部は、前記側壁部と接し、かつ前記ドリフト層に位置しており、
前記ゲート絶縁膜は、前記トレンチの前記側壁部および前記底部を覆っており、
前記ゲート電極は前記ゲート絶縁膜上に設けられる、請求項１から請求項１９のいずれか１項に記載のワイドバンドギャップ半導体装置。

【請求項21】

基板を準備する工程と、
前記基板上に、第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有するワイドバンドギャップ半導体層をエピタキシャル成長により形成する工程と、
前記第１の主面から前記ワイドバンドギャップ半導体層内に不純物を注入する工程とを備え、
前記不純物を注入する工程では、前記ワイドバンドギャップ半導体層内に、第１の導電型を有し、前記第２の主面を含むドリフト層と、前記ドリフト層に設けられて、前記第１の導電型とは異なる第２の導電型を有するボディ領域と、前記ドリフト層から隔てられるように前記ボディ領域に設けられて、前記第１の主面の一部を含み、前記第１の導電型を有するソース領域と、前記ボディ領域に設けられ、前記ソース領域と接するように配置されて、前記第２の導電型を有するコンタクト領域とが形成され、かつ、前記ボディ領域には、前記ドリフト層を前記第１の主面に露出させる開口部が設けられ、
前記ワイドバンドギャップ半導体層が形成された前記基板を加熱することにより、前記ワイドバンドギャップ半導体層内に導入された不純物を活性化させる工程と、
前記第１の主面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に接触するゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極を覆うように層間絶縁膜を形成する工程と、
前記ゲート絶縁膜および前記層間絶縁膜を除去して前記ソース領域、前記コンタクト領域および前記開口部を通じて前記ドリフト層が露出した領域を形成し、当該領域にソース電極を形成する工程と、
前記第２の主面に電気的に接続されるドレイン電極を形成する工程とをさらに備え、
前記ドリフト層は、
前記開口部内に配置され、前記コンタクト領域および前記ボディ領域に取り囲まれた第１の領域と、
前記第１の領域から見て前記第２の主面側に配置された第２の領域とを含み、
前記不純物を注入する工程では、前記第１の領域に、前記第１の主面の一部を含み、かつ、前記ソース領域の不純物濃度と等しい不純物濃度を有する領域を形成する、ワイドバンドギャップ半導体装置の製造方法。

【請求項22】

前記ワイドバンドギャップ半導体層をエピタキシャル成長により形成する工程では、前記ドリフト層中に埋め込まれ、かつ、前記ボディ領域よりも前記第２の主面側に配置された、前記第２の導電型を有する第１の不純物領域を形成する、請求項２１に記載のワイドバンドギャップ半導体装置の製造方法。

【請求項23】

前記ワイドバンドギャップ半導体層をエピタキシャル成長により形成する工程では、前記ドリフト層中に埋め込まれ、かつ、前記ボディ領域よりも前記第２の主面側に配置された、前記第１の導電型を有する第２の不純物領域をさらに形成し、
前記第２の不純物領域は、前記第１の導電型を有するとともに、前記ドリフト層の不純物濃度よりも高い不純物濃度を有し、かつ、前記第１の主面の平面視において、前記第１の不純物領域に並設される、請求項２２に記載のワイドバンドギャップ半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、ワイドバンドギャップ半導体装置およびその製造方法に関し、より特定的には、トランジスタ素子と還流ダイオードとを備えたワイドバンドギャップ半導体装置およびその製造方法に関する。

【背景技術】

【0002】

近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。ＳｉＣは、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料としてＳｉＣを採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、ＳｉＣを材料として採用した半導体装置は、Ｓｉを材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。

【0003】

たとえば、特開２００８−１７２３７号公報（特許文献１）には、スイッチング素子としてＳｉＣ半導体装置を用いた電子部品が開示される。ＳｉＣ−ＦＥＴ（Field Effect
Transistor）をスイッチング素子として電力変換器に用いる場合、ＳｉＣ−ＦＥＴに内在する寄生ダイオード（ボディダイオード）を還流ダイオードとして用いると、ボディダイオードによるバイポーラ動作によりＳｉＣ半導体装置の結晶劣化が進行するおそれがある。そのため、特許文献１では、還流ダイオードとしてＳｉＣのショットキーバリアダイオード（以下、ＳＢＤとも呼ぶ）をＳｉＣ−ＦＥＴと逆並列に接続し、ＳＢＤに還流電流を流すことが示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８−１７２３７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記の特許文献１において、ＳｉＣ−ＦＥＴとＳＢＤとを別々のチップ、あるいはディスクリート素子によって実現する場合、複数のチップまたはディスクリート素子を複合化して実装することが必要となり、電子部品のサイズおよびコストが増大するという問題が生じる。

【0006】

また、ＳｉＣ−ＦＥＴとＳＢＤとを１つの半導体チップに集積化しようとすると、ＳｉＣ−ＦＥＴが形成される領域とＳＢＤが形成される領域との両方を１つの半導体チップに配置させることになり、製造工程が複雑化してしまう。また、ＳｉＣ−ＦＥＴの活性領域、すなわちＳｉＣ−ＦＥＴにおいて電流を流すことに寄与する領域の面積が減少する。言い換えると、ある大きさの電流を流すために必要な半導体チップの面積が増大する。

【0007】

本発明の目的は、小型かつ簡素な構成で、スイッチング素子と還流ダイオードとを集積化することが可能なワイドバンドギャップ半導体装置およびその製造方法を提供することである。

【課題を解決するための手段】

【0008】

本発明のある局面に係るワイドバンドギャップ半導体装置は、第１の主面と、第１の主
面に対して反対側に位置する第２の主面とを有するワイドバンドギャップ半導体層を備える。ワイドバンドギャップ半導体層は、第１の導電型を有し、第２の主面を含むドリフト層と、ドリフト層に設けられて、第１の導電型とは異なる第２の導電型を有するボディ領域と、ドリフト層から隔てられるようにボディ領域に設けられて、第１の主面の一部を含み、第１の導電型を有するソース領域と、ボディ領域に設けられ、ソース領域と接するように配置されて、第２の導電型を有するコンタクト領域とを含む。ボディ領域には、ドリフト層を第１の主面に露出させる開口部が設けられる。ワイドバンドギャップ半導体装置は、第１の主面において、ボディ領域、ソース領域およびドリフト層に接するゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ソース領域およびコンタクト領域に電気的に接続されるとともに、開口部を通じてドリフト層に電気的に接続されるソース電極と、第２の主面に電気的に接続されるドレイン電極とをさらに備える。

【0009】

本発明の別の局面に係るワイドバンドギャップ半導体装置の製造方法は、基板を準備する工程と、基板上に、第１の主面と、第１の主面に対して反対側に位置する第２の主面とを有するワイドバンドギャップ半導体層をエピタキシャル成長により形成する工程と、第１の主面からワイドバンドギャップ半導体層内に不純物を注入する工程とを備える。不純物を注入する工程では、ワイドバンドギャップ半導体層内に、第１の導電型を有し、第２の主面を含むドリフト層と、ドリフト層に設けられて、第１の導電型とは異なる第２の導電型を有するボディ領域と、ドリフト層から隔てられるようにボディ領域に設けられて、第１の主面の一部を含み、第１の導電型を有するソース領域と、ボディ領域に設けられるとともにソース領域と接するように配置されて、かつ、第２の導電型を有するコンタクト領域とが形成される。ボディ領域には、ドリフト層を第１の主面に露出させる開口部が設けられる。上記製造方法は、ワイドバンドギャップ半導体層が形成された基板を加熱することにより、ワイドギャップ半導体層内に導入された不純物を活性化させる工程と、第１の主面上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に接触するゲート電極を形成する工程と、ゲート絶縁膜およびゲート電極を覆うように層間絶縁膜を形成する工程と、ゲート絶縁膜および層間絶縁膜を除去してソース領域、コンタクト領域および、開口部を通じてドリフト層が露出した領域を形成し、当該領域にソース電極を形成する工程と、第２の主面に電気的に接続されるドレイン電極を形成する工程とをさらに備える。

【発明の効果】

【0010】

本発明によれば、小型かつ簡素な構成で、スイッチング素子と還流ダイオードとを集積化することが可能なワイドバンドギャップ半導体装置を実現することができる。

【図面の簡単な説明】

【0011】

【図1】この発明の実施の形態１に係るワイドバンドギャップ半導体装置の構成を示す断面模式図である。

【図2】この発明の実施の形態１に係るワイドバンドギャップ半導体装置の等価回路図である。

【図3】ドレイン・ソース間電圧Ｖ_ＤＳ＞０の場合におけるワイドバンドギャップ半導体装置の状態を模式的に示した断面図である。

【図4】ドレイン・ソース間電圧Ｖ_ＤＳ＜０の場合におけるワイドバンドギャップ半導体装置の状態を模式的に示した断面図である。

【図5】この発明の実施の形態１の変形例に係るワイドバンドギャップ半導体装置の構成を示す断面模式図である。

【図6】この発明の実施の形態１に係るワイドバンドギャップ半導体装置の構成を示す平面図である。

【図7】この発明の実施の形態１の変形例に係るワイドバンドギャップ半導体装置の構成を示す平面図である。

【図8】この発明の実施の形態１に係るワイドバンドギャップ半導体装置の製造方法を概略的に示すフローチャートである。

【図9】この発明の実施の形態１に係るワイドバンドギャップ半導体装置の製造方法における工程（Ｓ１０）および（Ｓ２０）を説明するための概略図である。

【図10】この発明の実施の形態１に係るワイドバンドギャップ半導体装置の製造方法における工程（Ｓ３０）および（Ｓ４０）を説明するための概略図である。

【図11】この発明の実施の形態１に係るワイドバンドギャップ半導体装置の製造方法における工程（Ｓ５０）および（Ｓ６０）を説明するための概略図である。

【図12】この発明の実施の形態１に係るワイドバンドギャップ半導体装置の製造方法における工程（Ｓ７０）を説明するための概略図である。

【図13】この発明の実施の形態１に係るワイドバンドギャップ半導体装置の製造方法における工程（Ｓ８０）を説明するための概略図である。

【図14】この発明の実施の形態２に係るワイドバンドギャップ半導体装置の構成を示す断面模式図である。

【図15】ドレイン・ソース間電圧Ｖ_ＤＳ＞０の場合におけるワイドバンドギャップ半導体装置の状態を模式的に示した断面図である。

【図16】ドレイン・ソース間電圧Ｖ_ＤＳ＞０の場合におけるワイドバンドギャップ半導体装置の変形例の状態を模式的に示した断面図である。

【図17】ｐ型埋込領域の第１の配置例を示す平面図である。

【図18】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。

【図19】ｐ型埋込領域の第２の配置例を示す平面図である。

【図20】ｐ型埋込領域の第３の配置例を示す平面図である。

【図21】図２０のＸＸＩ−ＸＸＩ線に沿った断面図である。

【図22】ｐ型埋込領域の第３の配置例が適用されたワイドバンドギャップ半導体装置を示す平面図である。

【図23】ｐ型埋込領域の第４の配置例を示す断面図である。

【図24】ｐ型埋込領域の第４の配置例が適用されたワイドバンドギャップ半導体装置を示す平面図である。

【図25】ｐ型埋込領域の第５の配置例を示す断面図である。

【図26】図２５に示すワイドバンドギャップ半導体装置の断面図の一部を拡大した部分拡大図である。

【図27】本発明の実施の形態１に係るワイドバンドギャップ半導体装置の他の構成例を示す断面模式図である。

【発明を実施するための形態】

【0012】

[本願発明の実施形態の説明]
最初に本発明の実施の形態を列記して説明する。なお、「電気的に接続」とは、２つの要素の直接の接続によって、それら２つの要素の間の電気的伝導が生じる場合に限定されず、２つの要素の間の電気的伝導が、それら２つの要素の間に配置される別の要素を介在して生じる場合を含む。

【0013】

（１）本発明の実施の形態に係るワイドバンドギャップ半導体装置は、第１の主面（１１ａ）と、第１の主面（１１ａ）に対して反対側に位置する第２の主面（１１ｂ）とを有するワイドバンドギャップ半導体層（１１）を備える。ワイドバンドギャップ半導体層（１１）は、第１の導電型を有し、第２の主面（１１ｂ）を含むドリフト層（１２）と、ドリフト層（１２）に設けられて、第１の導電型とは異なる第２の導電型を有するボディ領域（１３）と、ドリフト層（１２）から隔てられるようにボディ領域（１３）に設けられて、第１の主面（１１ａ）の一部を含み、第１の導電型を有するソース領域（１４）と、ボディ領域（１３）に設けられ、ソース領域（１４）と接するように配置されて、第２の導電型を有するコンタクト領域（１５）とを含む。ボディ領域（１３）には、ドリフト層（１２）を第１の主面（１１ａ）に露出させる開口部（１６）が設けられる。ワイドバン
ドギャップ半導体装置は、第１の主面（１１ａ）において、ボディ領域（１３）、ソース領域（１４）およびドリフト層（１２）に接するゲート絶縁膜（２０）と、ゲート絶縁膜（２０）上に設けられたゲート電極（３０）と、ソース領域（１４）およびコンタクト領域（１５）に電気的に接続されるとともに、開口部（１６）を通じてドリフト層（１２）に電気的に接続されるソース電極（４０）と、第２の主面（１１ｂ）に電気的に接続されるドレイン電極（５０）とをさらに備える。

【0014】

この構成によれば、ワイドバンドギャップ半導体を材料して形成されたＭＯＳＦＥＴに、ソース電極とゲート電極とが接続されたＪＦＥＴを内在させることができる。このＪＦＥＴは、ＭＯＳＦＥＴに逆並列接続された還流ダイオードとして機能し得る。このように還流ダイオードをＭＯＳＦＥＴに集積化させることができるため、還流ダイオードを設けるためにトランジスタセルのサイズ、すなわち、半導体チップの実装面積が増大するのを抑えることができる。したがって、インバータ回路のような、トランジスタ素子と還流ダイオードとを含む回路を、より小型かつ簡素な構成で実現することができる。

【0015】

（２）好ましくは、ドリフト層（１２）は、開口部（１６）内に配置され、コンタクト領域（１５）およびボディ領域（１３）に取り囲まれた第１の領域と、第１の領域から見て第２の主面（１１ｂ）側に配置された第２の領域とを含む。第１の領域の不純物濃度は、第２の領域の不純物濃度と等しい。

【0016】

この構成によれば、ＪＦＥＴをＭＯＳＦＥＴと共通の製造工程によって製造することができる。したがって、ＭＯＳＦＥＴと還流ダイオードとを含む回路を簡素なプロセスで製造することができる。

【0017】

（３）好ましくは、ドリフト層（１２）は、開口部（１６）内に配置され、コンタクト領域（１５）およびボディ領域（１３）に取り囲まれた第１の領域と、第１の領域から見て第２の主面（１１ｂ）側に配置された第２の領域とを含む。第１の領域は、第２の領域よりも不純物濃度が高く、かつ、ソース領域（１４）よりも不純物濃度が低い領域を有する。

【0018】

この構成によれば、第１の導電型のドリフト層において、ＪＦＥＴのチャネル領域の不純物濃度を部分的に高くすることにより、当該チャネルを取り囲むコンタクト領域およびボディ領域から第２の導電型の不純物が浸み出すことによって、実質的なチャネル幅が狭められるのを抑制することができる。これにより、ＪＦＥＴの還流ダイオードとしての機能を確保できる。

【0019】

（４）好ましくは、ドリフト層（１２）は、開口部（１６）内に配置され、コンタクト領域（１５）およびボディ領域（１３）に取り囲まれた第１の領域と、第１の領域から見て第２の主面（１１ｂ）側に配置された第２の領域とを含む。第１の領域は、第１の主面（１１ａ）の一部を含む領域を有する。当該領域の不純物濃度は、ソース領域（１４）の不純物濃度と等しい。

【0020】

この構成によれば、ドリフト層において、ソース電極の直下に、ソース領域の不純物濃度と等しい不純物濃度を有する高濃度領域を形成することにより、ドリフト層とソース電極とのオーミック接合における接触抵抗を小さくすることができる。これにより、ＪＦＥＴの導通損失を低減することができる。また、この高濃度領域は、ボディ領域内にイオン注入してソース領域を形成する工程において、開口部を通じてドリフト層にもイオン注入することによって、同時に形成することができる。

【0021】

（５）好ましくは、ワイドバンドギャップ半導体層（１１）は、炭化珪素、窒化ガリウ
ムまたはダイヤモンドから構成されている。

【0022】

この構成によれば、炭化珪素、窒化ガリウムまたはダイヤモンドが材料として用いられ、大電流を制御するパワー半導体装置を、小型かつ簡素な構成で実現することができる。

【0023】

（６）好ましくは、第１の導電型は、ｎ型であり、第２の導電型は、ｐ型である。
この構成によれば、ｐ型の領域をｎ型のワイドバンドギャップ半導体層に形成することから、ワイドバンドギャップ半導体装置の製造し易さを向上させることができる。

【0024】

（７）好ましくは、開口部（１６）の開口幅は、０．４μｍ以上３．０μｍ以下である。

【0025】

この構成によれば、ワイドバンドギャップ半導体からなるＭＯＳＦＥＴに内在するＪＦＥＴをノーマリオフ型のトランジスタとすることができる。これにより、ＪＦＥＴは還流電流のみを流すように動作するため、還流ダイオードとしての機能を確保することができる。

【0026】

（８）好ましくは、ソース電極（４０）は、金属元素として、チタン、アルミニウムおよびシリコンの３元合金で構成されている。

【0027】

この構成によれば、ソース電極は、コンタクト領域、ソース領域およびドリフト層の各々に対して良好な電気的接合を達成できるため、接触抵抗の増大を抑制しつつセルを微細化することができる。

【0028】

（９）好ましくは、ワイドバンドギャップ半導体層（１１）には、第１の主面（１１ａ）の平面視において、外周形状が長軸を含む六角形状である複数のセルが互いに隣接して形成される。複数のセルの各々は、第１の主面（１１ａ）の平面視において、外周形状が上記六角形状と相似形であるソース領域（１４）に取り囲まれるようにコンタクト領域（１５）が形成され、かつ、コンタクト領域（１５）に取り囲まれるように開口部（１６）が形成される。

【0029】

この構成によれば、外周形状が長軸を含む六角形状である複数のセルが形成されており、各セルはソース電極に接触するコンタクト領域およびドリフト層を含んでいる。コンタクト領域および開口部の面積を広く確保することができるため、コンタクト領域およびドリフト層とソース電極との間の接触抵抗を低減することができる。

【0030】

（１０）好ましくは、複数のセルの各々は、第１の主面（１１ａ）の平面視において、ソース領域（１４）に取り囲まれるように複数のコンタクト領域（１５）が形成され、かつ、複数のコンタクト領域（１５）にそれぞれ取り囲まれるように複数の開口部（１６）が形成される。

【0031】

この構成によれば、ソース領域内に、複数のコンタクト領域および複数の開口部が六角形状の長軸方向に沿って互いに間隔を置いて形成することにより、ソース領域、コンタクト領域およびドリフト層に対してソース電極をより容易に接触させることができる。たとえばソース電極において上記六角形状の短軸方向の幅にばらつきが生じた場合でも、ソース領域、コンタクト領域およびドリフト層に対する接触を容易に確保することができる。そのため、ソース電極の上記短軸方向の幅をより狭めることも可能となり、セルをさらに小型化することができる。

【0032】

（１１）好ましくは、ワイドバンドギャップ半導体層（１１）は、ドリフト層（１２）
中に埋め込まれ、かつ、ボディ領域（１３）よりも第２の主面（１１ｂ）側に配置された、第２の導電型を有する第１の不純物領域（８０）をさらに含む。

【0033】

この構成によれば、第１の不純物領域によって、ソース電極の直下に位置し、ＪＦＥＴのチャネルを形成するドリフト層にかかる電界が緩和される。これにより、ＭＯＳＦＥＴのオフ時におけるリーク電流の発生を抑制できるため、ＪＦＥＴの耐圧への影響を回避することができる。

【0034】

（１２）好ましくは、第１の主面（１１ａ）の平面視において、第１の不純物領域（８０）は、開口部（１６）内に配置される。

【0035】

この構成によれば、ＪＦＥＴに還流電流が流れる際、この還流電流の経路が第１の不純物領域によって狭められるのを軽減することができる。これにより、ＪＦＥＴのオン抵抗を低減することができる。

【0036】

（１３）好ましくは、第１の主面（１１ａ）の平面視において、第１の不純物領域（８０）は、少なくとも一部分がボディ領域（１３）に重なるように配置される。

【0037】

この構成によれば、ボディ領域から第２の主面に向かって延びる空乏層と、第１の不純物領域から第２の主面に向かって延びる空乏層とをつながりやすくすることができる。これにより、ソース電極の直下に位置するドリフト層にかかる電界を、より一層緩和することができる。この結果、リーク電流の発生をより確実に抑制できるため、ＪＦＥＴの耐圧を維持することができる。また、第１の不純物領域の電位をフローティングとした構造においては、ボディ領域から第１の不純物領域に効果的に正孔が注入されることにより、第１の不純物領域の空乏化を短時間で解消することができる。これにより、ＪＦＥＴの応答速度を向上させることができる。

【0038】

（１４）好ましくは、第１の不純物領域（８０）には、ドリフト層（１２）がワイドバンドギャップ半導体層（１１）の厚さ方向に沿ってつながるように貫通部（８１）が設けられる。

【0039】

この構成によれば、貫通部中に位置するドリフト層を通って電流が流れる経路が形成され得る。このため、上記（１３）のように、第１の不純物領域の一部分がボディ領域に重なるように配置されている場合においても、還流電流の経路が第１の不純物領域によって狭められるのを軽減することができる。これにより、ＪＦＥＴの高耐圧を維持しつつ、ＪＦＥＴのオン抵抗を下げることができる。

【0040】

（１５）好ましくは、貫通部（８１）は、第１の主面（１１ａ）の平面視において、開口部（１６）内に配置される。

【0041】

この構成によれば、開口部内のドリフト層を通じて形成される還流電流の経路が第１の不純物領域によって狭められるのを効果的に軽減することができる。

【0042】

（１６）好ましくは、第１の主面（１１ａ）の平面視において、ボディ領域（１３）は、第１の主面（１１ａ）に平行な第１の方向に沿って延在する長軸を含む六角形状からなる外周形状を有する。第１の主面（１１ａ）の平面視において、第１の不純物領域（８０）は、第１の方向に垂直な第２の方向に沿って延在する長軸を含む多角形状からなる外周形状を有する。第１の主面（１１ａ）の平面視において、ボディ領域（１３）および第１の不純物領域（８０）は互いに交差するように配置される。

【0043】

この構成によれば、ボディ領域と第１の不純物領域との交差部分により、ボディ領域から第２の主面に向かって延びる空乏層と、第１の不純物領域から第２の主面に向かって延びる空乏層とがつながりやすくなる。したがって、リーク電流の発生をより確実に抑制できる。また、第１の不純物領域の電位をフローティングとした構造においては、ボディ領域から第１の不純物領域にキャリア（正孔）を効果的に注入することができるため、ＪＦＥＴの応答速度を向上させることができる。

【0044】

（１７）好ましくは、第１の不純物領域（８０）は、電気的にフローティングされる。
この構成によれば、ドレイン電極の電位がソース電極の電位よりも高いときに、第１の不純物領域の電位がボディ領域の電位より高くなるため、第１の不純物領域とボディ領域とを同電位とする場合と比較して、ボディ領域からドリフト層側に、より長く空乏層を延ばすことができる。この結果、ＪＦＥＴの高耐圧を維持することができる。

【0045】

（１８）好ましくは、第１の不純物領域（８０）は、ボディ領域（１３）と第１の不純物領域（８０）との間の距離が５μｍ以下となる位置に配置される。

【0046】

この構成によれば、ボディ領域から第１の不純物領域に効果的に正孔が注入されることにより、第１の不純物領域の空乏化を短時間で解消することができる。これにより、第１の不純物領域の空乏化の解消および電位回復を達成することができる。

【0047】

（１９）好ましくは、第１の不純物領域（８０）は、ボディ領域（１３）と第１の不純物領域（８０）との間の距離が２μｍ以下となる位置に配置される。

【0048】

この構成によれば、数十ｎｓ（ナノ秒）以下の短時間で第１の不純物領域の空乏化の解消および電位回復を達成することが期待できる。したがって、高速の応答が可能なワイドバンドギャップ半導体装置を実現することができる。

【0049】

（２０）好ましくは、第１の不純物領域（８０）は、ソース電極（４０）に電気的に接続される。

【0050】

この構成によれば、第１の不純物領域の電位がボディ領域と同電位に固定されるため、ワイドバンドギャップ半導体装置の動作を安定化させることができる。さらに、第１の不純物領域がソース電極に接続される結果、正孔を第１の不純物領域に効果的に注入することができる。これにより、ＪＦＥＴの応答速度が高められる。

【0051】

（２１）好ましくは、ワイドバンドギャップ半導体層（１１）は、ドリフト層（１２）中に埋め込まれ、第１の導電型を有し、かつ、ドリフト層（１２）の不純物濃度よりも高い不純物濃度を有する第２の不純物領域（８２）をさらに含む。第２の不純物領域（８２）は、ボディ領域（１３）よりも第２の主面（１１ｂ）側に配置され、かつ、第１の主面（１１ａ）の平面視において、第１の不純物領域（８０）に並設される。

【0052】

この構成によれば、第２の不純物領域によって、第１の不純物領域からドリフト層中への厚さ方向に垂直な方向の空乏化の進展が抑制される。これにより、ＪＦＥＴの高耐圧を維持しつつ、ＪＦＥＴのオン抵抗を下げることができる。

【0053】

（２２）好ましくは、第２の不純物領域（８２）は、第１の主面（１１ａ）側に位置する第１の端部と、第２の主面（１１ｂ）側に位置する第２の端部とを有する。第１の主面（１１ａ）に対向する第１の不純物領域（８０）の接合面は、第１の主面（１１ａ）から第２の主面（１１ｂ）へと向かう深さ方向における、第２の不純物領域（８２）の第１の端部の位置から、第２の不純物領域（８２）の第２の端部の位置までの範囲内に位置する
。

【0054】

この構成によれば、ドレイン電極の電位がソース電極の電位よりも低い状態において、第１の不純物領域からドリフト層中への厚さ方向に垂直な方向の空乏化の進展が第２の不純物領域によって抑制される。これにより、ＪＦＥＴのオン抵抗を、より一層低減することができる。

【0055】

（２３）好ましくは、第１の主面（１１ａ）には、側壁部（ＳＷ）および底部（ＢＴ）からなるトレンチ（ＴＲ）が形成される。側壁部（ＳＷ）は、第１の主面（１１ａ）からソース領域（１４）およびボディ領域（１３）を貫通してドリフト層（１２）に至っている。底部（ＢＴ）は、側壁部（ＳＷ）と接し、かつドリフト層（１２）に位置している。ゲート絶縁膜（２０）は、トレンチ（ＴＲ）の側壁部（ＳＷ）および底部（ＢＴ）を覆っている。ゲート電極（３０）はゲート絶縁膜（２０）上に設けられる。

【0056】

この構成によれば、トレンチゲート型の縦型ＭＯＳＦＥＴのセルに、還流ダイオードとして機能し得るＪＦＥＴを内在させることができる。これにより、ＭＯＳＦＥＴのセルの集積度を、より一層高めることができる。

【0057】

（２４）本発明の実施の形態に係るワイドバンドギャップ半導体装置の製造方法は、基板（１０）を準備する工程（Ｓ１０）と、基板（１０）上に、第１の主面（１１ａ）と、第１の主面（１１ａ）に対して反対側に位置する第２の主面（１１ｂ）とを有するワイドバンドギャップ半導体層（１１）をエピタキシャル成長により形成する工程（Ｓ２０）と、第１の主面（１１ａ）からワイドバンドギャップ半導体層（１１）内に不純物を注入する工程（Ｓ３０）とを備える。不純物を注入する工程（Ｓ３０）では、ワイドバンドギャップ半導体層（１１）内に、第１の導電型を有し、第２の主面（１１ｂ）を含むドリフト層（１２）と、ドリフト層（１２）に設けられて、第１の導電型とは異なる第２の導電型を有するボディ領域（１３）と、ドリフト層（１２）から隔てられるようにボディ領域（１３）に設けられて、第１の主面（１１ａ）の一部を含み、第１の導電型を有するソース領域（１４）と、ボディ領域（１３）に設けられるとともにソース領域（１４）と接するように配置されて、かつ、第２の導電型を有するコンタクト領域（１５）とが形成される。ボディ領域（１３）には、ドリフト層（１２）を第１の主面（１１ａ）に露出させる開口部（１６）が設けられる。上記製造方法は、ワイドバンドギャップ半導体層（１１）が形成された基板（１０）を加熱することにより、ワイドギャップ半導体層（１１）内に導入された不純物を活性化させる工程（Ｓ４０）と、第１の主面（１１ａ）上にゲート絶縁膜（２０）を形成する工程（Ｓ５０）と、ゲート絶縁膜（２０）上に接触するゲート電極（３０）を形成する工程（Ｓ６０）と、ゲート絶縁膜（２０）およびゲート電極（３０）を覆うように層間絶縁膜（６０）を形成する工程（Ｓ７０）と、ゲート絶縁膜（２０）および層間絶縁膜（６０）を除去してソース領域（１４）、コンタクト領域（１５）および開口部（１６）を通じてドリフト層（１２）が露出した領域を形成し、当該領域にソース電極（４０）を形成する工程（Ｓ８０）と、第２の主面（１１ｂ）に電気的に接続されるドレイン電極（５０）を形成する工程（Ｓ８０）とをさらに備える。

【0058】

この構成によれば、ワイドバンドギャップ半導体を材料して形成されたＭＯＳＦＥＴに、還流ダイオードとして機能し得るＪＦＥＴを集積化させることができるため、半導体チップの実装面積が増大するのを抑えることができる。したがって、インバータ回路のような、トランジスタ素子と還流ダイオードとを含む回路を、より小型かつ簡素な構成で実現することができる。

【0059】

（２５）好ましくは、ドリフト層（１２）は、開口部（１６）内に配置され、コンタクト領域（１５）およびボディ領域（１３）に取り囲まれた第１の領域と、第１の領域から
見て第２の主面（１１ｂ）側に配置された第２の領域とを含む。上記不純物を注入する工程（Ｓ３０）では、第１の領域の不純物濃度を、第２の領域の不純物濃度と等しくする。

【0060】

この構成によれば、ＪＦＥＴをＭＯＳＦＥＴと共通の製造工程によって製造することができる。したがって、ＭＯＳＦＥＴと還流ダイオードとを含む回路を簡素なプロセスで製造することができる。

【0061】

（２６）好ましくは、ドリフト層（１２）は、開口部（１６）内に配置され、コンタクト領域（１５）およびボディ領域（１３）に取り囲まれた第１の領域と、第１の領域から見て第２の主面（１１ｂ）側に配置された第２の領域とを含む。上記不純物を注入する工程（Ｓ３０）では、第１の領域に、第２の領域の不純物濃度よりも高く、かつ、ソース領域（１４）の不純物濃度よりも低い不純物濃度を有する領域を形成する。

【0062】

この構成によれば、第１の導電型のドリフト層において、ＪＦＥＴのチャネル領域の不純物濃度を部分的に高くすることにより、当該チャネルを取り囲むコンタクト領域およびボディ領域から第２の導電型の不純物が浸み出すことによって、実質的なチャネル幅が狭められるのを抑制することができる。これにより、ＪＦＥＴの還流ダイオードとしての機能を確保できる。

【0063】

（２７）好ましくは、ドリフト層（１２）は、開口部（１６）内に配置され、コンタクト領域（１５）およびボディ領域（１３）に取り囲まれた第１の領域と、第１の領域から見て第２の主面（１１ｂ）側に配置された第２の領域とを含む。上記不純物を注入する工程（Ｓ３０)では、第１の領域に、第１の主面（１１ａ）の一部を含み、かつ、ソース領域（１４）の不純物濃度と等しい不純物濃度を有する領域（１７）を形成する。

【0064】

この構成によれば、ドリフト層において、ソース電極の直下に、ソース領域の不純物濃度と等しい不純物濃度を有する高濃度領域を形成することにより、ドリフト層とソース電極とのオーミック接合における接触抵抗を小さくすることができる。これにより、ＪＦＥＴの導通損失を低減することができる。また、この高濃度領域は、ボディ領域内にイオン注入してソース領域を形成する工程において、開口部を通じてドリフト層にもイオン注入することによって、同時に形成することができる。

【0065】

（２８）好ましくは、上記ワイドバンドギャップ半導体層（１１）をエピタキシャル成長により形成する工程（Ｓ２０）では、ドリフト層（１２）中に埋め込まれ、かつ、ボディ領域（１３）よりも第２の主面（１１ｂ）側に配置された、第２の導電型を有する第１の不純物領域（８０）を形成する。

【0066】

この構成によれば、第１の不純物領域によって、ソース電極の直下に位置し、ＪＦＥＴのチャネルを形成するドリフト層にかかる電界が緩和される。これにより、ＭＯＳＦＥＴのオフ時におけるリーク電流の発生を抑制できるため、ＪＦＥＴの耐圧への影響を回避することができる。

【0067】

（２９）好ましくは、上記ワイドバンドギャップ半導体層（１１）をエピタキシャル成長により形成する工程（Ｓ２０）では、ドリフト層（１２）中に埋め込まれ、かつ、ボディ領域（１３）よりも第２の主面（１１ｂ）側に配置された、第１の導電型を有する第２の不純物領域（８２）をさらに形成する。第２の不純物領域（８２）は、第１の導電型を有するとともに、ドリフト層（１２）の不純物濃度よりも高い不純物濃度を有し、かつ、第１の主面（１１ａ）の平面視において、第１の不純物領域（８０）に並設される。

【0068】

この構成によれば、第２の不純物領域によって、第１の不純物領域からドリフト層中へ
の厚さ方向に垂直な方向の空乏化の進展が抑制される。これにより、ＭＯＳＦＥＴの高耐圧を維持しつつ、ＪＦＥＴのオン抵抗を下げることができる。

【0069】

[本願発明の実施形態の詳細]
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。

【0070】

＜実施の形態１＞
図１は、この発明の実施の形態１に係るワイドバンドギャップ半導体装置の構成を示す断面模式図である。図１は、図６のＩ−Ｉ線に沿った断面図である。この実施の形態において、ワイドギャップ半導体は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）あるいはダイヤモンド（Ｃ）であり得る。

【0071】

図１を参照して、この発明の実施の形態１に係るワイドバンドギャップ半導体装置１は、炭化珪素に形成された複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２により実現される。本実施の形態では、複数のＭＯＳＦＥＴ２は、スイッチング素子としてたとえばモータ等の誘導性負荷を駆動制御する電力変換器などに用いられる。

【0072】

ＭＯＳＦＥＴ２は、プレーナ型のＭＯＳＦＥＴであって、炭化珪素単結晶基板１０と、炭化珪素層１１と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜６０と、ソース電極４０と、ソース配線層４１と、ドレイン電極５０と、裏面パッド電極５１とを備える。

【0073】

炭化珪素単結晶基板１０は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなる。炭化珪素単結晶基板１０は、第１の主面１０ａと、第２の主面１０ｂとを有する。第２の主面１０ｂは第１の主面１０ａと反対側に位置する。

【0074】

炭化珪素層１１は、炭化珪素からなるエピタキシャル層であり、第１の主面１１ａと、第２の主面１１ｂとを有する。炭化珪素層１１は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素からなる。第２の主面１１ｂは第１の主面１１ａと反対側に位置する。炭化珪素層１１の第２の主面１１ｂは、炭化珪素単結晶基板１０の第１の主面１０ａと接する。炭化珪素層１１は、ドリフト層１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１５とを有する。

【0075】

ドリフト層１２は、たとえば窒素などの導電型がｎ型（第１の導電型）である不純物（ドナー）を含むｎ型領域である。ドリフト層１２は炭化珪素層１１の第２の主面１１ｂを含む。ドリフト層１２のｎ型不純物濃度（第１の導電型の不純物濃度）は、炭化珪素単結晶基板１０のｎ型不純物濃度よりも低いことが好ましい。

【0076】

ボディ領域１３は、たとえばアルミニウムやホウ素などの導電型がｐ型（第２の導電型）である不純物（アクセプタ）を含むｐ型領域である。

【0077】

ソース領域１４は、たとえばリンなどのｎ型不純物を含むｎ型領域である、ソース領域１４は、ボディ領域１３によってドリフト層１２から隔てられるようにボディ領域１３上に設けられている。ソース領域１４のｎ型不純物濃度は、ドリフト層１２のｎ型不純物濃
度よりも高い。ソース領域１４はコンタクト領域１５とともに炭化珪素層１１の第１の主面１１ａの一部を含む。

【0078】

コンタクト領域１５は、たとえばアルミニウムなどのｐ型不純物を含むｐ型領域である。コンタクト領域１５は、ソース領域１４に囲まれて設けられていると共に、ボディ領域１３につながっている。コンタクト領域１５のｐ型不純物濃度（第２の導電型の不純物濃度）は、ボディ領域１３のｐ型不純物濃度よりも高い。

【0079】

ソース電極４０の下方に位置するボディ領域１３の一部において開口部１６が設けられる。開口部１６は、ドリフト層１２を、炭化珪素層１１の第１の主面１１ａに露出させる。すなわち、開口部１６内の領域の導電型はｎ型である。なお、本実施の形態では、開口部１６の側壁にボディ領域１３およびコンタクト領域１５が露出している構成を例示しているが、開口部１６の側壁にｐ型領域が露出している構成であればよい。したがって、開口部１６の側壁にボディ領域１３のみが露出している構成であってもよい。

【0080】

ゲート絶縁膜２０は、ボディ領域１３に形成されるＭＯＳＦＥＴ２のチャネルＣＨ１と対向する位置に設けられる。ゲート絶縁膜２０は、炭化珪素層１１の第１の主面１１ａにおいて、ボディ領域１３、ソース領域１４およびドリフト層１２に接する。ゲート絶縁膜２０は、たとえば二酸化珪素からなる。

【0081】

ゲート電極３０は、ゲート絶縁膜２０上に配置される。ゲート電極３０は、ＭＯＳＦＥＴ２のソース領域１４から他方のソース領域１４まで延在するように、ドリフト層１２、ボディ領域１３およびソース領域１４と対向する。ゲート電極３０は、たとえば不純物が添加されたポリシリコン、あるいはアルミニウムなどの導電体からなる。

【0082】

層間絶縁膜６０は、ゲート電極３０およびゲート絶縁膜２０を覆うように配置される。層間絶縁膜６０は二酸化珪素からなる。層間絶縁膜６０には、ソース領域１４、コンタクト領域１５および開口部１６と重なる位置にコンタクトホールＳＨが形成される。コンタクトホールＳＨは、層間絶縁膜６０およびゲート絶縁膜２０を貫通するコンタクトホールである。コンタクトホールＳＨは、炭化珪素層１１の第１の主面１０ａを露出させる。より具体的には、コンタクトホールＳＨは、開口部１６を通じてドリフト層１２を露出させるとともに、ソース領域１４およびコンタクト領域１５を露出させる。

【0083】

ソース電極４０は、コンタクトホールＳＨに配置されてソース領域１４およびコンタクト領域１５に接触する。さらに、ソース電極４０は、開口部１６を通じてドリフト層１２に接触する。これにより、ソース電極４０は、ソース領域１４、コンタクト領域１５およびドリフト層１２と電気的に接続される。ソース電極４０は、ソース領域１４、コンタクト領域１５およびドリフト層１２に対して良好な電気的接合（オーミック接合）を達成することが可能な材料、たとえばチタン、アルミニウムおよびシリコンにより構成されている。

【0084】

ソース配線層４１は、層間絶縁膜６０上に配置される。ソース配線層４１はたとえばアルミニウムからなる。ソース配線層４１は、コンタクトホールＳＨを通じてソース電極４０に電気的に接続される。

【0085】

ドレイン電極５０は、炭化珪素単結晶基板１０の第２の主面１０ｂに接触する。これにより、ドレイン電極５０は炭化珪素単結晶基板１０と電気的に接続されている。あるいは、ドレイン電極５０は、たとえばニッケルなど、炭化珪素単結晶基板１０とオーミック接合可能な他の材料からなっていてもよい。

【0086】

裏面パッド電極５１は、ドレイン電極５０に接して配置される。裏面パッド電極５１は、たとえばチタン、ニッケル、銀やそれらの合金からなる。

【0087】

次に、図１から図４を参照して、この発明の実施の形態１に係るワイドバンドギャップ半導体装置１の動作について説明する。

【0088】

ＭＯＳＦＥＴ２において、ソース配線層４１およびソース電極４０を通じて、ソース領域１４、コンタクト領域１５およびボディ領域１３にソース電位Ｖ_Ｓが与えられる。ソース電位Ｖ_Ｓはたとえば接地電位である。

【0089】

ＭＯＳＦＥＴ２をオンするために、ドレイン電極５０にドレイン電位Ｖ_Ｄが与えられ、ゲート電極３０にゲート電位Ｖ_Ｇが与えられる。ドレイン電位Ｖ_Ｄおよびゲート電位Ｖ_Ｇはともにソース電位Ｖ_Ｓよりも高い。たとえばＶ_Ｄ＞Ｖ_Ｇ＞Ｖ_Ｓであるとする。ゲート電極３０下のボディ領域１３の表面層がｎ型に反転し、このｎ型反転層（チャネルＣＨ１）を通じてソース領域１４からチャネルＣＨ１、ドリフト層１２、炭化珪素単結晶基板１０までひとつづきのｎ型領域でつながる。この結果、図１において実線矢印で示されるように、電流はドレイン電極５０から、炭化珪素単結晶基板１０、ドリフト層１２、チャネルＣＨ１およびソース領域１４を通り、ソース電極４０へと流れる。

【0090】

一方、ゲート電位Ｖ_Ｇをゼロにすると、ｎ型反転層（チャネルＣＨ１）は消滅し、電流はゼロになる。さらに、ボディ領域１３およびドリフト層１２間のｐｎ接合が逆バイアスされて主としてドリフト層１２に空乏層が広がり、ＭＯＳＦＥＴ２はオフ状態となる。

【0091】

本実施の形態では、図１に示されるように、開口部１６において、ドリフト層１２（ｎ型領域）は、コンタクト領域１５およびボディ領域１３（ｐ型領域）に取り囲まれて設けられるとともに、ソース電極４０に接している。ドリフト層１２、コンタクト領域１５、ボディ領域１３、炭化珪素単結晶基板１０、ソース電極４０およびドレイン電極５０により、ＪＦＥＴ（Junction Field Effect Transistor）３が形成される。

【0092】

詳細には、ボディ領域１３に開口部１６を設けたことにより、ソース電極４０およびドレイン電極５０の間には、ドリフト層１２および炭化珪素単結晶基板１０（ｎ型領域）からなる電流経路が形成される。この電流経路の途中には、コンタクト領域１５およびボディ領域１３（ｐ型領域）からなる制御電極（ゲート）が設けられている。ゲート・ドレイン間にｐｎ接合を逆バイアスする方向の電圧が印加されると、ｐｎ接合のまわりに空乏層が広がり、電流経路を流れる電流が制御される。すなわち、ＭＯＳＦＥＴ２のソース電極４０およびドレイン電極５０をそれぞれソース電極およびドレイン電極とし、かつ、コンタクト領域１５およびボディ領域１３をゲートとするＪＦＥＴ３が形成される。ソース電極４０とコンタクト領域１５およびボディ領域１３とは電気的に接続されている。よって、ＪＦＥＴ３のゲートはソースに電気的に接続されており、ゲートにはソースと同じ電位が与えられる。

【0093】

本実施の形態において、ＪＦＥＴ３は、ノーマリオフ型（エンハンスメント型ともいう）、すなわち閾値電圧がゼロよりも高く、ゲート電位およびソース電位が同電位のときにオフ状態となるトランジスタである。

【0094】

図２は、この発明の実施の形態１に係るワイドバンドギャップ半導体装置１の等価回路図である。以下、ＭＯＳＦＥＴ２およびＪＦＥＴ３の各々において、ソース電位Ｖｓを基準とするドレイン電位Ｖ_Ｄをドレイン・ソース間電圧Ｖ_ＤＳとし、ソース電位Ｖ_Ｓを基準とするゲート電位Ｖ_Ｇをゲート・ソース間電圧Ｖ_ＧＳと定義して、説明する。

【0095】

図２を参照して、ＭＯＳＦＥＴ２は、ドレイン電極５０と、ゲート電極３０と、ソース電極４０とを有する。ＪＦＥＴ３は、ドレインがドレイン電極５０に接続され、ソースがソース電極４０に接続されている。ＪＦＥＴ３のゲート（コンタクト領域１５およびボディ領域１３）はソース電極４０に接続されている。

【0096】

上記のように、ＭＯＳＦＥＴ２は、Ｖ_ＤＳ＞０の状態において、Ｖ_ＧＳ＞０のとき、オンされる。これにより、ＭＯＳＦＥＴ２には、図１および図２の各々において実線矢印に示されるように、ドレイン電極５０からソース電極４０へと電流が流れる。

【0097】

このとき、ＪＦＥＴ３においては、ゲートにソースと同じ電位（接地電位）が与えられるとともに、ドレインにソース電位Ｖ_Ｓより高い電位が与えられている。すなわち、Ｖ_ＤＳ＞０かつＶ_ＧＳ＝０となっている。ノーマリオフ型のＪＦＥＴ３は、空乏層（図３参照）によって電流経路が遮断されるため電流が流れない。

【0098】

図３は、ドレイン・ソース間電圧Ｖ_ＤＳ＞０の場合におけるワイドバンドギャップ半導体装置１の状態を模式的に示した断面図である。図３を参照して、ドレイン電位Ｖ_Ｄがソース電位Ｖ_Ｓよりも高くなるようにドレイン電極５０とソース電極４０との間に電圧が印加される。ＪＦＥＴ３のゲート電位Ｖ_Ｇはソース電位Ｖ_Ｓ（接地電位）と等しいため、ボディ領域１３およびコンタクト領域１５とドリフト層１２間のｐｎ接合は逆バイアスされる。これにより、ボディ領域１３およびコンタクト領域１５とドリフト層１２との接合面から空乏層７０が広がる。この空乏層７０によりソース電極４０およびドレイン電極５０間の電流経路が遮断されてＪＦＥＴ３はオフ状態となる。

【0099】

これに対して、ドレイン・ソース間電圧Ｖ_ＤＳ＜０の場合には、ＭＯＳＦＥＴ２がオフ状態となると、誘導性負荷に蓄積されたエネルギーにより還流電流が流れる。このとき、ＭＯＳＦＥＴ２に内在するボディダイオードに還流電流が流れると、ボディダイオードによるバイポーラ動作によりＳｉＣ半導体装置の結晶劣化が進行する虞がある。さらに、ワイドバンドギャップ半導体装置においては、ボディダイオードの立上り電圧が約２．５Ｖと高いため、順方向の電圧降下が高くなり、導通損失を増大させるという問題がある。

【0100】

本実施の形態では、図２および図４において点線矢印で示されるように、ＭＯＳＦＥＴ２に並列接続されたＪＦＥＴ３に還流電流を流す。すなわち、ＪＦＥＴ３は還流ダイオードとして機能し得る。

【0101】

図４は、ドレイン・ソース間電圧Ｖ_ＤＳ＜０の場合におけるワイドバンドギャップ半導体装置１の状態を模式的に示した断面図である。図４を参照して、ＭＯＳＦＥＴ２がオフ状態において、ドレイン電位Ｖ_Ｄがソース電位Ｖ_Ｓよりも低くなるようにドレイン電極５０とソース電極４０との間に電圧が印加される。このような状態は電力変換器の動作中に発生し得る。Ｖ_ＤＳ＜０の場合、ボディ領域１３およびコンタクト領域１５とドリフト層１２間のｐｎ接合は順方向にバイアスされるため、空乏層７０（図３）は解消する。これにより、図４において点線矢印で示されるように、ｐ型ゲート（ボディ領域１３およびコンタクト領域１５）に取り囲まれたｎ型領域（開口部１６内のドリフト層１２）を電流が流れる。以下の説明では、開口部１６内のドリフト層１２を「ＪＦＥＴ３のチャネルＣＨ２」とも称する。

【0102】

ここで、本実施の形態においては、ドレイン・ソース間電圧Ｖ_ＤＳ＞０のときには、ＪＦＥＴ３をオフ状態としてＪＦＥＴ３の電流経路を遮断する必要がある。そのため、ＪＦＥＴ３をノーマリオフ型としている。具体的には、ＪＦＥＴ３のゲート電位Ｖ_Ｇおよびソース電位Ｖ_Ｓが同電位のときに、開口部１６内のドリフト層１２（チャネルＣＨ２）が完全空乏化されるように、ＪＦＥＴ３のチャネル幅を調整する。このチャネル幅とは、チャ
ネルＣＨ２を挟んで対向するｐ型領域間の距離に相当する。チャネル幅は、開口部１６の開口幅で決まる。開口部１６の開口幅とは、開口部１６の側壁に露出するｐ型領域の間の最短距離である。

【0103】

図３に示したように、ドレイン・ソース間電圧Ｖ_ＤＳ＞０のときには、ＪＦＥＴ３におけるｐｎ接合は逆バイアスされて主としてドリフト層１２に空乏層７０が広がる。ここで、ｎ型領域（ドリフト層１２）に形成される空乏層の厚さをＸ_ｎとし、ｐ型領域（コンタクト領域１５およびボディ領域１３）に形成される空乏層の厚さをＸ_ｐとすると、空乏層の厚さＸ_ｎ，Ｘ_ｐは次式（１），（２）でそれぞれ表わされる。

【0104】

【数1】

ここで、Ｎ_ａはｐ型領域の不純物濃度、Ｎ_ｄはｎ型領域の不純物濃度、φ_Ｂはｐｎ接合のビルトイン電位、Ｖｂはバイアス電圧である。

【0105】

本実施の形態では、ＪＦＥＴ３のチャネル幅、すなわち開口部１６の開口幅をｎ型領域に形成される空乏層の厚さＸ_ｎのほぼ２倍の大きさとする。これにより、開口部１６内のドリフト層１２（チャネルＣＨ２）が完全空乏化されるため、ノーマリオフ型のＪＦＥＴ３を実現することができる。好ましくは、開口部１６の開口幅は０．４μｍ以上３．０μｍ以下である。開口幅の下限値である０．４μｍは、後述するワイドバンドギャップ半導体装置１の製造プロセスにおいて実現可能な開口幅の最小値を示している。よって、開口幅の下限値は製造プロセスに依存し、上記の値に限定されるものではない。一方、開口幅の上限値である３．０μｍは、ＪＦＥＴ３のチャネルＣＨ２を完全空乏化することができる限界値の一例を示している。この開口幅の上限値はｐ型領域のアクセプタ濃度およびｎ型領域のドナー濃度によって決まる。

【0106】

また、本実施の形態において、ノーマリオフ型のＪＦＥＴ３の閾値電圧は、ゼロよりも大きく、かつ、ＭＯＳＦＥＴ２に内在するボディダイオードの立上り電圧よりも低い値とする。なお、ＪＦＥＴ３では、ゲート・ドレイン間のｐｎ接合を順バイアスとすることになるため、ユニポーラデバイスとして動作させるには、閾値電圧をｐｎ接合のビルトイン電圧以下に抑える必要があるが、ｐｎ接合に電流が流れるバイポーラ動作であってもバイポーラ電流を抑制する効果には変わりない。

【0107】

このような構成とすることにより、Ｖ_ＤＳ＜０の状態においてボディダイオードが導通状態となる前にＪＦＥＴ３がオンするため、ＪＦＥＴ３を経由して還流電流が流れる。よって、ボディダイオードへの還流を抑制することができる。この結果、ボディダイオードによるバイポーラ動作によりＳｉＣ半導体装置の結晶劣化が進行するのを防止することができる。

【0108】

また、ワイドバンドギャップ半導体を材料としてＭＯＳＦＥＴ２を構成した場合、ボディダイオードの立上り電圧が約２．５Ｖと高いため、順方向の電圧降下が高くなり、導通損失を増大させる。本実施の形態によれば、ＪＦＥＴ３はボディダイオードと比較して立上り電圧が低いため、順方向の電圧降下も低くなる。これにより、導通損失を低減することができる。

【0109】

本実施の形態では、ドリフト層１２のｎ型不純物濃度が一様であるため、ＪＦＥＴ３のチャネルＣＨ２におけるｎ型不純物濃度は、チャネルＣＨ２から見て第２の主面１１ｂ側に配置される、残りのドリフト層１２のｎ型不純物濃度と実質的に等しくなっている。この「ｎ型不純物濃度が等しい」とは、チャネルＣＨ２のｎ型不純物濃度が、残りのドリフト層１２のｎ型不純物濃度に必ずしも一致している必要はなく、残りのドリフト層１２のｎ型不純物濃度よりも幾分高くてもよく、あるいは幾分低くてもよい。たとえば、チャネルＣＨ２のｎ型不純物濃度は、残りのドリフト層１２のドナー濃度±２０％の範囲内に収まっている。

【0110】

あるいは、上記の構成に代えて、ＪＦＥＴ３のチャネルＣＨ２を形成するドリフト層１２にさらにリンなどのｎ型不純物（ドナー）を注入することにより、チャネルＣＨ２が、残りのドリフト層１２よりもｎ型不純物濃度が高く、かつ、ソース領域１４よりもｎ型不純物濃度が低い領域を有する構成としてもよい。これによれば、チャネルＣＨ２を取り囲むｐ型領域（コンタクト領域１５およびボディ領域１３）からｐ型不純物が浸み出すことによって、実質的なチャネル幅が狭められるのを抑制することができる。

【0111】

あるいは、ソース電極４０の直下に位置するドリフト層１２のｎ型不純物濃度を、残りのドリフト層１２のｎ型不純物濃度よりも高くするようにしてもよい。具体的には、図５に示すように、ＪＦＥＴ３のチャネルＣＨ２を形成するドリフト層１２において、炭化珪素層１１の第１の主面１１ａの一部を含み、かつ、ソース領域１４と等しいｎ型不純物濃度を有する高濃度領域１７を形成する。この「ｎ型不純物濃度が等しい」とは、高濃度領域１７のｎ型不純物濃度が、ソース領域１４のｎ型不純物濃度に必ずしも一致している必要はなく、ソース領域１４のｎ型不純物濃度よりも幾分高くてもよく、あるいは幾分低くてもよい。たとえば、高濃度領域１７のｎ型不純物濃度は、ソース領域１４のｎ型不純物濃度±２０％の範囲内に収まっている。なお、高濃度領域１７は、ボディ領域１３内にｎ型不純物をイオン注入してソース領域１４を形成する工程において、開口部１６を通じてドリフト層１２内にもｎ型不純物をイオン注入することによって形成することができる。これにより、第１の主面１１ａからの高濃度領域１７の深さは、第１の主面１１ａからのソース領域１４の深さとほぼ等しくなる。このように、ソース電極４０の下に高濃度領域１７を形成することにより、ドリフト層１２とソース電極４０とのオーミック接合において接触抵抗を小さくすることができるため、導通損失を低減することができる。

【0112】

図６は、この発明の実施の形態１に係るワイドバンドギャップ半導体装置の構成を示す平面図である。図６は、炭化珪素層１１の第１の主面１１ａの平面視におけるＭＯＳＦＥＴ２およびＪＦＥＴ３の構造を示している。なお、図６では、炭化珪素層１１の第１の主面１１ａ上に形成されるゲート絶縁膜２０、ゲート電極３０、ソース電極４０、ソース配線層４１および層間絶縁膜６０は記載されていない。

【0113】

図６を参照して、ＭＯＳＦＥＴ２には第１の主面１１ａの平面視において外周形状が長軸を含む六角形状であるセルＣＬが互いに隣接して接触するように複数形成されている。セルＣＬは、炭化珪素層１１に形成されたドリフト層１２、ボディ領域１３、ソース領域１４およびコンタクト領域１５を含み、さらにコンタクト領域１５に接触して形成されるソース電極４０（図１）を含んでいる。このように、ワイドバンドギャップ半導体装置１を第１の主面１１ａの平面視における外周形状が長軸を含む六角形状となるように複数に分割することにより、複数のセルＣＬが形成される。

【0114】

セルＣＬの外周形状は、一組の長辺Ｌと当該一組の長辺Ｌを接続する短辺Ｓとから構成される六角形状となっている。長辺Ｌは、六角形状の長軸方向（図中の両矢印に示す方向）に沿って延びている。具体的には、長辺Ｌは炭化珪素の＜１−１００＞方向に沿って延
びている。複数のセルＣＬは、長辺Ｌおよび短辺Ｓにおいて互いに接触するように形成されている。短辺Ｓの長さに対する長辺Ｌの長さの比は１．２以上２０以下であり、好ましくは、１．５以上１０以下である。たとえば長辺Ｌの長さは２００μｍであり、短辺Ｓの長さは１０μｍである。なお、六角形状の長軸方向は上記＜１−１００＞方向に限定されず、たとえば＜１１−２０＞方向などの任意の方向にすることができる。

【0115】

コンタクト領域１５の外周形状は、第１の主面１１ａの平面視においてセルＣＬの外周形状と相似形であって長軸を含む六角形状となっている。ソース領域１４は、第１の主面１１ａの平面視においてコンタクト領域１５を取り囲むように形成されており、外周形状がセルＣＬの外周形状と相似形であって長軸を含む六角形状となっている。ボディ領域１３は、第１の主面１１ａの平面視においてコンタクト領域１５およびソース領域１４を取り囲むように形成されており、外周形状がセルＣＬの外周形状と相似形であって長軸を含む六角形状となっている。

【0116】

セルＣＬの外周形状（六角形状）を構成する長辺Ｌおよび短辺Ｓは、炭化珪素の＜１−１００＞方向に沿って延びている。セルＣＬに含まれるボディ領域１３、ソース領域１４およびコンタクト領域１５の外周形状（六角形状）の各辺は、セルＣＬと同様に炭化珪素の＜１−１００＞方向に沿って延びている。そのため、ＭＯＳＦＥＴ２のチャネル領域（ゲート電極３０下のボディ領域１３）においてキャリアが移動する方向（図中の方矢印に示す方向）は、＜１−１００＞方向に対して垂直な＜１１−２０＞方向に沿った方向となっている。このような構成とすることにより、ＭＯＳＦＥＴ２の動作時において、移動度が高い方向（炭化珪素の＜１１−２０＞方向）に沿ってキャリアを移動させることができるため、ＭＯＳＦＥＴ２のオン抵抗を下げることができる。

【0117】

コンタクト領域１５には開口部１６が設けられている。開口部１６の外周形状は、たとえばセルＣＬの外周形状と相似形であって長軸を含む六角形状となっている。開口部１６の外周形状は、四角形、他の多角形、あるいは楕円形状であってもよい。開口部１６はドリフト層１２を第１の主面１１ａに露出させる。これにより、コンタクト領域１５はドリフト層１２を取り囲むように形成される。そして、このドリフト層１２に接触するようにソース電極４０が設けられることによって、ドリフト層１２にＪＦＥＴ３のチャネルＣＨ２（図４参照）が形成される。

【0118】

以上に述べたように、この発明の実施の形態１に係るワイドバンドギャップ半導体装置１では、外周形状が長軸を含む六角形状であるセルＣＬが複数形成され、各セルＣＬはソース電極４０に接触するコンタクト領域１５を含んでいる。これにより、外周形状が正六角形状（すなわち、長軸を含まない六角形状）であるセルが複数形成された従来の半導体装置と比較して、コンタクト領域の面積をより広げることが可能となる。この結果、コンタクト領域１５とソース電極４０との接触抵抗を低減できるため、ＭＯＳＦＥＴ２の電気的特性を向上させることができる。

【0119】

なお、複数のセルＣＬの各々において、コンタクト領域１５の外周形状を図７に示すような四角形状としても、図６に示したワイドバンドギャップ半導体装置１と同様の効果を奏する。図７は、この発明の実施の形態１の変形例に係るワイドバンドギャップ半導体装置の構成を示す平面図である。図７は、図６と同様に炭化珪素層１１の第１の主面１１ａの平面視におけるＭＯＳＦＥＴ２およびＪＦＥＴ３の構造を示している。なお、図７では、炭化珪素層１１の第１の主面１１ａ上に形成されるゲート絶縁膜２０、ゲート電極３０、ソース電極４０、ソース配線層４１および層間絶縁膜６０は記載されていない。

【0120】

図７を参照して、本変形例に係るワイドバンドギャップ半導体装置１は、図６に示した実施の形態１に係るワイドバンドギャップ半導体装置１と比較して、各セルＣＬに四角形
状の外周形状を有するコンタクト領域１５が複数形成されている点において異なっている。具体的には、平面視において、四角形状のコンタクト領域１５はソース領域１４に取り囲まれるように複数（たとえば３個）形成されている。複数のコンタクト領域１５は、セルＣＬの外周形状である六角形状の長軸方向に沿って間隔をおいて（等間隔に）形成されている。なお、コンタクト領域１５の数は、図７に示すように各セルＣＬにおいて３個ずつであってもよいが特に限定されない。また、コンタクト領域１５の外周形状は四角形状以外の形状であってもよい。

【0121】

本変形例に係るワイドバンドギャップ半導体装置１では、ソース領域１４内に複数のコンタクト領域１５を互いに間隔をおいて並べて形成する。これにより、図６に示したワイドバンドギャップ半導体装置１と比較して、ソース領域１４およびコンタクト領域１５に対してソース電極４０をより容易に接触させることができる。たとえばソース電極４０の横軸（六角形状の短軸方向における幅）にばらつきが生じた場合でも、ソース領域１４およびコンタクト領域１５に対する接触を容易に確保できる。これにより、ＭＯＳＦＥＴ２においてソース電極４０の横幅をより狭めることが可能となるため、セルピッチを縮小させた設計も容易になる。

【0122】

コンタクト領域１５には開口部１６が設けられている。開口部１６の外周形状はたとえば四角形状となっている。開口部１６の外周形状は、四角形以外の形状（他の多角形あるいは楕円形状など）であってもよい。開口部１６はドリフト層１２を第１の主面１１ａに露出させる。これにより、コンタクト領域１５はドリフト層１２を取り囲むように形成される。そして、このドリフト層１２に接触するようにソース電極４０が設けられることにより、ドリフト層１２にＪＦＥＴ３のチャネルＣＨ２（図４参照）が形成される。

【0123】

次に、図８を参照して、この発明の実施の形態１に係るワイドバンドギャップ半導体装置１の製造方法について説明する。この発明の実施の形態１に係るワイドバンドギャップ半導体装置１の製造方法では、まず、炭化珪素基板準備工程（Ｓ１０）が実施される。この工程（Ｓ１０）では、図９を参照して、たとえば４Ｈ−ＳｉＣからなるインゴット（図示せず）を切断することにより、主面１０ａ，１０ｂを有する炭化珪素単結晶基板１０が準備される。

【0124】

次に、エピタキシャル成長層形成工程（Ｓ２０）が実施される。この工程（Ｓ２０）では、図９を参照して、炭化珪素単結晶基板１０の第１の主面１０ａ上にエピタキシャル成長により炭化珪素層１１が形成される。

【0125】

次に、イオン注入工程（Ｓ３０）が実施される。この工程（Ｓ３０）では、図１０を参照して、まず、たとえばアルミニウム（Ａｌ）イオンが第１の主面１１ａから炭化珪素層１１内に注入されることにより、炭化珪素層１１内にボディ領域１３が形成される。次に、たとえばリン（Ｐ）イオンがボディ領域１３内に注入されることによりボディ領域１３内にソース領域１４が形成される。次に、たとえばＡｌイオンがボディ領域１３内に注入されることにより、ボディ領域１３内においてソース領域１４に隣接するようにコンタクト領域１５が形成される。そして、炭化珪素層１１においてボディ領域１３、ソース領域１４およびコンタクト領域１５のいずれもが形成されない領域がドリフト層１２となる。なお、開口部１６において、ドリフト層１２は、コンタクト領域１５およびボディ領域１３に取り囲まれて設けられる。これにより、図６および図７に示すように、炭化珪素層１１において長軸を含む六角形状からなる外周形状を有するコンタクト領域１５と、コンタクト領域１５に取り囲まれたドリフト層１２と、コンタクト領域１５を取り囲み、長軸を含む六角形状からなる外周形状を有するソース領域１４と、ソース領域１４およびコンタクト領域１５を取り囲み、長軸を含む六角形状からなる外周形状を有するボディ領域１３とが形成される。

【0126】

次に、活性化アニール工程（Ｓ４０）が実施される。この工程（Ｓ４０）では、図１０を参照して、炭化珪素層１１が形成された炭化珪素単結晶基板１０が加熱されることにより、炭化珪素層１１内に導入された不純物が活性化する。これにより、炭化珪素層１１内の不純物領域において所望のキャリアが発生する。

【0127】

次に、ゲート絶縁膜形成工程（Ｓ５０）が実施される。この工程（Ｓ５０）では、図１１を参照して、たとえば酸素（Ｏ_２）を含む雰囲気中において炭化珪素層１１が形成された炭化珪素単結晶基板１０を加熱することにより、第１の主面１１ａ上に二酸化珪素（ＳｉＯ_２）からなるゲート絶縁膜２０が形成される。

【0128】

次に、ゲート電極形成工程（Ｓ６０）が実施される。この工程（Ｓ６０）では、図１１を参照して、たとえばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、ゲート絶縁膜２０上に接触する、ポリシリコンからなるゲート電極３０が形成される。

【0129】

次に、層間絶縁膜形成工程（Ｓ７０）が実施される。この工程（Ｓ７０）では、図１２を参照して、たとえばＣＶＤ法によりゲート絶縁膜２０およびゲート電極３０を覆うようにＳｉＯ_２からなる層間絶縁膜６０が形成される。

【0130】

次に、オーミック電極形成工程（Ｓ８０）が実施される。この工程（Ｓ８０）では、図１３を参照して、まず、ソース電極４０を形成する領域におけるゲート絶縁膜２０および層間絶縁膜６０がエッチングにより除去される。これにより、ソース領域１４、コンタクト領域１５および、開口部１６を通じてドリフト層１２が露出した領域が形成される。次に、この領域にチタン、アルミニウムおよび珪素を含む合金が形成される。具体的には、上記の領域上にチタン層、アルミニウム層および珪素層をこの順で形成し、その後これらの層を加熱してチタン、アルミニウムおよび珪素を含む合金を生成する。あるいは、上記の領域上にチタン、アルミニウムおよび珪素を含む混合層を形成した後、当該混合層を加熱してチタン、アルミニウムおよび珪素を含む合金を生成することも可能である。

【0131】

一方、炭化珪素単結晶基板１０の第２の主面１０ｂ上においてニッケルからなる膜が形成される。その後、炭化珪素単結晶基板１０が加熱されることにより、ニッケルからなる膜の少なくとも一部がシリサイド化する。これにより、炭化珪素層１１の第１の主面１１ａおよび炭化珪素単結晶基板１０の第２の主面１０ｂ上においてソース電極４０およびドレイン電極５０がそれぞれ形成される。

【0132】

次に、配線形成工程（Ｓ９０）が実施される。この工程（Ｓ９０）では、たとえば蒸着法により、Ａｌや金（Ａｕ）などの導電体からなるソース配線層４１がソース電極４０および層間絶縁膜６０を覆うように形成される。また、ソース配線層４１と同様にＡｌやＡｕなどからなる裏面パッド電極５１がドレイン電極５０を覆うように形成される。上記工程（Ｓ１０）〜（Ｓ９０）が実施されることにより、ＭＯＳＦＥＴ２とＪＦＥＴ３とを集積化したワイドバンドギャップ半導体装置１（図１）が製造される。

【0133】

この発明の実施の形態１によれば、還流ダイオードとして機能し得るＪＦＥＴを、１つのＭＯＳＦＥＴのセルに集積化させることができる。これにより、還流ダイオードを設けるためにトランジスタセルのサイズ、すなわち、半導体チップの実装面積が増大するのを抑えることができる。この結果、電力変換装置のような、トランジスタ素子と還流ダイオードとを含む回路を、より小型かつ簡素な構成で実現することができる。したがって、炭化珪素に代表されるワイドバンドギャップ半導体を材料として構成されたパワー半導体装置においては、半導体チップの小型化が妨げられることがない。

【0134】

また、この発明の実施の形態１によれば、ＪＦＥＴをＭＯＳＦＥＴと共通の製造工程によって製造することができるため、トランジスタ素子と還流ダイオードとを含む回路を簡素なプロセスで製造することができる。

【0135】

＜実施の形態２＞
図１４は、この発明の実施の形態２に係るワイドバンドギャップ半導体装置の構成を示す断面模式図である。図１４を参照して、この発明の実施の形態２に係るワイドバンドギャップ半導体装置１Ａにおいて、炭化珪素層１１は、ｐ型埋込領域８０（第１の不純物領域）をさらに含む。ｐ型埋込領域８０は、たとえばアルミニウムやホウ素などの不純物（アクセプタ）を含むｐ型領域である。ｐ型埋込領域８０は、ボディ領域１３よりも第２の主面１１ｂ側に位置するようにドリフト層１２の内部に埋め込まれている。すなわち、ｐ型埋込領域８０は、ドリフト層１２によってボディ領域１３から隔てられている。ｐ型埋込領域８０は、エピタキシャル成長層形成工程（図８のＳ２０）において、炭化珪素単結晶基板１０上に炭化珪素層１１を形成する過程で、注入マスクを用いたアクセプタイオン（第２の導電型を付与するための不純物イオン）の注入により形成することができる。

【0136】

なお上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

【0137】

この発明の実施の形態２によれば、上記の実施の形態１と同様の効果を得ることができる。さらにこの発明の実施の形態２によれば、以下に述べるように、ｐ型埋込領域８０によって、ソース電極４０の直下に位置するドリフト層１２（ＪＦＥＴ３のチャネルに相当）にかかる電界が緩和される。これにより、ＭＯＳＦＥ２のオフ時におけるリーク電流の発生を抑制できるため、ＪＦＥＴ３の耐圧への影響を回避することができる。

【0138】

図１５は、ドレイン・ソース間電圧Ｖ_ＤＳ＞０の場合におけるワイドバンドギャップ半導体装置１Ａの状態を模式的に示した断面図である。図１５において、ｐ型埋込領域８０は、ソース配線層４１と電気的に接続されている。したがって、埋込領域８０にはソース電極４０に与えられる電位Ｖ_Ｓ（接地電位）と同じ電位が与えられる。すなわち、埋込領域８０は、ボディ領域１３およびコンタクト領域１５と同じ電位（接地電位）となっている。

【0139】

図１５を参照して、ｐ型埋込領域８０とドリフト層１２との間のｐｎ接合には逆バイアス電圧が印加されているため、ｐ型埋込領域８０およびドリフト層１２の接合面から、ｐ型埋込領域８０側およびドリフト層１２側に空乏層が広がる。このｐ型埋込領域８０およびドリフト層１２の接合面からドリフト層１２側に延びる空乏層と、ボディ領域１３およびドリフト層１２の接合面からドリフト層１２側に延びる空乏層（図３参照）とによって、図１５に示すようにボディ領域１３と炭化珪素層１１の第２の主面１１ｂとの間に、十分な長さを有する空乏層７２が形成され得る。これにより、ドレイン電極５０およびソース電極４０間の電圧について、ｐ型埋込領域８０と炭化珪素層１１の第２の主面１１ｂとの間で負担される割合が高められる。言い換えれば、ｐ型埋込領域８０よりも浅い部分（図１４におけるより上方の部分）で負担される電圧が軽減される。これにより、ｐ型埋込領域８０よりも浅い部分での電界強度を小さくすることができる。言い換えれば、電界集中が生じやすい、ソース電極４０直下のドリフト層１２の電界強度を小さくすることができる。これにより、リーク電流がドレイン電極５０からソース電極４０へ流れるのが抑制されるため、ドレイン電極５０およびソース電極４０間に高い電圧を印加することができる。つまり、ＭＯＳＦＥＴ２を含むワイドバンドギャップ半導体装置１Ａ全体について高い耐圧を維持することができる。

【0140】

本実施の形態では、ｐ型埋込領域８０は、ドリフト層１２の不純物濃度よりも高い不純物濃度を有することが好ましい。ｐ型埋込領域８０の不純物濃度をドリフト層１２の不純物濃度よりも十分に高くすることにより、ドレイン電位Ｖ_Ｄとソース電位Ｖ_Ｓとの電位差が高まった場合に、ｐ型埋込領域８０から炭化珪素層１１の第２の主面１１ｂへ空乏層が十分に延びる前にｐ型埋込領域８０が完全に空乏化してしまうことが防止される。これにより、ｐ型埋込領域８０と第２の主面１１ｂとの間に、十分な長さを有する空乏層が形成されるため、リーク電流が流れるのを確実に抑制することができる。

【0141】

一方、ｐ型埋込領域８０の不純物濃度をドリフト層１２の不純物濃度に対して十分に高くしない場合には、ｐ型埋込領域８０が完全に空乏化される。この場合には、ＪＦＥＴ３の寄生容量を低減することができる。

【0142】

図１５に示したワイドバンドギャップ半導体装置１Ａにおいて、ｐ型埋込領域８０がソース電極４０に電気的に接続されることにより、ｐ型埋込領域８０とボディ領域１３とが同電位となっている。ｐ型埋込領域８０の電位が固定されているため、ワイドバンドギャップ半導体装置１Ａの動作を安定化させることができる。さらに、ｐ型埋込領域８０がソース電極４０に接続される結果、正孔をｐ型埋込領域８０に効果的に注入することができる。したがって、ＪＦＥＴ３の応答速度を高めることができる。

【0143】

変形例として、ｐ型埋込領域８０の電位を浮遊電位（フローティング）とした構造が用いられてもよい。これによれば、ドレイン・ソース間電圧Ｖ_ＤＳ＞０のとき、ｐ型埋込領域８０の電位は、ボディ領域１３の電位より高く、かつドレイン電位Ｖ_Ｄよりも低い電位となる。したがって、ｐ型埋込領域８０とドリフト層１２との間の電位差が、ボディ領域１３の電位とドリフト層１２の電位との間の電位差よりも小さくなる。これにより、ｐ型埋込領域８０とボディ領域１３とを同電位とする場合（図１５）と比較して、ボディ領域１３とドリフト層１２との接合面からドリフト層１２側に、より長く空乏層を延ばすことができる。この結果、ＪＦＥＴ３の耐圧を確保することができる。

【0144】

上記のｐ型埋込領域８０の電位をフローティングとした構造においては、ｐ型埋込領域８０は、ボディ領域１３からｐ型埋込領域８０にキャリア（正孔）を供給できるように、ボディ領域１３の近傍に設けられることが好ましい。具体的には、Ｖ_ＤＳ＜０のとき、ＪＦＥＴ３に電流が流れる。この場合、ドレイン電極５０から注入された電子がソース電極４０へと移動可能である。これにより、ドリフト層１２側に形成された空乏層７２を縮小（解消）することができる。一方、ソース電極４０からボディ領域１３に正孔が注入されることで、ボディ領域１３の空乏化を解消することができる。本実施の形態ではさらに、ボディ領域１３からｐ型埋込領域８０に正孔が注入されることにより、ｐ型埋込領域８０の空乏化を短時間で解消することができる。このようにｐ型埋込領域８０に対する正孔の注入を円滑に行なうことができるため、ＪＦＥＴ３の応答速度を向上させることができる。

【0145】

好ましくは、炭化珪素層１１の厚さ方向（図１４の縦方向）におけるボディ領域１３とｐ型埋込領域８０との間の距離は５μｍ以下である。この「距離が５μｍ以下」とは、たとえばボディ領域１３とｐ型埋込領域８０との間の最短の距離が５μｍ以下であってもよい。逆に、ボディ領域１３とｐ型埋込領域８０との間の最大の距離が５μｍ以下であってもよい。たとえば、P. A. Ivanov 他６名による「High Hole lifetime (3.8μm) in 4H-SiC diodes with 5.5kV blocking voltage」、Electronics Letters、１９９９年、第３５巻、第１６号、１３８２頁〜１３８３頁によれば、５．５ｋＶ耐圧の４Ｈ−ＳｉＣダイオードにおける正孔の寿命が０．６〜３．８μｓ（３００〜５５０Ｋ）、正孔の拡散長が１６〜２２μｍ（不純物濃度：６×１０^１４ｃｍ^−３）である。ボディ領域１３とｐ型埋込領域８０との間の距離を５μｍ以下とすることにより、ボディ領域１３か
らｐ型埋込領域８０へ正孔を注入することが可能になる。これにより、ｐ型埋込領域８０の空乏化の解消および電位回復を達成することができる。

【0146】

より好ましくは、炭化珪素層１１の厚さ方向におけるボディ領域１３とｐ型埋込領域８０との間の距離は２μｍ以下である。上記文献から、ボディ領域１３とｐ型埋込領域８０との間の距離を２μｍ以下とすることにより、数十ｎｓ（ナノ秒）以下の時間でｐ型埋込領域８０の空乏化の解消および電位回復を達成することが期待できる。したがって、高速の応答が可能なワイドバンドギャップ半導体装置を実現することができる。

【0147】

また、本実施の形態においては、Ｖ_ＤＳ＞０の状態において、ボディ領域１３およびｐ型埋込領域８０の各々から炭化珪素層１１の第２の主面１１ｂ側へ延びる空乏層が形成される。すなわち、ボディ領域１３に加えてｐ型埋込領域８０もＪＦＥＴ３のゲートとなり得る。このため、上記の実施の形態１と比較して、リーク電流を遮断するためにボディ領域１３が負担すべき空乏層の大きさを軽減することができる。したがって、変形例として、ＪＦＥＴ３を、ノーマリオン型（ディプレッション型ともいう）、すなわち閾値電圧がゼロよりも低く、ゲート電位およびソース電位が同電位のときのオン状態となるトランジスタとすることができる。図１６は、ドレイン・ソース間電圧Ｖ_ＤＳ＞０の場合におけるワイドバンドギャップ半導体装置１Ａの変形例の状態を模式的に示した断面図である。図１６に示すワイドバンドギャップ半導体装置１Ａの変形例において、ＪＦＥＴ３はノーマリオン型のトランジスタである。したがって、ゲート電位Ｖ_Ｇおよびソース電位Ｖ_Ｓが同電位の状態においてＪＦＥＴ３はオン状態となり、チャネルが完全に空乏化されない。このような場合でも、ｐ型埋込領域８０の電位が負電位に帯電しているため、ｐ型埋込領域８０から第２の主面１１ｂへ延びる空乏層７４によってリーク電流を遮断することができる。還流ダイオードにノーマリオン型のＪＦＥＴを用いることにより、ノーマリオフ型のＪＦＥＴを用いる場合と比較して、還流ダイオードにおける順方向の電圧降下を小さくすることができる。これにより、ＪＦＥＴの導通損失を低減することができる。

【0148】

以下、ワイドバンドギャップ半導体装置１Ａにおけるｐ型埋込領域８０の配置位置について、図１７から図２６を参照して詳細に説明する。

【0149】

（第１の配置例）
図１７は、ｐ型埋込領域８０の第１の配置例を示す平面図である。図１８は、図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。図１７は、炭化珪素層１１の第１の主面１１ａの平面視におけるＭＯＳＦＥＴ２およびＪＦＥＴ３の構造を示している。なお、図１７では、炭化珪素層１１の第１の主面１１ａ上に形成されるゲート絶縁膜２０、ゲート電極３０、ソース電極４０、ソース配線層４１および層間絶縁膜６０は記載されていない。

【0150】

図１７および図１８を参照して、ｐ型埋込領域８０は、第１の主面１１ａの平面視において、開口部１６内に配置される。詳細には、第１の主面１１ａの平面視において、ｐ型埋込領域８０とボディ領域１３との間には間隙が設けられている。これにより、ｐ型埋込領域８０は、第１の主面１１ａの平面視において、ボディ領域１３と重ならないように配置される。

【0151】

ドレイン・ソース間電圧Ｖ_ＤＳ＜０の場合、ＪＦＥＴ３がオン状態となり電流がソース電極４０からドレイン電極５０へ流れる。第１の配置例によれば、この電流の経路がｐ型埋込領域８０によって狭められるのが軽減されるため、ＪＦＥＴ３のオン抵抗を低減することができる。

【0152】

ｐ型埋込領域８０の外周形状は、第１の主面１１ａの平面視において、セルＣＬの外周
形状と相似形であって長軸を含む六角形状となっている。ｐ型埋込形状８０の外周形状は、四角形、他の多角形、あるいは楕円形状であってもよい。

【0153】

コンタクト領域１５およびボディ領域１３の各々は、第１の主面１１ａの平面視において、ｐ型埋込領域８０を取り囲むように形成されており、外周形状がセルＣＬの外周形状と相似形であって長軸を含む六角形状となっている。ｐ型埋込領域８０の外周形状をなす六角形状の長軸は、セルＣＬと同様に炭化珪素の＜１−１００＞方向（図中の両矢印に示す方向）に沿って延びている。図１８に示される距離ｄ１は、＜１−１００＞方向に対して垂直な＜１１−２０＞方向における、ボディ領域１３と、そのボディ領域１３に隣接するｐ型埋込領域８０との間の距離である。

【0154】

（第２の配置例）
図１９は、ｐ型埋込領域８０の第２の配置例を示す平面図である。図１８は、図１９のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った断面図である。図１９は、図１７と同様に炭化珪素層１１の第１の主面１１ａの平面視におけるＭＯＳＦＥＴ２およびＪＦＥＴ３の構造を示している。なお、図１９では、炭化珪素層１１の第１の主面１１ａ上に形成されるゲート絶縁膜２０、ゲート電極３０、ソース電極４０、ソース配線層４１および層間絶縁膜６０は記載されていない。

【0155】

図１９を参照して、第２の配置例は、図１７に示した第１の配置例と比較して、各セルＣＬに四角形状の外周形状を有するｐ型埋込領域８０が複数形成されている点において異なっている。第２の配置例では、複数のｐ型埋込領域８０の各々は、開口部１６内に位置するように配置される。

【0156】

具体的には、第１の主面１１ａの平面視において、四角形状のｐ型埋込領域８０は、開口部１６内に複数（たとえば５個）形成されている。複数のｐ型埋込領域８０は、セルＣＬの外周形状である六角形状の長軸方向に沿って間隔をおいて（等間隔に）形成されている。

【0157】

複数のセルＣＬの各々において、ｐ型埋込領域８０の外周形状を図１９に示すような四角形状としても、上記第１の配置例と同様の効果を奏する。なお、ｐ型埋込領域８０の数は、図１９に示すように各セルＣＬにおいて５個ずつであってもよいが特に限定されない。また、ｐ型埋込領域８０の外周形状は四角形状以外の形状であってもよい。

【0158】

第２の配置例では、第１の主面１１ａの平面視において、開口部１６内に複数のｐ型埋込領域８０を互いに間隔をおいて並べて形成する。これにより、図１７に示した第１の配置例と比較して、ＪＦＥＴ３を流れる電流の経路が狭められるのをさらに軽減することができる。よって、ＪＦＥＴ３のオン抵抗を、より一層低減することが可能となる。

【0159】

（第３の配置例）
図２０は、ｐ型埋込領域８０の第３の配置例を示す平面図である。図２１は、図２０のＸＸＩ−ＸＸＩ線に沿った断面図である。図２０は、図１７と同様に炭化珪素層１１の第１の主面１１ａの平面視におけるＭＯＳＦＥＴ２およびＪＦＥＴ３の構造を示している。なお、図２０では、炭化珪素層１１の第１の主面１１ａ上に形成されるゲート絶縁膜２０、ゲート電極３０、ソース電極４０、ソース配線層４１および層間絶縁膜６０は記載されていない。

【0160】

図２０を参照して、ｐ型埋込領域８０は、第１の主面１１ａの平面視において、ｐ型埋込領域８０の一部分がボディ領域１３に重なるように配置される。言い換えれば、ｐ型埋込領域８０の一部分が開口部１６内に配置される。詳細には、第１の主面１１ａの平面視
において、ｐ型埋込領域８０とボディ領域１３との間には重なり部分が設けられている。図２１に示される距離ｄ２は、炭化珪素の＜１−１００＞方向に対して垂直な＜１１−２０＞方向における、ボディ領域１３と、そのボディ領域１３に隣接するｐ型埋込領域８０との重なり部分の距離である。

【0161】

図１５および図１６に示したように、ドレイン・ソース間電圧Ｖ_ＤＳ＞０の場合、ボディ領域１３およびドリフト層１２の接合面から第２の主面１１ｂに向かって空乏層が延びるとともに、ｐ型埋込領域８０およびドリフト層１２の接合面から第２の主面１１ｂに向かって空乏層が延びる。第３の配置例によれば、これら２つの空乏層をつながりやすくすることができる。これにより、ソース電極４０の直下に位置するドリフト層１２（ＪＦＥＴ３のチャネル）にかかる電界を、より一層緩和することができる。この結果、リーク電流の発生をより確実に抑制できるため、ＪＦＥＴ３の耐圧を維持することができる。

【0162】

さらに、第３の配置例によれば、ｐ型埋込領域８０の電位をフローティングとした構造において、ボディ領域１３からｐ型埋込領域８０にキャリア（正孔）を供給しやすくなる。ボディ領域１３からｐ型埋込領域８０に効果的に正孔が注入されることにより、ｐ型埋込領域８０の空乏化を短時間で解消することができる。これにより、ＪＦＥＴ３の応答速度をより一層向上させることができる。

【0163】

図２２は、第３の配置例が適用されたワイドバンドギャップ半導体装置１Ａを示す平面図である。図２２は、炭化珪素層１１の第１の主面１１ａの平面視におけるＭＯＳＦＥＴ２およびＪＦＥＴ３の構造を示している。なお、図２２では、炭化珪素層１１の第１の主面１１ａ上に形成されるゲート絶縁膜２０、ゲート電極３０、ソース電極４０、ソース配線層４１および層間絶縁膜６０は記載されていない。

【0164】

図２２を参照して、セルＣＬに含まれるボディ領域１３の外周形状の各辺は、六角形状の長軸方向（炭化珪素の＜１−１００＞方向（図中の両矢印に示す方向））に沿って延びている。これに対して、ｐ型埋込領域８０は、＜１−１００＞方向に対して垂直な方向（図中の片矢印に示す方向）に沿って延びている。そして、ｐ型埋込領域８０は、＜１−１００＞方向に沿って複数並べて配置される。これにより、ボディ領域１３とｐ型埋込領域８０とは、第１の主面１１ａの平面視において互いに交差するように配置される。

【0165】

上記の構成において、ボディ領域１３とｐ型埋込領域８０との交差部分は、平面視におけるボディ領域１３とｐ型埋込領域８０との間の重なり部分となる。したがって、上述したように、Ｖ_ＤＳ＞０の状態において、ボディ領域１３およびドリフト層１２の接合面から第２の主面１１ｂに向かって延びる空乏層と、ｐ型埋込領域８０およびドリフト層１２の接合面から第２の主面１１ｂに向かって延びる空乏層とがつながりやすくなる。これにより、リーク電流の発生をより確実に抑制できるため、ＪＦＥＴ３の耐圧を高めることができる。

【0166】

また、ｐ型埋込領域８０の電位をフローティングとした構造においては、Ｖ_ＤＳ＜０のときに、ボディ領域１３からｐ型埋込領域８０にキャリア（正孔）を効果的に注入することができる。これにより、ＪＦＥＴ３の応答速度をより一層向上させることができる。

【0167】

さらに、第１の主面１１ａの平面視において、複数のｐ型埋込領域８０は、各セルＣＬの開口部１６内に互いに間隔をおいて並べて配置されるため、ＪＦＥＴ３を流れる電流の経路が狭められるのを軽減することができる。よって、ＪＦＥＴ３のオン抵抗を低減することができる。

【0168】

（第４の配置例）
図２３は、ｐ型埋込領域８０の第４の配置例を示す断面図である。図２３を参照して、第４の配置例は、上記第３の配置例と比較して、ｐ型埋込領域８０に、ドリフト層１２が厚さ方向に沿ってつながるように貫通部８１が設けられている点において異なっている。貫通部８１は、たとえばｐ型埋込領域８０に設けられた貫通孔である。なお、第４の配置例においては、貫通部８１の周りをｐ型埋込領域８０が完全に取り囲んでいる必要はない。貫通部８１とは、厚さ方向に垂直な面に沿って広がるｐ型埋込領域８０がこの面（すなわち平面視において）パターンを有する場合における、パターンの非形成部である。たとえば、非形成部を完全に取り囲むことで非形成部を貫通孔として構成してもよく、あるいは形成部が島状に存在することで非形成部を網状に構成してもよい。

【0169】

貫通部８１の開口幅は、Ｖ_ＤＳ＞０のときに貫通部８１内のドリフト層１２が完全に空乏化されるように調整される。貫通部８１の開口幅とは、貫通部８１の側壁に露出するｐ型埋込領域８０の間の最短距離である。

【0170】

第４の配置例によれば、ドレイン・ソース間電圧Ｖ_ＤＳ＜０のとき、貫通部８１中に位置するドリフト層１２を通ってＪＦＥＴ３を流れる電流の経路が形成され得る。このため、上記第３の配置例のように、第１の主面１１ａの平面視において、ｐ型埋込領域８０の一部分がボディ領域１３に重なるように配置されている場合においても、ＪＦＥＴ３の電流経路がｐ型埋込領域８０によって狭められるのを軽減することができる。これにより、ＪＦＥＴ３の高耐圧を維持しつつ、ＪＦＥＴ３のオン抵抗を下げることができる。

【0171】

図２４は、ｐ型埋込領域の第４の配置例が適用されたワイドバンドギャップ半導体装置１Ａを示す平面図である。図２４は、炭化珪素層１１の第１の主面１１ａの平面視におけるＭＯＳＦＥＴ２およびＪＦＥＴ３の構造を示している。なお、図２４では、炭化珪素層１１の第１の主面１１ａ上に形成されるゲート絶縁膜２０、ゲート電極３０、ソース電極４０、ソース配線層４１および層間絶縁膜６０は記載されていない。

【0172】

図２４を参照して、ｐ型埋込領域８０において、貫通部８１は、第１の主面１１ａの平面視において開口部１６と重なるように形成されている。したがって、ｐ型埋込領域８０は、第１の主面１１ａの平面視において、ボディ領域１３と重なるように配置されている。

【0173】

（第５の配置例）
図２５は、ｐ型埋込領域８０の第５の配置例を示す断面図である。図２５を参照して、第５の配置例は、上記第１から第４の配置例と比較して、炭化珪素層１１がｎ型埋込領域８２（第２の不純物領域）をさらに含む点において異なっている。

【0174】

ｎ型埋込領域８２は、たとえば窒素などの不純物（ドナー）を含むｎ型領域である。ｎ型埋込領域８２は、ボディ領域１３よりも第２の主面１１ｂ側に位置するようにドリフト層１２の内部に埋め込まれている。ｎ型埋込領域８２は、エピタキシャル成長層形成工程（図８のＳ２０）において、炭化珪素単結晶基板１０上に炭化珪素層１１を形成する過程で、注入マスクを用いたドナーイオン（第１の導電型を付与するための不純物イオン）の注入により形成することができる。

【0175】

ｎ型埋込領域８２は、ドリフト層１２の不純物濃度よりも高い不純物濃度を有する。好ましくは、ｎ型埋込領域８２は、ドリフト層１２の不純物濃度の１．５倍以上の不純物濃度を有する。したがって、ｎ型不純物濃度に基づいて、ドリフト層１２内のｎ型埋込領域８２を特定することができる。たとえば走査型静電容量顕微鏡（ＳＣＭ）を用いて、炭化珪素層１１の厚さ方向に沿ってｎ型不純物濃度を解析することによって、ｎ型埋込領域８２を特定することができる。

【0176】

ｎ型埋込領域８２は、第１の主面１１ａの平面視において、ｐ型埋込領域８０に並設される。図２５に示すように、たとえば、ｎ型埋込領域８２は、第１の主面１１ａの平面視において、ｐ型埋込領域８０を挟んで両側に配置される。なお、図２５では、ｐ型埋込領域８０を挟んで２つのｎ型埋込領域８２が配置されているが、第１の主面１１ａの平面視において、この２つのｎ型埋込領域８２がｐ型埋込領域８０の周りを取り囲むようにつながることによって実質的に単一のｎ型埋込領域８２となっていてもよい。また、ｎ型埋込領域８２はｐ型埋込領域８０と接していてもよい。

【0177】

第５の配置例によれば、ｎ型埋込領域８２によって、ドレイン・ソース間電圧Ｖ_ＤＳ＜０の場合におけるＪＦＥＴ３のオン抵抗を低減することができる。これは、ｐ型埋込領域８０からドリフト層１２中への厚さ方向に垂直な方向（図２５の横方向）の空乏化の進展が、ｎ型埋込領域８２によって抑制されるためである。したがって、ＪＦＥＴ３の高耐圧を維持しつつ、ＪＦＥＴ３のオン抵抗を下げることができる。

【0178】

ｐ型埋込領域８０は、ｎ型埋込領域８２の不純物濃度よりも高い不純物濃度を有することが好ましい。ドレイン・ソース間電圧Ｖ_ＤＳ＞０の場合に、ｐ型埋込領域８０から第２の主面１１ｂへ空乏層が十分に延びる前にｐ型埋込領域８０が完全に空乏化してしまうのを防止するためである。これにより、ｐ型埋込領域８０と第２の主面１１ｂとの間に、十分な長さを有する空乏層を形成することができるため、ＭＯＳＦＥＴ２の耐圧がより高められる。

【0179】

図２６は、図２５に示すワイドバンドギャップ半導体装置１Ａの断面図の一部を拡大した部分拡大図である。図２６を参照して、ｎ型埋込領域８２のトップラインは、ｐ型埋込領域８０のトップラインＴＬよりも厚さ方向において第１の主面１１ａ側に位置することが好ましい。

【0180】

ｎ型埋込領域８２のトップラインは、炭化珪素層１１の第１の主面１１ａから炭化珪素層１１の厚さ方向に沿ったｎ型不純物濃度のプロファイルにおいて、ｎ型不純物濃度の急峻な上昇が生じる位置とすることができる。ｐ型埋込領域８０のトップラインＴＬとは、ｐ型埋込領域８０の上側の接合面の位置を示す仮想的な線である。なお、「ｐ型埋込領域８０の上側の接合面」とは、ｐ型埋込領域８０とドリフト層１２との接合面のうち、炭化珪素層１１の第１の主面１１ａに対向するように形成された接合面であり、かつ、炭化珪素単結晶基板１０の第２の主面１０ｂよりも第１の主面１１ａに位置にある接合面である。

【0181】

ｎ型埋込領域８２は、トップラインＴＬを含むようにドリフト層１２の内部に配置される。詳細には、ｎ型埋込領域８２は、第１の主面１１ａ側に位置する第１の端部と、第２の主面１１ｂ側に位置する第２の端部とを有する。ｐ型埋込領域８０のトップラインＴＬは、第１の主面１１ａから第２の主面１１ｂへと向かう深さ方向における、ｎ型埋込領域８２の第１の端部の位置から、ｎ型埋込領域８２の第２の端部の位置までの範囲内に位置する。

【0182】

図２６において、ｐ型埋込領域８０は、第２の主面１１ｂに向かってｎ型埋込領域８２よりも延びている。これにより、Ｖ_ＤＳ＞０の状態において、ｐ型埋込領域８０から第２の主面１１ｂへと向かう方向（図２６の下方向）の空乏化の進展が、ｎ型埋込領域８２によって抑制されるのを防止することができる。よって、ｐ型埋込領域８０と第２の主面１１ｂとの間に、十分な長さを有する空乏層を形成することができるため、ＭＯＳＦＥＴ２の耐圧が更に高められる。

【0183】

ｎ型埋込領域８２は、第１の主面１１ａに向かってｐ型埋込領域８０よりも延びている。Ｖ_ＤＳ＜０の状態において、ｐ型埋込領域８０から第１の主面１１ａへと向かう方向（図２６の上方向）へ空乏層が延びる。このとき、空乏層は厚さ方向に垂直な方向（図２６の横方向）にも広がり得る。この空乏層の横方向の広がりを、ｎ型埋込領域８２によって抑制することができる。この結果、ＪＦＥＴ３の電流流路の狭まりを軽減できるため、ＪＦＥＴ３のオン抵抗を、より一層低減することができる。

【0184】

なお、上述した実施の形態１および２では、縦型のプレーナ型ＭＯＳＦＥＴを一例として説明したが、ＭＯＦＥＴの構造はこれに限定されるものではない。たとえばこの発明に係るワイドバンドギャップ半導体装置は、トレンチ型ＭＯＳＦＥＴにも適用することが可能である。図２７は、本発明の実施の形態１に係るワイドバンドギャップ半導体装置の他の構成例を示す断面模式図である。図２７を参照して、炭化珪素層１１の第２の主面１１ａには（ゲート）トレンチＴＲが設けられている。トレンチＴＲは、側壁部ＳＷおよび底部ＢＴからなる。側壁部ＳＷは、第１の主面１１ａからソース領域１４およびボディ領域１３を貫通してドリフト層１２に至っている。底部ＢＴは、側壁部ＳＷと接し、かつドリフト層１２に位置している。側壁部ＳＷは、ボディ領域１３上においてＭＯＳＦＥＴ２のチャネル面を含む。側壁部ＳＷは、炭化珪素層１１の第１の主面１１ａに対して傾斜している。断面視（第１の主面１１ｂに平行な視野）において、トレンチＴＲは開口に向かってテーパ状に広がっている。好ましくは、側壁部ＳＷは特殊面を含む。特殊面とは、面方位｛０−３３−８｝を有する第１の面を含む面である。より好ましくは、特殊面は、第１の面を微視的に含み、さらに面方位｛０−１１−１｝を有する第２の面を微視的に含む。さらに好ましくは、第１の面および第２の面は、面方位｛０−１１−２｝を有する複合面を含む。また、特殊面は、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する面である。

【0185】

なお、トレンチＴＲの側壁部ＳＷは、炭化珪素層１１の第１の主面１１ａに対して垂直であってもよい。

【0186】

ゲート絶縁膜２０は、トレンチＴＲの側壁部ＳＷおよび底部ＢＴを覆っている。ゲート電極３０はゲート絶縁膜２０上に設けられる。すなわち、ゲート電極３０は、ゲート絶縁膜２０に接し、トレンチＴＲの内部に設けられている。

【0187】

図２７に示すトレンチ型ＭＯＳＦＥＴにおいても、開口部１６の下のドリフト層１２をチャネルとするＪＦＥＴが形成されている。したがって、上述した効果と同様の効果を得ることができる。

【0188】

なお、上記実施の形態１および２では、ワイドバンドギャップ半導体装置に配置されるトランジスタとしてＭＯＳＦＥＴを例示した。しかしながら、この発明の実施の形態に係るワイドバンドギャップ半導体装置に配置されるトランジスタ素子は、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor）などであってもよい。

【0189】

また、上記実施の形態１および２では、炭化珪素層１１は、全体としてｎ型の炭化珪素の層である。すなわち、上記実施の形態１および２では、炭化珪素層１１の導電型である第１の導電型はｎ型であり、ボディ領域１３の導電型である第２の導電型はｐ型である。ｐ型の領域をｎ型の炭化珪素層に形成することによって、ワイドバンドギャップ半導体装置の製造し易さを向上させることができる。しかしながら第１の導電型がｐ型であり、かつ第２の導電型がｎ型であってもよい。

【0190】

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0191】

１，１Ａ ワイドバンドギャップ半導体装置
２ ＭＯＳＦＥＴ
３ ＪＦＥＴ
１０ 炭化珪素単結晶基板
１１ 炭化珪素層
１２ ドリフト層
１３ ボディ領域
１４ ソース領域
１５ コンタクト領域
１６ 開口部
２０ ゲート絶縁膜
３０ ゲート電極
４０ ソース電極
４１ ソース配線層
５０ ドレイン電極
５１ 裏面パッド電極
６０ 層間絶縁膜
７０，７２，７４ 空乏層
８０ ｐ型埋込領域
８１ 貫通部
８２ ｎ型埋込領域
ＣＨ１，ＣＨ２ チャネル
ＣＬ セル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】