特許第6229719号(P6229719)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6229719
(24)【登録日】2017年10月27日
(45)【発行日】2017年11月15日
(54)【発明の名称】ダイバーシティ受信回路
(51)【国際特許分類】
   H04B 7/08 20060101AFI20171106BHJP
   H04B 1/16 20060101ALI20171106BHJP
【FI】
   H04B7/08 372A
   H04B7/08 740
   H04B1/16 R
【請求項の数】19
【全頁数】15
(21)【出願番号】特願2015-530666(P2015-530666)
(86)(22)【出願日】2014年4月15日
(86)【国際出願番号】JP2014002142
(87)【国際公開番号】WO2015019524
(87)【国際公開日】20150212
【審査請求日】2017年3月9日
(31)【優先権主張番号】特願2013-163435(P2013-163435)
(32)【優先日】2013年8月6日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】110001427
【氏名又は名称】特許業務法人前田特許事務所
(72)【発明者】
【氏名】大原 淳史
(72)【発明者】
【氏名】細川 嘉史
(72)【発明者】
【氏名】奥村 佳弘
【審査官】 野元 久道
(56)【参考文献】
【文献】 特開2004−235817(JP,A)
【文献】 特開2006−203653(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H04B 7/08
H04B 1/16
(57)【特許請求の範囲】
【請求項1】
複数のアンテナでそれぞれ受信した信号をもとに合成出力を得るダイバーシティ受信回路であって、
各々局部発振信号を出力する複数の局部発振部と、
各々高周波受信信号を低周波信号に変換する複数の周波数変換部と、
前記複数の周波数変換部のうちの少なくとも1つの周波数変換部の前にて、前記複数の局部発振部の出力のいずれかを選択して当該周波数変換部へ供給するスイッチ回路とを備え
前記複数の局部発振部の電源及び接地のうち少なくとも一方は、互いに分離されていることを特徴とするダイバーシティ受信回路。
【請求項2】
請求項1記載のダイバーシティ受信回路において、
前記複数の局部発振部の個数は、前記複数の周波数変換部の個数より少ないことを特徴とするダイバーシティ受信回路。
【請求項3】
請求項1記載のダイバーシティ受信回路において、
モノリシック半導体上に構成されたことを特徴とするダイバーシティ受信回路。
【請求項4】
請求項1記載のダイバーシティ受信回路において、
前記スイッチ回路は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されたことを特徴とするダイバーシティ受信回路。
【請求項5】
請求項1記載のダイバーシティ受信回路において、
前記スイッチ回路は、2段以上のトランスファーゲートを有することを特徴とするダイバーシティ受信回路。
【請求項6】
請求項5記載のダイバーシティ受信回路において、
前記スイッチ回路は、非選択時に前記2段以上のトランスファーゲートの接続ノードを接地するスイッチを更に有することを特徴とするダイバーシティ受信回路。
【請求項7】
請求項1記載のダイバーシティ受信回路において、
前記スイッチ回路は、2段以上のトライステートインバータを有することを特徴とするダイバーシティ受信回路。
【請求項8】
請求項7記載のダイバーシティ受信回路において、
前記スイッチ回路は、非選択時に前記2段以上のトライステートインバータの接続ノードを接地するスイッチを更に有することを特徴とするダイバーシティ受信回路。
【請求項9】
請求項記載のダイバーシティ受信回路において、
前記複数の局部発振部の電源及び接地のうち互いに分離されたものは、互いに分離されたパッドに接続され、
前記パッドの各々は、モノリシック半導体の互いに異なる辺の近傍に配置されたことを特徴とするダイバーシティ受信回路。
【請求項10】
請求項記載のダイバーシティ受信回路において、
前記複数の局部発振部のうち前記スイッチ回路により選択されている局部発振部に供給されている電源電圧又は接地電圧を前記スイッチ回路へ供給するように制御されるスイッチを更に備えたことを特徴とするダイバーシティ受信回路。
【請求項11】
請求項記載のダイバーシティ受信回路において、
前記スイッチ回路の電源及び接地のうち少なくとも一方は、前記複数の局部発振部の電源及び接地から独立していることを特徴とするダイバーシティ受信回路。
【請求項12】
請求項1記載のダイバーシティ受信回路において、
前記複数の局部発振部と前記スイッチ回路との間にそれぞれ挿入された複数の分周回路を更に備えたことを特徴とするダイバーシティ受信回路。
【請求項13】
請求項12記載のダイバーシティ受信回路において、
前記複数の局部発振部及び前記複数の分周回路の電源及び接地のうち少なくとも一方は、互いに分離されていることを特徴とするダイバーシティ受信回路。
【請求項14】
請求項13記載のダイバーシティ受信回路において、
前記複数の局部発振部及び前記複数の分周回路の電源及び接地のうち互いに分離されたものは、互いに分離されたパッドに接続され、
前記パッドの各々は、モノリシック半導体の互いに異なる辺の近傍に配置されたことを特徴とするダイバーシティ受信回路。
【請求項15】
請求項13記載のダイバーシティ受信回路において、
前記複数の局部発振部及び前記複数の分周回路のうち前記スイッチ回路により選択されている局部発振部及び分周回路に供給されている電源電圧又は接地電圧を前記スイッチ回路へ供給するように制御されるスイッチを更に備えたことを特徴とするダイバーシティ受信回路。
【請求項16】
請求項13記載のダイバーシティ受信回路において、
前記スイッチ回路の電源及び接地のうち少なくとも一方は、前記複数の局部発振部及び前記複数の分周回路の電源及び接地から独立していることを特徴とするダイバーシティ受信回路。
【請求項17】
請求項1記載のダイバーシティ受信回路において、
前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか1つの局部発振部のみを選択するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
【請求項18】
請求項1記載のダイバーシティ受信回路において、
前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか1つの局部発振部のみを選択し、かつ選択されていない局部発振部の動作を停止するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
【請求項19】
請求項1記載のダイバーシティ受信回路において、
前記複数の周波数変換部が同じ周波数の局部発振部からの出力を使用して動作するときに、前記スイッチ回路にていずれか1つの局部発振部のみを選択し、かつ選択されていない局部発振部は異なる周波数を発振するように制御する制御回路を更に備えたことを特徴とするダイバーシティ受信回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ダイバーシティ受信回路に関するものである。
【背景技術】
【0002】
例えば車載のテレビチューナにおいて、受信状態が時々刻々と変化する走行中においても安定して放送波を受信できるように、複数のアンテナから放送波を受信してその信号を合成するダイバーシティ受信の技術が知られている(特許文献1〜3参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平9−284191号公報
【特許文献2】特開2006−197168号公報
【特許文献3】特開2007−074605号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば4つのチューナを1チップのモノリシック半導体回路に集積する場合に、ダイバーシティ受信回路中の各ブランチに独立したPLL(phase-locked loop)を局部発振部として設けることとすると、4つのPLLを1チップ上に集積することになる。この場合には、個々のPLLが比較的大きな面積を占めるので、チップ面積が大きくなる。また、発振周波数が互いに近似する複数のPLL間の干渉が生じる結果、スプリアスやノイズが増加し、受信感度の劣化等のリスクが増大する。
【0005】
一方、単純に複数ブランチでPLLを共有する構成では、PLLを共有するブランチの周波数が同一に固定されるため、自由度が低い。
【0006】
本発明の目的は、スプリアスやノイズを低減し、受信感度等の性能を向上できる小面積のダイバーシティ受信回路を提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明は、複数のアンテナでそれぞれ受信した信号をもとに合成出力を得るダイバーシティ受信回路において、各々局部発振信号を出力する複数の局部発振部と、各々高周波受信信号を低周波信号に変換する複数の周波数変換部と、当該複数の周波数変換部のうちの少なくとも1つの周波数変換部の前にて複数の局部発振部の出力のいずれかを選択して当該周波数変換部へ供給するスイッチ回路とを備え、複数の局部発振部の電源及び接地のうち少なくとも一方は互いに分離されていることとしたものである。
【発明の効果】
【0008】
本発明に係るダイバーシティ受信回路は、各ブランチに独立した局部発振部を備える構成と比べ、回路面積を削減でき、かつ干渉によるスプリアスやノイズを低減し、受信感度等の性能を向上できる。また、スイッチ回路の切り替えにより局部発振部の選択を柔軟に行えるので、高い自由度が得られる。
【図面の簡単な説明】
【0009】
図1】本発明の第1の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。
図2図1のダイバーシティ受信回路における状態遷移の一例を示す図である。
図3図1中のスイッチ回路の詳細構成例を示す回路図である。
図4図1中のスイッチ回路の他の詳細構成例を示す回路図である。
図5図1中のスイッチ回路の更に他の詳細構成例を示す回路図である。
図6図1のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。
図7図1のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。
図8図1のダイバーシティ受信回路における電源配線及び接地配線の更に他の例を示す回路図である。
図9図1のダイバーシティ受信回路における状態遷移の他の例を示す図である。
図10図1のダイバーシティ受信回路における状態遷移の更に他の例を示す図である。
図11図1のダイバーシティ受信回路の変形例を示すブロック図である。
図12図11のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。
図13図11のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。
図14】本発明の第2の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。
図15図14のダイバーシティ受信回路における状態遷移の一例を示す図である。
【発明を実施するための形態】
【0010】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【0011】
《第1の実施形態》
図1は、本発明の第1の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。図1のダイバーシティ受信回路は、4本のアンテナ11〜14でそれぞれ受信した信号をもとに合成出力TS1,TS2を得るように、テレビチューナ用のモノリシック半導体回路100として構成されている。アンテナ11〜14から入力された高周波受信信号は、整合回路21〜24によって整合され、モノリシック半導体回路100に入力される。モノリシック半導体回路100では、整合された高周波信号が最初にLNA(low noise amplifier)31〜34で増幅される。一方、第1及び第2のPLL41,42で作成された局部発振信号は、スイッチ回路(SW)51〜54で選択され、分周回路(DIV)61〜64でそれぞれ分周される。LNA31〜34の出力は、分周回路61〜64の出力により、ミキサ(MIX)71〜74にて低周波信号へと変換され、フィルタ(FIL)81〜84で帯域制限され、ADC(analog-to-digital converter)91〜94にてデジタル信号に変換され、復調回路(DEMOD)101〜104にて復調され、ダイバー合成回路201にてダイバー合成され、トランスポートストリーム信号TS1,TS2として出力される。制御回路301は、制御入力に基づいてモノリシック半導体回路100の各ブロックを制御するが、図1では簡略化のため特に本発明に関する第1及び第2のPLL41,42並びにスイッチ回路51〜54への制御のみ記載している。また、アンテナ11、整合回路21、LNA31、スイッチ回路51、分周回路61、ミキサ71、フィルタ81、ADC91、復調回路101により構成される部分をブランチ1とし、以下同様にしてブランチ2〜4とする。
【0012】
第1のPLL41の電源及び接地と、第2のPLL42の電源及び接地とは、互いに分離されている。図1において、111は第1のPLL41の電源パッド、112は第2のPLL42の電源パッド、113は第1のPLL41の接地パッド、114は第2のPLL42の接地パッドである。
【0013】
このように、第1の実施形態においては、スイッチ回路51〜54を有するため、第1及び第2のPLL41,42のどちらか任意出力を分周回路61〜64を介してミキサ71〜74へ伝達することができる。
【0014】
例えば、アンテナ11〜14からfRF1=473MHzとfRF2=707MHzとの信号が入力されたとする。分周回路61〜64は4分周の機能を有し、第1のPLL41は707MHzの4倍のfPLL1=2828MHzの信号を出力し、第2のPLL42は473MHzの4倍のfPLL2=1892MHzの信号を出力するものとする。ここで、3つのスイッチ回路51,52,53は第1のPLL41の出力を選択し、1つのスイッチ回路54は第2のPLL42の出力を選択するとすると、
ミキサ71〜73の出力は、fRF2=707MHzに対し、
|fRF2−fPLL1/4|=|707−2828/4|=0
となり、DC付近に変換される。
【0015】
一方、fRF1=473MHzに対しては、
|fRF1−fPLL1/4|=|473−2828/4|=234MHz
となり、フィルタ81〜83のカットオフ周波数を例えば3MHzとすると、fRF1を周波数変換した成分は減衰し、fRF2を周波数変換した成分のみをADC91〜93に伝達し、復調回路101〜103で復調し、ダイバー合成回路201にて合成する。
【0016】
同様にして、ミキサ74の出力は、fRF1=473MHzに対し、
|fRF1−fPLL2/4|=|473−1892/4|=0
となり、DC付近に変換される。
【0017】
一方、fRF2=707MHzに対しては、
|fRF2−fPLL2/4|=707−1892/4=234MHz
となり、フィルタ84のカットオフ周波数が3MHzのとき、fRF2を周波数変換した成分は減衰し、fRF1を周波数変換した成分のみをADC94に伝達し、復調回路104で復調され、ダイバー合成回路201に入力される。
【0018】
ダイバー合成回路201では、このようにしてfRF2=707MHzを変換・復調・合成した信号をTS1として出力し、fRF1=473MHzを変換・復調した信号をTS2として出力する。
【0019】
図2は、図1のダイバーシティ受信回路における状態遷移の一例を示す図である。例えばメイン画面を視聴しながら他の系列局をサーチする、といった使い方の場合、図1のダイバーシティ受信回路では、スイッチ回路51〜54において第1及び第2のPLL41,42を任意に選択できる。したがって、例えばブランチ3の感度が他のブランチに比べて悪い場合、ブランチ1、2、4を第1のPLL41で選局しTS1として出力し、メインの画面にしたまま、ブランチ3を第2のPLL42で選局し、TS2で出力し、他局のサーチ用に用いる、といった使用法が可能である(状態(2))。
【0020】
その後、また、ブランチ1、2、4で視聴していたTS1出力のメイン視聴画面の感度が悪くなってきて、ブランチ3のTS2でのサーチが完了し、TS2側の感度が上がってくると、全てをTS2側のチャンネルに変更することができる(状態(4)→状態(5))。このとき、スイッチ回路51〜54が全て第2のPLL42を選択するようにすれば、第1のPLL41にて周波数設定をやり直すのではなく、第2のPLL42の出力をそのまま用いることができ、サーチ動作選局の切替も円滑にできるメリットを有する。
【0021】
図3は、図1中のスイッチ回路51の詳細構成例を示す回路図である。他のスイッチ回路52〜54も図3と同様である。図3のスイッチ回路51は、第1のPLL41の出力と分周回路61の入力との間に挿入された1段のトランスファーゲートと、第2のPLL42の出力と分周回路61の入力との間に挿入された1段のトランスファーゲートとで構成される。前者のトランスファーゲートは、バックゲートが電源VDDAに接続されたPMOSトランジスタMP1と、バックゲートが接地VSSAに接続されたNMOSトランジスタMN1とからなる。後者のトランスファーゲートは、バックゲートが電源VDDBに接続されたPMOSトランジスタMP2と、バックゲートが接地VSSBに接続されたNMOSトランジスタMN2とからなる。
【0022】
図3の構成によれば、スイッチ回路51が第1のPLL41の出力を選択しているとき、すなわちMP1及びMN1がオンのとき、MP2及びMN2がオフである。一方、スイッチ回路51が第2のPLL42の出力を選択しているとき、すなわちMP2及びMN2がオンのとき、MP1及びMN1がオフである。
【0023】
図4は、図1中のスイッチ回路51の他の詳細構成例を示す回路図である。他のスイッチ回路52〜54も図4と同様である。図4のスイッチ回路51は、第1のPLL41の出力と分周回路61の入力との間の第1経路に挿入された2段のトランスファーゲートと、第2のPLL42の出力と分周回路61の入力との間の第2経路に挿入された2段のトランスファーゲートとで構成される。第1経路にて、1段目のトランスファーゲートは、バックゲートが電源VDDAに接続されたPMOSトランジスタMP1と、バックゲートが接地VSSAに接続されたNMOSトランジスタMN1とからなり、2段目のトランスファーゲートは、バックゲートが電源VDDAに接続されたPMOSトランジスタMP3と、バックゲートが接地VSSAに接続されたNMOSトランジスタMN3とからなる。第2経路にて、1段目のトランスファーゲートは、バックゲートが電源VDDBに接続されたPMOSトランジスタMP2と、バックゲートが接地VSSBに接続されたNMOSトランジスタMN2とからなり、2段目のトランスファーゲートは、バックゲートが電源VDDBに接続されたPMOSトランジスタMP4と、バックゲートが接地VSSBに接続されたNMOSトランジスタMN4とからなる。また、第1経路にて、1段目のトランスファーゲートと2段目のトランスファーゲートとの接続ノードは、NMOSトランジスタMN5を介して接地VSSAに接続されている。更に、第2経路にて、1段目のトランスファーゲートと2段目のトランスファーゲートとの接続ノードは、NMOSトランジスタMN6を介して接地VSSBに接続されている。
【0024】
図4の構成によれば、例えば、スイッチ回路51が第1のPLL41の出力を選択しているとき、MP1、MN1、MP3及びMN3がオンとなり、MN5がオフとなって、第1のPLL41の出力が分周回路61に伝達される。一方、MP2、MN2、MP4及びMN4はオフであるが、MN6をオンさせることにより、非選択である第2のPLL42側の2段のトランスファーゲートの接続ノードを接地することができる。つまり、図4のスイッチ回路51は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されており、これにより第1のPLL41の出力と第2のPLL42の出力との干渉を低減することができる。なお、3段以上のトランスファーゲートを用いてもよい。
【0025】
図5は、図1中のスイッチ回路51の更に他の詳細構成例を示す回路図である。他のスイッチ回路52〜54も図5と同様である。図5のスイッチ回路51は、第1のPLL41の出力と分周回路61の入力との間の第1経路に挿入された2段のトライスステートインバータINV1,INV3と、第2のPLL42の出力と分周回路61の入力との間の第2経路に挿入された2段のトライスステートインバータINV2,INV4とで構成される。第1経路上の2段のトライスステートインバータINV1,INV3は電源VDDA及び接地VSSAに、第2経路上の2段のトライスステートインバータINV2,INV4は電源VDDB及び接地VSSBにそれぞれ接続されている。また、第1経路にて、1段目のトライスステートインバータINV1と2段目のトライスステートインバータINV3との接続ノードは、NMOSトランジスタMN5を介して接地VSSAに接続されている。更に、第2経路にて、1段目のトライスステートインバータINV2と2段目のトライスステートインバータINV4との接続ノードは、NMOSトランジスタMN6を介して接地VSSBに接続されている。
【0026】
図5の構成によれば、例えば、スイッチ回路51が第1のPLL41の出力を選択しているとき、INV1及びINV3がオンとなり、MN5がオフとなって、第1のPLL41の出力が分周回路61に減衰することなく伝達される。一方、INV2及びINV4はオフであるが、MN6をオンさせることにより、非選択である第2のPLL42側の2段のトライスステートインバータINV2,INV4の接続ノードを接地することができる。つまり、図5のスイッチ回路51は、非選択入力と出力との間のアイソレーション性能が確保できるように構成されており、これにより第1のPLL41の出力と第2のPLL42の出力との干渉を低減することができる。なお、3段以上のトライスステートインバータを用いてもよい。
【0027】
図6は、図1のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。図6に示すように、第1のPLL41と第2のPLL42との間の干渉を防ぐため、第1のPLL41の電源VDDA及び接地VSSAと、第2のPLL42の電源VDDB及び接地VSSBとは、互いに分離されている。スイッチ回路51〜52及び分周回路61〜62はVDDA及びVSSAに固定的に接続され、スイッチ回路53〜54及び分周回路63〜64はVDDB及びVSSBに固定的に接続される。
【0028】
図7は、図1のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。図7によれば、第1のPLL41の電源VDDA及び接地VSSAと、第2のPLL42の電源VDDB及び接地VSSBとは、互いに分離されている。しかも、スイッチ回路51〜54及び分周回路61〜64の各々のために、VDDスイッチ51D〜54Dと、VSSスイッチ51S〜54Sとが設けられている。VDDスイッチ51D〜54D及びVSSスイッチ51S〜54Sは、対応するスイッチ回路により選択されているPLLに供給されている電源電圧又は接地電圧を、当該対応するスイッチ回路と分周回路とに供給するように、スイッチ回路51〜54と連動するように制御される。例えば、スイッチ回路51が第1のPLL41の出力を選択しているとき、VDDスイッチ51Dは第1のPLL41のVDDAをスイッチ回路51及び分周回路61に接続し、VSSスイッチ51Sは第1のPLL41のVSSAをスイッチ回路51及び分周回路61に接続する。逆に、スイッチ回路51が第2のPLL42の出力を選択しているときには、VDDスイッチ51Dは第2のPLL42のVDDBをスイッチ回路51及び分周回路61に接続し、VSSスイッチ51Sは第2のPLL42のVSSBをスイッチ回路51及び分周回路61に接続する。これにより、スイッチ回路51〜54の任意の選択状況に応じて常に適切な電源配線及び接地配線をスイッチ回路51〜54及び分周回路61〜64へ接続することができるので、第1のPLL41と第2のPLL42との間の干渉を効果的に防ぐことができる。
【0029】
図8は、図1のダイバーシティ受信回路における電源配線及び接地配線の更に他の例を示す回路図である。図8によれば、第1のPLL41の電源VDDA及び接地VSSAと、第2のPLL42の電源VDDB及び接地VSSBとは、互いに分離されている。しかも、ブランチ1のスイッチ回路51及び分周回路61は電源VDDC及び接地VSSCに、ブランチ2のスイッチ回路52及び分周回路62は電源VDDD及び接地VSSDに、ブランチ3のスイッチ回路53及び分周回路63は電源VDDE及び接地VSSEに、ブランチ4のスイッチ回路54及び分周回路64は電源VDDF及び接地VSSFにそれぞれ接続されており、第1のPLL41のVDDA及びVSSA並びに第2のPLL42のVDDB及びVSSBから独立している。このようにスイッチ回路51〜54及び分周回路61〜64に独立した電源配線及び接地配線を用いることによっても、第1のPLL41と第2のPLL42との間の干渉を防ぐことができる。
【0030】
さて、図1の構成では、4ブランチのダイバーシティ受信回路にて、任意のPLLの出力を選択可能な構成にしたことにより、各々のブランチに対して専用のPLLが不要となり、2つのPLL41,42により任意のチャンネルを選択できる機能を実現可能である。一般にダイバーシティ受信回路に用いるPLLは位相雑音の低いLCタンク型のVCO(voltage-controlled oscillator)を有し、面積を要する。したがって、PLLをブランチ数より少なくできることにより、モノリシック半導体回路100の面積の削減、すなわちローコスト化に寄与することができる。更に、PLLの数が多くなると、その分PLLの相互の干渉のリスクが高くなるが、PLLの数を2つに削減することにより、2つのPLL41,42間の干渉のみに注意すればよい。
【0031】
このとき、図1に示されるように、第1のPLL41の電源パッド111及び接地パッド113と、第2のPLL42の電源パッド112及び接地パッド114とを互いに分離することにより、第1のPLL41と第2のPLL42との間の干渉を低減できる。また、図1に示されるように、モノリシック半導体回路100の互いに異なる辺の近傍に各パッド111〜114を配置することにより、配線インダクタのカップリングの影響や、半導体基板の影響も低減することができる。
【0032】
図9は、図1のダイバーシティ受信回路における状態遷移の他の例を示す図である。例えば片方のPLLの系がサーチ動作を行っている間に同じチャンネルになった時や、2画面で両方同じチャンネルを選択したとき等に、図9の状態(3)に示されるように、視聴していた方のPLLをサーチ中のブランチを含む全てのスイッチ回路51〜54で選択し、不使用のPLLの動作を停止するように制御回路301にて構成しておけば、同じ周波数を受信したときの干渉の影響を低減できる。また、各々のPLLの動作周波数が近いときに干渉しやすくなるので、不使用のPLLを使用するPLLとは異なる周波数に設定しておいてもよい。サーチに使用するブランチの数を2以上に変更することも可能である。
【0033】
図10は、図1のダイバーシティ受信回路における状態遷移の更に他の例を示す図である。図2の状態(5)ではサーチ終了時の第2のPLL42のチャンネルをそのまま用いることとしたが、図10に示すように、サーチ終了後、改めて最も適切なチャンネルを第1のPLL41で選択してもよい。このとき、第1のPLL41を高性能、第2のPLL42を低消費電力等と性能の異なるPLLを用い、例えば2画面のうちメイン画面や通常受信をするブランチには高性能な第1のPLL41を選択し、2画面のうちサブ画面やサーチ受信をするブランチには低消費電力の第2のPLL42を選択することとすれば、全体の高性能と低消費電力との両立も可能である。
【0034】
図11は、図1のダイバーシティ受信回路の変形例を示すブロック図である。図11では、第1のPLL41とスイッチ回路51〜54との間に第1の分周回路61が、第2のPLL42とスイッチ回路51〜54との間に第2の分周回路62がそれぞれ挿入されている。
【0035】
図12は、図11のダイバーシティ受信回路における電源配線及び接地配線の例を示す回路図である。図12によれば、第1のPLL41及び第1の分周回路61の電源VDDA及び接地VSSAと、第2のPLL42及び第2の分周回路62の電源VDDB及び接地VSSBとが、互いに分離されている。しかも、スイッチ回路51〜54の各々のために、VDDスイッチ51D〜54Dと、VSSスイッチ51S〜54Sとが設けられている。VDDスイッチ51D〜54D及びVSSスイッチ51S〜54Sは、対応するスイッチ回路により選択されているPLL及び分周回路に供給されている電源電圧又は接地電圧を、当該対応するスイッチ回路に供給するように、スイッチ回路51〜54と連動するように制御される。例えば、スイッチ回路51が第1のPLL41の出力を選択しているとき、VDDスイッチ51Dは第1のPLL41及び第1の分周回路61のVDDAをスイッチ回路51に接続し、VSSスイッチ51Sは第1のPLL41及び第1の分周回路61のVSSAをスイッチ回路51に接続する。逆に、スイッチ回路51が第2のPLL42の出力を選択しているときには、VDDスイッチ51Dは第2のPLL42及び第2の分周回路62のVDDBをスイッチ回路51に接続し、VSSスイッチ51Sは第2のPLL42及び第2の分周回路62のVSSBをスイッチ回路51に接続する。これにより、スイッチ回路51〜54の任意の選択状況に応じて常に適切な電源配線及び接地配線をスイッチ回路51〜54へ接続することができるので、第1のPLL41と第2のPLL42との間の干渉を効果的に防ぐことができる。
【0036】
図13は、図11のダイバーシティ受信回路における電源配線及び接地配線の他の例を示す回路図である。図13によれば、第1のPLL41及び第1の分周回路61の電源VDDA及び接地VSSAと、第2のPLL42及び第2の分周回路62の電源VDDB及び接地VSSBとが、互いに分離されている。しかも、ブランチ1のスイッチ回路51は電源VDDC及び接地VSSCに、ブランチ2のスイッチ回路52は電源VDDD及び接地VSSDに、ブランチ3のスイッチ回路53は電源VDDE及び接地VSSEに、ブランチ4のスイッチ回路54は電源VDDF及び接地VSSFにそれぞれ接続されており、第1のPLL41及び第1の分周回路61のVDDA及びVSSA並びに第2のPLL42及び第2の分周回路62のVDDB及びVSSBから独立している。このようにスイッチ回路51〜54に独立した電源配線及び接地配線を用いることによっても、第1のPLL41と第2のPLL42との間の干渉を防ぐことができる。
【0037】
《第2の実施形態》
図14は、本発明の第2の実施形態に係るダイバーシティ受信回路の構成を示すブロック図である。本実施形態では、2ブランチのダイバーシティ受信回路に2つのPLL41,42を設けている。ブランチ1の分周回路61及びミキサ71の前に第1及び第2のPLL41,42の出力のいずれかを選択するスイッチ回路51が設けられ、ブランチ2の分周回路62及びミキサ72の前に第1及び第2のPLL41,42の出力のいずれかを選択するスイッチ回路52が設けられている。
【0038】
図15は、図14のダイバーシティ受信回路における状態遷移の一例を示す図である。スイッチ回路51,52の各々にて第1及び第2のPLL41,42の出力を任意に選択できるため、状態(1)や状態(5)等の1画面での通常受信や、状態(3)のようにサーチ中や2画面使用時において同じチャンネルを選択したときに、1つのPLLで動作することにより干渉を防ぐことができる。また、状態(4)から状態(5)への遷移のように、サーチ終了したPLLをそのまま通常受信に用いることにより、円滑な受信が実現できる。
【0039】
以上のように、本願において開示する技術の例示として、第1及び第2の実施形態を説明した。しかしながら、本願における技術は、これに限定されず、適宜、変更、置き換え、付加、省略等を行った実施形態にも適用可能である。また、上記で説明した各構成要素を組み合わせて、新たな実施形態とすることも可能である。
【0040】
例えば、上記の例では全ミキサ71〜74の前にスイッチ回路51〜54を置いているが、一部のみでも構わない。その場合でも、スイッチ回路を置いたミキサについては切り替えが可能であるため効果がある。また、図6図8等で電源配線及び接地配線の両方を分離した例を示しているが、片側でも構わない。
【産業上の利用可能性】
【0041】
本発明に係るダイバーシティ受信回路は、複数の周波数の信号を受信するときの干渉によるスプリアスやノイズを低減し、受信感度等の性能を向上し、実装面積及びチップ面積を削減できる技術として有用である。
【符号の説明】
【0042】
1〜4 ブランチ
11〜14 アンテナ
21〜24 整合回路
31〜34 LNA
41,42 PLL
51〜54 スイッチ回路
51D〜54D VDDスイッチ
51S〜54S VSSスイッチ
61〜64 分周回路
71〜74 ミキサ
81〜84 フィルタ
91〜94 ADC
100 モノリシック半導体回路
101〜104 復調回路
111,112 電源パッド
113,114 接地パッド
201 ダイバー合成回路
301 制御回路
図1
図2
図3
図4
図5
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図10
図11
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図15