特許 6231825 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6231825

(24)【登録日】2017年10月27日

(45)【発行日】2017年11月15日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20171106BHJP

   H01L 21/28 20060101ALI20171106BHJP

【ＦＩ】

   H01L29/78 617K

   H01L29/78 618B

   H01L29/78 618E

   H01L21/28 301B

【請求項の数】4

【全頁数】34

(21)【出願番号】特願2013-187821(P2013-187821)

(22)【出願日】2013年9月11日

(65)【公開番号】特開2015-56459(P2015-56459A)

(43)【公開日】2015年3月23日

【審査請求日】2016年8月22日

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】池田 隆之

(72)【発明者】

【氏名】青木 健

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開２０１２−００４５５２（ＪＰ，Ａ）

【文献】 特開２００９−１７０９００（ＪＰ，Ａ）

【文献】 特開２０１２−２１２８７４（ＪＰ，Ａ）

【文献】 特開平１１−０９７６９９（ＪＰ，Ａ）

【文献】 特開２０１１−０４９５３７（ＪＰ，Ａ）

【文献】 特開２００７−３２４４５３（ＪＰ，Ａ）

【文献】 特開２０１２−１３８５４９（ＪＰ，Ａ）

【文献】 国際公開第２０１１／１４２２６５（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／２８

(57)【特許請求の範囲】

【請求項1】

半導体層、ソース電極及びドレイン電極、ゲート絶縁膜、及びゲート電極を有するトランジスタを有し、
前記半導体層は、酸化物半導体を有し、
前記半導体層の一方の端面から他方の端面に向けて、前記ゲート電極は伸びており、
前記ゲート電極は前記一方の端面と重なっており、
前記ゲート電極の端面は、前記他方の端面と一致するよう設けられていること、を特徴とする半導体装置。

【請求項2】

半導体層、ソース電極及びドレイン電極、ゲート絶縁膜、及びゲート電極を有するトランジスタを有し、
前記ゲート電極は、前記ゲート絶縁膜を介して前記半導体層上に設けられ、
前記半導体層は、酸化物半導体を有し、
前記半導体層の一方の端面から他方の端面に向けて、前記ゲート電極は伸びており、
前記ゲート電極は前記一方の端面と重なっており、
前記ゲート電極の端面は、前記他方の端面まで伸びていないこと、を特徴とする半導体装置。

【請求項3】

第１の半導体層、第１のソース電極及び第１のドレイン電極、第１のゲート絶縁膜、及び第１のゲート電極を有する第１のトランジスタが設けられた第１のメモリセルと、
第２の半導体層、第２のソース電極及び第２のドレイン電極、第２のゲート絶縁膜、及び第２のゲート電極を有する第２のトランジスタが設けられた第２のメモリセルと、を有し、
前記第１の半導体層及び前記第２の半導体層は、酸化物半導体を有し、
前記第１の半導体層の一方の端面から他方の端面に向けて、前記第１のゲート電極は伸びており、
前記第１のゲート電極は前記一方の端面と重なっており、
前記第１のゲート電極の端面は、前記他方の端面と一致するよう設けられており、
前記第２の半導体層の一方の端面から他方の端面に向けて、前記第２のゲート電極は伸びており、
前記第２のゲート電極は前記第２の半導体層の一方の端面と重なっており、
前記第２のゲート電極の端面は、前記第２の半導体層の他方の端面と一致するよう設けられており、
前記第１のメモリセルが有する第１のトランジスタと、前記第２のメモリセルが有する第２のトランジスタとは、隣接して設けられていること、を特徴とする半導体装置。

【請求項4】

第１の半導体層、第１のソース電極及び第１のドレイン電極、第１のゲート絶縁膜、及び第１のゲート電極を有する第１のトランジスタが設けられた第１のメモリセルと、
第２の半導体層、第２のソース電極及び第２のドレイン電極、第２のゲート絶縁膜、及び第２のゲート電極を有する第２のトランジスタが設けられた第２のメモリセルと、を有し、
前記第１の半導体層及び前記第２の半導体層は、酸化物半導体を有し、
前記第１の半導体層の一方の端面から他方の端面に向けて、前記第１のゲート電極は伸びており、
前記第１のゲート電極は前記一方の端面と重なっており、
前記第１のゲート電極の端面は、前記他方の端面まで伸びておらず、
前記第２の半導体層の一方の端面から他方の端面に向けて、前記第２のゲート電極は伸びており、
前記第２のゲート電極は前記第２の半導体層の一方の端面と重なっており、
前記第２のゲート電極の端面は、前記第２の半導体層の他方の端面まで伸びておらず、
前記第１のメモリセルが有する第１のトランジスタと、前記第２のメモリセルが有する第２のトランジスタとは、隣接して設けられていること、を特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、半導体装置、中でも酸化物半導体を用いた半導体装置に関する。

【背景技術】

【0002】

シリコン（Ｓｉ）をチャネル形成領域となる半導体層に用いたトランジスタ（Ｓｉトランジスタともいう）と、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）をチャネル形成領域となる半導体層に用いたトランジスタ（ＯＳトランジスタともいう）と、を組み合わせてデータの保持を可能にした半導体装置が注目されている（例えば、特許文献１の図３を参照）。

【0003】

特許文献１の図８では、データの保持を可能にした半導体装置を構成するトランジスタのうち、酸化物半導体を有する半導体層を有するトランジスタの断面図の一例を開示している。該断面図では、半導体層の一方の端面から他方の端面に向けて、半導体層を乗り越えるよう設けられるゲート電極の端面を、半導体層の他方の端面を超えるよう設ける構成について開示している。該構成は、エンドキャップ（Ｅｎｄ Ｃａｐ）とも言われる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１−１７０３４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

データの保持を可能にした半導体装置では、集積度が高いことが求められる。

【0006】

しかしながら半導体装置のレイアウトを設計する場合、トランジスタのゲート電極が同じノードである場合を除いて、デザインルールで規定される距離より離間する必要がある。そのため、トランジスタのゲート電極をエンドキャップとしたレイアウトは、集積度を高めるための障害となる。

【0007】

そこで、本発明の一態様は、集積度に優れた、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、本発明の一態様では、レイアウト面積の縮小を図ることのできる、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様では、新規な構成の半導体装置を提供することを課題の一とする。

【0008】

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。

【課題を解決するための手段】

【0009】

本発明の一態様は、半導体層、ソース電極及びドレイン電極、ゲート絶縁膜、及びゲート電極を有するトランジスタを有し、半導体層は、酸化物半導体を有する半導体層であり、半導体層の一方の端面から他方の端面に向けて、半導体層を乗り越えるよう設けられるゲート電極の端面は、他方の端面と一致するよう設けられている半導体装置である。

【0010】

また本発明の一態様は、半導体層、ソース電極及びドレイン電極、ゲート絶縁膜、及びゲート電極を有するトランジスタを有し、半導体層は、酸化物半導体を有する半導体層であり、半導体層の一方の端面から他方の端面に向けて、半導体層を乗り越えるよう設けられるゲート電極の端面は、半導体層上に設けられている半導体装置である。

【0011】

また本発明の一態様は、第１の半導体層、第１のソース電極及び第１のドレイン電極、第１のゲート絶縁膜、及び第１のゲート電極を有する第１のトランジスタが設けられた第１のメモリセルと、第２の半導体層、第２のソース電極及び第２のドレイン電極、第２のゲート絶縁膜、及び第２のゲート電極を有する第２のトランジスタが設けられた第２のメモリセルと、を有し、第１の半導体層及び第２の半導体層は、酸化物半導体を有する半導体層であり、第１の半導体層の一方の端面から他方の端面に向けて、第１の半導体層を乗り越えるよう設けられる第１のゲート電極の端面は、他方の端面と一致するよう設けられており、第２の半導体層の一方の端面から他方の端面に向けて、第２の半導体層を乗り越えるよう設けられるゲート電極の端面は、他方の端面と一致するよう設けられており、第１のメモリセルが有する第１のトランジスタと、第２のメモリセルが有する第２のトランジスタとは、隣接して設けられている半導体装置である。

【0012】

また本発明の一態様は、第１の半導体層、第１のソース電極及び第１のドレイン電極、第１のゲート絶縁膜、及び第１のゲート電極を有する第１のトランジスタが設けられた第１のメモリセルと、第２の半導体層、第２のソース電極及び第２のドレイン電極、第２のゲート絶縁膜、及び第２のゲート電極を有する第２のトランジスタが設けられた第２のメモリセルと、を有し、第１の半導体層及び第２の半導体層は、酸化物半導体を有する半導体層であり、第１の半導体層の一方の端面から他方の端面に向けて、第１の半導体層を乗り越えるよう設けられる第１のゲート電極の端面は、第１の半導体層上に設けられており、第２の半導体層の一方の端面から他方の端面に向けて、第２の半導体層を乗り越えるよう設けられる第２のゲート電極の端面は、第２の半導体層上に設けられており、第１のメモリセルが有する第１のトランジスタと、第２のメモリセルが有する第２のトランジスタとは、隣接して設けられている半導体装置である。

【発明の効果】

【0013】

本発明の一態様により、集積度に優れた、新規な構成の半導体装置を提供することができる。または、本発明の一態様では、本発明の一態様では、レイアウト面積の縮小を図ることのできる、新規な構成の半導体装置を提供することができる。なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。

【図面の簡単な説明】

【0014】

【図1】本発明の一形態に係る上面図及び断面図。

【図2】本発明の一形態に係る回路図及び上面図。

【図3】本発明の一形態に係る断面図。

【図4】本発明の一形態に係る上面図及び断面図。

【図5】本発明の一形態に係る回路図及び上面図。

【図6】本発明の一形態に係る断面図。

【図7】本発明の一形態に係る上面図及び断面図。

【図8】本発明の一形態に係る上面図及び断面図。

【図9】本発明の一形態に係る上面図及び断面図。

【図10】本発明の一形態に係る断面図。

【図11】本発明の一形態に係る断面図。

【図12】本発明の一形態に係るブロック図及び回路図。

【図13】本発明の一形態に係るブロック図及び回路図。

【図14】半導体装置の作製工程を示すフローチャート図及び斜視模式図。

【図15】半導体装置を用いた電子機器。

【図16】本発明の一形態に係る断面図。

【図17】本発明の一形態に係る断面図。

【図18】本発明の一形態に係る断面図。

【図19】実施の形態に係る、表示装置の回路図。

【発明を実施するための形態】

【0015】

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

【0016】

また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

【0017】

また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

【0018】

ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

【0019】

また本明細書等において用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

【0020】

また本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

【0021】

また本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

【0022】

また本明細書等において図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。

【0023】

また本明細書等において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。

【0024】

なお、一般に、電位や電圧は、相対的なものである。したがって、グラウンド電位は、必ずしも、０ボルトであるとは限定されない。

【0025】

また本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

【0026】

また本明細書等において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

【0027】

（実施の形態１）
本実施の形態では、半導体装置の上面図、及び断面図、並びにデータの保持を可能にした半導体装置での回路図及びその上面図について説明する。

【0028】

なお、半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む場合がある。なお、半導体装置は、別の基板上に配置された駆動回路、電源回路等を含む場合がある。

【0029】

まず図１（Ａ）では、本発明の一態様に係る、半導体装置の一例を示す上面図について示す。また図１（Ｂ）では、図１（Ａ）に示す一点鎖線Ａ１−Ａ２、Ａ３−Ａ４に対応する断面図を示す。なお、説明を容易にするため、図１（Ａ）においては、ゲート絶縁膜として機能する絶縁膜などを省略して示す。

【0030】

図１（Ａ）に示す半導体装置の上面図は、半導体層１１と、半導体層１１上に設けられるソース電極１２及びドレイン電極１３と、半導体層１１と重なるゲート電極１５を有する。

【0031】

図１（Ａ）では、半導体層１１がゲート電極１５と重畳する領域において、ゲート電極１５が乗り上げる側の端面を一方の端面１０１、ゲート電極１５が乗り越える側の端面を他方の端面１０２としている。また、半導体層１１を乗り越えるゲート電極１５の端面を端面１０３として示している。

【0032】

なお「端面」とは、エッチング等によってマスクパターンに応じた加工が施された際の外周部における、切り口の面のことをいう。電極又は半導体層をマスクパターンに応じて加工する場合、図１（Ｂ）の端面１０１乃至１０３に示すように、切り口の面は斜めに切り立った形状、又は丸みを帯びた形状となる。この場合、図１（Ｂ）の端面１０１乃至１０３に示すように、マスクパターンに従って加工された電極又は半導体層を上面から見た際に、電極又は半導体層の外周部に垂直な面を端面とする。

【0033】

なお半導体層１１の幅は、ソース電極１２及びドレイン電極１３が設けられる方向（図１（Ａ）中、一点鎖線Ａ１−Ａ２が延在する方向）とは直行する方向（図１（Ａ）中、一点鎖線Ａ３−Ａ４が延在する方向）における幅のことである。半導体層１１の幅は、最小加工寸法の線幅とすることが好ましい。図１（Ａ）においては、半導体層１１の幅を最小加工寸法の線幅である’１Ｆ’として示している。

【0034】

また半導体層１１の幅は、半導体層１１の幅と同様に、最小加工寸法で形成されることが好ましい。同様にゲート電極１５、ソース電極１２及びドレイン電極１３は、最小加工寸法で形成されることが好ましい。

【0035】

なお半導体層１１は、酸化物半導体を有する半導体層であることが好ましい。酸化物半導体を有する半導体層１１を用いる構成とすることで、リーク電流が極めて小さい半導体装置とすることができる。ここでは、リーク電流が小さいとは、室温においてチャネル幅１μｍあたりの規格化されたリーク電流が１０ｚＡ／μｍ以下であることをいう。リーク電流は小さいほど好ましいため、この規格化されたリーク電流値が１ｚＡ／μｍ以下、更に１０ｙＡ／μｍ以下とし、更に１ｙＡ／μｍ以下であることが好ましい。なお、その場合のソースとドレイン間の電圧は、例えば、０．１Ｖ、５Ｖ、又は、１０Ｖ程度である。

【0036】

図１（Ｂ）に示す半導体装置の断面図は、基板１０上に設けられた半導体層１１と、半導体層１１上に設けられるソース電極１２及びドレイン電極１３と、半導体層１１上、並びにソース電極１２及びドレイン電極１３上に設けられるゲート絶縁膜１４と、ゲート絶縁膜１４を介して半導体層１１と重なるゲート電極１５を有する。

【0037】

なお、基板１０の上には、様々な絶縁膜や導電膜や半導体層や回路素子などが設けられている場合がある。一例として、絶縁膜９９が設けられている場合の例を、図１６（Ａ）に示す。なお、絶縁膜９９は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。

【0038】

図１（Ｂ）では、図１（Ａ）と同様に、半導体層１１がゲート電極１５と重畳する領域において、ゲート電極１５が乗り上げる側の端面を一方の端面１０１、ゲート電極１５が乗り越える側の端面を他方の端面１０２としている。また、半導体層１１を乗り越えるゲート電極１５の端面を端面１０３として示している。

【0039】

なお基板１０に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１０として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０として用いてもよい。

【0040】

例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することが出来る。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、又は塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。

【0041】

なお、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。

【0042】

なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。

【0043】

なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。

【0044】

なお半導体層１１に用いる酸化物半導体の材料は、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。なお酸化物半導体については、後の実施の形態で詳述する。

【0045】

なおソース電極１２およびドレイン電極１３には、酸化物半導体を用いた半導体層１１から酸素を引き抜く性質を有する導電層を用いると好ましい。例えば、半導体層１１から酸素を引き抜く性質を有する導電層として、Ａｌ、Ｔｉ、Ｃｒ、Ｎｉ、Ｍｏ、Ｔａ、Ｗなどを含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。

【0046】

なおゲート絶縁膜１４は酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。

【0047】

なおゲート電極１５は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層で、または積層で用いればよい。

【0048】

図１（Ａ）、（Ｂ）で示したように本発明の一態様では、半導体層１１を、酸化物半導体を有する半導体層とし、半導体層１１の一方の端面１０１から他方の端面１０２に向けて、半導体層１１を乗り越えるよう設けられるゲート電極１５の端面１０３を、他方の端面１０２と一致するよう設けることを特徴とするものである。

【0049】

ただし、本発明の実施形態の一態様は、これに限定されない。場合によっては、または、状況に応じて、ゲート電極１５の端面１０３は、半導体層１１の端面１０２と一致していない場合もある。

【0050】

なお、図１（Ｂ）では、半導体層１１の上側に、ゲート電極１５が設けられている場合の例を示したが、本発明の実施形態の一態様は、これに限定されない。半導体層１１の下側にゲート電極１５Ａが設けられていてもよい。その場合の例を、図１７（Ａ）に示す。また、図１７（Ｂ）に示すように、半導体層１１の上側と下側の両方に、ゲート電極が設けられていてもよい。それぞれのゲート電極は、同じ電位が供給されていてもよいし、一方には通常の信号が供給され、他方には、しきい値電圧を制御するための一定電圧が供給されていてもよい。図１７（Ｃ）には、ゲート電極１５とゲート電極１５Ａとが、コンタクトホールを介して接続されている場合の例を示す。

【0051】

図１（Ａ）、（Ｂ）で示した半導体装置の構成を、データの保持を可能にしたメモリセルに適用した場合の構成例について、図２及び図３を用いて説明する。

【0052】

図２（Ａ）では、データの保持を可能にしたメモリセルＭＥＭ＿Ａ（第１のメモリセルともいう）及びメモリセルＭＥＭ＿Ｂ（第２のメモリセルともいう）が隣接して設けられている回路図の一例を示している。また図２（Ｂ）では、図２（Ａ）に示す回路図に対応する上面図を示す。また図３（Ａ）乃至（Ｃ）では、図２（Ｂ）に示す一点鎖線Ｂ１−Ｂ２、Ｂ３−Ｂ４、Ｂ５−Ｂ６に対応する断面図を示す。なお、説明を容易にするため、図２（Ｂ）においては、ゲート絶縁膜として機能する絶縁膜などを省略して示す。

【0053】

図２（Ａ）に示す半導体装置の回路図で、メモリセルＭＥＭ＿Ａは、トランジスタＴｒ１＿Ａ、トランジスタＴｒ２＿Ａ、容量素子Ｃｐ＿Ａを有する。メモリセルＭＥＭ＿Ｂは、トランジスタＴｒ１＿Ｂ、トランジスタＴｒ２＿Ｂ、容量素子Ｃｐ＿Ｂを有する。

【0054】

なおトランジスタＴｒ１＿Ａ、トランジスタＴｒ２＿Ａ、トランジスタＴｒ１＿Ｂ及びトランジスタＴｒ２＿Ｂは、半導体層を、酸化物半導体を用いた半導体層としたトランジスタである。図２（Ａ）中では、チャネル形成領域に酸化物半導体を用いたトランジスタであることを示すため、当該トランジスタに「ＯＳ」という記号を付している。

【0055】

トランジスタＴｒ１＿Ａは、ゲートがワード線ＷＬ＿Ａに接続され、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの他方が容量素子Ｃｐ＿Ａの一方の電極及びトランジスタＴｒ２＿Ａのゲートに接続される。容量素子Ｃｐ＿Ａは、他方の電極が容量線ＣＬ＿Ａに接続される。トランジスタＴｒ２＿Ａは、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの一方がソース線ＳＬに接続される。

【0056】

トランジスタＴｒ１＿Ｂは、ゲートがワード線ＷＬ＿Ｂに接続され、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの一方が容量素子Ｃｐ＿Ｂの一方の電極及びトランジスタＴｒ２＿Ｂのゲートに接続される。容量素子Ｃｐ＿Ｂは、他方の電極が容量線ＣＬ＿Ｂに接続される。トランジスタＴｒ２＿Ｂは、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの一方がソース線ＳＬに接続される。

【0057】

半導体層１１と、半導体層１１上に設けられるソース電極１２及びドレイン電極１３と、半導体層１１と重なるゲート電極１５を有する。

【0058】

なおメモリセルＭＥＭ＿Ａ及びメモリセルＭＥＭ＿Ｂへのデータの書き込み動作及び読み出し動作については、特開２０１２−２５６８１３号公報等を参照すればよい。

【0059】

図２（Ｂ）に示すメモリセルＭＥＭ＿Ａ及びメモリセルＭＥＭ＿Ｂの上面図では、メモリセルＭＥＭ＿Ａが有するトランジスタＴｒ１＿Ａ、トランジスタＴｒ２＿Ａ及び容量素子Ｃｐ＿Ａ、メモリセルＭＥＭ＿Ｂが有するトランジスタＴｒ１＿Ｂ、トランジスタＴｒ２＿Ｂ及び容量素子Ｃｐ＿Ｂの配置例を示している。また図２（Ｂ）では、ワード線ＷＬ＿Ａ、ワード線ＷＬ＿Ｂ、容量線ＣＬ＿Ａ、容量線ＣＬ＿Ｂ、ビット線ＢＬ及びソース線ＳＬの配置例を示している。

【0060】

なお図２（Ｂ）に示すメモリセルＭＥＭ＿Ａ及びメモリセルＭＥＭ＿Ｂの上面図では、ゲート電極１５と同層の導電層を「ＧＭ」として示し、ソース電極１２及びドレイン電極１３と同層の導電層を「Ｓ／ＤＭ」として示し、半導体層１１を「ＳＥＭ」として示している。

【0061】

図３（Ａ）に示す断面図は、基板１０上に設けられた半導体層１２１と、半導体層１２２と、導電層１２３と、導電層１２４と、ビット線ＢＬと、ソース線ＳＬと、ゲート絶縁膜１４と、導電層１２５と、導電層１２６と、を有する。

【0062】

図３（Ｂ）に示す断面図は、基板１０上に設けられた半導体層１２１と、ビット線ＢＬと、ソース線ＳＬと、ゲート絶縁膜１４と、導電層１２５と、を有する。

【0063】

図３（Ｃ）に示す断面図は、基板１０上に設けられた半導体層１２７と、導電層１２３と、ビット線ＢＬと、ゲート絶縁膜１４と、ワード線ＷＬ＿Ａと、容量線ＣＬ＿Ａと、を有する。

【0064】

図３（Ａ）乃至（Ｃ）において半導体層１２１と、半導体層１２２及び半導体層１２７は、同じ層に形成される半導体層であり、図２（Ｂ）で示した半導体層「ＳＥＭ」に相当する半導体層である。導電層１２３、導電層１２４、ビット線ＢＬ及びソース線ＳＬは、同じ層に形成される導電層であり、図２（Ｂ）で示した導電層「Ｓ／ＤＭ」に相当する半導体層である。導電層１２５、導電層１２６、ワード線ＷＬ＿Ａ及び容量線ＣＬ＿Ａは、同じ層に形成される導電層であり、図２（Ｂ）で示した導電層「ＧＭ」に相当する半導体層である。

【0065】

図２（Ｂ）、図３（Ａ）では、半導体層１２１及び半導体層１２２が導電層１２５及び導電層１２６と重畳する領域において、導電層１２５及び導電層１２６の端面は、半導体層１２１及び半導体層１２２の端面と一致するよう設けている。そのため、図３（Ａ）に示すようにゲート電極として機能する導電層１２５及び導電層１２６の間の距離を最小加工寸法以上、離間して設ける構成とすることができる。そのため、集積度に優れ、又はレイアウト面積の縮小を図ることのできる、半導体装置とすることができる。

【0066】

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

【0067】

（実施の形態２）
本実施の形態では、実施の形態１で説明した半導体装置の構成とは異なる構成の半導体装置について説明する。本実施の形態では、実施の形態１と同様に、半導体装置の上面図、及び断面図、並びにデータの保持を可能にした半導体装置での回路図及びその上面図について説明する。なお繰り返しの説明になる場合は説明を省略し、上記実施の形態１の記載を援用する場合がある。

【0068】

まず図４（Ａ）では、本発明の一態様に係る、半導体装置の一例を示す上面図について示す。また図４（Ｂ）では、図４（Ａ）に示す一点鎖線Ｃ１−Ｃ２、Ｃ３−Ｃ４に対応する断面図を示す。なお、説明を容易にするため、図４（Ａ）においては、ゲート絶縁膜として機能する絶縁膜などを省略して示す。

【0069】

図４（Ａ）に示す半導体装置の上面図は、半導体層１１と、半導体層１１上に設けられるソース電極１２及びドレイン電極１３と、半導体層１１と重なるゲート電極１５を有する。

【0070】

図４（Ｂ）に示す半導体装置の断面図は、基板１０上に設けられた半導体層１１と、半導体層１１上に設けられるソース電極１２及びドレイン電極１３と、半導体層１１上、並びにソース電極１２及びドレイン電極１３上に設けられるゲート絶縁膜１４と、ゲート絶縁膜１４を介して半導体層１１と重なるゲート電極１５を有する。

【0071】

図４（Ａ）、（Ｂ）で示したように本発明の一態様では、半導体層１１を、酸化物半導体を有する半導体層とし、半導体層１１の一方の端面１０１から他方の端面１０２に向けて、半導体層１１を乗り越えるよう設けられるゲート電極１５の端面１０３を、他方の端面１０２から幅ΔＷだけ半導体層１１の内側となるようにして、半導体層１１上となるよう設けることを特徴とするものである。

【0072】

半導体層１１がシリコンの半導体装置の場合、ゲート電極１５をマスクとして不純物元素を導入する工程を経るため、ゲート電極１５が重畳しない領域が導体となる。この場合、ゲート電極１５に印加する電圧によって行う、半導体装置の導通状態と導通状態との切り替えが困難となる。

【0073】

一方で酸化物半導体を有する半導体層１１では、ゲート電極１５をマスクとして不純物元素を導入する工程を経ない。その結果、ゲート電極１５と重畳しない領域において、ゲート電極１５を重畳することなく高抵抗な領域とすることができる。そのためゲート電極１５を重畳しなくても、半導体装置の導通状態と導通状態との切り替えを実現することができる。

【0074】

ただし、本発明の実施形態の一態様は、これに限定されない。場合によっては、または、状況に応じて、ゲート電極１５が、半導体層１１を乗り越えて、ゲート電極１５の端面１０３が、半導体層１１の外側に配置されている場合もある。

【0075】

なお、図１７（Ａ）（Ｂ）（Ｃ）においても、ゲート電極の端面を、半導体層１１の端面１０２から幅ΔＷだけ半導体層１１の内側となるようにして、半導体層１１上となるよう設けることも可能である。例えば、図１７（Ａ）に適用した場合の例を、図１８（Ａ）に示す。図１７（Ｂ）において、ゲート電極１５とゲート電極１５Ａのいずれか一方、または、両方の端面が、半導体層１１の端面１０２から幅ΔＷだけ半導体層１１の内側となるようにして、半導体層１１上となるよう設けることも可能である。その場合の例を、図１８（Ｂ）（Ｃ）に示す。なお、ゲート電極１５とゲート電極１５Ａのいずれか一方が、半導体層１１を乗り越えて、ゲート電極１５とゲート電極１５Ａのいずれか一方の端面１０３が、半導体層１１の外側に配置されている場合もある。

【0076】

図４（Ａ）、（Ｂ）で示した半導体装置の構成を、データの保持を可能にしたメモリセルに適用した場合の構成例について、図５及び図６を用いて説明する。

【0077】

図５（Ａ）では、図２（Ａ）と同様の、データの保持を可能にしたメモリセルＭＥＭ＿Ａ（第１のメモリセルともいう）及びメモリセルＭＥＭ＿Ｂ（第２のメモリセルともいう）が隣接して設けられている回路図の一例を示している。また図５（Ｂ）では、図５（Ａ）に示す回路図に対応する上面図を示す。また図６（Ａ）乃至（Ｃ）では、図５（Ｂ）に示す一点鎖線Ｄ１−Ｄ２、Ｄ３−Ｄ４、Ｄ５−Ｄ６に対応する断面図を示す。なお、説明を容易にするため、図５（Ｂ）においては、ゲート絶縁膜として機能する絶縁膜などを省略して示す。

【0078】

図５（Ｂ）、図６（Ａ）では、半導体層１２１及び半導体層１２２が導電層１２５及び導電層１２６と重畳する領域において、導電層１２５及び導電層１２６の端面は、半導体層１２１及び半導体層１２２上となるように設けている。そのため、図６（Ａ）に示すようにゲート電極として機能する導電層１２５及び導電層１２６の間の距離を最小加工寸法より大きく、離間して設ける構成とすることができる。そのため、集積度に優れ、又はレイアウト面積の縮小を図ることのできる、半導体装置とすることができる。加えて、酸化物半導体を有する半導体層では、ゲート電極と重畳しない領域において、ゲート電極を重畳することなく高抵抗な領域とすることができ、不要な半導体装置の導通状態を抑制することができる。

【0079】

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

【0080】

（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２で説明した半導体装置における変形例について説明する。また以下では、図７乃至図９を参照して変形例１乃至３について説明する。本実施の形態では、実施の形態１の図１及び実施の形態２の図４での説明と同様に、半導体装置の上面図、及び断面図について説明する。なお繰り返しの説明になる場合は説明を省略し、上記実施の形態１及び実施の形態２の記載を援用する場合がある。

【0081】

〈変形例１〉
図７（Ａ）では、本発明の一態様に係る、半導体装置の一例を示す上面図について示す。また図７（Ｂ）では、図７（Ａ）に示す一点鎖線Ｅ１−Ｅ２、Ｅ３−Ｅ４に対応する断面図を示す。なお、説明を容易にするため、図７（Ａ）においては、ゲート絶縁膜として機能する絶縁膜などを省略して示す。

【0082】

図７（Ａ）、（Ｂ）は、図１（Ａ）、（Ｂ）で説明した半導体装置において、ソース電極１２及びドレイン電極１３にゲート電極１５から長さΔＬだけ離間して設ける構成例を示す上面図及び断面図である。

【0083】

図７（Ａ）、（Ｂ）では、ソース電極１２及びドレイン電極１３の双方をゲート電極１５から長さΔＬだけ離間して設ける点で図１（Ａ）、（Ｂ）と異なる。なおソース電極１２及びドレイン電極１３は、一方のみをゲート電極１５から離間して設ける構成としてもよい。

【0084】

ソース電極１２及びドレイン電極１３の端面の位置は、図１（Ａ）、（Ｂ）で説明したゲート電極１５の端部に揃えて形成することが好ましい。一方で微細化した半導体装置を作製するためのプロセスでは、プロセスによる一定のずれを許容する必要がある。微細化した半導体装置を作製するためのプロセスでは、長さΔＬだけソース電極１２及びドレイン電極１３を離間させてもトランジスタとしての機能を維持することが可能である。

【0085】

ソース電極１２及びドレイン電極、並びにゲート電極１５を重畳させない半導体層１１では、電極を重畳させる場合に比べて高抵抗な半導体層とすることができる。そのため図７（Ａ）、（Ｂ）に示す構成とすることで、リーク電流を低減させることができ、スイッチング特性に優れた半導体装置とすることができる。

【0086】

〈変形例２〉
図８（Ａ）では、本発明の一態様に係る、半導体装置の一例を示す上面図について示す。また図８（Ｂ）では、図８（Ａ）に示す一点鎖線Ｆ１−Ｆ２、Ｆ３−Ｆ４に対応する断面図を示す。なお、説明を容易にするため、図８（Ａ）においては、ゲート絶縁膜として機能する絶縁膜などを省略して示す。

【0087】

図８（Ａ）、（Ｂ）は、図１（Ａ）、（Ｂ）で説明した半導体装置において、半導体層１１の膜厚を厚膜化し、ゲート電極１５における端面１０３を半導体層１１の一方の端面１０１から長さΔＧＩだけ離間して設ける構成例を示す上面図及び断面図である。

【0088】

図８（Ａ）、（Ｂ）では、ゲート電極１５における端面１０３を半導体層１１の一方の端面１０１から長さΔＧＩだけ離間して設ける点で図１（Ａ）、（Ｂ）と異なる。

【0089】

ゲート電極１５における端面１０３の位置は、図１（Ａ）、（Ｂ）で説明した半導体層１１の他方の端面１０２に揃えて形成することが好ましい。一方で微細化した半導体装置を作製するためのプロセスでは、プロセスによる一定のずれを許容する必要がある。微細化した半導体装置を作製するためのプロセスでは、長さΔＧＩだけ半導体層１１の一方の端面１０１から離間させてもトランジスタとしての機能を維持することが可能である。

【0090】

厚膜化した半導体層１１では、ゲート電極１５に印加される電圧がゲート絶縁膜１４を介して加わり、厚さ方向で流すべき電流を確保することができる。そのため図８（Ａ）、（Ｂ）に示す構成とすることで、最少加工寸法をより小さくすることができ、集積度に優れ、レイアウト面積の縮小が図られた半導体装置とすることができる。

【0091】

また、半導体層１１は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体層１１が、３層に積層されて構成されている場合の半導体層１１の構成例を、図８（Ｃ）に示す。

【0092】

図８（Ｃ）に示す断面図では、半導体層１１として、半導体層ＯＳ１乃至半導体層ＯＳ３が、順に積層されている。

【0093】

そして、半導体層ＯＳ１及び半導体層ＯＳ３は、半導体層ＯＳ２を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが半導体層ＯＳ２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い半導体層である。さらに、半導体層ＯＳ２は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

【0094】

なお、半導体層ＯＳ３は、ソース電極１２の上に設けられていてもよい。一例として、半導体層１１とソース電極１２の上に、半導体層１１Ａが設けられている場合の例を、図１６（Ｂ）に示す。

【0095】

〈変形例３〉
図９（Ａ）では、本発明の一態様に係る、半導体装置の一例を示す上面図について示す。また図９（Ｂ）では、図９（Ａ）に示す一点鎖線Ｇ１−Ｇ２、Ｇ３−Ｇ４に対応する断面図を示す。なお、説明を容易にするため、図９（Ａ）においては、ゲート絶縁膜として機能する絶縁膜などを省略して示す。

【0096】

図９（Ａ）、（Ｂ）は、図１（Ａ）、（Ｂ）で説明した半導体装置において、半導体層１１並びにソース電極１２及びドレイン電極１３と、基板１０との間に下地絶縁層１７を設ける構成例を示す上面図及び断面図である。

【0097】

図９（Ａ）、（Ｂ）では、半導体層１１並びにソース電極１２及びドレイン電極１３と、基板１０との間に下地絶縁層１７を設ける点で図１（Ａ）、（Ｂ）と異なる。

【0098】

下地絶縁層１７は、基板１０からの不純物の拡散を防止する役割を有するほか、半導体層１１に酸素を供給する役割を担うことができる。したがって、下地絶縁層１７は酸素を含む絶縁層であることが好ましい。例えば、化学量論的組成よりも多い酸素を含む絶縁層であることがより好ましい。

【0099】

下地絶縁層１７に含まれる過剰酸素は、材料の化学量論的組成を超えて含まれる酸素である。従って、過剰酸素は、熱などのエネルギーを与えられると放出する性質を有する。過剰酸素は化学量論的組成に対して過剰に含まれるものであるため、放出することによって失われても、膜質を低下させることがない。

【0100】

下地絶縁層１７を設けることで半導体層１１では、不純物元素の混入や、半導体層への酸素の供給を図ることによる高品質な半導体層とすることができる。そのため図９（Ａ）、（Ｂ）に示す構成とすることで、トランジスタ特性に優れた半導体装置とすることができる。

【0101】

以上、本実施の形態で説明した半導体装置の構成は、適宜変形例同士を組み合わせて実施することができる。その場合、上記実施の形態１及び実施の形態２で説明した半導体装置とすることによる効果に加えて、変形例毎に説明した効果が加わり、性能に優れた半導体装置とすることができる。

【0102】

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

【0103】

（実施の形態４）
本実施の形態では、実施の形態１乃至３で説明した半導体装置の作成方法について説明する。本実施の形態では一例として、実施の形態３の図９で示した半導体装置の作成方法について図１０、図１１を用いて説明する。なお繰り返しの説明になる場合は説明を省略し、上記実施の形態１乃至３の記載を援用する場合がある。

【0104】

まず、基板１０上に下地絶縁層１７を成膜する（図１０（Ａ）参照）。

【0105】

下地絶縁層１７は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。

【0106】

次に、下地絶縁層１７の表面を平坦化するために、ＣＭＰ処理を行ってもよい。ＣＭＰ処理を行うことで、下地絶縁層１７の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、半導体層１１の結晶性が高くなる場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。

【0107】

次に、下地絶縁層１７に酸素を添加することにより、過剰酸素を含む絶縁層を形成しても構わない。酸素の添加は、プラズマ処理またはイオン注入法などにより行えばよい。酸素の添加をイオン注入法で行う場合、例えば、加速電圧を２ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１４ｉｏｎｓ／ｃｍ^２以上５×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。

【0108】

次に、下地絶縁層１７上に半導体層１１をスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜する（図１０（Ｂ）参照）。このとき、下地絶縁層１７を適度にエッチングしてもよい。下地絶縁層１７を適度にエッチングすることで、後に形成するゲート電極層４１０で半導体層１１を覆いやすくすることができる。なお、半導体装置を微細化するために、半導体層１１の加工時にハードマスクを用いてもよい。

【0109】

また、半導体層１１として、半導体層ＯＳ１、半導体層ＯＳ２、および半導体層ＯＳ３を含めた積層膜を形成する場合、各層を大気に触れさせることなく連続して成膜すると好ましい。

【0110】

不純物の混入を低減し、結晶性の高い酸化物半導体を用いた半導体層１１とするために、半導体層１１は、基板温度を１００℃以上、好ましくは１５０℃以上、さらに好ましくは２００℃以上として成膜する。また、成膜ガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下にまで高純度化したガスを用いる。なお、不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。

【0111】

半導体層１１の形成後に、第１の加熱処理を行ってもよい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、半導体層１１の結晶性を高め、さらに下地絶縁層１７から水素や水などの不純物を除去することができる。

【0112】

次に、半導体層１１上に導電膜を成膜し、該導電膜を分断するようにエッチングし、ソース電極１２およびドレイン電極１３を形成する（図１０（Ｃ）参照）。導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0113】

なお、導電膜をエッチングする際、ソース電極１２およびドレイン電極１３の端部が丸みを帯びる（曲面を有する）場合がある。また、導電膜をエッチングする際、下地絶縁層１７が適度にエッチングされていてもよい。

【0114】

次に、半導体層１１上、ソース電極１２上およびドレイン電極１３上に、ゲート絶縁膜１４を形成する（図１１（Ａ）参照）。ゲート絶縁膜１４は、スパッタリング法、ＣＶＤ法またはＡＬＤ法を用いて成膜すればよい。

【0115】

次に、第２の加熱処理を行ってもよい。第２の加熱処理は、５００℃未満、好ましくは４００℃未満の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第２の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第２の加熱処理によって、ゲート絶縁膜１４から水素や水などの不純物を除去することができる。

【0116】

次に、ゲート絶縁膜１４上に導電膜を成膜し、該導電膜をエッチングし、ゲート電極１５を形成する（図１１（Ｂ）参照）。

【0117】

以上の工程で、図９（Ｂ）に示す半導体装置を作製することができる。

【0118】

また作製された半導体装置上には、層間絶縁層１６を形成する。この場合、ゲート絶縁膜１４上およびゲート電極１５上に層間絶縁層１６を形成する（図１１（Ｃ）参照）。層間絶縁層１６は、スパッタ法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。

【0119】

次に、第３の加熱処理を行ってもよい。第３の加熱処理は、第１の加熱処理と同様の条件で行うことができる。第３の加熱処理により、半導体層１１の酸素欠損を低減することができる場合がある。

【0120】

層間絶縁層１６は、酸化アルミニウム、窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを含む材料から一種以上選択して、単層で、または積層で用いればよい。

【0121】

以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

【0122】

（実施の形態５）
本実施の形態では、上記実施の形態で説明した半導体層１１に用いることのできる酸化物半導体について説明する。

【0123】

トランジスタのチャネル形成領域となる半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

【0124】

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。

【0125】

トランジスタのチャネル形成領域となる半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。

【0126】

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

【0127】

チャネル形成領域となる半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。

【0128】

なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって減少してしまった酸素を酸化物半導体に加える、又は酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、又は過酸素化処理と記す場合がある。

【0129】

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０^１７／ｃｍ^３以下、１×１０^１６／ｃｍ^３以下、１×１０^１５／ｃｍ^３以下、１×１０^１４／ｃｍ^３以下、１×１０^１３／ｃｍ^３以下であることをいう。

【0130】

また、このように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０^−１８Ａ以下、好ましくは１×１０^−２１Ａ以下、更に好ましくは１×１０^−２４Ａ以下、又は８５℃にて１×１０^−１５Ａ以下、好ましくは１×１０^−１８Ａ以下、更に好ましくは１×１０^−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上又は３Ｖ以上小さければ、トランジスタはオフ状態となる。

【0131】

また、成膜される酸化物半導体は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。

【0132】

酸化物半導体は、例えばＣＡＡＣを有してもよい。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

【0133】

ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。

【0134】

ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、又は５ｎｍφ以下の電子線を用いて得られる電子線回折パターンを、極微電子線回折パターンと呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／およびｂ軸はマクロに揃っていない場合がある。

【0135】

ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

【0136】

また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。又は、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。

【0137】

不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性又は実質的に高純度真性と呼ぶ。高純度真性又は実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。

【0138】

また、高純度真性又は実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

【0139】

酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。

【0140】

酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。

【0141】

微結晶酸化物半導体は、例えば、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、例えば、１ｎｍ以上１０ｎｍ以下の微結晶をナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶ。ナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、結晶部と結晶部との境界を明確に確認できない場合がある。また、ｎｃ−ＯＳは、例えば、ＴＥＭによる観察像では、明確な粒界を有さないため、不純物が偏析することが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ｎｃ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。

【0142】

ｎｃ−ＯＳは、例えば、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域）において原子配列に周期性を有する場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と結晶部との間で規則性がないため、巨視的には原子配列に周期性が見られない場合、又は長距離秩序が見られない場合がある。従って、ｎｃ−ＯＳは、例えば、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。ｎｃ−ＯＳは、例えば、ＸＲＤ装置を用い、結晶部よりも大きいビーム径のＸ線でｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示すピークが検出されない場合がある。また、ｎｃ−ＯＳは、例えば、結晶部よりも大きいビーム径（例えば、２０ｎｍφ以上、又は５０ｎｍφ以上）の電子線を用いる電子線回折パターンでは、ハローパターンが観測される場合がある。また、ｎｃ−ＯＳは、例えば、結晶部と同じか結晶部より小さいビーム径（例えば、１０ｎｍφ以下、又は５ｎｍφ以下）の電子線を用いる極微電子線回折パターンでは、スポットが観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、円を描くように輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳの極微電子線回折パターンは、例えば、当該領域内に複数のスポットが観測される場合がある。

【0143】

ｎｃ−ＯＳは、微小な領域において原子配列に周期性を有する場合があるため、非晶質酸化物半導体よりも欠陥準位密度が低くなる。但し、ｎｃ−ＯＳは、結晶部と結晶部との間で規則性がないため、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

【0144】

なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。

【0145】

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

【0146】

（実施の形態６）
本実施の形態では、上記実施の形態１乃至３で説明した半導体装置の応用例について説明する。

【0147】

図１２では、データの保持を可能にした半導体装置を記憶装置として用いる場合を説明する。図１２（Ａ）では記憶装置のブロック図、図１２（Ｂ）では該記憶装置が有するメモリセルの回路図、について示す。

【0148】

図１２（Ａ）に示す記憶装置のブロック図では、一例として、メモリセルアレイ３０１、ロードライバ３０２及びカラムドライバ３０３を有する。

【0149】

メモリセルアレイ３０１は、アレイ状に並べられたメモリセルＭＥＭを有する。

【0150】

ロードライバ３０２は、容量線ＣＬ、ワード線ＷＬを制御するための駆動回路である。

【0151】

カラムドライバ３０３は、ソース線ＳＬ、ビット線ＢＬを制御するための駆動回路である。

【0152】

図１２（Ｂ）に示すメモリセルＭＥＭの回路図では、トランジスタＴｒ１、トランジスタＴｒ２及び容量素子Ｃｐを有する。

【0153】

トランジスタＴｒ１は、ゲートがワード線ＷＬに接続され、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの他方が容量素子Ｃｐの一方の電極及びトランジスタＴｒ２のゲートに接続される。容量素子Ｃｐは、他方の電極が容量線ＣＬに接続される。トランジスタＴｒ２は、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの一方がソース線ＳＬに接続される。

【0154】

なお図１２（Ｂ）で示すトランジスタＴｒ１、トランジスタＴｒ２及び容量素子Ｃｐは、図２（Ａ）で説明したトランジスタＴｒ１＿Ａ、トランジスタＴｒ２＿Ａ、容量素子Ｃｐ＿Ａに相当する素子である。またワード線ＷＬ及び容量線ＣＬは、図２（Ａ）で説明したワード線ＷＬ＿Ａ、容量線ＣＬ＿Ａに相当する配線である。

【0155】

そのため本発明の一態様による半導体装置を適用することで、記憶装置は、集積度に優れ、又はレイアウト面積の縮小を図ることのできる、記憶装置とすることができる。

【0156】

次いで図１３では、データの保持を可能にした半導体装置をＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）が有するコンフィギュレーションデータを記憶できるスイッチに用いる場合を説明する。図１３（Ａ）ではＰＬＤのブロック図、図１３（Ｂ）では該ＰＬＤが有するコンフィギュレーションデータを記憶できるスイッチの回路図、について示す。

【0157】

図１３（Ａ）に示す記憶装置のブロック図では、一例として、ロジックアレイ４０１、ロードライバ４０２及びカラムドライバ４０３、コンフィギュレーション制御回路４０４、入出力回路４０５Ａ及び入出力回路４０５Ｂを有する。

【0158】

ロジックアレイ４０１は、アレイ状に並べられたプログラマブルロジックエレメントＰＬＥ及びコンフィギュレーションデータを記憶できるスイッチＲＳを有する。

【0159】

ロードライバ４０２及びカラムドライバ４０３は、プログラマブルロジックエレメントＰＬＥ及びスイッチＲＳに記憶するコンフィギュレーションデータを制御するための駆動回路である。

【0160】

コンフィギュレーション制御回路４０４は、コンフィギュレーションデータの切り替えを制御するための回路である。入出力回路４０５Ａ及び入出力回路４０５Ｂは、コンフィギュレーションデータに従って、データの入力又は出力の機能が切り替えられる回路である。

【0161】

図１３（Ｂ）に示すスイッチＲＳの回路図では、トランジスタＴｒ１及びトランジスタＴｒ２を有する。

【0162】

トランジスタＴｒ１は、ゲートがワード線ＷＬに接続され、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの他方がトランジスタＴｒ２のゲートに接続される。トランジスタＴｒ２は、ソース及びドレインの一方が入力端子ＩＮに接続され、ソース及びドレインの一方が出力端子ＯＵＴに接続される。また図１３（Ｂ）では、トランジスタＴｒ１のソース及びドレインの他方と、トランジスタＴｒ２のゲートが接続されるノードを、ノードＦＮとして示している。

【0163】

図１３（Ｂ）で示すスイッチＲＳは、ビット線ＢＬに与えられるコンフィギュレーションデータを、トランジスタＴｒ１を介してノードＦＮに取り込む。トランジスタＴｒ１は半導体層に酸化物半導体を用いることでリーク電流を極めて小さくできるため、コンフィギュレーションデータに応じた電荷をノードＦＮに保持することができる。ノードＦＮに保持されたコンフィギュレーションデータに従ってスイッチＲＳは、入力端子ＩＮと出力端子ＯＵＴとの間の電気的な接続を制御することができる。

【0164】

トランジスタＴｒ１及びトランジスタＴｒ２は、図２（Ａ）で説明したトランジスタＴｒ１＿Ａ、トランジスタＴｒ２＿Ａに相当する素子である。またワード線ＷＬは、図２（Ａ）で説明したワード線ＷＬ＿Ａに相当する配線である。

【0165】

そのため本発明の一態様による半導体装置を適用することで、スイッチＲＳを有するＰＬＤは、集積度に優れ、又はレイアウト面積の縮小を図ることのできる、ＰＬＤとすることができる。

【0166】

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

【0167】

（実施の形態７）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。

【0168】

［構成例］
図１９（Ａ）は、本発明の一態様の表示パネルの上面図であり、図１９（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図１９（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。

【0169】

画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。

【0170】

アクティブマトリクス型表示装置のブロック図の一例を図１９（Ａ）に示す。表示装置の基板８００上には、画素部８０１、第１の走査線駆動回路８０２、第２の走査線駆動回路８０３、信号線駆動回路８０４を有する。画素部８０１には、複数の信号線が信号線駆動回路８０４から延伸して配置され、複数の走査線が第１の走査線駆動回路８０２、及び第２の走査線駆動回路８０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板８００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。

【0171】

図１９（Ａ）では、第１の走査線駆動回路８０２、第２の走査線駆動回路８０３、信号線駆動回路８０４は、画素部８０１と同じ基板８００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板８００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板８００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。

【0172】

〔液晶パネル〕
また、画素の回路構成の一例を図１９（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。

【0173】

この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。

【0174】

トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。

【0175】

トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。

【0176】

トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。

【0177】

また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。

【0178】

マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。

【0179】

なお、図１９（Ｂ）に示す画素回路は、これに限定されない。例えば、図１９（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。

【0180】

〔有機ＥＬパネル〕
画素の回路構成の他の一例を図１９（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。

【0181】

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

【0182】

図１９（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。

【0183】

適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。

【0184】

画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。

【0185】

スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。

【0186】

発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に設定される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。

【0187】

なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。

【0188】

次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。

【0189】

アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。

【0190】

なお、画素回路の構成は、図１９（Ｃ）に示す画素構成に限定されない。例えば、図１９（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。

【0191】

図１９で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。

【0192】

本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

【0193】

（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１４、図１５を用いて説明する。

【0194】

図１４（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

【0195】

上記実施の形態で説明した半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

【0196】

後工程については、図１４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

【0197】

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

【0198】

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

【0199】

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。

【0200】

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

【0201】

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

【0202】

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、集積度に優れ、又はレイアウト面積の縮小を図ることのできる半導体装置を有する電子部品を実現することができる。該電子部品は、上記実施の形態で説明した半導体装置を含むため、小型化が図られた電子部品である。

【0203】

また、完成した電子部品の斜視模式図を図１４（Ｂ）に示す。図１４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１４（Ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１４（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。

【0204】

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

【0205】

図１５（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、小型化が図られた携帯型の情報端末が実現される。

【0206】

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１５（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図１５（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

【0207】

また、図１５（Ａ）に示す携帯型の情報端末は、図１５（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第１の表示部９０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

【0208】

図１５（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

【0209】

また、図１５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

【0210】

更に、図１５（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

【0211】

図１５（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、小型化が図られた電子書籍が実現される。

【0212】

図１５（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置を有する実装基板が搭載されている。そのため、小型化が図られたテレビジョン装置が実現される。

【0213】

図１５（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため小型化が図られたスマートフォンが実現される。

【0214】

図１５（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置を有する実装基板が設けられている。そのため、小型化が図られたデジタルカメラが実現される。

【0215】

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する実装基板が搭載されている。このため、このため、小型化が図られた電子機器が実現される。

【符号の説明】

【0216】

ＯＳ１ 半導体層
ＯＳ２ 半導体層
ＯＳ３ 半導体層
１１ 半導体層
１０ 基板
１４ ゲート絶縁膜
１２ ソース電極
１３ ドレイン電極
１５ ゲート電極
１６ 層間絶縁層
１７ 下地絶縁層
Ｔｒ１ トランジスタ
Ｔｒ１＿Ａ トランジスタ
Ｔｒ１＿Ｂ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ２＿Ａ トランジスタ
Ｔｒ２＿Ｂ トランジスタ
１０１ 端面
１０２ 端面
１０３ 端面
１２１ 半導体層
１２２ 半導体層
１２３ 導電層
１２４ 導電層
１２５ 導電層
１２６ 導電層
１２７ 半導体層
３０１ メモリセルアレイ
３０２ ロードライバ
３０３ カラムドライバ
４０１ ロジックアレイ
４０２ ロードライバ
４０３ カラムドライバ
４０４ コンフィギュレーション制御回路
４０５Ａ 入出力回路
４０５Ｂ 入出力回路
４１０ ゲート電極層
７００ 電子部品
７０１ リード
７０２ プリント基板
７０３ 半導体装置
７０４ 実装基板
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ 基板
８０１ 画素部
８０２ 走査線駆動回路
８０３ 走査線駆動回路
８０４ 信号線駆動回路
９０１ 筐体
９０２ 筐体
９０３ａ 表示部
９０３ｂ 表示部
９０４ 選択ボタン
９０５ キーボード
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 軸部
９１６ 電源
９１７ 操作キー
９１８ スピーカー
９２１ 筐体
９２２ 表示部
９２３ スタンド
９２４ リモコン操作機
９３０ 本体
９３１ 表示部
９３２ スピーカー
９３３ マイク
９３４ 操作ボタン
９４１ 本体
９４２ 表示部
９４３ 操作スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】