特許 6232109 半導体記憶装置および連続読出し方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】6232109

(24)【登録日】2017年10月27日

(45)【発行日】2017年11月15日

(54)【発明の名称】半導体記憶装置および連続読出し方法

(51)【国際特許分類】

   G11C 16/26 20060101AFI20171106BHJP

   G11C 7/10 20060101ALI20171106BHJP

   G11C 8/18 20060101ALI20171106BHJP

   G06F 12/02 20060101ALI20171106BHJP

   G06F 12/06 20060101ALI20171106BHJP

   G06F 12/00 20060101ALI20171106BHJP

【ＦＩ】

   G11C16/26 100

   G11C7/10 212

   G11C8/18

   G06F12/02 580J

   G06F12/06 520F

   G06F12/00 597U

【請求項の数】15

【全頁数】16

(21)【出願番号】特願2016-187885(P2016-187885)

(22)【出願日】2016年9月27日

【審査請求日】2016年9月27日

(73)【特許権者】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】神永 雄大

(72)【発明者】

【氏名】水藤 克年

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２００６−２８６１７９（ＪＰ，Ａ）

【文献】 特開２００６−３３１４０８（ＪＰ，Ａ）

【文献】 特開２００８−１３４７３６（ＪＰ，Ａ）

【文献】 特開２０１３−２３５６４２（ＪＰ，Ａ）

【文献】 特開２０１３−１１８０３１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／２６

Ｇ１１Ｃ ７／１０

Ｇ１１Ｃ ８／１８

Ｇ０６Ｆ １２／００ − １２／０６

(57)【特許請求の範囲】

【請求項1】

メモリセルアレイと、
前記メモリセルアレイのページを選択し、選択ページのデータをデータ保持部に読み出すページ読出し手段と、
ページの連続読出しの範囲に関するページ情報を設定する設定手段と、
前記ページ読出し手段によるページの連続読出しを制御する制御手段とを有し、
前記制御手段は、前記ページ情報に基づき連続読出しモードを継続させるか否かを判定し、
前記制御手段は、連続読出しモードを継続しないと判定した場合、外部制御信号がディスエーブルされたことに応答して連続読出しを終了させ、連続読出しモードを継続すると判定した場合、前記外部制御信号がディスエーブルされてその後にイネーブルされたとき、ページデータ読出し命令の入力なしで連続読出しを可能にし、
前記制御手段は、連続読出しモードを継続すると判定した場合、前記外部制御信号がディスエーブルされたときのページアドレスおよび列アドレスを記憶し、かつ前記ページ読出し手段により読み出されたデータの保持を継続させ、前記外部制御信号がイネーブルされたときに、記憶されたページアドレスおよび列アドレスに基づき前記ページ読出し手段により保持されたデータを出力させる、半導体記憶装置。

【請求項2】

前記制御手段は、前記ページ読出し手段が選択するページが前記ページ情報により規定されるページ範囲内であるとき、連続読出しモードを継続すると判定し、選択するページがページ範囲外であるとき、連続読出しモードを継続しないと判定する、請求項１に記載の半導体記憶装置。

【請求項3】

前記設定手段は、ページ情報をページ情報格納部に格納することを含む、請求項１または２に記載の半導体記憶装置。

【請求項4】

前記設定手段は、前記ページ情報として、最小ページアドレスと最大ページアドレスの対を少なくとも１つを設定する、請求項１または３に記載の半導体記憶装置。

【請求項5】

前記設定手段は、前記ページ情報として、連続読出しするためのページ数を規定するバースト長を設定する、請求項１または３に記載の半導体記憶装置。

【請求項6】

連続読出しのときに前記ページ読出し手段が最初に選択するページは、入力されたページアドレスに基づき指定される、請求項１ないし５いずれか１つに記載の半導体記憶装置。

【請求項7】

連続読出しのときに前記ページ読出し手段が最初に選択するページは、予め決められたページアドレスに基づき指定される、請求項１ないし６いずれか１つに記載の半導体記憶装置。

【請求項8】

前記予め決められたページアドレスは、電源が投入されたときにメモリセルアレイから最初に読み出すページアドレスである、請求項７に記載の半導体記憶装置。

【請求項9】

半導体記憶装置はさらに、連続読出しされたデータを外部のシリアルクロックに応答してシリアル出力する出力手段を含む、請求項１ないし８いずれか１つに記載の半導体記憶装置。

【請求項10】

前記出力手段は、前記データ保持手段から転送されたデータを保持する別のデータ保持手段を含み、前記別のデータ保持手段からデータが出力される間に、前記メモリセルアレイの選択ページのデータが前記データ保持手段に保持される、請求項９に記載の半導体記憶装置。

【請求項11】

半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリである、請求項１ないし１０いずれか１つに記載の半導体記憶装置。

【請求項12】

ＮＡＮＤ型のメモリセルアレイと、
メモリセルアレイの選択されたページから転送されたデータを保持し、またはプログラムするデータを保持するページバッファと、
ページバッファとの間で双方向のデータの送受が可能であるデータレジスタと、
メモリセルアレイのページを連続的に読出し、読み出されたデータを前記データレジスタを介してシリアルクロックに同期してシリアル出力する連続読出し手段と、
連続読出しの範囲に関するページ情報を設定する設定手段とを有し、
前記連続読出し手段は、ページデータ読出し命令なしで、前記ページ情報で規定されるページ範囲内の連続読出しを可能にし、
前記連続読出し手段は、連続読出しを行うとき、外部制御信号がディスエーブルされたときのページアドレスおよび列アドレスを記憶し、かつ前記ページバッファに読み出されたデータの保持を継続させ、前記外部制御信号がイネーブルされたときに、記憶されたページアドレスおよび列アドレスに基づき前記ページバッファにより保持されたデータを出力させる、フラッシュメモリ。

【請求項13】

フラッシュメモリは、外部制御信号の論理レベルに応答してアクティブとされ、前記連続読出し手段は、外部制御信号がトグルされても、連続動作モードを継続する、請求項１２に記載のフラッシュメモリ。

【請求項14】

ＮＡＮＤ型フラッシュメモリにおけるページの連続読出し方法であって、
連続読出しの範囲に関するページ情報を設定し、
前記ページ情報で規定される範囲内の連続読出しの場合には、外部制御信号がディスエーブルされてもページデータ読出し命令なしで連続読出しを行い、
前記連続読出しを行うとき、前記外部制御信号がディスエーブルされたときのページアドレスおよび列アドレスを記憶し、かつメモリセルアレイからページバッファに読み出されたデータの保持を継続させ、前記外部制御信号がイネーブルされたときに、記憶されたページアドレスおよび列アドレスに基づき前記ページバッファにより保持されたデータを出力させる、
連続読出し方法。

【請求項15】

連続読出し方法はさらに、シリアルクロックに同期してページデータをシリアル出力する、請求項１４に記載の連続読出し方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フラッシュメモリ等の半導体記憶装置に関し、特に、１つまたは複数ページの連続読出しに関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリと比較して、集積度の高いメモリセルアレイを実現することができ、それ故、画像データや音楽データなどの大容量のデータ記憶に適している。その反面、メモリセルアレイからページバッファへのデータ読出しが必要となるため、ＮＯＲ型フラッシュメモリと比較して読出しに要する時間が長くなる。

【0003】

近年のフラッシュメモリでは、少ない端子数で入出力データの高速化を図るシリアルインターフェースを搭載するものも増えている。シリアルインターフェースには、例えば、８ビットの命令コードおよび２４ビットのアドレスを必要とする標準シリアルペリフェラルインターフェース（ＳＰＩ）がある。特許文献１は、ＳＰＩのプロトコルを変更することなくアドレス能力を拡張するシリアルフラッシュメモリを開示している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１５−８０２１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＮＯＲ型フラッシュメモリは、いわゆるバーストモードのようにデータの連続読出しを行うことが可能である。図１（Ａ）に、このようなフラッシュメモリの連続読出し動作のタイミングチャートを示す。チップセレクト信号ＣＳがローレベルになると、フラッシュメモリがアクティブとなり、例えば、シリアルクロックの立ち上がりに同期して入力端子から読出し命令およびアドレスが入力される。フラッシュメモリは、アドレスを自動的にインクリメントし、順次、読み出したデータをシリアルクロックの立下りに同期して出力端子から出力する。チップセレクト信号ＣＳがハイレベルになると、フラッシュメモリは非選択（スタンバイ状態）となり、データの連続読出しが停止される。

【0006】

一方、ＮＡＮＤ型フラッシュメモリにおいても、ＮＯＲ型シリアルフラッシュとの互換性を図るため、シリアルインターフェースを搭載するものが実用化されている。ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリと異なり、メモリセルアレイのページからページバッファ／センス回路にデータを一旦読み出さなければならず、そのための特有の命令またはコマンドが必要となる。以後、この特有の命令を、“ページデータ読出し命令”と称する。従って、ＮＡＮＤ型フラッシュメモリにおいて連続読出しを行う場合には、ページデータ読出し命令と、読出しを開始するページアドレスとを入力し、メモリセルアレイのページからのデータ読出し期間に相当するレイテンシィの後に、ページバッファ／センス回路に保持されたデータをシリアル出力させるための読出し命令を入力しなければならない。

【0007】

データのシリアル入力／シリアル出力を連続的に行うために、ＮＡＮＤ型フラッシュメモリは、ページバッファ／センス回路から転送されたデータを保持するデータレジスタ（またはキャッシュレジスタ）を備え、ページバッファ／センス回路とデータレジスタとにより２段のパイプラインを構成している。連続読出しでは、ページが自動的にインクリメントされ、順次、ページデータがページバッファ／センス回路に転送され、その間、データレジスタに保持されたデータがシリアルクロックに同期して外部にシリアル出力される。

【0008】

図１（Ｂ）に、ＮＡＮＤ型フラッシュメモリの連続読出し動作のタイミングチャートを示す。チップセレクト信号ＣＳがローアクティブになると、ホスト装置から８ビットのページデータ読出し命令（例えば、「１３ｈ」）と、１６ビットのページアドレスＰＡ（ブロックおよびページを選択するための行アドレス）とが入力され、メモリセルアレイの選択ページのデータがページバッファ／センス回路に転送された時間に相当するレイテンシィの後、連続読出しのための８ビットの読出し命令および１６ビットのアドレス（これは、空のダミーアドレスである）が入力される。ＮＡＮＤ型フラッシュメモリは、これらの一連の命令およびアドレスの入力により、連続読出しモードとなり、入力されたページアドレスＰＡが自動的にインクリメントされ、順次、読み出されたページデータがシリアルクロックに同期して外部にシリアル出力される。チップセレクト信号ＣＳがローレベルである期間中、すなわち、連続読出しモードである間、フラッシュメモリには、ページデータ読出し命令およびページアドレスＰＡの入力は不要である。

【0009】

チップセレクト信号ＣＳがＨレベルにトグルされると、連続読出し動作が終了する。連続読出しを再開する場合には、チップセレクト信号ＣＳをＬレベルにし、再び、ページデータ読出し命令「１３ｈ」、ページアドレスＰＡを入力し、一定のレイテンシィ後に、連続読出しのための読出し命令およびアドレスを入力する。このように、チップセレクト信号ＣＳがトグルされると、連続読出しモードが終了する。

【0010】

また、シリアルインターフェースを搭載したフラッシュメモリの一般的な使用態様では、一度に読み出すことができるデータサイズが、ホスト装置側のＣＰＵのキャッシュレジスタのサイズによって制約される。つまり、ＣＰＵのキャッシュレジスタがフラッシュメモリからのデータによって一杯になると、ホスト装置は、チップセレクト信号ＣＳをＨレベルにし、フラッシュメモリの連続読出しを停止させ、その間に、ＣＰＵがキャッシュレジスタに保持されたデータを処理する。ＣＰＵによるデータ処理が終了すると、ホスト装置は、チップセレクト信号ＣＳをＬレベルにし、フラッシュメモリを再びアクセスし、連続読出しを開始する。

【0011】

図２は、ＣＰＵのキャッシュレジスタが１Ｋバイトであるときに、１０ＫバイトのデータをＮＯＲ型フラッシュメモリから読出すときの関係を示している。フラッシュメモリに、連続読出しのための命令およびアドレスが入力されると、フラッシュメモリからホスト装置にデータが出力され、データサイズが１Ｋバイトになると、ホスト装置は、チップセレクト信号ＣＳをＨレベルにし、その間に、キャッシュレジスタに保持された１Ｋバイトのデータを処理する。次に、ホスト装置は、チップセレクト信号ＣＳをＬレベルにし、再び、連続読出しのための命令およびアドレスを出力し、フラッシュメモリから１Ｋバイトのデータを受け取る。

【0012】

ＮＡＮＤ型フラッシュメモリにおいて連続読出しを行う場合、ＮＯＲ型フラッシュメモリとの高い互換性を得る上でも、チップセレクト信号ＣＳがトグルしたときに、ＮＯＲ型と同様の命令およびアドレスの入力であることが望ましい。さらに、連続読出しの高速化を図るためにも、チップセレクト信号ＣＳがトグルするたびに、ページデータ読出し命令やページアドレスの入力を回避することが望まれる。

【0013】

本発明は、このような従来の課題を解決し、連続読出しの高速化を図る半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0014】

本発明の半導体記憶装置は、メモリセルアレイと、前記メモリセルアレイのページを選択し、選択ページのデータをデータ保持部に読み出すページ読出し手段と、ページの連続読出しの範囲に関するページ情報を設定する設定手段と、前記ページ読出し手段によるページの連続読出しを制御する制御手段とを有し、前記制御手段は、前記ページ情報に基づき連続読出しモードを継続させるか否かを判定する。

【0015】

好ましくは制御手段は、連続読出しのときに前記ページ読出し手段が選択するページが前記ページ情報により規定されるページ範囲内であるとき、連続読出しモードを継続すると判定し、選択するページがページ範囲外であるとき、連続読出しモードを継続しないと判定する。好ましくは前記制御手段は、連続読出しモードを継続しないと判定した場合、外部制御信号がディスエーブルされたことに応答して連続読出しを終了させ、連続読出しモードを継続すると判定した場合、前記外部制御信号がディスエーブルされてその後にイネーブルされたとき、ページデータ読出し命令の入力なしで連続読出しを可能にする。好ましくは前記制御手段は、連続読出しモードを継続すると判定した場合、前記外部制御信号がディスエーブルされたときのページアドレスおよび列アドレスを記憶し、かつ前記ページ読出し手段により読み出されたデータの保持を継続させ、前記外部制御信号がイネーブルされたときに、記憶されたページアドレスおよび列アドレスに基づき前記ページ読出し手段により保持されたデータを出力させる。好ましくは前記設定手段は、前記ページ情報として、最小ページアドレスと最大ページアドレスの対を少なくとも１つを設定する。好ましくは前記設定手段は、前記ページ情報として、連続読出しするためのページ数を規定するバースト長を設定する。

【0016】

本発明に係るＮＡＮＤ型フラッシュメモリは、ＮＡＮＤ型のメモリセルアレイと、メモリセルアレイの選択されたページから転送されたデータを保持し、またはプログラムするデータを保持するページバッファと、ページバッファとの間で双方向のデータの送受が可能であるデータレジスタと、メモリセルアレイのページを連続的に読出し、読み出されたデータを前記データレジスタを介してシリアルクロックに同期してシリアル出力する連続読出し手段と、連続読出しの範囲に関するページ情報を設定する設定手段とを有し、前記連続読出し手段は、ページデータ読出し命令なしで、前記ページ情報で規定されるページ範囲内の連続読出しを可能にする。

【0017】

本発明に係るＮＡＮＤ型フラッシュメモリにおけるページの連続読出し方法は、連続読出しの範囲に関するページ情報を設定し、前記ページ情報で規定される範囲内の連続読出しの場合には、外部制御信号がディスエーブルされてもページデータ読出し命令なしで連続読出しを行う。

【発明の効果】

【0018】

本発明によれば、連続読出しの範囲に関するページ情報を設定し、当該ページ情報に基づき連続読出しモードを継続するか否かを判定するようにしたので、連続読出しモードが継続されると判定された場合には、仮に、外部制御信号のトグルにより連続読出しが一時的に中断されても、その後にページデータ読出し命令なしで連続読出しを再開することができる。

【図面の簡単な説明】

【0019】

【図1】図１（Ａ）は、ＮＯＲ型フラッシュメモリの連続読出し動作の概略を説明する図、図１（Ｂ）は、シリアルインターフェースに対応するＮＡＮＤ型フラッシュメモリの連続読出し動作の概略を説明する図である。

【図2】シリアルインターフェース機能を備えたフラッシュメモリの一般的な使用態様を説明する図である。

【図3】本発明の実施例に係るシステムの構成を示す図である。

【図4】本発明の実施例に係るシリアルインターフェースに対応するＮＡＮＤ型フラッシュメモリの構成を示す図である。

【図5】ＮＡＮＤストリングの構成を示す図である。

【図6】ＮＡＮＤ型フラシュメモリの動作時に印加されるバイアス電圧を示すテーブルである。

【図7】本実施例のフラッシュメモリの連続読出し動作時のページバッファ／センス回路のラッチ回路およびデータレジスタの動作を説明する図である。

【図8】本発明の第１の実施例に係るフラッシュメモリのページ情報格納部に格納されるページ情報の一例を示す図である。

【図9】本発明の第１の実施例に係るフラッシュメモリのページ情報の設定動作を説明するタイミングチャートである。

【図10】本発明の第１の実施例に係るフラッシュメモリの連続読出し動作を説明するフローチャートである。

【図11】本実施例のフラッシュメモリによる連続読出し動作時のタイミングを説明する図である。

【図12】本発明の第２の実施例に係るフラッシュメモリの連続読出し動作を説明するフローチャートである。

【図13】本発明の第３の実施例に係るフラッシュメモリの連続読出し動作を説明するフローチャートである。

【発明を実施するための形態】

【0020】

以下、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリ、またはそのようなフラッシュメモリを埋め込んだ半導体記憶装置であることができる。好ましい態様では、ＮＡＮＤ型のフラッシュメモリは、シリアルインターフェースを備える。但し、ＮＡＮＤ型フラッシュメモリは、シリアルインターフェースとパラレルインターフェースの双方を備えるものであってもよい。シリアルインターフェースは、例えば、シリアルクロックＳＣＫを入力するための端子、シリアルデータを入力するための端子、シリアルデータを出力するための端子、チップセレクトを行う端子、ライトプロテクトを行う端子、電源ＶｄｄおよびＧＮＤ用の端子等を含む。シリアルデータを入力する端子およびシリアルデータを出力する端子のビット幅は、×１に限らず、×４、×８であってもよい。シリアルインターフェースでは、チップセレクト信号ＣＳがローレベルにアサートされたとき、外部シリアルクロックＳＣＫに同期してデータの入出力や、コマンドやアドレスの入力が行われる。

【実施例】

【0021】

次に、本発明の実施例について説明する。図３は、本発明の実施例に係るシステムの一例である。本実施例のシステム１０は、ホスト装置２０と、ＮＡＮＤ型のフラッシュメモリ１００とを含む。フラッシュメモリ１００は、ＳＰＩのようなシリアルインターフェースを介してホスト装置２０と接続される。ホスト装置２０は、例えば、プロセッサ、コントローラ、コンピュータであることができる。システム１０は、パッケージ化された半導体デバイス、コンピュータ装置、コンピュータシステム、記憶装置、記憶システムの全部または一部であり得る。

【0022】

図４に、本実施例のＮＡＮＤ型フラッシュメモリ１００の構成を示す。フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリセルアレイ１１０と、外部端子に接続された入出力バッファ１２０と、入出力バッファ１２０からデータを受け取りまたは入出力バッファ１２０へデータを出力するデータレジスタ１３０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１４０と、入出力バッファ１２０からの命令（コマンド）や外部制御信号（チップセレクト信号ＣＳ、ライトプロテクト信号ＷＰなど）に基づき読出し、プログラム、消去等を制御する制御部１５０と、連続読出しの範囲に関するページ情報を格納するページ情報格納部１６０と、アドレスレジスタ１４０からの行アドレス情報Ａｘをデコードしデコード結果に基づきメモリアレイ１１０のブロックやページの選択等を行うワード線選択回路１７０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムするデータ等を保持するページバッファ／センス回路１８０と、アドレスレジスタ１４０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１９０とを含む。また、ここには図示しないがフラッシュメモリ１００は、データの読出し、プログラム（書き込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers（消去パルスを含む）を生成する内部電圧発生回路を含むことができる。

【0023】

メモリアレイ１１０は、複数のブロックを含み（例えば、ブロック０〜ブロック１０２３）、１つのブロックには、図５に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングＮＵが行方向にｎ＋１個（例えば、２ＫＢ）配列されている。１つのＮＡＮＤストリングＮＵは、直列に接続された複数のメモリセルMCi(i=１、２、３・・・、６４)と、一方の端部であるメモリセルMC64のドレイン側に接続されたビット線側選択トランジスタTDと、メモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含む。ビット線側選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタTSのソースは、共通のソース線SLに接続される。

【0024】

図６は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンし、共通ソース線SLを０Ｖにする。プログラム動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、データ「０」または「１」に応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

【0025】

ページバッファ／センス回路１８０は、メモリセルアレイ１１０から読み出されたデータを保持したり、メモリセルアレイ１１０にプログラムするデータを保持するラッチ回路を含む。このラッチ回路は、１ページ分のデータ（例えば、２ＫＢ）を保持することが可能である。

【0026】

ページバッファ／センス回路１８０のラッチ回路は、双方向のデータ転送が可能な転送回路を介してデータレジスタ１３０に接続される。データレジスタ１３０もラッチ回路と同様に、１ページ分のデータを保持することが可能である。ラッチ回路とデータレジスタ１３０は、それぞれ第１のキャッシュ部分と第２のキャッシュ部分を備え、第１のキャッシュ部分と第２のキャッシュ部分のデータを独立して転送させることができる。例えば、ラッチ回路の第１のキャッシュ部分が保持するデータをデータレジスタ１３０の第１のキャッシュ部分に転送したり、ラッチ回路の第２のキャッシュ部分が保持するデータをデータレジスタ１３０の第２のキャッシュ部分に転送することができる。

【0027】

ページバッファ／センス回路１８０のラッチ回路とデータレジスタ１３０とにより２段のパイプラインを構成することで、ページの連続読出しを高速化することができる。例えば、図７（Ａ）に示すように、ブロック（Ｐ）のページＡ、ページＢ、…ページＭまでを連続的に読み出す場合、先ず、ページＡのデータがページバッファ１８０のラッチ回路ＬＴに転送され、次に、このページデータがデータレジスタ１３０に転送される。次に、データレジスタ１３０に保持されたデータがシリアル出力される間に、次のページＢのデータがラッチＬＴに転送される。

【0028】

図７（Ｂ）に、ラッチ回路ＬＴおよびデータレジスタ１３０の第１のキャッシュ部分Ｃａ０とおよび第２のキャッシュ部分Ｃａ１の詳細な動作を示す。第１のキャッシュ部分Ｃａ０および第２のキャッシュ部分Ｃａ１は、それぞれ１／２ページのデータを保持し、また、Ａ０、Ａ１、Ｂ０、Ｂ１、Ｃ０、Ｃ１は、それぞれ１／２ページである。

【0029】

シーケンス１で、データレジスタ１３０の第１のキャッシュ部分Ｃａ０からページデータＡ０が出力され、シーケンス２で、データレジスタ１３０の第２のキャッシュ部分Ｃａ１からページデータＡ１が出力される。このとき、ラッチ回路ＬＴの第１のキャッシュ部分Ｃａ０のページデータＢ０がデータレジスタ１３０の第１のキャッシュ部分Ｃａ０に転送される。シーケンス３で、データレジスタ１３０の第１のキャッシュ部分Ｃａ０のページデータＢ０が出力される間に、ラッチ回路ＬＴの第２のキャッシュ部分Ｃａ１のページデータＢ１がデータレジスタ１３０の第２のキャッシュ部分Ｃａ１に転送される。シーケンス４で、データレジスタ１３０の第２のキャッシュ部分Ｃａ１のページデータＢ１が出力される間に、ラッチ回路ＬＴの第１のキャッシュ部分Ｃａ０のページデータＣ０がデータレジスタ１３０の第１のキャッシュ部分Ｃａ０に転送される。データレジスタ１３０から読み出されたデータは、内部クロックＣＬＫに同期して入出力バッファ１２０へ転送され、転送されたデータは、外部シリアルクロックＳＣＫに同期して外部出力端子からシリアル出力される。

【0030】

本実施例のフラッシュメモリ１００は、連続読出しの範囲に関するページ情報を設定することが可能であり、設定されたページ情報は、ページ情報格納部１６０に格納される。ページ情報格納部１６０は、任意の記憶領域に設定することができ、例えば、メモリセルアレイ１１０、レジスタ、その他の記憶領域のいずれであってもよく、不揮発性の記憶領域であることが好ましい。ページ情報は、好ましくは連続読出しをするページ範囲を規定し、このページ情報は、連続読出しモードを継続させるか否かの判定に利用される。

【0031】

１つの好ましい例では、ページ情報は、最小ページアドレス（ＬＳＰ）と最大ページアドレス（ＭＳＰ）の対を１つまたは複数含む。図８の例では、ＬＳＰとＭＳＰの対が２つ設定されている。セット１は、ＬＳＰがブロック０のページ０、ＭＳＰがブロック３のページ６３で規定するページ範囲を設定しており、セット２は、ＬＳＰがブロック１５のページ８、ＭＳＰがブロック１５のページ２０で規定するページ範囲を設定している。これらのページ範囲は、連続読出しをするデータの大きさに対応する。ＬＳＰとＭＳＰの対は、１つのブロック内に設定されるものであってもよいし、複数のブロック間を跨ぐものであってもよい。

【0032】

次に、ページ情報の設定例を図９に示す。チップセレクト信号ＣＳがローにアサートされている間、シリアルクロックＳＣＫに応答して、ページ情報をセットするための命令「ｘｘｈと、ＬＳＢおよびＭＳＢとが入力される。図の例は、ＳＰＩに対応し、命令は８ビット、ＬＳＰおよびＭＳＰのアドレスは、それぞれ１６ビットである。制御部１５０は、ページ情報をプログラムする命令「ｘｘｈ」を受け取ると、当該命令に基づき、次に入力されてくるＬＳＰおよびＭＳＰのページアドレスをページ情報格納部１６０にプログラムする。ＬＳＰおよびＭＳＰの対が複数ある場合には、図９に示す設定動作が複数回繰り返され、制御部１５０は、セット１、セット２、…セットｎに、ＬＳＰ／ＭＳＰの対を格納する。ページ情報のプリセットが終了すると、連続読出しが行われるとき、制御部１５０は、ページ情報を参照し、連続読出しモードを継続するか否かを判定する。

【0033】

次に、本実施例のフラッシュメモリの連続読出し動作を図１０のフローチャートを参照して説明する。チップセレクト信号ＣＳがローレベルにアサートされ、ホスト装置２０からフラッシュメモリ１００に対して、ページデータ読出し命令（例えば、「１３ｈ」）、およびページアドレスＰＡがシリアルクロックに同期して入力される（Ｓ１００、Ｓ１１０）。制御部１５０は、ページデータ読出し命令に応答して、メモリセルアレイ１１０からページアドレスＰＡで指定されたページを選択させ、選択されたデータをページバッファ／センス回路１８０に読み出させる。この入力されたページアドレスＰＡは、連続読出しを行うときに最初に選択するページのアドレスとなる。

【0034】

次に、制御部１５０は、ページ情報格納部１６０のページ情報を参照し、ページアドレスＰＡがＬＳＰ／ＭＳＰで規定するページ範囲内か否かを判定する（Ｓ１２０）。ページアドレスＰＡがページ範囲外の場合、制御部１５０は、図１（Ｂ）に示す従来と同様に、連続読出しモードを終了させる（Ｓ１３０）。すなわち、チップセレクト信号ＣＳがハイレベルになったとき、連続読出し終了させる。このとき、ページバッファ／センス回路１８０に保持されたデータが不定になるか、あるいはページバッファ／センス回路１８０に保持されたデータがリセットされる。つまり、チップセレクト信号ＣＳがハイレベルになったとき、どのページのどの列アドレスでデータ出力が終了したのか分からないので、不定またはリセットとして扱われ、次にチップセレクト信号ＣＳがローレベルになると、再び、ページデータ読出し命令「１３ｈ」とページアドレスＰＡの入力が必要になる。

【0035】

一方、ページアドレスＰＡがページ範囲内である場合には、連続読出しモードを継続すると判定する（Ｓ１４０）。すなわち、チップセレクト信号ＣＳがハイレベルになり、連続読出しが一時的に中断された後に、チップセレクト信号ＣＳがローレベルになると、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡの入力なしに、連続読出しが再開される。具体的には、制御部１５０は、連続読出しモードを継続すると判定した場合には、チップセレクト信号ＣＳがハイレベルになったとき、最後に読み出されたページアドレスおよび列アドレスを記憶する。さらに、ページバッファ／センス回路１８０のデータおよびデータレジスタ１３０のデータは、リセットされることなく、そのまま保持される。制御部１５０は、チップセレクト信号ＣＳがローレベルに移行し、その後の読出し命令等が入力されたときに、記憶したページアドレスおよび列アドレスを参照し、読出しが一時的に中断されたページの次の列アドレスから読み出しを開始させる。このため、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡの入力が不要になる。また、図２に示すようにホスト装置２０は、チップセレクト信号ＣＳがハイレベルの期間中に、ＣＰＵによるキャッシュレジスタの処理が可能になる。連続読出しモードは、選択ページがＭＳＰに一致するまで継続される。

【0036】

図１１（Ａ）は、ページアドレスＰＡがページ範囲内にあるときの連続読出しのタイミングチャートである。最初の読出し期間１において、ページデータ読出し命令（「１３ｈ」）とページアドレスＰＡが入力され、メモリセルアレイ１１０からページアドレスＰＡで指定されるページのデータがページバッファ／センス回路１８０に読み出される。この読出し期間に相当するレイテンシィＬａｔ後、連続読出しのための命令とアドレスが入力される。なお、ＮＡＮＤフラッシュメモリでは、ページ単位で読出しを行い、連続読出しは、列アドレスが指定アドレスから読出しが始まるため、連続読出し機能を使う場合のみこのアドレスは、事実上不要となるので、ダミー（空）のアドレスが入力される。これにより、フラッシュメモリ１００は、ページアドレスＰＡから始まるページデータ（Dout 0〜Dout m）を外部シリアルクロックＳＣＫに同期してホスト装置２０にシリアル出力する。

【0037】

ホスト装置２０は、フラッシュメモリ１００からシリアル出力されたデータをキャッシュレジスタで受け取り、キャッシュレジスタの空き容量がなくなると、キャッシュレジスタ内のデータをＣＰＵが処理する期間、チップセレクト信号ＣＳがＨレベルとなる（スタンバイ期間１）。フラッシュメモリ１００は、チップセレクト信号ＣＳのＨレベルに応答して、連続読出しを一時中断する。フラッシュメモリ１００では、チップセレクト信号ＣＳがＨレベルになったときの列アドレス、つまり、最後に出力されたデータの列アドレスは、例えば、列選択回路１９０のアドレスカウンタに保持され、連続読出しが再開されるとき、保持された列アドレスの次の列アドレスからデータが出力される。

【0038】

読出し期間２において、ホスト装置２０は、ＣＰＵの処理が終了すると、チップセレクト信号ＣＳをローレベルにアサートする。このとき、フラッシュメモリ１００は、連続読出しモードを継続しているので、ホスト装置２０は、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡの入力を要求されない。それ故、メモリセルアレイ１１０からのページデータの読出し期間に相当するレイテンシィＬａｔを待つことなく、即座に、連続読出しのための命令とアドレス（ダミー）を入力することができる。制御部１５０は、この命令に応答して、前回の連続読出しにおいて最後に出力されたデータの次のデータ（Dout m+1）をシリアル出力させる（読出し期間２）。以後、同様に、チップセレクト信号ＣＳがトグルされたとしても、連続読出しモードが継続され、ＭＳＰのページに到達するまで、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡを入力することなく、連続読出しが行われる。

【0039】

このように本実施例によれば、ＬＳＰ／ＭＳＰで規定されるページ範囲内の連続読出しである場合には、チップセレクト信号ＣＳのトグルにかかわらず、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡの入力を不要とする連続読出しモードが継続されるため、従来と比較して、連続読出し時のデータ読出し時間を短縮することができ、他方、ホスト装置２０にＣＰＵの処理時間を与えつつ、ホスト装置２０の負担を軽減することができる。さらに、ＮＡＮＤフラッシュ特有のページデータの読出し命令「１３ｈ」およびページアドレスＰＡの入力を不要にすることで、ＮＯＲ型のシリアルフラッシュメモリとの互換性を高めることができる。

【0040】

次に、本発明の第２の実施例について説明する。上記実施例では、ページ情報として、ＬＳＰ／ＭＳＰによるページ範囲を設定したが、第２の実施例では、ページ情報として、連続読出しをするためのページ数を指定するバースト長を設定する。１つの好ましい例では、第１の実施例のときと同様に（図９を参照）、ページ情報を設定する命令の次に、バースト長を設定するためのページアドレス（例えば、１６ビット）がシリアル入力され、このバースト長がページ情報格納部１６０に格納される。

【0041】

図１２は、第２の実施例による連続読出しの動作を説明するフローチャートである。制御部１５０は、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡが入力されると（Ｓ２００、Ｓ２１０）、ページ情報格納部１６０内にバースト長が設定されているか否かを判定する（Ｓ２２０）。バースト長が設定されていない場合には、図１（Ｂ）に示すように従来と同様の連続読出しモードが終了される（Ｓ２３０）。一方、バースト長が設定されている場合には、制御部１５０は、入力されたページアドレスＰＡからバースト長で指定されるページ範囲内で連続読出しモードを継続する（Ｓ２４０）。すなわち、連続読出しモードが継続されている間は、チップセレクト信号ＣＳのトグルにかかわらず、ホスト装置２０は、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡの入力を要求されず、図１１（Ａ）に示すタイミングチャートに従い、連続読出しが行われる。例えば、バースト長によりページ数が１０にセットされ、ページアドレスＰＡとして「１０」が入力された場合、フラッシュメモリ１００は、ページ「１０」から「２０」までページアドレスをインクリメントし、その間、連続読出しモードによる読出しを行う

【0042】

次に、本発明の第３の実施例について説明する。フラッシュメモリ１００は、電源がオンされたとき、パワーアップシーケンスとして、メモリセルアレイの予め決められたページのデータを自動的にページバッファ／センス回路１８０に読み出す機能を備えている。例えば、パワーアップシーケンスでは、初めにコンフィギュレーションレジスタをアクセスし、そこに格納された構成情報に従い動作を開始させるが、この構成情報には、電源がオンされた時にメモリセルアレイから最初に読み出すページアドレスが設定される。第３の実施例では、制御部１５０は、パワーアップシーケンスにおいて、メモリセルアレイから最初に読み出すページアドレス（以下、便宜上、当初ページアドレスと称する）をＬＳＰおよびページアドレスＰＡに用いる。

【0043】

図１３に第３の実施例による連続読出しの動作のフローチャートを示す。制御部１５０は、電源のオンを監視し（Ｓ３００）、電源がオンされたとき、パワーアップシーケンスで取得される当初ページアドレスを取得する（Ｓ３１０）。次に、制御部１５０は、当初ページアドレスをページ情報のＬＳＰおよびページアドレスＰＡに自動的に設定し（Ｓ３２０）、連続出しモードに移行する（Ｓ３３０）。これにより、ホスト装置２０は、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡをフラッシュメモリ１００に入力することなく、連続読出しのための命令（例えば、「０３ｈ」）を入力することで、フラッシュメモリ１００に連続読出しを開始させることができる。なお、読出し命令の後に入力されるアドレスは、当初ページアドレスがページアドレスＰＡに利用されるため、ダミー（空）である。以後、制御部１５０は、当初ページアドレスからＭＳＰで規定されるページ範囲（第１の実施例の場合）、あるいは当初ページアドレスからバースト長で規定されるページ範囲（第２の実施例の場合）まで、連続読出しモードを継続する（Ｓ３４０）。

【0044】

図１１（Ｂ）に、第３の実施例による連続読出しのタイミングチャートを示す。ここで留意すべきは、最初の読出し期間１において、第１および第２の実施例の場合と異なり、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡの入力が必要とされないことである。このように第３の実施例によれば、連続読出しに要する時間をさらに短縮させ、かつ、ホスト装置の負担を軽減させつつＮＯＲ型のシリアルフラッシュとの互換性をさらに高めることができる。

【0045】

従来のシリアルインターフェースを搭載するＮＡＮＤ型フラッシュメモリの連続読出しモードは、チップセレクト信号ＣＳがディスエーブルされたときに終了する。これに対し、本実施例のシリアルインターフェースを搭載するＮＡＮＤ型フラッシュメモリでは、設定されたページ範囲内の読出しであれば、連続読出しモードが継続され、チップセレクト信号がトグルされた場合であっても、メモリセルアレイの選択されたページのデータがページバッファ／センス回路１８０に保持され、かつデータレジスタの１３０のデータも保持され、それ故、ページデータ読出し命令「１３ｈ」およびページアドレスＰＡの入力が回避される。

【0046】

また、本発明は、メモリセルが２値データを記憶するフラッシュメモリ、あるいはメモリセルが多値データを記憶するフラッシュメモリのいずれにも適用することが可能である。さらに本発明は、メモリアレイのＮＡＮＤストリングが基板表面に形成される２次元タイプのフラッシュメモリ、あるいはＮＡＮＤストリングが基板表面上の導電層（例えば、ポリシリコン層）に形成される３次元タイプのフラッシュメモリのいずれにも適用することが可能である。

【0047】

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0048】

１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力バッファ １３０：データレジスタ
１４０：アドレスレジスタ １５０：制御部
１６０：ページ情報格納部 １７０：ワード線選択回路
１８０：ページバッファ／センス回路 １９０：列選択回路

【要約】

【課題】 ページの連続読出しの高速化を図る半導体記憶装置を提供する。
【解決手段】 本発明のフラッシュメモリ１００は、メモリセルアレイ１１０と、メモリセルアレイ１１０のページを選択し、選択ページのデータをページバッファ／センス回路１８０に読み出すページ読出し手段と、連続読出しの範囲に関するページ情報を格納するページ情報格納部１６０と、ページの連続読出しを制御する制御部１５０とを有する。制御部１５０は、ページ情報に基づき連続読出しを継続させるか否かを判定し、継続すると判定した場合には、チップセレクト信号がトグルされても、ページデータ読出し命令およびページアドレスの入力なしに連続読出しを可能にする。
【選択図】 図４

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】