特許第6233012号(P6233012)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6233012
(24)【登録日】2017年11月2日
(45)【発行日】2017年11月22日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/8234 20060101AFI20171113BHJP
   H01L 27/088 20060101ALI20171113BHJP
   H01L 21/336 20060101ALI20171113BHJP
   H01L 29/78 20060101ALI20171113BHJP
【FI】
   H01L27/088 A
   H01L29/78 301D
【請求項の数】4
【全頁数】12
(21)【出願番号】特願2013-269100(P2013-269100)
(22)【出願日】2013年12月26日
(65)【公開番号】特開2015-126070(P2015-126070A)
(43)【公開日】2015年7月6日
【審査請求日】2016年11月1日
(73)【特許権者】
【識別番号】000106276
【氏名又は名称】サンケン電気株式会社
(74)【代理人】
【識別番号】100097113
【弁理士】
【氏名又は名称】堀 城之
(74)【代理人】
【識別番号】100162363
【弁理士】
【氏名又は名称】前島 幸彦
(72)【発明者】
【氏名】小山 路子
(72)【発明者】
【氏名】久保田 英幸
【審査官】 小堺 行彦
(56)【参考文献】
【文献】 特開2010−109343(JP,A)
【文献】 特開2012−079799(JP,A)
【文献】 特表2002−521822(JP,A)
【文献】 特開2013−041994(JP,A)
【文献】 特開平09−186315(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/8234
H01L 21/336
H01L 27/088
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
第1導電型の第1半導体層と、
平面視における中央部がドレイン領域として機能し前記第1半導体層の上に形成された前記第1導電型と逆の第2導電型の第2半導体層と、
平面視において前記ドレイン領域を中心とした外側において前記ドレイン領域を囲むように前記第2半導体層の表面側に形成された、前記第1導電型のボディ領域と、
平面視において前記ボディ領域中で前記ドレイン領域の外側で、複数の直線部と前記直線部間を繋ぐ円弧部で構成された形状を具備し、前記ボディ領域の表面側に形成された前記第2導電型の第1ソース領域と、
平面視において前記ボディ領域の外側において前記ボディ領域を囲み、かつ前記第1半導体層の表面から前記第1半導体層に達する深さまで形成された前記第1導電型の素子分離領域と、
少なくとも前記第1ソース領域よりも前記ドレイン領域に近い側における前記ボディ領域の表面をゲート酸化膜を介して形成されたゲート電極と、
を具備する半導体装置であって、
前記ドレイン領域の周りにおける前記円弧部の少なくとも一つに対応した領域において、
前記ゲート電極、前記ボディ領域は、前記円弧部と隣接する前記直線部に対応する領域の前記ゲート電極、前記ボディ領域とそれぞれ分離され、
前記円弧部と隣接する前記直線部における前記ゲート電極、前記ボディ領域、前記第1ソース領域を用いて第1の素子が形成され、
前記円弧部において分離された前記ゲート電極、前記ボディ領域、前記第1ソース領域を用いて第2の素子が形成されたことを特徴とする半導体装置。
【請求項2】
前記第2の素子は前記第1の素子の起動用に用いられることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1の素子と前記第2の素子において、前記ドレイン領域が共通に用いられることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記ドレイン領域の周りにおける前記円弧部に対応した領域において、
前記ドレイン領域の中心からみた前記ドレイン領域と前記第1ソース領域との間の間隔が、前記円弧部と隣接する2つの前記直線部に近い側で小さく、前記円弧部と隣接する2つの前記直線部の中間となる側で大きくなるように、前記第1ソース領域における円弧部の曲率が設定されたことを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パワーMOSFETとその起動回路とが同一半導体基板上に形成された半導体装置の構造に関する。
【背景技術】
【0002】
高出力電力をスイッチング動作するパワーMOSFETとして、高耐圧のLDMOS(Laterally Diffused Metal Oxide Semiconductor)構造の素子(以下、LDMOS)が用いられている。こうしたLDMOS構造の素子を用いる際には、特許文献1に記載されるように、JFET(Junction Field Effect Transistor)と組み合わせることにより、消費電力の小さな動作が可能となる。このため、同一半導体基板(半導体チップ)において、LDMOSとJFETの両方が形成され、これらが接続された構造の半導体装置が好ましく用いられる。
【0003】
しかしながら、高耐圧のLDMOSと高耐圧のJFETは、共に大面積を要するために、これらの両方を同一の半導体基板に形成した場合には、チップ面積が大きくなる。特許文献1に記載の技術においては、n型エピタキシャル層をLDMOSのドレイン領域とし、ドレイン電極を中央に配し、ゲート電極、ソース電極、ボディ電極をドレイン電極の外側に順次環状に形成し、その外側に素子分離領域となる環状のp型領域を形成している。このp型領域を用いてJFETを構成し、LDMOSと組み合わせた構造が、特許文献1に記載されている。ここで形成された構造には、図6に示されるように、LDMOS51とJFET52が形成されている。
【0004】
特許文献1においては、特に、第2の参考例として、JFET52をこのp型領域の内側に形成することによって、素子面積を大きくすることなく、JFET52の駆動電流を大きくする構造が記載されている。図7(a)は、この構造における半導体基板表面の不純物層の平面構造を示し、図7(b)は、この構造における電極の平面構造を示している。図8は、この平面構造におけるX−X方向の断面図である。図7(a)においては、半導体基板表面のn層、n層(高濃度のn型層)、p層、p層(高濃度のp型層)がハッチングで区分されている。図7(b)には、便宜上、最外部の素子分離領域(p層)も記載されている。
【0005】
この構造においては、p型(第1導電型)のp型半導体基板(第1半導体層)11上にエピタキシャル成長によって形成されたn型(第2導電型)のエピタキシャル層(第2半導体層)12が形成された半導体基板が用いられ、エピタキシャル層12の中央部が、LDMOS51とJFET52の共通のドレイン領域として使用される。エピタキシャル層12表面の最外周には環状のp型の素子分離領域13が形成される。素子分離領域13は、エピタキシャル層12の表面側からp型半導体基板11に達するように深く形成される。エピタキシャル層12の中央部表面においては、高濃度n型層であるドレイン引出領域14が形成され、ドレイン電極141がこれに接続されている。ドレイン引出領域14直下部のエピタキシャル層12が実質的なドレイン領域となるため、平面視においては、ドレイン領域はドレイン引出領域14と等しい。ドレイン引出領域14の外側には、厚く形成されたフィールド酸化膜18が形成されている。フィールド酸化膜18の外側には、p型のボディ領域15が形成され、ボディ領域15の中には、内側においてn型の第1ソース領域16が、外側に高濃度のp型であるボディ引出領域17が、それぞれ形成されており、第1ソース領域16には第1ソース電極161が接続され、ボディ引出領域17にはボディ電極171が接続されている。また、ボディ領域15における第1ソース領域16よりも内側には、薄いゲート酸化膜19が形成されており、フィールド酸化膜18上から第1ソース領域16にかけてゲート電極20が形成されている。
【0006】
ボディ領域15と素子分離領域13の間には、高濃度のn型である第2ソース引出領域(第2ソース領域)23が形成され、第2ソース引出領域23には第2ソース引出電極231が接続される。ここで、ドレイン引出領域14、ボディ領域15、第1ソース領域16、ボディ引出領域17、第2ソース引出領域23は、いずれも素子分離領域13と同様に環状に形成される。また、上記の半導体基板の表面側においては、ドレイン電極141、ソース電極161、ボディ電極171、ゲート電極20、第2ソース引出電極231が接触しないように、絶縁膜211が形成される。なお、特許文献1には、耐圧の制御等に用いられるn型埋込領域、フィールドプレート等も記載されているが、図8においてはこれらの記載は省略している。
【0007】
特許文献1に記載されるように、この構造においては、ボディ領域15よりも内側の領域は、ドレイン電極141、ゲート電極20、第1ソース電極161、ボディ電極171を用いて、通常のMOSFET(LDMOS51)として動作する。
【0008】
一方、素子分離領域13及びボディ領域15が接地された場合には、ドレイン電極141が上昇した場合において、n型のエピタキシャル層12と、p型のボディ領域15、素子分離領域13、p型半導体基板11との界面に形成された空乏層が広がる。この空乏層の広がりによって、共通のドレイン領域となるドレイン電極141下側のエピタキシャル層12側から第2ソース引出領域(第2ソース領域)23に流れる電流が制御される。すなわち、上記の構造におけるボディ領域15よりも外側の構造は、ドレイン引出領域14下側のエピタキシャル層12をドレイン、ボディ領域15、素子分離領域13、p型半導体基板11をゲート、第2ソース引出領域23をソースとして動作するJFET52として機能する。
【0009】
すなわち、図7、8の構造によって、図6に示されるような、1個のLDMOS51と1個のJFET52が用いられた回路が単一の半導体基板を用いて実現される。
【0010】
また、更に、上記の構造にもう1個のLDMOS(パワーLDMOS53)を加えた回路として、図9に示される回路を同様に単一の半導体基板に形成することができる。ここで、パワーLDMOS53を主たるスイッチング素子として、LDMOS51とJFET52をその起動回路に用いることができる。図10は、この半導体装置の構造における電極構成を示す平面図である。図10は、前記の図7(b)に対応する。図9、10は、特許文献1の図26、31において、センスLDMOSを除いた構成に対応する。すなわち、この半導体装置においては、LDMOS51、JFET52と、もう一つのLDMOS(パワーLDMOS53)が形成される。図10におけるY−Y断面は図8における右半分と同様の構造であり、図10におけるZ−Z断面は図8における左半分と同様の構造である。ここで、図8におけるゲート電極20、第1ソース電極161、ボディ電極171は、ドレイン電極141(D)を囲む環状に形成されている。ここで、図10には、ドレイン電極141、第1ソース電極161、ボディ電極171が示されているが、図7、8に示されるように、これらが接続されるドレイン引出領域14、第1ソース領域16、ボディ引出領域17は、これらと同じ平面形状を具備する。すなわち、図10におけるドレイン電極141(D)、第1ソース電極161(S1、S3)、ボディ電極171(B1、B3)の形状は、ドレイン引出領域14、第1ソース領域16、ボディ引出領域17の形状を示している。また、図10においては、便宜上第1ソース領域16とゲート電極20とが離間しているように記載されているが、実際にはこれらは平面視において重複している。
【0011】
ただし、これらは図10における点線で囲まれた領域Cの左右両端で途切れている。このため、領域Cの内外でこれらの電極は分断されている。これに対応して、ボディ領域15、第1ソース領域16、ボディ引出領域17も分断されて形成されている。この際、第1ソース電極161、ボディ電極171が領域Cで分断されていることに対応し、ボディ領域15も領域Cで分断されている。
【0012】
図10中の領域Cにおける構造(D、G1、S1、B1、S2、I)は、図7、8の構造と同様である。すなわち、ドレイン電極141(D)は、LDMOS51、JFET52に共通とされ、ゲート電極20(G1)、第1ソース電極161(S1)、ボディ電極171(B1)、第2ソース電極231(S2)、素子分離領域13(I)は、それぞれ図6におけるG、S、B、S2、Iと同様に機能する。すなわち、これらの電極を用いたLDMOS51、JFET52が領域Cにおいて形成される。
【0013】
一方、パワーLDMOS53においては、大電流を流すために、電流経路(ドレイン−ソース間)と垂直な幅を充分に広くする必要がある。このため、領域C以外のゲート電極20(G3)、第1ソース電極161(S3)、ボディ電極171(B3)は、環状に大きく形成されており、これの電極を用いたパワーLDMOS53が形成される。このパワーLDMOS53においては、電流経路と垂直な幅が広くなり、大電流を流すことが可能となる。あるいは、図10の構成においては、環状に大きく形成されたパワーLDMOS53の一部を領域Cで分断し、この箇所においてもう一つのLDMOS51とJFET52(起動回路に用いられる素子)を形成している。
【0014】
図10の構成における各電極を、図7の構成と同様に円環形状にして形成することも可能である。しかしながら、図10に示されるような、上下左右に計4つの直線部と4隅の円弧部を組み合わせた構成は、全体を略矩形形状とすることができ、これを配列して同時に多数形成することが容易となる。このため、図10の構成は製造コストを低減するために特に有利である。
【0015】
このように、パワーMOSFET(LDMOS)とその起動回路とを同一半導体基板を用いて形成することができる。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特開2010−109343号公報
【発明の概要】
【発明が解決しようとする課題】
【0017】
図10の構成においては、起動回路を構成するLDMOS51とJFET52は下側の直線部に形成され、パワーLDMOS53は、上側と左右の3つの直線部と4箇所(4隅)の円弧部で構成される。ここで、円弧部においては、ドレイン−ソース間に流れる電流は一様とはならず、ドレイン側で特に電流経路が狭くなるために、その抵抗(オン抵抗)が高くなる。このため、図10の構成においては、最も大電流が流れるパワーLDMOS53のオン抵抗を低減することが困難であった。
【0018】
すなわち、オン抵抗の低いLDMOSと、その起動回路とを同一半導体基板を用いて形成することは困難であった。
【0019】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【0020】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第1導電型の第1半導体層と、平面視における中央部がドレイン領域として機能し前記第1半導体層の上に形成された前記第1導電型と逆の第2導電型の第2半導体層と、平面視において前記ドレイン領域を中心とした外側において前記ドレイン領域を囲むように前記第2半導体層の表面側に形成された、前記第1導電型のボディ領域と、平面視において前記ボディ領域中で前記ドレイン領域の外側で、複数の直線部と前記直線部間を繋ぐ円弧部で構成された形状を具備し、前記ボディ領域の表面側に形成された前記第2導電型の第1ソース領域と、平面視において前記ボディ領域の外側において前記ボディ領域を囲み、かつ前記第1半導体層の表面から前記第1半導体層に達する深さまで形成された前記第1導電型の素子分離領域と、少なくとも前記第1ソース領域よりも前記ドレイン領域に近い側における前記ボディ領域の表面をゲート酸化膜を介して形成されたゲート電極と、を具備する半導体装置であって、前記ドレイン領域の周りにおける前記円弧部の少なくとも一つに対応した領域において、前記ゲート電極、前記ボディ領域は、前記円弧部と隣接する前記直線部に対応する領域の前記ゲート電極、前記ボディ領域とそれぞれ分離され、前記円弧部と隣接する前記直線部における前記ゲート電極、前記ボディ領域、前記第1ソース領域を用いて第1の素子が形成され、前記円弧部において分離された前記ゲート電極、前記ボディ領域、前記第1ソース領域を用いて第2の素子が形成されたことを特徴とする。
本発明の半導体装置において、前記第2の素子は前記第1の素子の起動用に用いられることを特徴とする。
本発明の半導体装置は、前記第1の素子と前記第2の素子において、前記ドレイン領域が共通に用いられることを特徴とする。
本発明の半導体装置は、前記ドレイン領域の周りにおける前記円弧部に対応した領域において、前記ドレイン領域の中心からみた前記ドレイン領域と前記第1ソース領域との間の間隔が、前記円弧部と隣接する2つの前記直線部に近い側で小さく、前記円弧部と隣接する2つの前記直線部の中間となる側で大きくなるように、前記第1ソース領域における円弧部の曲率が設定されたことを特徴とする。
【発明の効果】
【0021】
本発明は以上のように構成されているので、オン抵抗の低いLDMOSと、その起動回路とを同一半導体基板を用いて形成することができる。
【図面の簡単な説明】
【0022】
図1】本発明の実施の形態に係る半導体装置の平面図である。
図2】本発明の実施の形態に係る半導体装置において円弧部に形成されたLDMOSのドレイン電圧−ドレイン電流特性を示す図である。
図3】本発明の実施の形態に係る半導体装置の変形例の円弧部における構成を示す平面図である。
図4】本発明の実施の形態に係る半導体装置の異なる2箇所における断面構造の一例を示す断面図である。
図5】本発明の実施の形態に係る半導体装置の変形例の平面図である。
図6】従来の半導体装置の一例において実現される回路図である。
図7】従来の半導体装置の一例における半導体基板表面の不純物分布(a)、電極構成(b)である。
図8】従来の半導体装置の一例の断面図である。
図9】従来の半導体装置の他の一例において実現される回路図である。
図10】従来の半導体装置の他の一例の平面図である。
【発明を実施するための形態】
【0023】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置においても、図9の構成の半導体装置と同様に、図8の回路が形成される。すなわち、大きなパワーLDMOSの中に、起動用の小さなLDMOSとJFETが組み込まれた構成を具備する。
【0024】
図1は、この半導体装置における電極構成を示す平面図である。この半導体装置においても、図9の構造と同様に、共通のドレイン電極141(D)が用いられ、ゲート電極20(G1)、第1ソース電極161(S1)、ボディ電極171(B1)、第2ソース電極231(S2)、素子分離領域13(I)を用いたLDMOS51(第2の素子)、JFET52が領域Aにおいて形成される。一方、領域A以外において、ゲート電極20(G3)、第1ソース電極161(S3)、ボディ電極171(B3)、素子分離領域13(I)を用いてパワーLDMOS53(第1の素子)が形成される。
【0025】
ここで、ゲート電極20、第1ソース電極161、ボディ電極171のそれぞれは、上下左右の4つの直線部と、4隅の円弧部で構成される。LDMOS51とJFET52が設けられる領域Aは、図1における右下隅の円弧部に設けられている。一方、パワーLDMOS53は、上下左右の4つの直線部と3つの円弧部で形成される。パワーLDMOS53を構成するゲート電極20、第1ソース電極161、ボディ電極171は、点線で囲まれた領域Aで分断されている。
【0026】
図10の構造と同様に、ドレイン電極141、第1ソース電極161、ボディ電極171が接続されるドレイン引出領域14、第1ソース領域16、ボディ引出領域17は、これらと同じ平面形状を具備する。すなわち、図1におけるドレイン電極141(D)、第1ソース電極161(S1、S3)、ボディ電極171(B1、B3)の形状は、ドレイン引出領域14、第1ソース領域16、ボディ引出領域17の形状を示している。この際、第1ソース電極161、ボディ電極171が領域Aで分断されていることに対応し、ボディ領域15も領域Aで分断されている。
【0027】
この構成においては、オン抵抗が高くなる右下隅の円弧部において、パワーLDMOS53の代わりに起動用のLDMOS51を形成することで、オン抵抗が低いことが要求されるパワーLDMOS53におけるオン抵抗の増大を小さくすることができる。このLDMOS51にはパワーLDMOS53と比べて小さな電流しか流されないために、オン抵抗が大きくとも問題はない。すなわち、図1の構成においては、オン抵抗が高くなる箇所に小さな電流で駆動されるLDMOS51を形成し、代わりに、大電流で駆動されるパワーLDMOS53のオン抵抗を低くしている。
【0028】
ただし、オン抵抗が上昇するのとは逆に、図1の構成におけるLDMOS51においては、電界が緩和されるために、高い耐圧が得られる。図2は、LDMOS51におけるドレイン電圧−ドレイン電流の測定結果を、図1の構造(円弧複合型)と図10の構造(直線複合型)で比較した結果である。このように、図1の構造においては、LDMOS51において、より高い耐圧が得られる。図1の構成においては、要求される特性に応じ、LDMOSを直線部、円弧部のいずれかに設けることができる。
【0029】
また、図1におけるゲート(G1、G3)、ソース(S1、S3)、ボディ(B1、B3)は、直線部と円弧部を用いて環状に形成されているが、その全体的な形状、例えばこれらの間隔や円弧部の曲率は、主にパワーLDMOS53の特性を考慮して定められる。ただし、領域A内におけるこれらの形状はLDMOS51、JFET52の特性のみを考慮して定めることができる。
【0030】
LDMOS51におけるドレイン・ソース間耐圧は、ドレイン(D)−ソース(S1)間の距離に依存する。図1の構造においては、円弧部の曲率のみを制御することによって、この距離を制御することができる。図3は、この形態の一例を示す図である。
【0031】
図3(a)においては、円弧部におけるS1の曲率中心とDの曲率中心が略同一とされ、外側にあるS1の曲率半径が曲率中心からの距離に応じて大きくされている。これによって、図示されるようにL(上側の直線部と隣接する側におけるドレイン−ソース間距離)、L(隣接する2つの直線部の中間におけるドレイン−ソース間距離)、L(左側の直線部と隣接する側におけるドレイン−ソース間距離)を定義すると、L=L=Lとすることができる。
【0032】
これに対して、図3(b)においては、外側にあるS1の曲率半径を図3(a)よりも小さくしている。これによって、L>L、Lとすることができる。これにより、実質的にドレイン−ソース間距離を広げ、LDMOS51の耐圧を上げる、あるいはESD(Electro−Sstatic Discharge)耐量を大きくすることができる。この調整を、不純物濃度等の制御ではなく、この半導体装置を製造する際のマスクパターンで行うことができる。また、図3(b)に示されるように、S1の曲率半径を小さくすることに応じ、その外側のB1、S2の曲率半径も小さくすることによって、角の部分でS1、B1、S2が全体的に外側(図3(b)における右下側)に移動するが、この場合においても、素子分離領域13(I)の外径を大きくする必要はない。このため、チップ全体を大きくすることなく、LDMOS51のドレイン−ソース間距離を広げることができる。
【0033】
なお、上記のL、L、Lは、図3においては簡略化して示されているが、より正確には、これらは、ドレイン領域の中心からみたドレイン領域と第1ソース領域16までの距離とすることができる。すなわち、円弧部における第1ソース領域16の曲率半径を小さくすることにより、この距離を、円弧部と隣接する2つの直線部に近い側で小さく、円弧部と隣接する2つの直線部の中間となる側で大きくなるよう設定することができる。これによって、LDMOSの耐圧を大きくすることができる。
【0034】
また、領域Aにおいて形成されるLDMOS51と、その他の領域において形成されるパワーLDMOS53において、上記のオン抵抗や耐圧以外の特性を各々で適宜設定することもできる。例えば、閾値電圧を各々で変え、パワーLDMOS53はノーマリーオフ型、起動用のLDMOS51はノーマリーオン型とすることもできる。
【0035】
図4は、こうした場合における半導体装置の断面構造を示す。ここで、図4(a)は、図1におけるE−E断面(パワーLDMOS53に対応)、図4(b)はF−F断面(LDMOS51に対応)をそれぞれ示し、どちらも、ドレイン引出領域14からゲート電極20、ボディ領域15までにかけての構造を示している。
【0036】
パワーLDMOS53におけるこの構造(図4(a))は、図8におけるドレイン引出領域14からゲート電極20、ボディ領域15までにかけての構造と同様である。これによって、パワーLDMOS53は、ノーマリーオフ型として動作する。
【0037】
一方、起動用のLDMOS51におけるこの構造(図4(b))においては、図4(a)の構造に加えて、ゲート電極20下のチャネルが形成される領域に薄く形成されたn型のチャネルn層21が形成されている。これによって、パワーLDMOS53をノーマリーオフ型としながら、LDMOS51をノーマリーオン型とすることができる。チャネルn層21は、局所的にイオン注入を行うことによって形成することができる。逆に、チャネルが形成される領域の表面のアクセプタ濃度をボディ領域15よりも高くして閾値電圧を高くすることも可能である。このように、イオン注入による局所的なドーピングによって、LDMOS51の閾値電圧をパワーLDMOS53と独立に設定することができる。
【0038】
また、直線部と円弧部とを組み合わせた上記の構成は、例えば特許文献2の図22、23等に記載されるように、図1よりもより複雑な構造とすることが可能である。これによって、パワーLDMOS53の電流駆動能力をより高くすることもできる。図5は、こうした構成におけるゲート電極20、第1ソース電極161、ボディ電極171の平面形状の一例を示す。この構造では、図9におけるJFET52は形成されていない。
【0039】
図1の構成においては、4つの直線部と4つの円弧部が形成された単純な形状であったのに対し、ここでは、七つの直線部と七つの円弧部が形成されており、このうちの一つの円弧部(右下)が、他の領域と分離されている。これによって、この円弧部にはLDMOS51が形成され、他の部分全てでパワーLDMOS53が形成される。この構成においては、パワーLDMOS53における電流経路の実質的幅を特に広くすることができるため、パワーLDMOS53の電流駆動能力を特に高くすることができる。一方、LDMOS51の耐圧が高くなる点については、図1の構成と同様である。他の円弧部にもLDMOS51と同等の特性のLDMOSを形成することも可能である。また、図4と同様の構成を用いて、LDMOS51とパワーLDMOS53の閾値電圧を独立に設定することができることも明らかである。
【0040】
なお、上記の例においては、円弧部において、ゲート、ボディ領域、ソースに関わる構造が一様に円弧形状であり、これらの間隔が一様であるものとしたが、必ずしもこれらが一様である必要はない。この場合においては、第1ソース領域16の形状を基準とし、ドレイン領域の中心からみて第1ソース領域16が円弧形状である角度領域を、この円弧形状に対応した領域と考え、上記の構成を定義することができる。ただし、電界、電流集中を抑制するために、円弧部においては、ゲート、ボディ領域、ソースに関わる構造が一様に円弧形状であることが最も好ましい。
【0041】
上記の半導体装置においては、単一の半導体基板上に図9の回路(LDMOS51、JFET52、パワーLDMOS53)等が形成された。しかしながら、特許文献1に記載の技術と同様に、これに他の素子(例えば他のLDMOSやJFET)を更に組み込むことも可能である。特に、他のLDMOSに要求されるオン抵抗がパワーLDMOSと比べて高い場合には、上記の領域Aと同様に、このLDMOS、JFETを図1における左上隅、右上隅、左下隅のいずれかに設けることができる。また、直線部に他のLDMOSを設けてもよい。
【0042】
なお、上記の構成において、導電型(p型、n型)を逆転させた場合であっても、同様の構成により、同様の効果を奏することは明らかである。
【符号の説明】
【0043】
11 p型半導体基板(第1半導体層)
12 エピタキシャル層(第2半導体層)
13 素子分離領域
14 ドレイン引出領域(ドレイン領域)
15 ボディ領域
16 第1ソース領域
17 ボディ引出領域
18 フィールド酸化膜
19 ゲート酸化膜
20 ゲート電極
21 チャネルn層
23 第2ソース引出領域(第2ソース領域)
51 LDMOS
52 JFET
53 パワーLDMOS
141 ドレイン電極
161 第1ソース電極
171 ボディ電極
211 絶縁膜
231 第2ソース引出電極
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10