特許 6233537 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6233537

(24)【登録日】2017年11月2日

(45)【発行日】2017年11月22日

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/06 20060101AFI20171113BHJP

   H01L 29/78 20060101ALI20171113BHJP

   H01L 29/12 20060101ALI20171113BHJP

   H01L 21/336 20060101ALI20171113BHJP

   H01L 29/861 20060101ALI20171113BHJP

   H01L 29/868 20060101ALI20171113BHJP

   H01L 29/872 20060101ALI20171113BHJP

【ＦＩ】

   H01L29/78 652P

   H01L29/78 652T

   H01L29/78 652D

   H01L29/78 652J

   H01L29/78 658A

   H01L29/91 K

   H01L29/86 301F

   H01L29/86 301D

   H01L29/86 301E

   H01L29/06 301G

   H01L29/06 301V

【請求項の数】9

【全頁数】22

(21)【出願番号】特願2017-35534(P2017-35534)

(22)【出願日】2017年2月27日

(62)【分割の表示】特願2014-15312(P2014-15312)の分割

【原出願日】2014年1月30日

(65)【公開番号】特開2017-118139(P2017-118139A)

(43)【公開日】2017年6月29日

【審査請求日】2017年2月27日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】木下 明将

(72)【発明者】

【氏名】星 保幸

(72)【発明者】

【氏名】原田 祐一

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特表２０１１−５１４６７４（ＪＰ，Ａ）

【文献】 特表２００２−５０７３２５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

シリコンよりもバンドギャップの広い半導体からなる第１導電型半導体基板と、
前記第１導電型半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層と、
前記第１導電型半導体堆積層上に設けられた第２導電型半導体堆積層に接する金属膜を少なくとも有する活性領域と、
前記第１導電型半導体堆積層の、前記第１導電型半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と、
前記第１の第２導電型半導体領域の外周側に前記第１の第２導電型半導体領域に接して設けられ、前記第１の第２導電型半導体領域の周囲を囲む、前記第１の第２導電型半導体領域よりも不純物濃度の低い第２の第２導電型半導体領域と、
前記第２の第２導電型半導体領域の外周側に前記第２の第２導電型半導体領域と離れて設けられ、前記第２の第２導電型半導体領域の周囲を囲む、前記第１の第２導電型半導体領域よりも不純物濃度の低い第３の第２導電型半導体領域と、
前記第３の第２導電型半導体領域の外周側に前記第３の第２導電型半導体領域に接して設けられ、前記第３の第２導電型半導体領域の周囲を囲む、前記第３の第２導電型半導体領域よりも不純物濃度の低い第４の第２導電型半導体領域と、
前記第３の第２導電型半導体領域および前記第４の第２導電型半導体領域を覆う層間絶縁膜と、
を備え、
前記活性領域は、
前記第１の第２導電型半導体領域と、
前記第１導電型半導体堆積層上に選択的に設けられ、前記第１の第２導電型半導体領域、および、前記第１導電型半導体堆積層の、隣り合う前記第１の第２導電型半導体領域に挟まれた部分のみを覆う、前記第１の第２導電型半導体領域よりも不純物濃度が低く、かつシリコンよりもバンドギャップの広い半導体からなる前記第２導電型半導体堆積層と、
前記第２導電型半導体堆積層の内部に選択的に設けられた第１導電型ソース領域と、
前記第２導電型半導体堆積層を深さ方向に貫通して前記第１導電型半導体堆積層に達する第１導電型ウェル領域と、
前記第２導電型半導体堆積層の、前記第１導電型ウェル領域を除いた領域で、かつ前記第２導電型半導体堆積層よりも不純物濃度が高い第２導電型コンタクト領域と、
前記第２導電型半導体堆積層の、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第１導電型ソース領域および前記第２導電型コンタクト領域に接する前記金属膜からなるソース電極と、
前記第１導電型半導体基板の裏面に設けられたドレイン電極と、を備え、
前記金属膜と前記第２導電型コンタクト領域とのオーミック接合が金属−半導体接合であることを特徴とする半導体装置。

【請求項2】

前記金属膜は、前記金属−半導体接合をなす接合面から前記層間絶縁膜上にわたって設けられ、前記層間絶縁膜を介して前記第３の第２導電型半導体領域の少なくとも一部を覆うことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記金属膜の端部は、前記第３の第２導電型半導体領域と前記第４の第２導電型半導体領域との境界で終端していることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

前記金属膜の端部は、前記層間絶縁膜を介して前記第４の第２導電型半導体領域の上方で終端していることを特徴とする請求項１または２に記載の半導体装置。

【請求項5】

前記第４の第２導電型半導体領域の不純物濃度は、前記第３の第２導電型半導体領域の不純物濃度の０．４倍以上０．７倍以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。

【請求項6】

前記金属膜は、ＩＶａ族金属、Ｖａ族金属、ＶＩａ族金属、カーボンまたはシリコン、もしくはこれらの金属のうちの２元素または３元素を含む複合膜であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。

【請求項7】

シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。

【請求項8】

前記第１導電型半導体基板の、前記第１導電型半導体堆積層が設けられた面の結晶学的面指数は、（０００−１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。

【請求項9】

シリコンよりもバンドギャップの広い半導体からなる第１導電型半導体基板の表面に、シリコンよりもバンドギャップの広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層を堆積する工程と、
活性領域において前記第１導電型半導体堆積層の表面層に、第１の第２導電型半導体領域を選択的に形成する工程と、
前記第１導電型半導体堆積層上に、前記第１の第２導電型半導体領域、および、前記第１導電型半導体堆積層の、隣り合う前記第１の第２導電型半導体領域に挟まれた部分のみを覆う、前記第１の第２導電型半導体領域よりも不純物濃度が低く、かつシリコンよりもバンドギャップの広い半導体からなる第２導電型半導体堆積層を選択的に形成する工程と、
前記第２導電型半導体堆積層を深さ方向に貫通して前記第１導電型半導体堆積層に達する第１導電型ウェル領域を形成する工程と、
前記第２導電型半導体堆積層の内部に、第１導電型ソース領域を選択的に形成する工程と、
前記第１導電型半導体堆積層の、前記第１の第２導電型半導体領域よりも外周側の表面層に、前記第１の第２導電型半導体領域に接して、かつ前記第１の第２導電型半導体領域の周囲を囲むように、前記第１の第２導電型半導体領域よりも不純物濃度の低い第２の第２導電型半導体領域を選択的に形成する工程と、
前記第１導電型半導体堆積層の、前記第２の第２導電型半導体領域よりも外周側の表面層に、前記第２の第２導電型半導体領域と離して、かつ前記第２の第２導電型半導体領域の周囲を囲むように、前記第１の第２導電型半導体領域よりも不純物濃度の低い第３の第２導電型半導体領域を選択的に形成する工程と、
前記第１導電型半導体堆積層の、前記第３の第２導電型半導体領域よりも外周側の表面層に、前記第３の第２導電型半導体領域に接して、かつ前記第３の第２導電型半導体領域の周囲を囲むように、前記第３の第２導電型半導体領域よりも不純物濃度の低い第４の第２導電型半導体領域を選択的に形成する工程と、
前記第１導電型半導体堆積層の表面に、前記第３の第２導電型半導体領域および前記第４の第２導電型半導体領域を覆う層間絶縁膜を形成する工程と、
前記第２導電型半導体堆積層の、前記第１導電型ウェル領域を除いた領域で、かつ前記第２導電型半導体堆積層よりも不純物濃度が高い第２導電型コンタクト領域を形成する工程と、
前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第１導電型ソース領域および前記第２導電型コンタクト領域に接し、前記第２導電型半導体堆積層と金属−半導体接合をなす金属膜からなるソース電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

高耐圧半導体装置では、素子構造が形成された活性領域だけでなく、活性領域の周囲を囲むように設けられ耐圧を保持する耐圧構造部にも高電圧が印加され、耐圧構造部に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され（例えば、下記非特許文献１参照。）、このように半導体固有の特長によって決定される破壊耐量は活性領域から耐圧構造部にわたって等しい。このため、耐圧構造部の設計によっては耐圧構造部に電界が集中し、耐圧構造部に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。

【0003】

耐圧構造部の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させた装置として、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの終端構造を耐圧構造部に形成した半導体装置が公知である。また、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）として配置し、耐圧構造部に生じた電荷を放出させることにより信頼性の向上を図った半導体装置が公知である（例えば、下記特許文献１〜３参照。）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１０−５０１４７号公報

【特許文献2】特開２００６−１６５２２５号公報

【特許文献3】特開２０１２−１９５５１９号公報

【非特許文献】

【0005】

【非特許文献1】荒井和雄，吉田貞史共編、ＳｉＣ素子の基礎と応用、オーム社、２００３年、ｐ．１００

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、上述したＪＴＥ構造やＦＬＲ構造などの終端構造は、半導体装置の仕様となる初期特性としての耐圧を向上させるための構造であり、半導体装置を使用する環境によっては動作時の耐圧が大きく変動し、半導体装置の信頼性が低下する虞がある。例えば、高電圧を印加した場合に、設計条件によっては耐圧構造の端部（活性領域側に対して反対側の端部、すなわちチップ端部）に電界が集中し耐圧破壊が起こる。この場合、耐圧構造部において半導体基板（チップ）とその上に設けられた酸化膜との界面（以下、酸化膜／半導体界面とする）に大電流が流れることで特性が劣化することが、信頼性低下の原因となる。

【0007】

上記特許文献２では、不純物濃度の高い炭化珪素（ＳｉＣ）半導体基板に数μｍ以上の設計が可能なＪＴＥ構造を形成することにより耐圧を維持している。しかしながら、ＳｉＣ半導体は不純物を活性化させるための熱処理（アニール）に１５００℃以上の高温度が必要であり、大口径のウエハでは均一な温度で不純物を活性化させることが難しい。このため、ＪＴＥ構造を構成する半導体領域の不純物濃度にばらつきが生じる。この不純物濃度のばらつきによる半導体装置の初期特性への悪影響は問題にならない程度に小さいが、活性化率の違いによりＪＴＥ構造を構成する半導体領域のドナー（アクセプタ）濃度にばらつきが生じる。

【0008】

ＪＴＥ構造を構成する半導体領域のドナー（アクセプタ）濃度にばらつきが生じた場合、耐圧構造部の端部（チップ端部）で耐圧破壊が起こり、酸化膜／ＳｉＣ界面に大電流が流れる。これによって、耐圧構造部の耐圧が低下するため、半導体装置の信頼性が低下するという問題がある。また、同様に上記特許文献３のようにＪＴＥ構造の外周にＪＴＥ構造の周囲を囲むＦＬＲを配置する構造であっても、ＪＴＥ構造の幅（活性領域からチップ端部に向かう方向の幅）が長いため、設計条件によってはＪＴＥ構造に大電流が流れる構造となり、酸化膜／ＳｉＣ界面に悪影響が及ぶため、信頼性が低下する。

【0009】

この発明は、上述した従来技術による問題点を解消するため、高耐圧を維持するとともに、信頼性を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型半導体基板と、前記第１導電型半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層と、前記第１導電型半導体堆積層上に設けられた第２導電型半導体堆積層に接する金属膜を少なくとも有する活性領域と、前記第１導電型半導体堆積層の、前記第１導電型半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と、前記第１の第２導電型半導体領域の外周側に前記第１の第２導電型半導体領域に接して設けられ、前記第１の第２導電型半導体領域の周囲を囲む、前記第１の第２導電型半導体領域よりも不純物濃度の低い第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域の外周側に前記第２の第２導電型半導体領域と離れて設けられ、前記第２の第２導電型半導体領域の周囲を囲む、前記第１の第２導電型半導体領域よりも不純物濃度の低い第３の第２導電型半導体領域と、前記第３の第２導電型半導体領域の外周側に前記第３の第２導電型半導体領域に接して設けられ、前記第３の第２導電型半導体領域の周囲を囲む、前記第３の第２導電型半導体領域よりも不純物濃度の低い第４の第２導電型半導体領域と、前記第３の第２導電型半導体領域および前記第４の第２導電型半導体領域を覆う層間絶縁膜と、を備える。前記活性領域は、前記第１の第２導電型半導体領域と、前記第１導電型半導体堆積層上に選択的に設けられ、前記第１の第２導電型半導体領域、および、前記第１導電型半導体堆積層の、隣り合う前記第１の第２導電型半導体領域に挟まれた部分のみを覆う、前記第１の第２導電型半導体領域よりも不純物濃度が低く、かつシリコンよりもバンドギャップの広い半導体からなる前記第２導電型半導体堆積層と、前記第２導電型半導体堆積層の内部に選択的に設けられた第１導電型ソース領域と、前記第２導電型半導体堆積層を深さ方向に貫通して前記第１導電型半導体堆積層に達する第１導電型ウェル領域と、前記第２導電型半導体堆積層の、前記第１導電型ウェル領域を除いた領域で、かつ前記第２導電型半導体堆積層よりも不純物濃度が高い第２導電型コンタクト領域と、前記第２導電型半導体堆積層の、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型ソース領域および前記第２導電型コンタクト領域に接する前記金属膜からなるソース電極と、前記第１導電型半導体基板の裏面に設けられたドレイン電極と、を備え、前記金属膜と前記第２導電型コンタクト領域とのオーミック接合が金属−半導体接合である。

【0011】

また、この発明にかかる半導体装置は、上述した発明において、前記金属膜は、前記金属−半導体接合をなす接合面から前記層間絶縁膜上にわたって設けられ、前記層間絶縁膜を介して前記第３の第２導電型半導体領域の少なくとも一部を覆うことを特徴とする。

【0012】

また、この発明にかかる半導体装置は、上述した発明において、前記金属膜の端部は、前記第３の第２導電型半導体領域と前記第４の第２導電型半導体領域との境界で終端していることを特徴とする。

【0013】

また、この発明にかかる半導体装置は、上述した発明において、前記金属膜の端部は、前記層間絶縁膜を介して前記第４の第２導電型半導体領域の上方で終端していることを特徴とする。

【0014】

また、この発明にかかる半導体装置は、上述した発明において、前記第４の第２導電型半導体領域の不純物濃度は、前記第３の第２導電型半導体領域の不純物濃度の０．４倍以上０．７倍以下であることを特徴とする。

【0015】

また、この発明にかかる半導体装置は、上述した発明において、前記金属膜は、ＩＶａ族金属、Ｖａ族金属、ＶＩａ族金属、カーボンまたはシリコン、もしくはこれらの金属のうちの２元素または３元素を含む複合膜であることを特徴とする。

【0016】

また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする。

【0017】

また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体基板の、前記第１導電型半導体堆積層が設けられた面の結晶学的面指数は、（０００−１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする。

【0018】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型半導体基板の表面に、シリコンよりもバンドギャップの広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層を堆積する工程と、活性領域において前記第１導電型半導体堆積層の表面層に、第１の第２導電型半導体領域を選択的に形成する工程と、前記第１導電型半導体堆積層上に、前記第１の第２導電型半導体領域、および、前記第１導電型半導体堆積層の、隣り合う前記第１の第２導電型半導体領域に挟まれた部分のみを覆う、前記第１の第２導電型半導体領域よりも不純物濃度が低く、かつシリコンよりもバンドギャップの広い半導体からなる第２導電型半導体堆積層を選択的に形成する工程と、前記第２導電型半導体堆積層を深さ方向に貫通して前記第１導電型半導体堆積層に達する第１導電型ウェル領域を形成する工程と、前記第２導電型半導体堆積層の内部に、第１導電型ソース領域を選択的に形成する工程と、前記第１導電型半導体堆積層の、前記第１の第２導電型半導体領域よりも外周側の表面層に、前記第１の第２導電型半導体領域に接して、かつ前記第１の第２導電型半導体領域の周囲を囲むように、前記第１の第２導電型半導体領域よりも不純物濃度の低い第２の第２導電型半導体領域を選択的に形成する工程と、前記第１導電型半導体堆積層の、前記第２の第２導電型半導体領域よりも外周側の表面層に、前記第２の第２導電型半導体領域と離して、かつ前記第２の第２導電型半導体領域の周囲を囲むように、前記第１の第２導電型半導体領域よりも不純物濃度の低い第３の第２導電型半導体領域を選択的に形成する工程と、前記第１導電型半導体堆積層の、前記第３の第２導電型半導体領域よりも外周側の表面層に、前記第３の第２導電型半導体領域に接して、かつ前記第３の第２導電型半導体領域の周囲を囲むように、前記第３の第２導電型半導体領域よりも不純物濃度の低い第４の第２導電型半導体領域を選択的に形成する工程と、前記第１導電型半導体堆積層の表面に、前記第３の第２導電型半導体領域および前記第４の第２導電型半導体領域を覆う層間絶縁膜を形成する工程と、前記第２導電型半導体堆積層の、前記第１導電型ウェル領域を除いた領域で、かつ前記第２導電型半導体堆積層よりも不純物濃度が高い第２導電型コンタクト領域を形成する工程と、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第１導電型ソース領域および前記第２導電型コンタクト領域に接し、前記第２導電型半導体堆積層と金属−半導体接合をなす金属膜からなるソース電極を形成する工程と、を含むこととする。

【0019】

上述した発明によれば、活性領域の周囲において素子構造を囲む第２の第２導電型半導体領域と、耐圧構造部において終端構造を構成する第３の第２導電型半導体領域とを離して配置することにより、活性領域と耐圧構造部との境界付近に最も電界が集中するようにすることができるため、耐圧構造部において酸化膜／半導体界面に大電流が流れることを回避することができる。以下、活性領域と耐圧構造部との境界付近に設けられた第２の第２導電型半導体領域と離して終端構造を配置した構造を分離終端（ＳＴＥ：Ｓｅｐａｒａｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造とする。これにより、耐圧構造部の端部（チップ端部）でなく、活性領域と耐圧構造部との境界付近で耐圧破壊を起こす構造とすることができ、耐圧構造部の耐量を向上させることができる。これによって、半導体装置全体の耐量を向上させることができる。また、上述した発明によれば、不純物濃度の異なる２つの第２導電型半導体領域でＳＴＥ構造を構成したダブルゾーンＳＴＥ構造とすることにより、半導体材料としてワイドバンドギャップ半導体を用いて高耐圧な半導体装置を作製する場合であっても、信頼性の高い半導体装置を作製することができる。

【発明の効果】

【0020】

本発明にかかる半導体装置および半導体装置の製造方法によれば、高耐圧を維持することができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、半導体装置の信頼性を向上させることができるという効果を奏する。

【図面の簡単な説明】

【0021】

【図1】参考例１にかかる炭化珪素半導体装置の構成を示す断面図である。

【図2】参考例１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。

【図3】参考例１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。

【図4】参考例１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。

【図5】参考例２にかかる炭化珪素半導体装置の構成を示す断面図である。

【図6】実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。

【図7】実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。

【図8A】実施例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。

【図8B】比較例の炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。

【図9】実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。

【図10A】実施例にかかる炭化珪素半導体装置の電界分布を示す特性図である。

【図10B】比較例の炭化珪素半導体装置の電界分布を示す特性図である。

【発明を実施するための形態】

【0022】

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数（結晶学的面指数）の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。

【0023】

（参考例１）
本発明にかかる半導体装置は、例えばシリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。参考例１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、接合障壁ショットキー（ＪＢＳ：Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｈｏｔｔｏｋｙ）構造のダイオードを例に説明する。図１は、参考例１にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、参考例１にかかる炭化珪素半導体装置は、例えばｎ⁺型炭化珪素基板（第１導電型半導体基板）１の主面上にｎ型炭化珪素エピタキシャル層（第１導電型半導体堆積層）２が堆積されたエピタキシャル基板を備える。

【0024】

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１単体、またはｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２とを併せて炭化珪素半導体基体（半導体チップ）とする。ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層（以下、ｎ型炭化珪素エピタキシャル層２の表面層とする）には、ｐ⁺型領域（第１の第２導電型半導体領域）３ａ、ｐ^-型領域（第２の第２導電型半導体領域）３ｂ、ＪＢＳ構造を構成するｐ⁺型領域（第５の第２導電型半導体領域）４、終端構造を構成する第１のｐ^-型領域（第３の第２導電型半導体領域）５ａおよび第２のｐ^--型領域（第４の第２導電型半導体領域）５ｂが選択的に設けられている。

【0025】

ｐ⁺型領域３ａは、ダイオードの素子構造が形成された活性領域１０１の周囲を囲む耐圧構造部１０２から活性領域１０１にわたって設けられている。ｐ⁺型領域３ａの活性領域１０１に設けられた部分は、後述するショットキー電極９に接する。ｐ^-型領域３ｂは、ｐ⁺型領域３ａよりも炭化珪素半導体基体のチップ外周側にｐ⁺型領域３ａに接して設けられ、当該ｐ⁺型領域３ａの周囲を囲む。活性領域１０１は、オン状態のときに電流が流れる領域である。耐圧構造部１０２は、ｎ型ドリフト層の基体おもて面側の電界を緩和し耐圧を保持する領域である。

【0026】

ｐ⁺型領域３ａは、ｐ^-型領域３ｂおよび第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂよりも不純物濃度が高く、例えばアルミニウム（Ａｌ）がドーピングされてなる。ｐ⁺型領域３ａの不純物濃度は例えば１．０×１０¹⁸／ｃｍ³以上１．０×１０²⁰／ｃｍ³以下程度であるのが好ましく、ｐ^-型領域３ｂの不純物濃度は例えば１．０×１０¹⁷／ｃｍ³以上１．０×１０¹⁸／ｃｍ³以下程度であるのが好ましい。その理由は、本発明の効果が顕著にあらわれるからである。ｐ⁺型領域３ａおよびｐ^-型領域３ｂは、ｎ型炭化珪素エピタキシャル層２とショットキー電極９との接合端部の電界集中を回避する機能を有する。すなわち、ｐ⁺型領域３ａおよびｐ^-型領域３ｂは、ｎ型炭化珪素エピタキシャル層２とショットキー電極９との接合端部にかかる電界を緩和する構造となっている。また、ｐ^-型領域３ｂは、ｐ⁺型領域３ａにかかる電界を緩和する機能を有する。

【0027】

ｐ⁺型領域４は、活性領域１０１においてｎ型炭化珪素エピタキシャル層２に所定の間隔で複数設けられ、ＪＢＳ構造（素子構造部）を構成する（二点鎖線で示す部分）。ｐ⁺型領域４の不純物濃度は、ｐ⁺型領域３ａの不純物濃度と等しくてもよい。第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂは、ダブルゾーン分離終端（ＳＴＥ）構造を構成する。ＳＴＥ構造とは、電界緩和構造を構成するｐ型領域（ｐ⁺型領域３ａおよびｐ^-型領域３ｂ）と離して終端構造を配置した構造である。ダブルゾーンＳＴＥ構造とは、終端構造を構成する不純物濃度の異なる２つのｐ型領域（第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂ）を互いに接するように並列に配置した構成のＳＴＥ構造である。

【0028】

具体的には、第１のｐ^-型領域５ａは、ｐ^-型領域３ｂよりもチップ外周側にｐ^-型領域３ｂと離れて設けられ、当該ｐ^-型領域３ｂの周囲を囲む。すなわち、第１のｐ^-型領域５ａとｐ^-型領域３ｂとの間には、炭化珪素半導体基体のおもて面に露出されるようにｎ型炭化珪素エピタキシャル層２が介在する。第１のｐ^-型領域５ａの不純物濃度は、ｐ^-型領域３ｂの不純物濃度と等しくてもよい。第２のｐ^--型領域５ｂは、第１のｐ^-型領域５ａよりもチップ外周側に第１のｐ^-型領域５ａに接して設けられ、当該第１のｐ^-型領域５ａの周囲を囲む。すなわち、耐圧構造部１０２には、活性領域１０１側からチップ外周側へ向かって、ｐ⁺型領域３ａ、ｐ^-型領域３ｂ、ｎ型炭化珪素エピタキシャル層２の一部、第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂが順に並列に配置されている。

【0029】

ｐ⁺型領域４、第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂは、それぞれ例えばアルミニウムがドーピングされてなる。第１のｐ−型領域５ａの不純物濃度は、例えば１．０×１０¹⁷／ｃｍ³以上１．０×１０¹⁸／ｃｍ³以下程度であるのが好ましい。その理由は、所望の耐圧が得やすくなるとともに、本発明の効果が顕著にあらわれるからである。第２のｐ^--型領域５ｂの不純物濃度は、第１のｐ^-型領域５ａの不純物濃度よりも低い。好ましくは、第２のｐ^--型領域５ｂの不純物濃度は、例えば第１のｐ^-型領域５ａの不純物濃度の０．４倍以上０．７倍以下程度であるのがよい。その理由は、本発明の効果が顕著にあらわれるからである。第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂは、活性領域１０１と耐圧構造部１０２との境界付近の電界をさらに分散させる機能を有する。

【0030】

耐圧構造部１０２には、ｐ⁺型領域３ａのｐ^-型領域３ｂ側の部分、ｐ^-型領域３ｂ、ｎ型炭化珪素エピタキシャル層２の、ｐ^-型領域３ｂと第１のｐ^-型領域５ａとに挟まれた部分、および第１，２のｐ^-型領域５ａ，５ｂの表面を覆うように層間絶縁膜６が設けられている。ＳＴＥ構造を覆う層間絶縁膜６によって、第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂは活性領域１０１の素子構造部と電気的に絶縁されている。ｎ型炭化珪素エピタキシャル層２の表面（炭化珪素半導体基体のおもて面）には、層間絶縁膜６を貫通するコンタクトホールを介してショットキー電極９が設けられている。ショットキー電極９は、活性領域１０１から耐圧構造部１０２の一部にわたって設けられている。

【0031】

具体的には、ショットキー電極９は、活性領域１０１において、層間絶縁膜６のコンタクトホールに露出するｎ型炭化珪素エピタキシャル層２の表面全面を覆い、ｐ⁺型領域３ａの活性領域１０１に設けられた部分に接する。また、ショットキー電極９は、活性領域１０１から耐圧構造部１０２へとわたって設けられ、層間絶縁膜６上に張り出している。ショットキー電極９の端部は、例えばｐ⁺型領域３ａの上方（層間絶縁膜６の、ｐ⁺型領域３ａを覆う部分上）で終端している。ショットキー電極９は、ｎ型炭化珪素エピタキシャル層２とショットキー接合を形成し、アノード電極を構成する。

【0032】

ショットキー電極９は、次の材料でできているのがよい。その理由は、本発明の効果が顕著にあらわれるからである。ショットキー電極９は、例えば、ＩＶａ族金属、Ｖａ族金属、ＶＩａ族金属、カーボンまたはシリコンでできているのがよい。または、ショットキー電極９は、ＩＶａ族金属、Ｖａ族金属、ＶＩａ族金属、カーボンおよびシリコンのうちの２元素または３元素を含む複合膜でできているのがよい。特に、ショットキー電極９は、チタン（Ｔｉ）、カーボンまたはシリコンでできている、もしくは、チタン、カーボンおよびシリコンのうちの２元素または３元素を含む複合膜であるのが好ましい。さらに好ましくは、ショットキー電極９は、ｎ型炭化珪素エピタキシャル層２とショットキー接合を形成する部分が例えばチタンでできているのがよい。ショットキー電極９とｎ型炭化珪素エピタキシャル層２とのショットキー障壁高さは、参考例１にかかる炭化珪素半導体装置を高耐圧半導体装置として使用する場合には、例えば１ｅＶ以上であるのが好ましい。また、ショットキー電極９のショットキー障壁高さは、参考例１にかかる炭化珪素半導体装置を電源装置として使用する場合には、例えば０．５ｅＶ以上１ｅＶ未満であるのが好ましい。

【0033】

ショットキー電極９上には、例えばアルミニウムでできた電極パッド１０が設けられている。電極パッド１０は、活性領域１０１から耐圧構造部１０２にわたって設けられている。電極パッド１０の端部は、ショットキー電極９上で終端していてもよい。ＳＴＥ構造上には、ショットキー電極９および電極パッド１０の各端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜１１が設けられている。保護膜１１は、放電防止の機能を有する。ｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、ｎ⁺型炭化珪素基板１とオーミック接合８を形成する裏面電極（オーミック電極）７が設けられている。裏面電極７は、カソード電極を構成する。

【0034】

次に、参考例１にかかる炭化珪素半導体装置の製造方法について、例えば６００Ｖ以上の耐圧クラスのＪＢＳ構造の高耐圧ダイオードを作製する場合を例に説明する。図２〜４は、参考例１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。まず、図２に示すように、例えば１×１０¹⁸／ｃｍ³の不純物濃度で窒素がドーピングされた例えば厚さ３００μｍ程度のｎ⁺型炭化珪素基板１を用意する。ｎ⁺型炭化珪素基板１の主面は、例えば（０００１）面であってもよい。次に、ｎ⁺型炭化珪素基板１の主面上に、１．０×１０¹⁶／ｃｍ³の不純物濃度で窒素がドーピングされた例えば厚さ１０μｍ程度のｎ型炭化珪素エピタキシャル層２を成長させる。

【0035】

次に、図３に示すように、フォトリソグラフィおよび第１イオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、終端構造を構成するｐ⁺型領域３ａおよびＪＢＳ構造を構成するｐ⁺型領域４を選択的に形成する。ｐ⁺型領域３ａ，４は、例えばアルミニウムなどのｐ型不純物を第１イオン注入し、例えばｎ型炭化珪素エピタキシャル層２の表面（炭化珪素半導体基体のおもて面）から０．５μｍ程度の深さまでのボックスプロファイルの不純物濃度が３×１０¹⁹／ｃｍ³程度になるように形成する。

【0036】

ｐ⁺型領域３ａ，４を形成するための第１イオン注入は、加速エネルギーおよびドーピング濃度を例えば５段階に変化させて行う多段イオン注入としてもよい。この場合、例えば、第１〜第５段のイオン注入の加速エネルギーおよびドーピング濃度は、それぞれ、３００ｋｅＶおよび５×１０¹⁴個／ｃｍ²、２００ｋｅＶおよび３×１０¹⁴個／ｃｍ²、１５０ｋｅＶおよび３×１０¹⁴個／ｃｍ²、１００ｋｅＶおよび２×１０¹⁴個／ｃｍ²、５０ｋｅＶおよび３×１０¹⁴個／ｃｍ²であってもよい。

【0037】

次に、図４に示すように、フォトリソグラフィおよび第２イオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、電界緩和構造を構成するｐ^-型領域３ｂを選択的に形成する。フォトリソグラフィおよび第３イオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、ＳＴＥ構造を構成する第１のｐ^-型領域５ａを選択的に形成する。フォトリソグラフィおよび第４イオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、ＳＴＥ構造を構成する第２のｐ^--型領域５ｂを選択的に形成する。この第２、第３、第４イオン注入では、ｐ^-型領域３ｂ、第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂを形成するための各イオン注入を順に行う。これら各イオン注入の順序は種々変更可能である。ｐ^-型領域３ｂ、第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂを形成するための各イオン注入のドーパントおよびドーパント濃度は例えば次の値をとる。

【0038】

ｐ^-型領域３ｂおよび第１のｐ^-型領域５ａの形成領域に対応する部分には、例えばアルミニウムなどのｐ型不純物を３×１０¹⁷／ｃｍ³のドーパント濃度で注入する。第２のｐ^--型領域５ｂの形成領域に対応する部分には、例えばアルミニウムなどのｐ型不純物を１．５×１０¹⁷／ｃｍ³のドーパント濃度で注入する。これらのイオン注入後に、例えばアルゴン（Ａｒ）雰囲気中において１６５０℃の温度で不純物を活性化させるための熱処理（アニール）を２４０秒間行い、ｎ型炭化珪素エピタキシャル層２に注入されたｐ型不純物を活性化させる。

【0039】

次に、ｎ型炭化珪素エピタキシャル層２の表面（炭化珪素半導体基体のおもて面）全体に、層間絶縁膜６として例えば０．５μｍの厚さの酸化膜を形成する。次に、層間絶縁膜６をパターニングして選択的に除去することで層間絶縁膜６を貫通するコンタクトホールを形成し、活性領域１０１におけるｎ型炭化珪素エピタキシャル層２およびｐ⁺型領域３ａの活性領域１０１側を露出させる。これにより、ｐ⁺型領域３ａのｐ^-型領域３ｂ側の部分、ｐ^-型領域３ｂ、ｎ型炭化珪素エピタキシャル層２の、ｐ^-型領域３ｂと第１のｐ^-型領域５ａとに挟まれた部分、第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂの表面を覆うように層間絶縁膜６が形成される。

【0040】

次に、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極７として例えばニッケル（Ｎｉ）膜を例えば５０ｎｍの厚さで成膜（形成）する。次に、例えばアルゴン雰囲気中において１１００℃の温度で２分間の熱処理を行う。この熱処理により、ｎ⁺型炭化珪素基板１と裏面電極７とのオーミック接合８が形成される。次に、炭化珪素半導体基体のおもて面側の全面に、層間絶縁膜６を貫通するコンタクトホールを埋め込むように、ショットキー電極９として例えばチタン膜を１００ｎｍの厚さで成膜する。次に、ショットキー電極９の端部がｐ⁺型領域３ａの上方で終端するように、耐圧構造部１０２上のショットキー電極９を選択的に除去する。

【0041】

次に、アルゴン雰囲気中において５００℃の温度で５分間の熱処理を行う。この熱処理により、ｎ型炭化珪素エピタキシャル層２とショットキー電極９とのショットキー接合が形成される。次に、炭化珪素半導体基体のおもて面の全面に、ショットキー電極９を覆うように、電極パッド１０として例えばアルミニウム膜を５μｍの厚さで堆積する。次に、電極パッド１０の端部がショットキー電極９上で終端するように、電極パッド１０を選択的に除去する。その後、電極パッド１０上に、放電防止のためのポリイミドからなる保護膜１１を例えば８μｍの厚さで形成することにより、図１に示すＪＢＳ構造のダイオードが完成する。

【0042】

以上、説明したように、参考例１によれば、活性領域と耐圧構造部との境界付近において電界緩和構造を構成するｐ型領域と、耐圧構造部において終端構造を構成するｐ型領域とを離して配置したＳＴＥ構造とすることで、活性領域と耐圧構造部との境界付近に最も電界が集中するようにすることができる。このため、耐圧構造部において層間絶縁膜と炭化珪素半導体基体との界面（酸化膜／ＳｉＣ界面）に大電流が流れることを回避することができる。これにより、耐圧構造部の端部（チップ端部）でなく、活性領域と耐圧構造部との境界付近で耐圧破壊を起こす構造とすることができ、耐圧構造部の耐量を向上させることができる。これによって、装置全体の耐量を向上させることができるため、半導体装置の信頼性を向上させることができる。また、参考例１によれば、ダブルゾーンＳＴＥ構造とすることにより、半導体材料としてワイドバンドギャップ半導体を用いて高耐圧半導体装置を作製する場合であっても、信頼性の高い高耐圧半導体装置を作製することができる。

【0043】

（参考例２）
次に、参考例２にかかる炭化珪素半導体装置の構成について説明する。図５は、参考例２にかかる炭化珪素半導体装置の構成を示す断面図である。参考例２にかかる炭化珪素半導体装置が参考例１にかかる炭化珪素半導体装置と異なる点は、ショットキー電極９がＳＴＥ構造を覆う層間絶縁膜６上にまで張り出している点である。図５には、ショットキー電極９の端部が、ＳＴＥ構造を構成する第１のｐ^-型領域５ａの上方（層間絶縁膜６の、第１のｐ^-型領域５ａを覆う部分上）で終端している場合を図示している。

【0044】

ショットキー電極９は、層間絶縁膜６を介して第１のｐ^-型領域５ａの少なくとも一部を覆っていればよく、層間絶縁膜６を介して第１のｐ^-型領域５ａの全体を覆っていてもよい。すなわち、ショットキー電極９の端部は、第１のｐ^-型領域５ａと第２のｐ^--型領域５ｂとの境界（第１のｐ^-型領域５ａの外周上）まで延在していてもよいし、第２のｐ^--型領域５ｂの上方まで延在していてもよい。参考例２にかかる炭化珪素半導体装置のショットキー電極９の端部の配置以外の構成は、参考例１と同様である。

【0045】

以上、説明したように、参考例２によれば、参考例１と同様の効果を得ることができる。また、参考例２によれば、ショットキー電極の層間絶縁膜上に張り出させた部分をフィールドプレートとして機能させることができる。このため、ショットキー電極の層間絶縁膜上に張り出させた部分によって半導体装置の動作時に耐圧構造部に生じる電界を分散させることができ、より耐量を向上させることができる。また、参考例２によれば、ショットキー電極の層間絶縁膜上に張り出させた部分によって、半導体装置の動作時に耐圧構造部に生じる電荷を外部へ放出させることができる。このため、半導体装置の動作時に耐圧が変動することを抑制することができ、半導体装置の信頼性をさらに向上させることができる。

【0046】

（実施の形態１）
次に、実施の形態１にかかる炭化珪素半導体装置の構成について説明する。図６は、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態１にかかる炭化珪素半導体装置が参考例１にかかる炭化珪素半導体装置と異なる点は、ダイオードの素子構造に代えて、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の素子構造を形成した点である。実施の形態１においては、縦型プレーナーゲート構造のＭＯＳＦＥＴを例に説明する。また、ｎ⁺型炭化珪素基板１、ｎ型炭化珪素エピタキシャル層２および後述するｐ型炭化珪素エピタキシャル層１３を併せて炭化珪素半導体基体とする。

【0047】

図６に示すように、実施の形態１にかかる炭化珪素半導体装置は、ドレイン領域となるｎ⁺型炭化珪素基板１の主面上に、ｎ型炭化珪素エピタキシャル層２が堆積されている。ｎ⁺型炭化珪素基板１およびｎ型炭化珪素エピタキシャル層２は、参考例１のｎ⁺型炭化珪素基板およびｎ型炭化珪素エピタキシャル層と同様である。ｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、参考例１と同様に裏面電極７が設けられている。裏面電極７は、ドレイン電極を構成する。

【0048】

活性領域１０１において、炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造部）が形成されている。具体的には、活性領域１０１において、ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ⁺型領域（以下、第１のｐ⁺型ベース領域（第１の第２導電型半導体領域）とする）１２が選択的に設けられている。第１のｐ⁺型ベース領域１２は、例えばアルミニウムがドーピングされてなる。

【0049】

第１のｐ⁺型ベース領域１２の表面、およびｎ型炭化珪素エピタキシャル層２の、隣り合う第１のｐ⁺型ベース領域１２に挟まれた部分の表面上には、ｐ型炭化珪素エピタキシャル層（第２導電型半導体堆積層）１３が選択的に堆積されている。ｐ型炭化珪素エピタキシャル層１３は、活性領域１０１にのみ堆積されている。ｐ型炭化珪素エピタキシャル層１３の不純物濃度は、第１のｐ⁺型ベース領域１２の不純物濃度よりも低い。ｐ型炭化珪素エピタキシャル層１３は、例えばアルミニウムがドーピングされてなる。

【0050】

ｐ型炭化珪素エピタキシャル層１３の第１のｐ⁺型ベース領域１２上の部分には、ｎ⁺型ソース領域１４およびｐ⁺型コンタクト領域１５が設けられている。ｎ⁺型ソース領域１４およびｐ⁺型コンタクト領域１５は互いに接する。ｐ⁺型コンタクト領域１５は、ｎ⁺型ソース領域１４よりも耐圧構造部１０２側に配置されている。また、ｐ⁺型コンタクト領域１５は、ｐ型炭化珪素エピタキシャル層１３を深さ方向に貫通して第１のｐ⁺型ベース領域１２に達する。

【0051】

ｐ型炭化珪素エピタキシャル層１３のｎ型炭化珪素エピタキシャル層２上の部分には、ｐ型炭化珪素エピタキシャル層１３を深さ方向に貫通してｎ型炭化珪素エピタキシャル層２に達するｎ型ウェル領域１６が設けられている。ｎ型ウェル領域１６は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域として機能する。ｐ型炭化珪素エピタキシャル層１３の、ｎ型ウェル領域１６を除いた領域（以下、第２のｐ型ベース領域（第２導電型ベース領域）１３とする）は、第１のｐ⁺型ベース領域１２とともにベース領域として機能する。

【0052】

第２のｐ型ベース領域１３の、ｎ⁺型ソース領域１４とｎ型ウェル領域１６とに挟まれた部分の表面上には、ゲート絶縁膜１７を介してゲート電極１８が設けられている。ゲート電極１８は、ゲート絶縁膜１７を介して、ｎ型ウェル領域１６の表面上に設けられていてもよい。層間絶縁膜２０は、ゲート電極１８を覆うように、炭化珪素半導体基体のおもて面側の全面に設けられている。ソース電極１９は、層間絶縁膜２０を貫通するコンタクトホールを介して、ｎ⁺型ソース領域１４およびｐ⁺型コンタクト領域１５に接しており、炭化珪素半導体基体とのオーミック接合を形成している。

【0053】

また、ソース電極１９は、層間絶縁膜２０によってゲート電極１８と電気的に絶縁されている。ソース電極１９の端部は、層間絶縁膜２０上に延在しており、第１のｐ⁺型ベース領域１２の上方（層間絶縁膜２０の、第１のｐ⁺型ベース領域１２を覆う部分上）で終端している。ソース電極１９上には、電極パッド２１が設けられている。電極パッド２１の端部は、ソース電極１９上で終端している。耐圧構造部１０２上には、ソース電極１９および電極パッド２１の各端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜２２が設けられている。保護膜２２は、放電防止の機能を有する。

【0054】

耐圧構造部１０２には、第１のｐ⁺型ベース領域１２よりもチップ外周側に第１のｐ⁺型ベース領域１２に接し、かつ第１のｐ⁺型ベース領域１２の周囲を囲むｐ^-型領域３ｂが設けられている。ｐ^-型領域３ｂよりも外周側には、参考例１と同様に、第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂが設けられている。すなわち、実施の形態１においては、耐圧構造部１０２に、活性領域１０１側からチップ外周側へ向かって、第１のｐ⁺型ベース領域１２、ｐ^-型領域３ｂ、ｎ型炭化珪素エピタキシャル層２の一部、第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂが順に並列に配置されている。

【0055】

ｐ^-型領域３ｂの不純物濃度は、第１のｐ⁺型ベース領域１２の不純物濃度よりも低い。第１のｐ^-型領域５ａの不純物濃度は、第１のｐ⁺型ベース領域１２の不純物濃度よりも低い。ＳＴＥ構造を構成する第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂは、層間絶縁膜２０に覆われており、層間絶縁膜２０によって活性領域の素子構造部と電気的に絶縁されている。図６には、活性領域１０１に１つのＭＯＳ構造のみを図示しているが、活性領域１０１に複数のＭＯＳ構造が並列に配置されていてもよい。

【0056】

次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。まず、例えば２×１０¹⁹／ｃｍ³程度の不純物濃度で窒素がドーピングされたｎ⁺型炭化珪素基板１を用意する。ｎ⁺型炭化珪素基板１は、主面が例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ⁺型炭化珪素基板１の主面上に、１．０×１０¹⁶／ｃｍ³の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。

【0057】

次に、フォトリソグラフィおよび第１イオン注入によって、ｎ型炭化珪素エピタキシャル層２の表面層に、第１のｐ⁺型ベース領域１２を選択的に形成する。この第１イオン注入では、例えば、アルミニウムをドーパントとし、第１のｐ⁺型ベース領域１２の不純物濃度が１．０×１０¹⁸／ｃｍ³程度となるようにドーズ量を設定してもよい。第１のｐ⁺型ベース領域１２の幅および深さは、それぞれ１３μｍおよび０．５μｍであってもよい。隣り合う第１のｐ⁺型ベース領域１２間の距離は、例えば２μｍであってもよい。

【0058】

次に、ｎ型炭化珪素エピタキシャル層２の表面に、第２のｐ型ベース領域１３となるｐ型炭化珪素エピタキシャル層を例えば０．５μｍの厚さで成長させる。このとき、例えば、第２のｐ型ベース領域１３の不純物濃度が１．０×１０¹⁶／ｃｍ³となるようにアルミニウムがドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。

【0059】

次に、フォトリソグラフィおよび第２イオン注入によって、第２のｐ型ベース領域１３のｎ型炭化珪素エピタキシャル層２上の部分の導電型を反転させて、ｎ型ウェル領域１６を選択的に形成する。この第２イオン注入では、例えば、窒素などのｎ型不純物をドーパントとして用いることで、ｎ型炭化珪素エピタキシャル層２の導電型を反転させる。第２イオン注入のドーズ量は、例えばｎ型ウェル領域１６の不純物濃度が５．０×１０¹⁶／ｃｍ³となるように設定してもよい。ｎ型ウェル領域１６の幅および深さは、それぞれ２．０μｍおよび０．６μｍであってもよい。

【0060】

次に、フォトリソグラフィおよび第３イオン注入によって、第２のｐ型ベース領域１３の第１のｐ⁺型ベース領域１２上の部分の表面層に、ｎ⁺型ソース領域１４を選択的に形成する。次に、フォトリソグラフィおよび第４イオン注入によって、第２のｐ型ベース領域１３の第１のｐ⁺型ベース領域１２上の部分の表面層に、ｐ⁺型コンタクト領域１５を選択的に形成する。次に、エッチングによって、第２のｐ型ベース領域１３の、耐圧構造部１０２上の部分を例えば０．７μｍの深さでｎ型炭化珪素エピタキシャル層２の表面層ごと除去することで、耐圧構造部１０２におけるｎ型炭化珪素エピタキシャル層２を露出させる。

【0061】

次に、フォトリソグラフィおよび第５イオン注入によって、耐圧構造部１０２におけるｎ型炭化珪素エピタキシャル層２のエッチングによる露出部分の表面層に、ｐ^-型領域３ｂおよび第１のｐ^-型領域５ａを選択的に形成する。この第５イオン注入では、例えば、アルミニウムをドーパントとし、ドーズ量を２．０×１０¹³／ｃｍ²としてもよい。次に、フォトリソグラフィおよび第６イオン注入を行い、耐圧構造部１０２におけるｎ型炭化珪素エピタキシャル層２のエッチングによる露出部分の表面層に、第２のｐ^--型領域５ｂを選択的に形成する。この第６イオン注入では、例えば、アルミニウムをドーパントとし、ドーズ量を１．０×１０¹³／ｃｍ²としてもよい。

【0062】

次に、ｎ⁺型ソース領域１４、ｐ⁺型コンタクト領域１５、ｎ型ウェル領域１６、第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂを形成するために注入した不純物を活性化させるための熱処理（アニール）を行う。このとき、熱処理温度および熱処理時間は、例えば、それぞれ１６２０℃および２分間であってもよい。ｎ⁺型ソース領域１４、ｐ⁺型コンタクト領域１５、ｎ型ウェル領域１６、第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂを形成する順序は種々変更可能である。

【0063】

次に、炭化珪素半導体基体のおもて面側を熱酸化し、例えば１００ｎｍの厚さでゲート絶縁膜１７を形成する。この熱酸化は、例えば、酸素雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、活性領域１０１から耐圧構造部１０２にわたって、第２のｐ型ベース領域１３およびｎ型炭化珪素エピタキシャル層２の表面層に形成された各領域がゲート絶縁膜１７で覆われる。次に、ゲート絶縁膜１７上に、ゲート電極１８として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。

【0064】

次に、多結晶シリコン層をパターニングして選択的に除去し、第２のｐ型ベース領域１３の、ｎ⁺型ソース領域１４とｎ型ウェル領域１６とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型ウェル領域１６上に多結晶シリコン層を残してもよい。次に、ゲート絶縁膜１７を覆うように、層間絶縁膜２０として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を１．０μｍの厚さで成膜（形成）する。次に、層間絶縁膜２０およびゲート絶縁膜１７をパターニングして選択的に除去して、層間絶縁膜２０およびゲート絶縁膜１７を貫通するコンタクトホールを形成し、ｎ⁺型ソース領域１４およびｐ⁺型コンタクト領域１５を露出させる。次に、層間絶縁膜２０を平坦化するための熱処理（リフロー）を行う。

【0065】

次に、層間絶縁膜２０の表面に、ソース電極１９を形成する。このとき、層間絶縁膜２０のコンタクトホールの内部にソース電極１９を埋め込み、ｎ⁺型ソース領域１４およびｐ⁺型コンタクト領域１５とソース電極１９とを接触させる。次に、ソース電極１９の端部が第１のｐ⁺型ベース領域１２の上方で終端するように、耐圧構造部１０２上のソース電極１９を選択的に除去する。次に、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極７として例えばニッケル膜を成膜する。次に、例えば９７０℃の温度で熱処理し、ｎ⁺型炭化珪素基板１と裏面電極７とのオーミック接合８を形成する。

【0066】

次に、例えばスパッタリング法によって、炭化珪素半導体基体のおもて面の全面にソース電極１９を覆うように、電極パッド２１を堆積する。電極パッド２１の層間絶縁膜２０上の部分の厚さは、例えば５μｍであってもよい。電極パッド２１は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、電極パッド２１の端部がソース電極１９上で終端するように、電極パッド２１を選択的に除去する。次に、炭化珪素半導体基体のおもて面側に、ソース電極１９および電極パッド２１の各端部を覆うように保護膜２２を形成する。そして、ニッケル膜の表面に、裏面電極７として例えばチタン、ニッケルおよび金（Ａｕ）をこの順に成膜することにより、図６に示すＭＯＳＦＥＴが完成する。

【0067】

以上、説明したように、実施の形態１によれば、ＭＯＳＦＥＴの素子構成を形成した場合においても参考例１と同様の効果を得ることができる。

【0068】

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構成について説明する。図７は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ソース電極１９がＳＴＥ構造を覆う層間絶縁膜２０上にまで張り出している点である。具体的には、ソース電極１９の端部は、ＳＴＥ構造を構成する第１のｐ^-型領域５ａの上方（層間絶縁膜２０の、第１のｐ^-型領域５ａを覆う部分上）で終端している。

【0069】

ソース電極１９は、層間絶縁膜２０を介して第１のｐ^-型領域５ａの少なくとも一部を覆っていればよく、層間絶縁膜２０を介して第１のｐ^-型領域５ａの全体を覆っていてもよい。すなわち、ソース電極１９の端部は、第１のｐ^-型領域５ａと第２のｐ^--型領域５ｂとの境界（第１のｐ^-型領域５ａの外周上）まで延在していてもよいし、第２のｐ^--型領域５ｂの上方まで延在していてもよい。電極パッド２１の端部は、ソース電極１９の端部と同程度の位置まで延在していてもよい。実施の形態２にかかる炭化珪素半導体装置のソース電極１９および電極パッド２１の各端部の配置以外の構成は、実施の形態１と同様である。

【0070】

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ソース電極および電極パッドの層間絶縁膜上に張り出させた部分をフィールドプレートとして機能させることができる。このため、ソース電極および電極パッドの層間絶縁膜上に張り出させた部分によって半導体装置の動作時に耐圧構造部に生じる電界を分散させることができ、より耐量を向上させることができる。また、実施の形態２によれば、ソース電極および電極パッドの層間絶縁膜上に張り出させた部分によって、半導体装置の動作時に耐圧構造部に生じる電荷を外部へ放出させることができる。このため、半導体装置の動作時に耐圧が変動することを抑制することができ、半導体装置の信頼性をさらに向上させることができる。

【0071】

（実施例）
次に、本発明にかかる炭化珪素半導体装置の耐圧特性について検証した。図８Ａは、実施例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。図８Ｂは、比較例の炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。図８Ａ，８Ｂでは、電極パッドおよび保護膜を図示省略する。まず、参考例２にしたがい、炭化珪素半導体からなるＪＢＳ構造のダイオード（以下、実施例とする）を作製した。具体的には、図８Ａに示すように、実施例においては、活性領域１０１と耐圧構造部１０２との境界付近において電界緩和構造を構成する耐圧構造部１０２側のｐ^-型領域３ｂと、耐圧構造部１０２において終端構造を構成する活性領域１０１側の第１のｐ^-型領域５ａとをｎ型炭化珪素エピタキシャル層２の一部で分離したＳＴＥ構造としている。また、耐圧構造部１０２の層間絶縁膜６上にショットキー電極９を張り出させて、ショットキー電極９の層間絶縁膜６上の部分をフィールドプレートとした（符号Ａで示す部分）。

【0072】

比較として、図８Ｂに示すように、電界緩和構造をｐ⁺型領域３ａのみで構成し、このｐ⁺型領域３ａに接するように、終端構造を構成する活性領域１０１側の第１のｐ^-型領域５ａを設けた従来のＪＢＳ構造のダイオード（以下、比較例とする）を作製した。比較例は、耐圧構造部１０２の層間絶縁膜６上にショットキー電極９を張り出させない構成とした（符号Ｂで示す部分）。比較例の、ショットキー電極９の端部の配置および第１のｐ^-型領域５ａの配置以外の構成は実施例と同様である。このため、図８Ｂでは、実施例と同様の構成に同一の符号を付している。また、実施例および比較例ともに、層間絶縁膜６の厚さを０．５μｍとした。ｎ型炭化珪素エピタキシャル層２の不純物濃度を１×１０¹⁶／ｃｍ³とし、その厚さを１０μｍとした。第１のｐ^-型領域５ａおよび第２のｐ^--型領域５ｂはともに、幅および深さをそれぞれ３０μｍおよび０．５μｍとした。

【0073】

これら実施例および比較例について、第１のｐ^-型領域５ａの不純物濃度を２×１０¹⁷／ｃｍ³〜７×１０¹⁷／ｃｍ³の範囲で変化させたときの耐圧特性のシミュレーション結果を図９に示す。図９は、実施例にかかる炭化珪素半導体装置の耐圧特性を示す特性図である。図９には、第１のｐ^-型領域５ａの不純物濃度を横軸に示し、耐圧を縦軸に示す。第２のｐ^--型領域５ｂの不純物濃度は、第１のｐ^-型領域５ａの不純物濃度の半分の不純物濃度としている。また、実施例は、ｐ^-型領域３ｂの幅および深さをそれぞれ４μｍおよび０．５μｍとし、ｐ^-型領域３ｂと第１のｐ^-型領域５ａとの間隔を３μｍとしている。図９に示す結果より、実施例は比較例と同等以上の耐圧特性が得られることが確認された。すなわち、本発明のように電界緩和構造と終端構造とを離して配置したＳＴＥ構造とした場合においても、電界緩和構造と終端構造とが接触している構成の従来構造と同等以上の耐圧特性が得られることが確認された。

【0074】

次に、上述した実施例および比較例の耐圧構造部１０２における電界分布をシミュレーションした結果をそれぞれ図１０Ａ，１０Ｂに示す。図１０Ａは、実施例にかかる炭化珪素半導体装置の電界分布を示す特性図である。図１０Ｂは、比較例の炭化珪素半導体装置の電界分布を示す特性図である。図１０Ａ，１０Ｂには、電界の集中する層間絶縁膜６と炭化珪素半導体基体との界面（酸化膜／ＳｉＣ界面）から０．５μｍの深さのｐｎ接合部分の電界強度を、第１のｐ^-型領域５ａの不純物濃度ごとに示す。ｐｎ接合部分とは、電界緩和構造および終端構造を構成するｐ型領域と、ｎ型炭化珪素エピタキシャル層２との間のｐｎ接合である。また、図１０Ａ，１０Ｂには、活性領域１０１と耐圧構造部１０２との境界、すなわち層間絶縁膜６の活性領域１０１側の端部の位置（以下、原点Ｘ＝０μｍとする）から耐圧構造部１０２側（外周側）へ向かって所定距離の位置における電界分布を示す。

【0075】

図１０Ｂに示す結果より、比較例では、原点Ｘから外周側に３μｍ離れた位置にあるｐ⁺型領域３ａと第１のｐ^-型領域５ａとの境界ｂ１、原点Ｘから外周側に３３μｍ離れた位置にある第１のｐ^-型領域５ａと第２のｐ^--型領域５ｂとの境界ｂ２、および、原点Ｘから外周側に６３μｍ離れた位置にある第２のｐ^--型領域５ｂの外周側の端部ｂ３で電界集中が起こっていることが確認された。また、第１のｐ^-型領域５ａの不純物濃度が３．０×１０¹⁷／ｃｍ³以下の場合には、ｐ⁺型領域３ａと第１のｐ^-型領域５ａの境界ｂ１での電界集中が最大となり、酸化膜／ＳｉＣ界面に大電流は流れなかった。しかし、第１のｐ^-型領域５ａの不純物濃度が４．０×１０¹⁷／ｃｍ³以上では第１のｐ^-型領域５ａと第２のｐ^--型領域５ｂの境界ｂ２での電界集中が最大となり、第１のｐ^-型領域５ａの不純物濃度が６．０×１０¹⁷／ｃｍ³以上では第２のｐ^--型領域５ｂの外周側の端部ｂ３での電界集中が最大となることで酸化膜／ＳｉＣ界面に大電流が流れ、装置の信頼性が低下することが確認された。

【0076】

一方、図１０Ａに示すように、実施例においては、原点Ｘから外周側に４μｍ離れた位置にあるｐ^-型領域３ｂとｎ型炭化珪素エピタキシャル層２との境界ａ１、原点Ｘから外周側に２０μｍ離れた位置にあるショットキー電極９の端部ａ２、原点Ｘから外周側に３４μｍ離れた位置にある第１のｐ^-型領域５ａと第２のｐ^--型領域５ｂの境界ａ３、および、原点Ｘから外周側に６４μｍ離れた位置にある第２のｐ^--型領域５ｂの外周側の端部ａ４で電界集中が起こっていることが確認された。また、第１のｐ^-型領域５ａの不純物濃度が１．０×１０¹⁷／ｃｍ³〜７．０×１０¹⁷／ｃｍ³のすべての範囲において、ｐ^-型領域３ｂとｎ型炭化珪素エピタキシャル層２との境界ａ１での電界集中が最大となった。そして、ショットキー電極９から炭化珪素半導体基体に直接大電流が流れ、酸化膜／ＳｉＣ界面に流れないことが確認された。このため、実施例においては、耐圧構造部１０２において例えば終端構造（ＳＴＥ構造）を構成するｐ型領域に活性化率などにむらが生じても、酸化膜／ＳｉＣ界面に大電流が流れない構造の、信頼性の高い耐圧構造部１０２を備えた装置を提供することができることが確認された。

【0077】

また、上記非特許文献１に開示されるように、活性化率は温度に依存し、１００℃の温度変動で９０％近くの差が生じる。このため、比較例のように電界緩和構造と終端構造とが接触している構成の従来構造では、第１のｐ^-型領域５ａの不純物濃度を２×１０¹⁷／ｃｍ³とするためにｐ型不純物を注入したとしても、活性化のための熱処理の温度差により活性化率が低くなり１４００Ｖ以下の耐圧となってしまう。また、耐圧を向上させるために第１のｐ^-型領域５ａの不純物濃度を高くしたとしても、第１のｐ^-型領域５ａ付近での耐圧破壊が生じ、半導体装置の信頼性が低下する。それに対して、実施例においては、図９に示す結果より、第１のｐ^-型領域５ａと第２のｐ^--型領域５ｂとの不純物濃度の比率を１：０．５としたときに、耐圧１４００Ｖ以上を維持するには、第１のｐ^-型領域５ａの不純物濃度を例えば２×１０¹⁷／ｃｍ³以上７×１０¹⁷／ｃｍ³以下程度の範囲にすればよいことがわかる。また、図１０Ａに示す結果より、活性領域１０１と耐圧構造部１０２との境界付近に電界を集中させるためには、第１のｐ^-型領域５ａの不純物濃度を例えば１．０×１０¹⁷／ｃｍ³以上７．０×１０¹⁷／ｃｍ³以下の範囲が好ましいことがわかる。

【0078】

また、図示省略するが、参考例１のようにショットキー電極９の層間絶縁膜上に張り出させた部分が短くフィールドプレートとしての効果が低い場合や、実施の形態１，４のように活性領域１０１にＭＯＳＦＥＴの素子構造を形成した場合においても、実施例と同様にｐ^-型領域３ｂと第１のｐ^-型領域５ａとをｎ型炭化珪素エピタキシャル層２の一部で分離したＳＴＥ構造の終端構造を設けているため、実施例と同様の効果が得られる。

【0079】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した実施の形態では、ＪＢＳ構造のダイオードや縦型ＭＯＳＦＥＴを例に説明しているが、本発明は、活性領域を囲む耐圧構造部を備えたさまざまな構成の半導体装置に適用することが可能である。したがって、活性領域の素子構造を構成する各領域とワイドバンドギャップ半導体基体との接合は、金属−半導体接合を備えた構成や、絶縁体−半導体接合を備えた構成、またはその両方を備えた構成であってもよい。金属−半導体接合のみを備えた素子構造とは、例えばダイオードの素子構造である。金属−半導体接合と絶縁体−半導体接合とを備えた素子構造とは、例えばＭＯＳＦＥＴの素子構造などである。

【0080】

また、上述した実施の形態では、炭化珪素半導体基体とショットキー接合を形成する金属材料としてチタンを例に説明しているが、炭化珪素半導体基体とのショットキー接合を形成することができればよく、他の材料を用いてショットキー電極を形成してもよい。また、ＳＴＥ構造の構成例としてダブルゾーンＳＴＥ構造について説明しているが、さらに、不純物濃度の異なる３つ以上のｐ型領域が接するように並列に配置された構成のマルチゾーンＳＴＥ構造としてもよい。また、上述した実施の形態では、耐圧構造部にＳＴＥ構造の終端構造を設けた場合を例に説明しているが、ＦＬＲ構造のように複数のｐ型領域が所定間隔を空けて配置された構成のＳＴＥ構造としてもよい。

【0081】

また、上述した実施の形態では、炭化珪素でできた炭化珪素基板の（０００１）面を主面とした場合を例に説明したが、これに限らず、基板主面の面方位や、基板を構成するワイドバンドギャップ半導体材料などを種々変更可能である。例えば、基板主面を（０００−１）面としてもよいし、窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体でできた半導体基板を用いてもよい。また、上述した実施の形態では、ショットキー電極やソース電極などのおもて面電極を用いてフィールドプレートを構成しているが、電極パッドやゲート電極、またはその他の金属電極を新たに設けるなど、おもて面電極以外の電極を用いてフィールドプレートを構成してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

【産業上の利用可能性】

【0082】

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

【符号の説明】

【0083】

１ ｎ⁺型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
３ａ 電界緩和構造を構成するｐ⁺型領域
３ｂ 電界緩和構造を構成するｐ^-型領域
４ ＪＢＳ構造を構成するｐ⁺型領域
５ａ ＳＴＥ構造を構成する第１のｐ^-型領域
５ｂ ＳＴＥ構造を構成する第２のｐ^--型領域
６ 層間絶縁膜
７ 裏面電極
８ オーミック接合
９ ショットキー電極
１０ 電極パッド
１１ 保護膜
１２ 第１ｐ⁺型ベース領域
１３ 第２ｐ型ベース領域
１４ ｎ⁺型ソース領域
１５ ｐ⁺型コンタクト領域
１６ ｎ型ウェル領域
１７ ゲート絶縁膜
１８ ゲート電極
１９ ソース電極
２０ 層間絶縁膜
２１ 電極バッド
２２ 保護膜
１０１ 活性領域
１０２ 耐圧構造部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10A】

【図10B】