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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6233724
(24)【登録日】2017年11月2日
(45)【発行日】2017年11月22日
(54)【発明の名称】ヘテロ接合バイポーラトランジスタ
(51)【国際特許分類】
H01L 21/331 20060101AFI20171113BHJP
H01L 29/737 20060101ALI20171113BHJP
【ＦＩ】
H01L29/72 H
【請求項の数】6
【全頁数】28
(21)【出願番号】特願2015-506663(P2015-506663)
(86)(22)【出願日】2014年2月20日
(86)【国際出願番号】JP2014054085
(87)【国際公開番号】WO2014148194
(87)【国際公開日】20140925
【審査請求日】2015年9月16日
(31)【優先権主張番号】特願2013-56259(P2013-56259)
(32)【優先日】2013年3月19日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(74)【代理人】
【識別番号】100117189
【弁理士】
【氏名又は名称】江口 昭彦
(74)【代理人】
【識別番号】100134120
【弁理士】
【氏名又は名称】内藤 和彦
(74)【代理人】
【識別番号】100126480
【弁理士】
【氏名又は名称】佐藤 睦
(72)【発明者】
【氏名】大部 功
(72)【発明者】
【氏名】梅本 康成
(72)【発明者】
【氏名】黒川 敦
【審査官】
恩田 和彦
(56)【参考文献】
【文献】
特開２００５−０１２１７０（ＪＰ，Ａ）
【文献】
特開２００７−０３６１３８（ＪＰ，Ａ）
【文献】
特開平０６−０６９２２２（ＪＰ，Ａ）
【文献】
特開平０６−０３７１０５（ＪＰ，Ａ）
【文献】
特開平０６−０６９２２０（ＪＰ，Ａ）
【文献】
特開２００２−２４６６９５（ＪＰ，Ａ）
【文献】
国際公開第２００３／００９３３９（ＷＯ，Ａ１）
【文献】
特開２００６−１８５９９０（ＪＰ，Ａ）
【文献】
特開平４−１０２３１２（ＪＰ，Ａ）
【文献】
Tohru Oka et al.，Low turn-on voltage GaAs heterojunction bipolar transistors with a pseudomorphic GaAsSb base，Applied Physics Letters，２００１年 １月２２日，Vol.78, No.4，p.483-485
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３１
Ｈ０１Ｌ ２９／７３７
(57)【特許請求の範囲】
【請求項1】
ＧａＡｓを主成分とした半導体で構成されたコレクタ層と、
前記コレクタ層とタイプIIのヘテロ接合で接合され、前記コレクタ層の主成分と格子不整合する材料を主成分とした半導体で構成され、且つミスフィット転位が導入される臨界膜厚未満の膜厚である第１ベース層と、
前記第１ベース層と接合され、前記コレクタ層の主成分と格子整合するＡｌyＧａ1-yＡｓ（ｙ：Ａｌの組成比、ｙ＞０）を主成分とした半導体で構成された第２ベース層と、
前記第２ベース層とヘテロ接合されたＩｎＧａＰエミッタ層と、
前記エミッタ層を貫通し、前記第２ベース層の膜厚方向の一部にまで延在するベース電極と、
を有し、
前記コレクタ層は、前記ＧａＡｓを含有するｎ型半導体で構成され、前記第１ベース層及び前記第２ベース層は、それぞれの前記主成分を含有するｐ型半導体で構成され、
前記エミッタ層は、ｎ型半導体で構成され、
前記第２ベース層では、前記第１ベース層との接合の前の状態で、伝導帯下端のエネルギーが、前記第１ベース層の伝導帯下端のエネルギーから室温での自由電子の持つ熱エネルギー分差し引いた値以上に高い値を示す、
ヘテロ接合バイポーラトランジスタ。
前記コレクタ層とタイプIIのヘテロ接合で接合され、前記コレクタ層の主成分と格子不整合する材料を主成分とした半導体で構成され、且つミスフィット転位が導入される臨界膜厚未満の膜厚である第１ベース層と、
前記第１ベース層と接合され、前記コレクタ層の主成分と格子整合するＡｌyＧａ1-yＡｓ（ｙ：Ａｌの組成比、ｙ＞０）を主成分とした半導体で構成された第２ベース層と、
前記第２ベース層とヘテロ接合されたＩｎＧａＰエミッタ層と、
前記エミッタ層を貫通し、前記第２ベース層の膜厚方向の一部にまで延在するベース電極と、
を有し、
前記コレクタ層は、前記ＧａＡｓを含有するｎ型半導体で構成され、前記第１ベース層及び前記第２ベース層は、それぞれの前記主成分を含有するｐ型半導体で構成され、
前記エミッタ層は、ｎ型半導体で構成され、
前記第２ベース層では、前記第１ベース層との接合の前の状態で、伝導帯下端のエネルギーが、前記第１ベース層の伝導帯下端のエネルギーから室温での自由電子の持つ熱エネルギー分差し引いた値以上に高い値を示す、
ヘテロ接合バイポーラトランジスタ。
【請求項2】
第１ベース層と第２ベース層の接合の前の状態で、第１ベース層の価電子帯上端のエネルギーから第２ベース層の価電子帯上端のエネルギーを差し引いた値から、第１ベース層の伝導帯下端のエネルギーから第２ベース層の伝導帯下端のエネルギーを差し引いた値、を差し引いた値が正の値を示す、
請求項１に記載のヘテロ接合バイポーラトランジスタ。
請求項１に記載のヘテロ接合バイポーラトランジスタ。
【請求項3】
前記第１ベース層の主成分は、ＧａＳｂxＡｓ1-x(ｘ：Ｓｂの組成比、ｘ＞０)である、
請求項１又は請求項２に記載のヘテロ接合バイポーラトランジスタ。
請求項１又は請求項２に記載のヘテロ接合バイポーラトランジスタ。
【請求項4】
前記コレクタ層に対して前記第１ベース層及び前記第２ベース層を含むベース層の反対側に設けられ、Ｓｉを主成分とした半導体基板を有する、
請求項１〜請求項３の何れか１項に記載のヘテロ接合バイポーラトランジスタ。
請求項１〜請求項３の何れか１項に記載のヘテロ接合バイポーラトランジスタ。
【請求項5】
前記第１ベース層及び前記第２ベース層の少なくとも一方のキャリア濃度は、前記エミッタ層側から前記コレクタ層側に向かって小さくなる分布を示す、
請求項１又は請求項２に記載のヘテロ接合バイポーラトランジスタ。
請求項１又は請求項２に記載のヘテロ接合バイポーラトランジスタ。
【請求項6】
前記第１ベース層のＳｂ組成は前記エミッタ層側から前記コレクタ層側に向かって大きくなる分布を示す、
請求項３に記載のヘテロ接合バイポーラトランシスタ。
請求項３に記載のヘテロ接合バイポーラトランシスタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ヘテロ接合バイポーラトランジスタに関する。【背景技術】
【0002】
従来から、トランジスタのオフセット電圧を低減するため、ダブルヘテロ接合バイポーラトランジスタ（以下、ＤＨＢＴ：Double Heterojunction Bipolar Transistorと称す。）の開発が試みられている。【0003】
例えば特許文献１には、ＩｎＰのコレクタ層とヘテロ接合されたＧａＡｓＳｂの第１ベース層と、ＩｎＰのエミッタ層とヘテロ接合されたＩｎＧａＡｓの第２ベース層と、からなる２層構造のベース層を有するＤＨＢＴが開示されている。【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００３−２９７８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献１のＤＨＢＴでは、コレクタ層の材料にＧａＡｓに比べて高価なＩｎＰを使用しているため、ＤＨＢＴの低コスト化が困難であるという問題がある。【0006】
仮に特許文献１のＤＨＢＴにおいてコレクタ層の材料として安価なＧａＡｓを使用すると、コレクタ層上に形成される第１ベース層がコレクタ層と材料の違いにより格子不整合して、第１ベース層の結晶が歪んでしまう。同様に、コレクタ層上に第１ベース層を介して形成される第２ベース層がコレクタ層と格子不整合して、第２ベース層の結晶も歪んでしまう。【0007】
また、移動体通信用のパワーアンプに用いられるＤＨＢＴでは高周波ノイズ抑制の観点からベース層のシート抵抗値を下げるために、ベース層の膜厚を厚くすることが望まれる。しかしながら、ベース層の膜厚を厚くする際に、コレクタ層と格子不整合した第１ベース層や第２ベース層の膜厚がそれぞれ臨界膜厚以上となると、各層の結晶の歪みを緩和するため当該結晶中にミスフィット転位が導入され、電気的特性及び信頼性を極端に劣化させてしまうという問題がある。
【0008】
本発明はこのような事情に鑑みてなされたものであり、ＤＨＢＴにおいて、低コスト化と、電気的特性及び信頼性の劣化抑制を両立させることを目的とする。【課題を解決するための手段】
【0009】
本発明の一側面に係るヘテロ接合バイポーラトランジスタは、ＧａＡｓを主成分とした半導体で構成されたコレクタ層と、前記コレクタ層とヘテロ接合され、前記コレクタ層の主成分と格子不整合する材料を主成分とした半導体で構成され、且つミスフィット転位が導入される臨界膜厚未満の膜厚である第１ベース層と、前記第１ベース層と接合され、前記コレクタ層の主成分と格子整合する材料を主成分とした半導体で構成された第２ベース層と、前記第２ベース層とヘテロ接合されたエミッタ層と、を有する。
【発明の効果】
【0010】
本発明によれば、ＤＨＢＴにおいて、低コスト化と、電気的特性及び信頼性の劣化抑制を両立させることが可能となる。【図面の簡単な説明】
【0011】
【図1】第１実施形態に係るＤＨＢＴの平面図である。
【図5】ＧａＡｓに対するＧａＳｂｘＡｓ１−ｘの格子定数差（％）のＳｂの組成比依存性を、横軸をＳｂの組成比ｘとし、縦軸を格子定数差（％）として表したグラフ図である。
【図6】ＧａＳｂｘＡｓ１−ｘの臨界膜厚のＳｂの組成比依存性を、横軸をＳｂの組成比ｘとし、縦軸を臨界膜厚（ｎｍ）として表したグラフ図である。
【図7】第１実施形態に係るＤＨＢＴのコレクタ層、第１ベース層、第２ベース層及びエミッタ層の各層の接合前の熱平衡状態における各層のエネルギーバンド構造模式図である。
【図8A】第１実施形態に係るＤＨＢＴのコレクタ層、第１ベース層、第２ベース層及びエミッタ層の各層の接合後の状態における各層のエネルギーバンド構造模式図である。
【図9】第３実施形態に係るＤＨＢＴのコレクタ層、第１ベース層、第２ベース層及びエミッタ層の各層の接合前の熱平衡状態における各層のエネルギーバンド構造模式図である。
【図10A】第３実施形態に係るＤＨＢＴのコレクタ層、第１ベース層、第２ベース層及びエミッタ層の各層の接合後の状態における各層のエネルギーバンド構造模式図である。
【図11】第２実施形態に係るＤＨＢＴのコレクタ層、第１ベース層、第２ベース層及びエミッタ層の各層の接合前の熱平衡状態における各層のエネルギーバンド構造模式図である。
【図12A】第２実施形態に係るＤＨＢＴのコレクタ層、第１ベース層、第２ベース層及びエミッタ層の各層の接合後の状態における各層のエネルギーバンド構造模式図である。
【図13A】第４実施形態に係るＤＨＢＴにおいて、コレクタ層、第１ベース層、第２ベース層及びエミッタ層内のＳｂの組成比ｘの変化を、横軸を距離とし、縦軸をＳｂの組成比ｘとして表したグラフ図である。
【図13B】第４実施形態に係るＤＨＢＴにおいて、ベース層におけるエネルギーバンド構造の模式図である。
【図15A】第５実施形態に係るＤＨＢＴにおいて、コレクタ層、第１ベース層、第２ベース層及びエミッタ層内のＣドーピング濃度の変化を、横軸を距離とし、縦軸をＣドーピング濃度として表したグラフ図である。
【図15B】第５実施形態に係るＤＨＢＴにおいて、ベース層におけるエネルギーバンド構造の模式図である。
【図17A】本発明の第６実施形態に係るＤＨＢＴの平面図である。
【図18A】第６実施形態で説明したＤＨＢＴの製造工程図を示す図である。
【図20】第８実施形態に係る電力増幅器のブロック構成を示す図である。
【図21】第８実施形態に係る電力増幅器を構成する電力増幅器モジュールの実装形態を示す平面図である。
【図23】従来技術（上記特許文献１）のＤＨＢＴにおいて、ＧａＳｂＡｓからなる第１ベース層とＩｎＧａＡｓからなる第２ベース層で構成されたベース層におけるエネルギーバンド模式図である。
【発明を実施するための形態】
【0012】
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。即ち、本発明は、その趣旨を逸脱しない範囲で種々変形（各実施例を組み合わせる等）して実施することができる。また、以下の図面の記載において、同一または類似の部分には同一または類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。【0013】
（第１実施形態）本発明の第１実施形態に係るダブルヘテロ接合バイポーラトランジスタ（ＤＨＢＴ）は、主として、基板上にコレクタ層、ベース層、及びエミッタ層を備え、コレクタ層とベース層、及び、ベース層とエミッタ層がそれぞれへテロ接合されて構成されている。このＤＨＢＴは、シングルヘテロ接合バイポーラトランジスタ（以下、ＳＨＢＴと称す。）に比べてオフセット電圧の低減が図られている。
【0015】
図１及び図２に示すように、第１実施形態に係るＤＨＢＴ１０Ａでは、基板１２上に、サブコレクタ層１４が形成される。このサブコレクタ層１４上に、コレクタ層１６、単層の第１ベース層１８Ａと単層の第２ベース層１８Ｂで構成されるベース層１８、エミッタ層２０の各層が形成される。これらコレクタ層１６と第１ベース層１８Ａの接合は、ヘテロ接合１７とされている。また、第２ベース層１８Ｂとエミッタ層２０の接合も、ヘテロ接合１９とされている。このエミッタ層２０を介して、ベース電極２２が配置される。また、エミッタ層２０上には、例えば２層構造のコンタクト層２４が設けられている。【0016】
コンタクト層２４上にはエミッタ電極２６が、サブコレクタ層１４上にはコレクタ電極２８がそれぞれ配置される。コレクタ電極２８は、コレクタ配線３０を介して金属パッド３２と接続されている（図１参照）。ベース電極２２は、ベース配線３４を介して金属パッド３６と接続されている（図１参照）。エミッタ電極２６は、エミッタ配線３８を介して金属パッド４０と接続している。この金属パッド４０とコレクタ電極２８の間には、アイソレーション溝４２が形成されている。また、金属パッド３２，３６，４０は、ＤＨＢＴ１０Ａの外部と電気的接続のために用いられる。
【0017】
なお、以上に説明したＤＨＢＴ１０Ａの構造は、一例であって限定されるものではない。【0018】
例えば、ＤＨＢＴ１０Ａにおいて、後述するように基板１２とサブコレクタ層１４の材料が異なる場合、基板１２とサブコレクタ層１４の間には、単層又は多層のバッファー層が設けられてもよい。例えば、図３に示すＤＨＢＴ１０Ｂのように、基板１２とサブコレクタ層１４の間には、基板１２側から順に第１バッファー層５０Ａ、第２バッファー層５０Ｂ、及び第３バッファー層５０Ｃの３層のバッファー層５０が設けられてもよい。【0019】
また、第１ベース層１８Ａと第２ベース層１８Ｂは、単層でなく少なくとも一方が多層で構成されてもよい。例えば、図４に示すＤＨＢＴ１０Ｃのように、第２ベース層１８Ｂがコレクタ層１６側から順に第１層１８Ｃと第２層１８Ｄの２層で構成されてもよい。【0020】
また、エミッタ層２０とコンタクト層２４の間には、図示しない単層又は多層の所謂バラスト抵抗層が設けられてもよい。【0021】
＜各構成の説明＞次に、以上の構造を備えたＤＨＢＴ１０Ａの各構成の材料やバンド構造等について説明する。
【0022】
基板１２は、特に限定されないが、半絶縁性材料や半導体材料を主成分として含有していることが好ましい。半絶縁性としては例えばＧａＡｓやＩｎＰ、ＳｉＣ、ＧａＮ等が挙げられ、半導体材料としては例えばＳｉが挙げられる。そして、これらの中でも、ＩｎＰ等に比べて安価で大口径化が容易なＧａＡｓ又はＳｉを主成分として含有していることが好ましい。さらに、ＧａＡｓよりも安価で大口径化が容易なＳｉを主成分として含有していることが好ましい。なお、「主成分」とは、ある基板又はある層全体に占める主成分となる材料の割合が８０質量％以上であることをいう。したがって、基板１２は、主成分以外にも不純物を２０質量％未満ならば含有してもよい。ただし、半絶縁性という特性を保つという観点や低コスト化という観点からは、不純物が少ない方が好ましい。【0023】
仮に基板１２の材料としてＳｉを用いる場合は、後述するコレクタ層１６と材料（ＧａＡｓ）が異なり格子定数も異なる。したがって、例えば図３に示すように、基板１２とコレクタ層１６との間に、それぞれアンドープのＧａＡｓを構成材料とした、第１バッファー層５０Ａ（例えば膜厚２０ｎｍ）、第２バッファー層５０Ｂ（例えば膜厚０．７μｍ）、及び第３バッファー層５０Ｃ（例えば膜厚１μｍ）を設けることが好ましい。【0024】
サブコレクタ層１４の材料は、特に限定されないが、例えばｎ型ＧａＡｓ（Ｓｉ濃度５×１０１８ｃｍ−３）である。サブコレクタ層１４の膜厚も、特に限定されないが、例えば０．６μｍである。【0025】
コレクタ層１６は、コレクタ層１６の材料として従来から使用されているＩｎＰよりも安価で低コスト化できるＧａＡｓを主成分とした半導体で構成されている。また、コレクタ層１６の半導体は、ＧａＡｓ以外にも不純物（後述するドーパントを含む）を２０質量％未満ならば含有してもよい。また、ＧａＡｓの組成比は完全に１：１でなくてもよく、０．０１程度ならば１：１からずれてもよい。【0026】
なお、従来のコレクタ層の主成分として使用されている材料には、ＩｎＰ以外にも秩序化ＩｎＧａＰがある。しかし、この秩序化ＩｎＧａＰは、秩序化させるためにエピタキシャル成長において特定の結晶成長温度範囲に制御する必要があり、高度な制御技術を必要とするため工業的な観点でコストダウンが難しい。【0027】
これに対し、コレクタ層１６はＧａＡｓを主成分とした半導体で構成されており、ＩｎＧａＰを主成分とするよりも、エピタキシャル成長する際の高度な制御技術を必要としない。したがって、ＩｎＧａＰよりも低コスト化できる。また、コレクタ層１６の主成分とされるＧａＡｓは、従来から使用されている秩序化ＩｎＧａＰに比べて熱伝導率が良いため、コレクタ層１６側への放熱性が向上し、高温動作或いは高出力動作でのトランジスタ特性が改善するという効果もある。
【0028】
なお、ＧａＡｓを含有するコレクタ層１６全体は、ｎ型半導体であっても、ｐ型半導体であってもよい。コレクタ層１６がｎ型半導体である場合は、ＤＨＢＴ１０Ａはｎｐｎ接合となる。また、コレクタ層１６がｐ型半導体である場合は、ＤＨＢＴ１０Ａはｐｎｐ接合となる。ただし、ＧａＡｓは、電子移動度よりもホール移動度が非常に低いため（電子移動度は約０．８５ｍ2／(Ｖ ｓ)、ホール移動度は約０．０４ｍ2／(Ｖ ｓ)である。）ｐｎｐ接合より周波数特性が良いという観点から、ｎ型半導体である方が好ましい。なお、コレクタ層１６をｎ型にするためには、コレクタ層１６にＳｉやＳ，Ｓｅ，Ｔｅ、Ｓｎ等のドーパントをドープする。また、コレクタ層１６をｐ型にするためには、コレクタ層１６にＣやＭｇ，Ｂｅ，Ｚｎ，Ｃｄ等のドーパントをドープする。
【0029】
このコレクタ層１６と第１ベース層１８Ａとのヘテロ接合１７のタイプは、所謂「タイプI」、「タイプII」及び「タイプIII」と呼ばれるもののうち、いずれであってもよい。この接合タイプの判定は、ＣＶ（Capacitance-Voltage）法やＰＬ（photoluminescence）法により行うことができる。この接合タイプは、好ましくは、コレクタ層１６と第１ベース層１８Ａとの間の電子に対するエネルギー障壁を抑制するという観点（例えば図８Ａの伝導帯下端のエネルギーＥｃ参照）から、所謂「タイプII」と呼ばれるものがよい。一方で、エミッタ層２０と第２ベース層１８Ｂとのヘテロ接合１９のタイプは、所謂「タイプI」、「タイプII」及び「タイプIII」と呼ばれるもののうち、いずれであってもよい。この接合タイプは、好ましくは、電子の走行が速くなるという観点（例えば図８Ａの伝導帯下端のエネルギーＥｃ参照）から、所謂「タイプI」と呼ばれるものがよい。
【0030】
ベース層１８は、ＤＨＢＴ１０Ａを例えば移動体通信用のパワーアンプに用いる場合、そのシート抵抗値が、高周波ノイズ抑制の観点から、２００Ω／ｓｑｕａｒｅ以下であることが好ましい。このシート抵抗値を２００Ω／ｓｑｕａｒｅ以下とするには、ベース層１８の膜厚をシート抵抗値が２００Ω／ｓｑｕａｒｅ以下となる膜厚まで厚くすればよい。【0031】
ベース層１８の第１ベース層１８Ａは、コレクタ層１６の主成分（ＧａＡｓ）と格子不整合する材料を主成分とした半導体で構成されている。なお、本実施形態の「格子整合」とは、２つの材料の格子定数が完全一致する場合だけでなく、２つの材料の格子定数差が無視できる程度の歪みが生じ得る±０．１３％以内の場合も含むものとする。すなわち、ベース層１８の半導体は、上述した「格子整合」の定義により、ＧａＡｓの格子定数である約５．６５３Åと±０．１３％以外の差の格子定数（５．６４５Å未満又は５．６６０Å超）を有した材料が第１ベース層１８Ａの主成分としている。【0032】
上記条件を満たす主成分としては、特に限定されないが、例えばＧａＳｂｘＡｓ１−ｘ（ｘはＳｂの組成比で、ｘ＞０）が挙げられる。主成分がＧａＳｂｘＡｓ１−ｘであるときは、図５に示すように、Ｓｂの組成比ｘがごく僅かな場合（例えばｘが０．０１以下の場合）を除き、ＧａＡｓとの格子定数差が＋０．１３％超となるからである。【0033】
第１ベース層１８Ａの膜厚は、第１ベース層１８Ａの結晶中、特に第１ベース層１８Ａとコレクタ層１６との界面に、ミスフィット転位が導入される臨界膜厚未満とされている。
【0034】
例えば、第１ベース層１８Ａの主成分がＧａＳｂｘＡｓ１−ｘの場合、図６に示すように、臨界膜厚Ｔ１は、Ｔ１＝４．２６ｘ−１．２１（ｎｍ）で表される。したがって、この場合、第１ベース層１８Ａの膜厚は、Ｔ１＝４．２６ｘ−１．２１（ｎｍ）未満とされる。【0035】
このように、本実施形態では、第１ベース層１８Ａの膜厚が臨界膜厚Ｔ１未満なので、第１ベース層１８Ａの結晶中にミスフィット転位が導入されない。
【0036】
ここで、上述したようにシート抵抗値が２００Ω／ｓｑｕａｒｅ以下となるベース層１８の膜厚を確保するためには、第１ベース層１８Ａの臨界膜厚Ｔ１以上必要となる場合がある。例えば参考例として、ＧａＳｂ０．１Ａｓ０．９の層（Ｃ濃度４×１０１９ｃｍ−３）のみでＤＨＢＴのベース層を形成しようとした場合、２００Ω／ｓｑｕａｒｅ以下のシート抵抗値を実現するためには１４０ｎｍ以上の膜厚が必要となる。しかしながら、参考例ではＧａＡｓのコレクタ層とＧａＳｂ０．１Ａｓ０．９のベース層との格子定数差が約１％存在するため、ベース層の膜厚が７０ｎｍを超えると結晶中にミスフィット転位が導入されて電気的特性及び信頼性を極端に悪化させる。【0037】
これに対し、本実施形態に係るＤＨＢＴ１０Ａでは、第１ベース層１８Ａの膜厚を臨界膜厚Ｔ１未満とすることで、ミスフィット転位の導入を抑制（回避）し、電気的特性及び信頼性の劣化抑制ができる。これにより、本実施形態に係るＤＨＢＴ１０Ａでは、上記低コスト化と、電気的特性及び信頼性の劣化抑制を両立させることができる。【0038】
また、シート抵抗値が２００Ω／ｓｑｕａｒｅ以下となるベース層１８の膜厚を確保する場合には、第１ベース層１８Ａの膜厚を臨界膜厚Ｔ１未満としつつ、後述する第２ベース層１８Ｂの膜厚を厚くすることで対応が可能となる。これにより、本実施形態に係るＤＨＢＴ１０Ａでは、ミスフィット転位の導入を抑制し、且つ、２００Ω／ｓｑｕａｒｅ以下のシート抵抗を実現することができる。
【0039】
ベース層１８の第２ベース層１８Ｂは、第１ベース層１８Ａと接合され、第１ベース層１８Ａとは逆に、コレクタ層１６の主成分（ＧａＡｓ）と格子整合する材料を主成分として含有している。すなわち、上述した「格子整合」の定義により、ＧａＡｓの格子定数である約５．６５３Åと±０．１３％以内の差の格子定数（５．６４５Å以上５．６６０Å以下）を有した材料が第２ベース層１８Ｂの主成分とされている。【0040】
上記条件を満たす主成分としては、特に限定されないが、例えばコレクタ層１６の主成分と同じＧａＡｓや格子定数が約５．６５３Å以上５．６６０Å未満であるＡｌyＧａ1-yＡｓ等が挙げられる（ただし、ｙはＡｌの組成比であり、ｙ＞０）。また、第２ベース層１８Ｂの主成分は、ターンオン電圧のバラツキが改善され歩留まりが向上できるという観点から、３元混晶の材料（例えばＡｌＧａＡｓ）よりも２元混晶の材料（例えばＧａＡｓ）であることが好ましい。なぜなら、ＤＨＢＴ１０Ａのターンオン電圧はエミッタ層２０と接する第２ベース層１８Ｂのバンドギャップエネルギーにより決まるからである。より具体的に、主成分が例えばＡｌＧａＡｓの３元混晶の材料だと、III族元素であるＡｌとＧａの濃度比によりバンドギャップエネルギーが変化し、そのバラツキはエピタキシャル成長技術の制御性に依存してしまうが、主成分が例えばＧａＡｓの２元混晶の材料だと、III族元素はＧａのみでありバンドギャップエネルギーのバラツキが基本的に無いからである。
【0041】
なお、特許文献１のＤＨＢＴでは、コレクタ層の材料に格子定数が約５．８６９ÅであるＩｎＰを使用し、格子定数が約５．９１８９ÅであるＧａＳｂ０．６Ａｓ０．４の第１ベース層を使用している。【0042】
しかしながら、ＩｎＰは、コレクタ層の材料として使われるＧａＡｓに比べて高価であり、ＤＨＢＴの低コスト化が困難であるという問題がある。【0043】
仮に特許文献１のＤＨＢＴにおいてコレクタ層の材料として安価なＧａＡｓを使用すると、ＧａＡｓの格子定数が約５．６５３Åなので、コレクタ層と第１ベース層との格子定数差が約４．７％となり、上記０．１３％よりも大きくなる。この結果、コレクタ層上に形成される第１ベース層がコレクタ層と格子不整合して、第１ベース層の結晶が歪んでしまう。同様に、コレクタ層の材料としてＧａＡｓを使用すると、コレクタ層と、格子定数が約５．８６ÅであるＩｎＧａＡｓの第２ベース層との格子定数差が約３．６％となり、上記０．１３％よりも大きくなる。この結果、コレクタ層上に第１ベース層を介して形成される第２ベース層がコレクタ層と格子不整合して、第２ベース層の結晶も歪んでしまう。【0044】
一方で、本実施形態では、コレクタ層１６と格子不整合する第１ベース層１８Ａと、コレクタ層１６と格子整合する第２ベース層１８Ｂとを有しているため、第２ベース層１８Ｂには臨界膜厚Ｔ１がなく、上述したように、シート抵抗値が例えば２００Ω／ｓｑｕａｒｅ以下となるベース層１８の膜厚を確保する場合には、第１ベース層１８Ａの膜厚を臨界膜厚Ｔ１未満としつつ、後述する第２ベース層１８Ｂの膜厚を厚くすることができるようになる。
【0045】
次に、コレクタ層１６、第１ベース層１８Ａ、第２ベース層１８Ｂ及びエミッタ層２０の各層のバンド構造について説明する。図７は、本実施形態に係るＤＨＢＴ１０Ａのコレクタ層１６、第１ベース層１８Ａ、第２ベース層１８Ｂ及びエミッタ層２０の各層の接合前の熱平衡状態における各層のエネルギーバンド構造模式図である。また図８Ａは、本実施形態に係るＤＨＢＴ１０Ａのコレクタ層１６、第１ベース層１８Ａ、第２ベース層１８Ｂ及びエミッタ層２０の各層の接合後の状態における各層のエネルギーバンド構造模式図である。また図８Ｂは、図８Ａに示すベース層１８におけるエネルギーバンド構造模式図の拡大説明図である。また図２３は、従来技術（上記特許文献１）のＤＨＢＴにおいて、ＧａＳｂＡｓからなる第１ベース層とＩｎＧａＡｓからなる第２ベース層で構成されたベース層におけるエネルギーバンド模式図である。【0046】
なお、図７及び図８中の符号は以下の意味を示す。「Ｅｃ」：ＤＨＢＴのバンド構造における伝導帯下端のエネルギー
「Ｅｖ」：ＤＨＢＴのバンド構造における価電子帯上端のエネルギー
「Ｅｃｃ」：コレクタ層１６の伝導帯下端のエネルギー
「Ｅｃｂ１」：第１ベース層１８Ａの伝導帯下端のエネルギー
「Ｅｃｂ２」：第２ベース層１８Ｂの伝導帯下端のエネルギー
「Ｅｃｅ」：エミッタ層２０の伝導帯下端のエネルギー
「Ｅｖｃ」：コレクタ層１６の価電子帯上端のエネルギー
「Ｅｖｂ１」：第１ベース層１８Ａの価電子帯上端のエネルギー
「Ｅｖｂ２」：第２ベース層１８Ｂの価電子帯上端のエネルギー
「Ｅｖｅ」：エミッタ層２０の価電子帯上端のエネルギー
【0047】
従来技術のｎｐｎ接合のＤＨＢＴでは、図２３に示すように、伝導帯下端エネルギーＥｃにおいて、エミッタ層２０からベース層１８に流れる電子に対して、第１ベース層と第２ベース層の界面には、エネルギー障壁６０が存在している。電子は、トンネリングによりこのエネルギー障壁６０を通過するが、トンネル確率の割合で走行が妨げられる電子が存在する。この結果、エネルギー障壁６０が電子の走行を阻害してしまう。【0048】
本実施形態のＤＨＢＴ１０Ａでは、特に各層のバンド構造に限定はないが、ｎｐｎ接合である場合、図７に示すように、第２ベース層１８Ｂは、第１ベース層１８Ａとの接合の前の熱平衡状態で、第２ベース層１８Ｂの伝導帯下端のエネルギーＥｃｂ２が、第１ベース層１８Ａの伝導帯下端のエネルギーＥｃｂ１から室温（３００Ｋ）での自由電子の持つ熱エネルギー分（０．０２６ｅＶ）差し引いた値Ｅ０以上に高い値を示すことが好ましい（Ｅｃｂ２≧Ｅ０＝Ｅｃｂ１−０．０２６）。これにより、図８Ａ及び図８Ｂに示すように、伝導帯下端エネルギーＥｃにおいて、第１ベース層１８Ａと第２ベース層１８Ｂの界面６２に、エミッタ層２０からベース層１８に流れる電子６４に対するエネルギー障壁６０を無くす又は電子の走行に問題のない程度のエネルギー障壁６０とすることができるからである。【0049】
なお、エネルギー障壁６０を無くすには、第２ベース層１８Ｂの伝導帯下端のエネルギーＥｃｂ２が、第１ベース層１８Ａの伝導帯下端のエネルギーＥｃｂ１以上に高い値を示すように、第１ベース層１８Ａと第２ベース層１８Ｂの材料を適宜選択すればよい。このような条件を満たす一例として、他の実施形態で説明するが例えば、図９、図１０Ａ及び図１２Ｂに示すように、第１ベース層１８Ａの材料（主成分）としてＧａＳｂｘＡｓ１−ｘを選択し、第２ベース層１８Ｂの材料（主成分）としてＡｌｙＧａ１−ｙＡｓを選択すればよい。
【0050】
また、電子の走行に問題のない程度のエネルギー障壁６０とするためには、第２ベース層１８Ｂの伝導帯下端のエネルギーＥｃｂ２が、第１ベース層１８Ａの伝導帯下端のエネルギーＥｃｂ１から室温での自由電子の持つ熱エネルギー分（０．０２６ｅＶ）差し引いた値Ｅ０以上に高く、且つ、第１ベース層１８Ａの伝導帯下端のエネルギーＥｃｂ１よりも低い値を示すように、第１ベース層１８Ａと第２ベース層１８Ｂの材料を適宜選択すればよい。第２ベース層１８Ｂの伝導帯下端のエネルギーＥｃｂ２が上記Ｅ０以上に高いと、電子６４が室温での熱によって簡単にエネルギー障壁を乗り越えることができるからである。【0051】
このような条件を満たす一例として、他の実施形態で説明するが例えば、図１１、図１２Ａ及び図１２Ｂに示すように、第１ベース層１８Ａの材料（主成分）としてＧａＳｂｘＡｓ１−ｘを選択し、第２ベース層１８Ｂの材料（主成分）としてＧａＡｓを選択すればよい。【0052】
以上のように、界面６２のエネルギー障壁６０を無くす又は電子の走行に問題のない程度のエネルギー障壁６０とすれば、電子の高速走行が可能となり、ＤＨＢＴ１０Ａの高速化を図ることができる。【0053】
このＤＨＢＴ１０Ａの高速化を図る別の手段及び高速化をさらに図る手段としては、図７に示すように、第１ベース層１８Ａと第２ベース層１８Ｂの接合の前の熱平衡状態で、第１ベース層１８Ａの価電子帯上端のエネルギーＥｖｂ１から第２ベース層１８Ｂの価電子帯上端のエネルギーＥｖｂ２を差し引いた値ΔＥｖ２から、第１ベース層１８Ａの伝導帯下端のエネルギーＥｃｂ１から第２ベース層１８Ｂの伝導帯下端のエネルギーＥｃｂ２を差し引いた値ΔＥｃ２、を差し引いた値ΔＥｖ２−ΔＥｃ２が正の値を示すように、第１ベース層１８Ａと第２ベース層１８Ｂの材料を適宜選択すればよい。
【0054】
このようにすれば、図８Ｂに示すように、伝導帯下端エネルギーＥｃにおいて、第１ベース層と第２ベース層の界面６２に、エネルギー段差６６が存在するようになる。このエネルギー段差６６は、電子に対する内部電界を発生させるため電子を加速し、さらなるＤＨＢＴ１０Ａの高速化を実現することができる。【0055】
他にも、ＤＨＢＴ１０Ａの高速化を図る別の手段及び高速化をさらに図る手段としては、ベース層１８のキャリア濃度を電子又は正孔の流れる方向に向かって小さくなる分布を示すようにすることが挙げられる。例えばＤＨＢＴ１０Ａがｎｐｎ接合の場合には、第１ベース層１８Ａ及び第２ベース層１８Ｂの少なくとも一方のキャリア濃度を、電子の流れる方向であるエミッタ層２０側からコレクタ層１６側に向かって小さくなる分布を示すようにする。また例えばＤＨＢＴ１０Ａがｐｎｐ接合の場合には、第１ベース層１８Ａ及び第２ベース層１８Ｂの少なくとも一方のキャリア濃度を、正孔の流れる方向であるコレクタ層１６側からエミッタ層２０側に向かって小さくなる分布を示すようにする。【0056】
なお、具体的なキャリア濃度の分布の仕方については、他の実施形態で例示する。【0057】
図２に戻って、エミッタ層２０の材料は、半導体であれば特に限定されない。ただし、エミッタ層２０は、第２ベース層１８Ｂとヘテロ接合されるため、第２ベース層１８Ｂの主成分と格子整合する材料を主成分とした半導体で構成されることが好ましい。具体的には、第２ベース層１８Ｂの半導体がＡｌｙＧａ１−ｙＡｓ又はＧａＡｓを主成分としている場合、ＩｎＧａＰ又はＡｌｙＧａ１−ｙＡｓを主成分とした半導体で構成されていることが好ましい。ただし、ヘテロ接合を前提としているため、両者の主成分は同一とはならない。【0058】
ベース電極２２、エミッタ電極２６、コレクタ電極２８の材料は、特に限定されないが、例えばＴｉ／Ｐｔ／Ａｕ、ＷＳｉ、又はＡｕＧｅ／Ｎｉ／Ａｕ等である。【0059】
＜主な効果＞以上、本発明の第１実施形態に係るＤＨＢＴ１０Ａによれば、コレクタ層１６の主成分をＧａＡｓとすることで、ＤＨＢＴ１０Ａの低コスト化を図ることができる。また、ＤＨＢＴ１０Ａによれば、第１ベース層１８Ａの膜厚を臨界膜厚Ｔ１未満とすることで、電気的特性及び信頼性の劣化抑制ができる。これにより、ＤＨＢＴ１０Ａでは、低コスト化と、電気的特性及び信頼性の劣化抑制を両立させることができる。
【0060】
（第２実施形態）次に、本発明の第２実施形態に係るＤＨＢＴについて説明する。
【0061】
本発明の第２実施形態に係るＤＨＢＴは、第１実施形態で説明した図２に示すＤＨＢＴ１０Ａの具体例である。【0062】
本第２実施形態に係るＤＨＢＴ１０Ａは、エミッタサイズが３μｍ×２０μｍの矩形エミッタを用いたｎｐｎ接合のトランジスタである。【0063】
本第２実施形態に係るＤＨＢＴ１０Ａでは、基板１２は、ＧａＡｓで構成されている。サブコレクタ層１４は、ｎ型ＧａＡｓ (Ｓｉドーピング濃度５×１０１８ｃｍ−３、膜厚０．６μｍ)で構成されている。なお、図示してないが、本第２実施形態では、基板１２とサブコレクタ層１４との間には、アンドープＧａＡｓで構成されたバッファー層（膜厚１μｍ）が設けられている。【0064】
コレクタ層１６は、ｎ型ＧａＡｓ（Ｓｉドーピング濃度１×１０１６ｃｍ−３、膜厚１．０μｍ）で構成されている。第１ベース層１８Ａは、ｐ型ＧａＳｂ０．１Ａｓ０．９（Ｃドーピング濃度４×１０１９ｃｍ−３、膜厚５０ｎｍ）で構成されている。第２ベース層１８Ｂは、ｐ型ＧａＡｓ（Ｃドーピング濃度４×１０１９ｃｍ−３、膜厚１００ｎｍ）で構成されている。エミッタ層２０は、ｎ型Ｉｎ０．５Ｇａ０．５Ｐ（Ｓｉ濃度３×１０１７ｃｍ−３、膜厚３０ｎｍ）で構成されている。【0065】
コンタクト層２４Ａは、ｎ型ＧａＡｓコンタクト層（Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）で構成されている。コンタクト層２４Ｂは、ｎ型ＩｎＧａ０．５Ａｓ０．５（Ｓｉ濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）で構成されている。コレクタ電極２８は、ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）を積層して構成されている。ベース電極２２は、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ(膜厚２００ｎｍ)を積層して構成されている。【0066】
以上、本第２実施形態に係るＤＨＢＴ１０Ａによれば、コレクタ層１６がｎ型ＧａＡｓで構成されているため、ＩｎＰや秩序化ＩｎＧａＰで構成する場合に比べて、ＤＨＢＴ１０Ａの低コスト化を図ることができる。【0067】
また、第１ベース層１８Ａがコレクタ層１６のＧａＡｓと格子不整合するｐ型ＧａＳｂ0.1Ａｓ0.9で構成されている。この臨界膜厚Ｔ１は、図６に示すように、Ｔ１＝４．２６ｘ-1.21（ｎｍ）で表されるため、ｘに０．１を代入すると、６９．０８９ｎｍである。第１ベース層１８Ａの膜厚は５０ｎｍとされているため、臨界膜厚Ｔ１＝６９．０８９ｎｍ未満である。したがって、第１ベース層１８Ａがコレクタ層１６のＧａＡｓと格子不整合するｐ型ＧａＳｂ0.1Ａｓ0.9で構成されても、第１ベース層１８Ａの結晶中にはミスフィット転位が導入されず、電気的特性及び信頼性の劣化抑制ができる。
【0068】
この結果、本第２実施形態に係るＤＨＢＴ１０Ａでは、低コスト化と、電気的特性及び信頼性の劣化抑制を両立させることができる。また、エミッタ層２０と接する第２ベース層１８BがＧａＡｓで構成されているため、３元混晶の材料（例えばＡｌＧａＡｓ）よりも、ターンオン電圧のバラツキが改善され歩留まりが向上できる。さらに、本第２実施形態に係るＤＨＢＴ１０Ａでは、第１ベース層１８Ａの膜厚を臨界膜厚Ｔ１未満としつつ、コレクタ層１６のＧａＡｓと格子整合するｐ型ＧａＡｓで構成された第２ベース層１８Ｂの膜厚を１００ｎｍと厚くしている。これにより、ミスフィット転位の導入を抑制し、且つ、高周波ノイズ抑制の観点から望まれる２００Ω／ｓｑｕａｒｅ以下、具体的には１８８Ω／ｓｑｕａｒｅのシート抵抗を実現することができる。
【0069】
また、本第２実施形態に係るＤＨＢＴ１０Ａでは、ｎｐｎ接合なので、エミッタ層２０側からコレクタ層側１６に向かって電子６４が流れる。ここで、本第２実施形態に係るＤＨＢＴ１０Ａでは、第１ベース層１８Ａの材料としてＧａＳｂｘＡｓ１−ｘを選択し、第２ベース層１８Ｂの材料としてＧａＡｓを選択している。したがって、図１１に示すように、第２ベース層１８Ｂの伝導帯下端のエネルギーＥｃｂ２が、第１ベース層１８Ａの伝導帯下端のエネルギーＥｃｂ１から室温での自由電子の持つ熱エネルギー分（０．０２６ｅＶ）差し引いた値Ｅ０以上に高く、且つ、第１ベース層１８Ａの伝導帯下端のエネルギーＥｃｂ１よりも低い値を示す。【0070】
この結果、本第２実施形態に係るＤＨＢＴ１０Ａでは、図１２Ａ及び図１２Ｂに示すように、伝導帯下端のエネルギーＥｃにおける第１ベース層１８Ａと第２ベース層１８Ｂの界面６２には、電子の走行に問題のない程度のエネルギー障壁６０が存在するようになる。このエネルギー障壁６０は、室温での自由電子の持つ熱エネルギー分よりも低い０．０１６ｅＶなので、エミッタ層２０側から流れる電子６４が室温での熱によって簡単にエネルギー障壁６０を乗り越えることができるからである。これにより、本第２実施形態に係るＤＨＢＴ１０Ａでは、電子６４の高速走行が可能となり、ＤＨＢＴ１０Ａの高速化を図ることができる。【0071】
また、本第２実施形態に係るＤＨＢＴ１０Ａでは、図１１に示すように、第１ベース層１８Ａと第２ベース層１８Ｂの接合の前の熱平衡状態で、第１ベース層１８Ａの価電子帯上端のエネルギーＥｖｂ１から第２ベース層１８Ｂの価電子帯上端のエネルギーＥｖｂ２を差し引いた値ΔＥｖ２（０．１８ｅＶ）から、第１ベース層１８Ａの伝導帯下端のエネルギーＥｃｂ１から第２ベース層１８Ｂの伝導帯下端のエネルギーＥｃｂ２を差し引いた値ΔＥｃ２（０．０１６ｅＶ）、を差し引いた値ΔＥｖ２−ΔＥｃ２が正の値（０．１８−０．０１６＝０．１６４＞０）を示す。
【0072】
このようにすれば、図１２Ｂに示すように、伝導帯下端エネルギーＥｃにおいて、第１ベース層１８Ａと第２ベース層１８Ｂの界面６２に、約０．１６ｅＶのエネルギー段差６６が存在するようになる。このエネルギー段差６６は、電子６４に対する内部電界を発生させるため電子６４を加速し、さらなるＤＨＢＴ１０Ａの高速化を実現することができる。【0073】
（第３実施形態）次に、本発明の第３実施形態に係るＤＨＢＴについて説明する。
【0074】
本発明の第３実施形態に係るＤＨＢＴは、第１実施形態で説明した図２に示すＤＨＢＴ１０Ａの第２実施形態とは異なる他の具体例である。【0075】
本第３実施形態に係るＤＨＢＴ１０Ａの各構成は、第２ベース層１８Ｂの材料を除き、第２実施形態の各構成と同様である。【0076】
本第３実施形態に係るＤＨＢＴ１０Ａでは、第２ベース層１８Ｂは、ｐ型Ａｌ０．０５Ｇａ０．９５Ａｓ（Ｃドーピング濃度４×１０１９ｃｍ−３、膜厚１００ｎｍ）で構成されている。【0077】
以上、本第３実施形態に係るＤＨＢＴ１０Ａによれば、コレクタ層１６がｎ型ＧａＡｓで構成されているため、第２実施形態と同様に、ＤＨＢＴ１０Ａの低コスト化を図ることができる。また、第１ベース層１８Ａがコレクタ層１６のＧａＡｓと格子不整合するｐ型ＧａＳｂ０．１Ａｓ０．９で構成されているため、第２実施形態と同様に、電気的特性及び信頼性の劣化抑制ができる。この結果、本第３実施形態に係るＤＨＢＴ１０Ａでは、低コスト化と、電気的特性及び信頼性の劣化抑制を両立させることができる。【0078】
本第３実施形態に係るＤＨＢＴ１０Ａでは、第２実施形態と同様、高周波ノイズ抑制の観点から望まれる２００Ω／ｓｑｕａｒｅ以下、具体的には１９７Ω／ｓｑｕａｒｅのシート抵抗を実現することができる。【0079】
また、本第３実施形態に係るＤＨＢＴ１０Ａでは、第１ベース層１８Ａの材料としてＧａＳｂｘＡｓ１−ｘを選択し、第２ベース層１８Ｂの材料としてｐ型Ａｌ０．０５Ｇａ０．９５Ａｓを選択している。したがって、図９に示すように、第２ベース層１８Ｂの伝導帯下端のエネルギーＥｃｂ２が、値Ｅ０以上に高く、且つ、第１ベース層１８Ａの伝導帯下端のエネルギーＥｃｂ１よりも高い値を示す。【0080】
この結果、本第３実施形態に係るＤＨＢＴ１０Ａでは、図１０Ａ及び図１０Ｂに示すように、伝導帯下端のエネルギーＥｃにおける第１ベース層１８Ａと第２ベース層１８Ｂの界面６２には、本第２実施形態と異なりエネルギー障壁６０が存在しなくなる。これにより、本第３実施形態に係るＤＨＢＴ１０Ａでは、エミッタ層２０側から流れる電子６４の高速走行が可能となり、ＤＨＢＴ１０Ａの高速化を図ることができる。【0081】
また、本第３実施形態に係るＤＨＢＴ１０Ａでは、図９に示すように、第１ベース層１８Ａと第２ベース層１８Ｂの接合の前の熱平衡状態で、第１ベース層１８Ａの価電子帯上端のエネルギーＥｖｂ１から第２ベース層１８Ｂの価電子帯上端のエネルギーＥｖｂ２を差し引いた値ΔＥｖ２（０．２０ｅＶ）から、第１ベース層１８Ａの伝導帯下端のエネルギーＥｃｂ１から第２ベース層１８Ｂの伝導帯下端のエネルギーＥｃｂ２を差し引いた値ΔＥｃ２（−０．０２４ｅＶ）、を差し引いた値ΔＥｖ２−ΔＥｃ２が正の値（０．２０＋０．０２４＝０．２２４＞０）を示す。【0082】
このようにすれば、図１０Ｂに示すように、伝導帯下端エネルギーＥｃにおいて、第１ベース層１８Ａと第２ベース層１８Ｂの界面６２に、約０．２２ｅＶのエネルギー段差６６が存在するようになる。このエネルギー段差６６は、電子６４に対する内部電界を発生させるため電子６４を加速し、さらなるＤＨＢＴ１０Ａの高速化を実現することができる。【0083】
（第４実施形態）次に、本発明の第４実施形態に係るＤＨＢＴについて説明する。
【0084】
本発明の第４実施形態に係るＤＨＢＴは、第１実施形態で説明した図２に示すＤＨＢＴ１０Ａの第２及び第３実施形態とは異なる他の具体例である。【0085】
本第４実施形態に係るＤＨＢＴ１０Ａの各構成は、第１ベース層１８Ａの組成比を除き、第２実施形態の各構成と同様である。【0086】
本第４実施形態の第１ベース層１８Ａは、ＧａＳｂｘＡｓ１−ｘで構成されており、図１３Ａに示すように、第１ベース層１８Ａ内のＳｂの組成比ｘに対して、電子の流れる方向であるエミッタ層２０側からコレクタ層１６側に向かって大きくなる分布を示すようにする。より具体的には、第１ベース層１８Ａがコレクタ層１６に接する部分でｘを０．１とし、第１ベース層１８Ａが第２ベース層１８Ｂに接する部分でｘを０とし、その間のｘを直線的に変化させている。【0087】
以上、本第４実施形態に係るＤＨＢＴ１０Ａによれば、第２実施形態と同様の効果が得られる他、図１３Ｂに示すように、第１ベース層１８Ａ内では伝導帯下端のエネルギーＥｃが、エミッタ層２０側（第２ベース層１８Ｂ側）からコレクタ層１６側に向かって徐々に低くなる傾斜７０Ａを有した構造となる。この伝導帯下端のエネルギーＥｃにおける傾斜７０Ａは、電子６４に対する内部電界として働くため、電子６４は第１ベース層１８Ａ内でさらに加速され、ＤＨＢＴ１０Ａの高速化が実現できる。【0088】
なお、本第４実施形態では、第１ベース層１８Ａ中のＳｂの組成比ｘを直線的に変化させた例を説明したが、組成比ｘがエミッタ層２０側からコレクタ層１６側に向かって大きくなる分布を示すのであれば、どのような変化のさせ方でもよい。例えば、組成比ｘを、図１４Ａに示すようにステップ的に変化させてもよい。他にも、組成比ｘを、図１４Ｂに示すように、円弧状のような曲線的に変化させてもよい。また他にも、組成比ｘを、図１４Ｃに示すように、２次関数のような曲線的に変化させてもよい。
【0089】
また、第１ベース層１８Ａがコレクタ層１６に接する部分でｘを０．１とし、第１ベース層１８Ａが第２ベース層１８Ｂに接する部分でｘを０として説明したが、ｘの値はこの限りではない。【0090】
（第５実施形態）次に、本発明の第５実施形態に係るＤＨＢＴについて説明する。
【0091】
本発明の第５実施形態に係るＤＨＢＴは、第１実施形態で説明した図２に示すＤＨＢＴ１０Ａの第２及び第３実施形態とは異なる他の具体例である。【0092】
本第５実施形態に係るＤＨＢＴ１０Ａの各構成は、第１ベース層１８Ａ及び第２ベース層１８ＢのＣドーピング濃度（キャリア濃度）を除き、第２実施形態の各構成と同様である。【0093】
本第５実施形態の第１ベース層１８Ａ及び第２ベース層１８Ｂにおいては、図１５Ａに示すように、Ｃドーピング濃度に対して、電子の流れる方向であるエミッタ層２０側からコレクタ層１６側に向かって小さくなる分布を示すようにする。より具体的には、第１ベース層１８Ａがコレクタ層１６に接する部分でＣドーピング濃度を４×１０１９ｃｍ−３とし、第２ベース層１８Ｂがエミッタ層２０に接する部分でＣドーピング濃度を５×１０１９ｃｍ−３とし、その間のＣドーピング濃度を直線的に変化させている。【0094】
以上、本第５実施形態に係るＤＨＢＴ１０Ａによれば、第２実施形態と同様の効果が得られる他、図１５Ｂに示すように、第１ベース層１８Ａ内及び第２ベース層１８Ｂ内では伝導帯下端のエネルギーＥｃが、エミッタ層２０側からコレクタ層１６側に向かって徐々に低くなる傾斜７０Ｂを有した構造となる。この伝導帯下端のエネルギーＥｃにおける傾斜７０Ｂは、電子６４に対する内部電界として働くため、電子６４は第２ベース層１８Ｂ内及び第１ベース層１８Ａ内でさらに加速され、ＤＨＢＴ１０Ａの高速化が実現できる。
【0095】
なお、本第５実施形態では、第１ベース層１８Ａ及び第２ベース層１８Ｂ内のＣドーピング濃度を直線的に変化させた例を説明したが、Ｃドーピング濃度がエミッタ層２０側からコレクタ層１６側に向かって小さくなる分布を示すのであれば、どのような変化のさせ方でもよい。例えば、図１６Ａに示すように、Ｃドーピング濃度を第１ベース層１８Ａ内と第２ベース層１８Ｂ内では一定とし、第１ベース層１８Ａと第２ベース層１８Ｂの間でステップ的に変化させてもよい。他にも、図１６Ｂに示すように、Ｃドーピング濃度を第１ベース層１８Ａ内では一定とし、第２ベース層１８Ｂ内でステップ的に変化させてもよい。また他にも、図１６Ｃに示すように、Ｃドーピング濃度を第１ベース層１８Ａ内では一定とし、第２ベース層１８Ｂ内では傾斜させてもよい。さらに他にも、図１６Ｄに示すように、Ｃドーピング濃度を第２ベース層１８Ｂ内では一定とし、第１ベース層１８Ａ内では傾斜させてもよい。【0096】
また、第１ベース層１８Ａがコレクタ層１６に接する部分でＣドーピング濃度を４×１０１９ｃｍ−３とし、第２ベース層１８Ｂがエミッタ層２０に接する部分でＣドーピング濃度を５×１０１９ｃｍ−３として説明したが、Ｃドーピング濃度の値はこの限りではない。【0097】
（第６実施形態）次に、本発明の第６実施形態に係るＤＨＢＴについて説明する。
【0098】
この第６実施形態は、第２実施形態で説明したＤＨＢＴ１０Ａ（単位ＨＢＴ）を並列接続した点が第２実施形態と異なっている。【0100】
このように単位ＨＢＴを並列接続したＤＨＢＴ１００によると、第２実施形態と同様な効果に加え、大電力を扱うことができる。なお、第３〜第５実施形態で説明したＤＨＢＴ１０Ａについても当該ＤＨＢＴ１０Ａを並列接続することにより、同様に、大電力を扱うことが可能になる。【0101】
（第７実施形態）次に、本発明の第７実施形態に係るＤＨＢＴについて説明する。
【0103】
まず、図１８Ａに示すように、半絶縁性のＧａＡｓからなる基板１２の上に、アンドープＧａＡｓからなるバッファー層５０（膜厚１μｍ）、ｎ型ＧａＡｓからなるサブコレクタ層１４（Ｓｉドーピング濃度５×１０１８ｃｍ−３、膜厚０．６μｍ）を有機金属気相エピタキシー法により積層させる。【0104】
次に、サブコレクタ層１４の上に、n型ＧａＡｓからなるコレクタ層１６（Ｓｉドーピング濃度５×１０１６ｃｍ−３、膜厚１．０μｍ）、ｐ型ＧａＳｂ０．１Ａｓ０．９からなる第１ベース層１８Ａ（Ｃドーピング濃度４×１０１９ｃｍ−３、膜厚５０ｎｍ）、ｐ型ＧａＡｓからなる第２ベース層１８Ｂ（Ｃドーピング濃度４×１０１９ｃｍ−３、膜厚１００ｎｍ）、及び、ｎ型Ｉｎ０．５Ｇａ０．５Ｐからなるエミッタ層２０（Ｓｉ濃度３×１０１７ｃｍ−３、膜厚３０ｎｍ）を有機金属気相エピタキシー法により積層させる。【0105】
さらに、エミッタ層２０の上に、n型ＧａＡｓからなるコンタクト層２４Ａ（Ｓｉドーピング濃度１×１０１９ｃｍ−３、膜厚５０ｎｍ）、及び、n型Ｉｎ０．５Ｇａ０．５Ａｓからなるコンタクト層２４Ｂ（Ｓｉドーピング濃度１×１０１６ｃｍ−３、膜厚５０ｎｍ）を有機金属気相エピタキシー法により積層させる。【0106】
次に、図１８Ｂに示すように、高周波スパッタ法を用いてＷ０．７Ｓｉ０．３層２５（膜厚０．３μｍ）をウエハ全面に堆積する。【0107】
次に、図１８Ｃに示すように、Ｗ０．７Ｓｉ０．３層２５をフォトリソグラフィー及びＣＦ４を用いたドライエッチングにより加工し、エミッタ電極２６を形成する。【0108】
その後、図１８Ｄに示すように、コンタクト層２４Ｂ、コンタクト層２４Ａを所望の形状に加工してエミッタ領域を形成する。【0109】
ここで、エミッタ領域を加工する加工方法は、例えば、以下の通りである。フォトリソグラフィー及びエッチング液（エッチング液の組成例、リン酸：過酸化水素水：水＝１：２：４０）を用いたウェットエッチングによりコンタクト層２４Ｂ及びｎ型ＧａＡｓコンタクト層２４Ａの不要領域を除去する。
【0110】
次に、図１９Ａに示すように、蒸着・リフトオフ法を用いて、エミッタ層２０を貫通して少なくとも第２ベース層１８Ｂ上に、Ｔｉ（膜厚５０ｎｍ）／Ｐｔ（膜厚５０ｎｍ）／Ａｕ（膜厚２００ｎｍ）からなるベース電極２２を形成する。【0111】
次に、図１９Ｂに示すように、フォトリソグラフィー及びウェットエッチングにより、エミッタ層２０、第２ベース層１８Ｂ、第１ベース層１８Ａ、及びコレクタ層１６の各不要領域を除去して、サブコレクタ層１４を露出させてベース領域を形成する。【0112】
ここで、エッチング液は以下の通りである。エミッタ層２０をエッチングする場合のエッチング液として塩酸を用いる。また、第２ベース層１８Ｂ、第１ベース層１８Ａ、及びコレクタ層１６をエッチングする場合のエッチング液の組成例は、リン酸：過酸化水素水：水＝１：２：４０である。
【0113】
その後、図１９Ｃに示すように、蒸着・リフトオフ法を用いて、コレクタ電極２８を形成し、３５０℃にて３０分間アロイを施す。コレクタ電極２８は、ＡｕＧｅ（膜厚６０ｎｍ）／Ｎｉ（膜厚１０ｎｍ）／Ａｕ（膜厚２００ｎｍ）からなる積層体である。【0115】
次に、図１７Ｂに示すように、単位ＨＢＴ間のエミッタ電極２６同士、ベース電極２２同士、コレクタ電極２８同士を接続する配線を形成する。【0116】
以上の工程を経ることにより、図１７Ａ及び図１７Ｂに示すＤＨＢＴ１００を製造することができる。このように製造されたＤＨＢＴ１００によると、上述の第６実施形態と同様な効果を奏することができる。なお、この第７実施形態ではＤＨＢＴ１００の製造方法について説明したが、上述の第１〜第５実施形態のＤＨＢＴ１０Ａも第７実施形態で説明した技術に従来からある技術を用いることにより製造することができる。【0117】
（第８実施形態）次に、本発明の第８実施形態について説明する。
【0118】
本第８実施形態では、第２実施形態のＤＨＢＴ１０Ａを実装してなる電力増幅器について説明する。【0119】
図２０は、電力増幅器２００のブロック構成を示す図である。図２０に示すように、電力増幅器２００は、高周波の入力端子である高周波入力端子２１０、高周波入力端子２１０からの入力を整合する入力整合回路２２０、入力整合回路２２０からの出力を増幅する第１の増幅回路２３０、第１の増幅回路２３０からの出力を整合する段間整合回路２４０、段間整合回路２４０からの出力を増幅する第２の増幅回路２５０、第２の増幅回路２５０からの出力を整合する出力整合回路２６０、及び出力整合回路２６０からの出力を高周波として出力する高周波出力端子２７０を有している。【0121】
図２２に示すように、電力増幅器モジュールは３００、３つの実装基板３１１〜３１３と４つの導体層３２１〜３２４が交互に積層されて構成され、導体層３２２上にＤＨＢＴ１０Ａが接続されている。また、図２１に示すように、電力増幅器モジュール３００の導体層３２２上に接続されたＤＨＢＴ１０Ａは、周囲の導体層３２１と配線で接続されている。さらに、複数の受動素子３０１はそれぞれ所定の導体層３２１を接続するように配置されている。【0122】
以上、本第８実施形態の電力増幅器２００によれば、ＤＨＢＴ１０Ａを有するため、低コスト化と電気的特性及び信頼性の劣化抑制の両立が可能である電力増幅器モジュールを達成することができる。【0123】
なお、第８実施形態では、第２実施形態で説明したＤＨＢＴ１０Ａを電力増幅器２００に実装する場合で説明したが、これに限られず、第３〜第６の実施形態で説明したＤＨＢＴ１０Ａ及びＤＨＢＴ１００についても同様に実装することが可能である。【0124】
なお、上記第１〜第８実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。【符号の説明】
【0125】
１０Ａ，１０Ｂ，１０Ｃ，１００・・・ダブルヘテロ接合バイポーラトランジスタ（ヘテロ接合バイポーラトランジスタ）、１２・・・基板、１６・・・コレクタ層、１７，１９・・・ヘテロ接合、１８Ａ・・・第１ベース層、１８Ｂ・・・第２ベース層、１８Ｃ・・・第１層（第２ベース層）、１８Ｄ・・・第２層（第２ベース層）、２０・・・エミッタ層