特許 6233971 スプリット・ゲート・ビット・セルのプログラミング

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6233971

(24)【登録日】2017年11月2日

(45)【発行日】2017年11月22日

(54)【発明の名称】スプリット・ゲート・ビット・セルのプログラミング

(51)【国際特許分類】

   G11C 16/34 20060101AFI20171113BHJP

   G11C 16/04 20060101ALI20171113BHJP

【ＦＩ】

   G11C16/34 116

   G11C16/04 120

【請求項の数】5

【全頁数】12

(21)【出願番号】特願2014-11512(P2014-11512)

(22)【出願日】2014年1月24日

(65)【公開番号】特開2014-146407(P2014-146407A)

(43)【公開日】2014年8月14日

【審査請求日】2017年1月18日

(31)【優先権主張番号】13/751,548

(32)【優先日】2013年1月28日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】504199127

【氏名又は名称】エヌエックスピー ユーエスエイ インコーポレイテッド

【氏名又は名称原語表記】ＮＸＰ ＵＳＡ，Ｉｎｃ．

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】チョン エム．ホン

(72)【発明者】

【氏名】ロナルド ジェイ．シズデク

(72)【発明者】

【氏名】ブライアン エイ．ウィンステッド

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２００３−３０９１９３（ＪＰ，Ａ）

【文献】 特開２００３− ４６００２（ＪＰ，Ａ）

【文献】 米国特許第７２３６３９８（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／３４

Ｇ１１Ｃ １６／０４

(57)【特許請求の範囲】

【請求項1】

行および列に配列されているスプリット・ゲート・メモリ・セルの第１のセクタを有するスプリット・ゲート・メモリであって、各スプリット・ゲート・メモリ・セルは、制御ゲート、前記行のうちの１つに沿ったワード線に結合されている選択ゲート、前記列のうちの１つに沿ったビット線に結合されているドレイン端子、およびソース端子を有する、スプリット・ゲート・メモリにおける、選択的プログラミングの方法であって、
選択された行および選択された列に結合されることによってプログラミングのために選択されたスプリット・ゲート・メモリ・セルについて、前記制御ゲートを第１の電圧に結合すること、前記選択ゲートを第２の電圧に結合すること、前記ドレイン端子を、前記スプリット・ゲート・メモリ・セルを導電性にする電流シンクに結合すること、前記ソース端子を第３の電圧に結合すること、
非選択行に結合されることによってプログラムされないスプリット・ゲート・メモリ・セル・スプリット・ゲート・セルについて、前記制御ゲートを前記第１の電圧に結合すること、前記選択ゲートを、前記スプリット・ゲート・メモリ・セルが非選択である読み出し中に前記選択ゲートに印加される電圧よりも大きい第４の電圧に結合することを備える、方法。

【請求項2】

非選択列および選択されたワード線に結合されることによってプログラムされないスプリット・ゲート・メモリ・セルについて、前記制御ゲートを前記第１の電圧に結合すること、前記選択ゲートを前記第２の電圧に結合すること、前記ドレイン端子を、前記第４の電圧よりも大きい第５の電圧に結合すること、前記ソース端子を前記第３の電圧に結合することをさらに備える、請求項１に記載の方法。

【請求項3】

前記スプリット・ゲート・メモリ・セルがプログラムされないときに前記選択ゲートを第４の電圧に結合することは、前記スプリット・ゲート・メモリ・セルが閾値電圧を有し、前記第４の電圧が、前記ドレイン端子上の電圧を上回る前記閾値電圧よりも小さいことによってさらに特徴付けされる、請求項１に記載の方法。

【請求項4】

前記スプリット・ゲート・メモリ・セルがプログラムされないときに前記選択ゲートを第４の電圧に結合することは、該第４の電圧が、グランドよりも大きいことによってさらに特徴付けされる、請求項１に記載の方法。

【請求項5】

スプリット・ゲート・メモリであって、
行および列に配列されているスプリット・ゲート・メモリ・セルの第１のセクタであって、各スプリット・ゲート・メモリ・セルは、制御ゲート、前記行のうちの１つに沿ったワード線に結合されている選択ゲート、前記列のうちの１つに沿ったビット線に結合されているドレイン端子、およびソース端子を有する、前記第１のセクタと、
プログラミング回路であって、
選択された行および選択された列に結合されることによってプログラミングのために選択されたスプリット・ゲート・メモリ・セルについて、前記制御ゲートを第１の電圧に結合し、前記選択ゲートを第２の電圧に結合し、前記ドレイン端子を、前記スプリット・ゲート・メモリ・セルを導電性にする電流シンクに結合し、前記ソース端子を第３の電圧に結合すること、
非選択行に結合されることによってプログラムされないスプリット・ゲート・メモリ・セルについて、前記制御ゲートを前記第１の電圧に結合し、前記選択ゲートを、読み出し中に、非選択である前記スプリット・ゲート・メモリ・セルの前記選択ゲートに印加される電圧よりも大きい第４の電圧に結合すること
によってプログラミングするプログラミング回路とを備える、スプリット・ゲート・メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概してメモリに関し、より具体的には、スプリット・ゲート・ビット・セルのプログラミングに関する。

【背景技術】

【0002】

たとえば、スプリット・ゲート・フラッシュ・デバイスを含むスプリットゲート不揮発性メモリ（ＮＶＭ）は、積層ゲートデバイスを超える利点を提供する。スプリット・ゲート・フラッシュ・セルにより、未選択であるが選択された行上にあるか、または代替的には選択された列上にあるメモリセルについて、プログラムディスターブの低減がもたらされる。通常、選択された行または選択された列上にあるセルは、選択されたセルに対して実行されている動作にかかわらず、ディスターブ効果を示す可能性が最も高い。スプリット・ゲート・フラッシュ・セルにより、選択された列または行上のセルに関するプログラムディスターブ問題が実質的に低減されており、未選択の行／未選択の列のセル上の消去ビットのプログラムディスターブが、主要なディスターブメカニズムである。スプリットゲート設計においてこれらのセルが影響を受けやすい理由の１つは、未選択のセルに加わる特定のストレスが、選択された行／未選択の列または未選択の行／選択された列上のセルに加わるストレスよりもより多くのサイクルにわたって加わることである。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１２／０２６１７６９号明細書

【特許文献2】米国特許出願公開第２０１３／０２７９２６７号明細書

【図面の簡単な説明】

【0004】

【図1】本開示の一実施形態に応じたメモリアレイを有するメモリシステムを示すブロック図。

【図2】本開示の一実施形態に応じた、図１のメモリアレイの一部分をさらに詳細に示す概略図。

【図3】メモリシステムのプログラミング中に図１のアレイのさまざまなビットセルに印加される例示的なプログラム電圧を示す表形式の図。

【図4】本開示の一実施形態に応じた図１のメモリアレイのビットセルのスプリット・ゲート・デバイスを示す断面図。

【発明を実施するための形態】

【0005】

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

【0006】

スプリットゲートＮＶＭ内の選択されたスプリット・ゲート・メモリ・セルのプログラミング中、未選択の消去ビットにバイアスが加わる結果として、１つ以上の未選択の消去ビットが故意でなくプログラムされることになる場合がある。プログラムディスターブは一般的に、バンド間キャリア発生およびソース−ドレイン間漏れ電流によって引き起こされ、結果として電子が、故意でなくスプリットゲートＮＶＭの未選択の消去ビットに注入されることになる。技術が進歩し、スプリット・ゲート・メモリ・セルの選択ゲート酸化物の厚さが低減するにつれて、バンド間キャリア発生はプログラムディスターブのより主要な発生源になる。それゆえ、一実施形態において、プログラムディスターブを低減するために、メモリの未選択の行上のメモリセルの選択ゲート（たとえば、ワード線）に印加されるバイアス電圧が、バンド間キャリア発生を低減する特定の選択ゲートバイアス電圧に設定される。一実施形態において、この選択ゲートバイアス電圧は、読み出し動作中に非選択スプリット・ゲート・メモリ・セルの選択ゲートに印加される電圧よりも大きい。プログラミング中に未選択の行上のメモリセルに印加されるこの選択ゲートバイアス電圧は、これらのスプリット・ゲート・メモリ・セルの間隙領域におけるバンド曲がりを低減する。選択ゲートと制御ゲートとの間、および選択ゲートとソースとの間で電位差が低減するため、バンド曲がりが低減する。バンド曲がりが低減することによって、間隙領域内で発生する電子／正孔対が低減し、これによって、未選択の行上のメモリセルへの電子の注入が低減する。このようにして、プログラムディスターブが低減され得る。

【0007】

図１は、本開示の一実施形態に応じたメモリシステム１０をブロック図形式で示す。メモリシステム１０は、メモリセル２６、２８、３０、３２、３４、および３６のような複数のメモリセルを含むスプリット・ゲート・メモリ・セル・アレイ２０を含む。アレイ２０は、任意の数のセクタに分割されてもよい。示されている実施形態において、アレイ２０は、セクタ０、セクタ１、．．．、セクタＭのような、Ｍ＋１個のセクタを含む。メモリ１０は、行回路１２と、列回路１４と、制御回路１８と、Ｉ／Ｏ回路１６とをも含む。制御回路１８は、行回路１２および列回路１４の各々に結合されており、列回路１４はＩ／Ｏ回路１６に結合されている。Ｉ／Ｏ回路１６は、行回路１２および制御回路１８にも結合されている。アレイ２０は、ＢＬ０、ＢＬ１、ＢＬ２などを含む任意の数のビット線を含む。これらのビット線の各々は、アレイ２０のビットセルに対する読み出し／書き込みのための適切な検知および書き込み回路を含む列回路１４に結合されている。アレイ２０の各セクタは、任意の数のワード線を含む。たとえば、セクタ０はＮ＋１本のワード線ＷＬ００、ＷＬ０１、．．．、ＷＬ０Ｎを含み、セクタ１はＮ＋１本のワード線ＷＬ１０、ＷＬ１１、．．．、ＷＬ１Ｎを含む。これらのワード線の各々が行回路１２に結合されている。メモリセルは各ワード線とビット線との交差点に結合されている。示されている実施形態において、メモリセル２６はＷＬ００およびＢＬ０に結合されてセクタ０内にあり、メモリセル２８はＷＬ００およびＢＬ１に結合されてセクタ０内にあり、メモリセル３０はＷＬ０１およびＢＬ０に結合されてセクタ０内にあり、メモリセル３２はＷＬ０１およびＢＬ１に結合されてセクタ０内にあり、メモリセル３４はＷＬ１０およびＢＬ０に結合されてセクタ１内にあり、メモリセル３６はＷＬ１０およびＢＬ１に結合されてセクタ１内にある。なお、各ワード線はアレイ２０の行として称される場合があり、各ビット線は列として称される場合がある。下記にさらに詳細に説明するように、行回路１２はワード線の各々に適切な電圧値を提供し、ワード線は各メモリセルの選択ゲートに結合されている。Ｉ／Ｏ回路１６はアレイ２０に対する読み出しおよび書き込みのために必要に応じて行回路１２、列回路１４、および制御回路１８と通信する。制御回路１８も、アレイ２０の各メモリセルの制御ゲートおよびソース端子に適切な電圧値を提供する。たとえば、セクタ０の各メモリセルの制御ゲートは制御ゲート電圧ＣＧ０を受け取るように結合されており、セクタ０の各メモリセルのソース端子はソース端子電圧ＳＲＣ０を受け取るように結合されており、セクタ１の各メモリセルの制御ゲートは制御ゲート電圧ＣＧ１を受け取るように結合されており、セクタ１の各メモリセルのソース端子はソース端子電圧ＳＲＣ１を受け取るように結合されている。示されている実施形態において、１つのセクタ内の各メモリセルは同じ制御ゲート電圧および同じソース端子電圧を受け取る。すなわち、示されている実施形態において、各セクタ内で、制御ゲート電圧（たとえば、ＣＧ０、ＣＧ１など）は共通の電圧ノードであり、ソース端子電圧（たとえば、ＳＲＣ０、ＳＲＣ１など）は共通の電圧ノードであることに留意されたい。

【0008】

図２は、アレイ２０の一部分をさらに詳細に示している。図２は、メモリセル２６、２８、３０、３２、３４、および３６を示している。メモリセル２６は、ＣＧ０を受け取るように結合されている制御ゲート、ＷＬ００に結合されている選択ゲート、ＳＲＣ０を受け取るように結合されているソース端子、および、ＢＬ０に結合されているドレイン端子を有する。メモリセル２８は、ＣＧ０を受け取るように結合されている制御ゲート、ＷＬ００に結合されている選択ゲート、ＳＲＣ０を受け取るように結合されているソース端子、および、ＢＬ１に結合されているドレイン端子を有する。メモリセル３０は、ＣＧ０を受け取るように結合されている制御ゲート、ＷＬ０１に結合されている選択ゲート、ＳＲＣ０を受け取るように結合されているソース端子、および、ＢＬ０に結合されているドレイン端子を有する。メモリセル３２は、ＣＧ０を受け取るように結合されている制御ゲート、ＷＬ０１に結合されている選択ゲート、ＳＲＣ０を受け取るように結合されているソース端子、および、ＢＬ１に結合されているドレイン端子を有する。メモリセル３４は、ＣＧ１を受け取るように結合されている制御ゲート、ＷＬ１０に結合されている選択ゲート、ＳＲＣ１を受け取るように結合されているソース端子、および、ＢＬ０に結合されているドレイン端子を有する。メモリセル３６は、ＣＧ１を受け取るように結合されている制御ゲート、ＷＬ１０に結合されている選択ゲート、ＳＲＣ１を受け取るように結合されているソース端子、および、ＢＬ１に結合されているドレイン端子を有する。

【0009】

プログラム動作中、アレイ２０の特定のメモリセルが、アクセス要求に対応するアクセスアドレスおよびデータによってプログラミングのために選択される。行回路１２は、アクセスアドレスに対応する選択されたワード線をアクティブ化し、列回路１４は電流シンクをアクセスアドレスに対応する選択されたビット線に結合し、これによって選択されたメモリセルが導電するようになる。示されている実施形態において、プログラム動作について、メモリセル２６がプログラミングのために選択され、メモリセル２８、３０、３２、３４、および３６は選択されていないと仮定される。この場合、選択されたワード線はセクタ０（図２の符号２２）内にあるためセクタ０が選択され、セクタ１（図２の符号２４）を含むすべての他のセクタは非選択である。メモリセル２６が選択される場合、ＷＬ００がアクティブ化されて、列回路１４内の電流シンクが選択されたビット線ＢＬ０に結合される。

【0010】

図３は、プログラム動作中に各メモリセルに印加されてもよい電圧値を表形式で示している。表の第１の列は、メモリセル位置に関係する。各メモリセル位置について、最初の文字対はメモリセルが選択された行（ＳＲ）に結合されているか、または未選択の行（ＵＲ）に結合されているかを示し、次の文字対は、メモリセルが選択された列（ＳＣ）に結合されているか、または未選択の列（ＵＣ）に結合されているかを示している。さらに、表の最初の４行は、選択されたセクタ（すなわち、プログラミングのために選択されたメモリセルが位置するセクタ）の種々のメモリセル位置に対応する。それゆえ、選択されたセクタの各メモリセルは、ＳＲ ＳＣ、ＳＲ ＵＣ、ＵＲ ＳＣ、およびＵＲ ＵＣの４つの位置のうちの１つである。たとえば、メモリセル２６がプログラミングのために選択されていると仮定されている図２を参照すると、メモリセル２６は選択された行および選択された列に結合されており、従ってＳＲ ＳＣ位置にあるメモリセルであり、メモリセル２８は選択された行および未選択の列に結合されており、従ってＳＲ ＵＣ位置にあり、メモリセル３０は未選択の行および選択された列に結合されており、従ってＵＲ ＳＣ位置にあり、メモリセル３２は未選択の行および未選択の列に結合されており、従ってＵＲ ＵＣ位置にある。なお、セクタ０内のＷＬ００に結合されている（かつＢＬ０に結合されていない）すべてのメモリセルはＳＲ ＵＣ位置にあると考えられ、セクタ０内のＢＬ０に結合されている（かつＷＬ００に結合されていない）すべてのメモリセルはＵＲ ＳＣ位置にあると考えられ、セクタ０内のＷＬ００にもＢＬ０にも結合されていないすべてのメモリセルはＵＲ ＵＣ位置にあると考えられる。図３に戻って参照すると、表のその次の２行は未選択の（すなわち非選択の）セクタ（すなわち、選択されたメモリセルを含まない任意のセクタ）の種々のメモリセル位置に対応する。それゆえ、未選択のセクタの各メモリセルはＵＲ ＳＣおよびＵＲ ＵＣの２つの位置のうちの一方にある。たとえば、メモリセル２６がプログラミングのために選択されていると仮定されている図２を参照すると、メモリセル３４は未選択の行および選択された列に結合されており、従ってＵＲ ＳＣ位置にあるメモリセルであり、メモリセル３６は未選択の行および未選択の列に結合されており、従ってＵＲ ＵＣ位置にあるメモリセルである。なお、ＢＬ０に結合されているセクタ０以外の任意のセクタ内のすべてのメモリセルはＵＲ ＳＣ位置にあると考えられ、ＢＬ０に結合されていないセクタ０以外の任意のセクタ内のすべてのメモリセルはＵＲ ＵＣ位置にあると考えられる。

【0011】

選択されたメモリセル２６のプログラミング中、ソース側注入が使用されて電子がメモリセルの電荷蓄積層内に蓄積される。これは、ドレイン端子とソース端子との間に電流を流し、流れている電流から電荷蓄積層内へ電子を注入するために制御ゲートに高電圧を印加することによって行われる。この電荷蓄積層は、電子を蓄積するためのナノ結晶を含んでもよい。それゆえ、図３の表によれば、選択されたメモリセル２６をプログラムするために、９Ｖの電圧を制御ゲート（ＣＧ０）に印加し、１．０Ｖの電圧を選択ゲート（ＷＬ００）に印加して、ＢＬ０は結果として約０．３Ｖのドレイン端子上シンク電圧を生じさせる電流シンクに結合され、５Ｖの電圧をソース端子（ＳＲＣ０）に印加する。この場合、メモリセル２６のソース端子上の電圧ＳＲＣ０、およびＢＬ０の電流シンクへの結合の結果としてメモリセル２６が導電し、それによって、ソース端子からＢＬ０へと電流が流れ、制御ゲートに高電圧が印加される結果として、メモリセル２６内に電子が注入される。それゆえ、プログラム動作中、選択されたメモリセルのドレイン端子はソースとして機能し、一方でソース端子はドレインとして機能することに留意されたい。しかしながら、読み出し動作（当該技術分野で既知のように実行される）の間、ドレイン端子はドレインとして機能し、ソース端子はソースとして機能する。

【0012】

なお、選択されたセクタについて、選択されたセクタ内のすべてのメモリセルの制御ゲートに同じ電圧値（たとえば、９Ｖ）が印加され、選択されたセクタ内のすべてのメモリセルのソース端子に同じ電圧値（たとえば、５Ｖ）が印加される。未選択の列に結合されているメモリセルについて、メモリセルのドレイン端子は、選択ゲートに印加される電圧よりも大きい電圧に（対応するビット線によって）結合されている。図３の例において、この電圧は１．２５Ｖであってもよい。また、未選択の行および未選択の列に結合されているメモリセルについて、メモリセルのドレイン端子はまた（対応するビット線によって）、たとえば、１．２５Ｖのような、選択ゲートに印加される電圧よりも大きい電圧に結合されてもよい。なお、選択された列に結合されているメモリセルについて、ドレイン端子（すなわち、対応するビット線）は、各ドレイン端子に対するシンク電圧を誘起してもよい電流シンクに結合されている。このシンク電圧は０．３Ｖであってもよい。それゆえ、図３の例によって示すように、プログラム動作中にプログラムされている（従って、ＳＲ ＳＣ位置にある）スプリット・ゲート・メモリ・セルについて、制御ゲートに印加される電圧は選択ゲートに印加されている電圧よりも大きく、ソース端子に印加されている電圧よりも大きい。また、選択された行に結合されている（従って、ＳＲ ＳＣまたはＳＲ ＵＣ位置にある）メモリセルの選択ゲートに印加される電圧、未選択の行に結合されている（従って、ＵＲ ＳＣまたはＵＲ ＵＣ位置にある）メモリセルの選択ゲートに印加される電圧よりも大きいことに留意されたい。また、ソース端子に印加される電圧は、ＳＲ ＳＣまたはＳＲ ＵＣ位置にあるメモリセルの選択ゲートに印加される電圧よりも大きい。

【0013】

選択されたメモリセル２６のプログラミング中、ＷＬ００に結合されていないセクタ０内の任意のメモリセルの選択ゲートは、バンド間キャリア発生を低減する選択ゲートバイアス電圧に設定されている。一実施形態において、この選択ゲートバイアス電圧は、読み出し動作中に非選択メモリセルの選択ゲートに印加される電圧（ＶＳＧｒｅａｄ＿ｄｅｓｅｌｅｃｔｅｄと称される場合もある）よりも大きい。この例において、読み出し中は非選択メモリセルの選択ゲートに０Ｖ（またはグランド）が提供されるが、ＷＬ００に結合されていないメモリセルの選択ゲートには０．２Ｖが提供される。それゆえ、０．２Ｖの選択ゲートバイアス電圧は、読み出し動作中の非選択メモリセルの選択ゲートに印加される電圧よりも大きい。さらに、一実施形態において、選択された行に結合されていないメモリセルに印加される選択ゲートバイアス電圧は、選択されたビット線のビット線電圧とメモリセルの閾値電圧との合計（「ＶＢＬ＋Ｖｔ」）以下である。それゆえ、図２および図３の例を参照すると、閾値電圧が０．５Ｖである場合、０．２Ｖは「０．３Ｖ＋０．５Ｖ」以下である。すなわち、選択ゲートバイアス電圧は、ドレイン端子上の電圧（ＶＢＬに対応する）を上回るメモリセルの閾値電圧（Ｖｔ）よりも小さい。この選択ゲートバイアスを選択されたワード線に結合されていない任意のメモリセルに加えることによって、これらのメモリセルにおけるバンド間漏れ電流が低減される。なお、この選択ゲートバイアス電圧の値がＶＳＧｒｅａｄ＿ｄｅｓｅｌｅｃｔｅｄに等しい値から最大で「ＶＢＬ＋Ｖｔ」へと増大することによって、バンド間キャリア発生が低減する。それゆえ、ＶＳＧｒｅａｄ＿ｄｅｓｅｌｅｃｔｅｄよりも大きい選択ゲートバイアス電圧はソース−ドレイン間漏れ電流を増大させる場合があるが、プログラムディスターブの主要な発生源であるバンド間キャリア発生が低減することに起因して、全体的なプログラムディスターブは低減される。

【0014】

なお図３を参照すると、選択されたワード線に結合されていない選択されたセクタのメモリセルに対してプログラミング中に印加される同じ選択ゲートバイアス電圧が、未選択のセクタ内のすべてのメモリセルの選択ゲートに印加可能であることに留意されたい。また、未選択のセクタについて、メモリセルがオフのままであることを保証するために制御ゲートおよびソース端子に電圧が印加される。それゆえ、図３の示されている実施形態において、１．５Ｖが未選択のセクタ内の任意のメモリセル（たとえば、メモリセル３４および３６）の制御ゲート（ＣＧ１）に印加される。一実施形態において、未選択のセクタ内のメモリセルの選択ゲートに印加される同じ電圧（たとえば、ＳＧ）が、未選択のセクタ内の任意のメモリセルのソース端子（ＳＲＣ１）にも印加される。

【0015】

図４は、アレイ２０のメモリセルに使用されてもよいスプリット・ゲート・メモリ・セル４０の一例を示している。メモリセル４０は、ソース／ドレイン領域５２および５４を有する基板４２と、ソース／ドレイン領域５２および５４の間の基板４２の第１の部分の上の選択ゲート誘電体５８と、選択ゲート誘電体５８の上の選択ゲート４６と、ソース／ドレイン領域５２および５４の間の（基板４２の第１の部分に隣接する）基板４２の第２の部分の上方において、選択ゲート４６の側壁に重なる電荷蓄積層４８と、電荷蓄積層４８の上の制御ゲート４４とを含む。メモリセル４０は、ＳＧ４６上においてＣＧ４４の第１の側壁に隣接するライナ６０およびスペーサ６８と、ソース／ドレイン領域５４上においてＳＧ４６の側壁に隣接するライナ６２およびスペーサ６６と、ソース／ドレイン領域５２上においてＣＧ４４の第２の側壁に隣接するライナ６４およびスペーサ７０とをも含む。電荷蓄積層は、絶縁材料によって包囲される複数のナノ結晶５０を含んでもよい。なお、電荷蓄積層４８が位置する、制御ゲート４４および選択ゲート４６の隣接する側壁間の領域により、基板４２内に間隙領域５６がもたらされる。メモリセル４０がプログラム動作の間に未選択の行にあるとき、読み出し動作の間にメモリセル４０が非選択であるときに選択ゲート４６に印加される電圧よりも大きく、かつＶＢＬ＋Ｖｔよりも小さい電圧が選択ゲート４６に印加される。

【0016】

なお、プログラム動作中に未選択のメモリセルのプログラムディスターブに影響を与える電界が間隙領域５６において形成される。この間隙領域にわたる電界によってバンド曲がりが生じ、その結果として電子／正孔対が発生する。たとえば、メモリセル４０がプログラム動作のために選択されないとき、間隙領域５６の上の電界は、ソース端子電圧（たとえば、ソース／ドレイン領域５２に印加されるＳＲＣ０）と選択ゲート電圧（たとえば、選択ゲート４６に印加されるＳＧ）との間の電圧差によって、および、制御ゲート端子電圧と選択ゲート電圧との間の電圧差によって求められる。選択ゲート電圧を、読み出し動作中に未選択であるときに受ける電圧（たとえば、０Ｖ）からメモリセル４０が選択されていないプログラム動作中の０．２Ｖに増大させることによって、バンドギャップ領域５６にわたる電界が低減され得る。このように、バンド間キャリア発生が低減され、それによって、より低電圧を印加するのと比較してプログラム動作中に発生する電子／正孔対が少なくなる。それゆえ、読み出し動作中に未選択であるときに印加される電圧よりも大きいが、ビット線電圧（ソース／ドレイン領域５４上の電圧）とメモリセル４０の閾値電圧との合計以下の選択ゲート電圧を印加することによって、プログラムディスターブの低減を達成することができる。さらに、非選択メモリセル（ＵＲ ＳＣ、ＵＲ ＵＣ、またはＳＲ ＵＣ位置にあるものなど）は、選択されたメモリセル（ＳＲ ＳＣ位置にある）と比較して、より多くのメモリサイクル中のプログラミング動作からのストレスを受けることに留意されたい。ＵＲ ＵＣ位置にある非選択メモリセルがプログラミングから最も大きなストレスを受け、ＵＲ ＳＣ位置にあるものが次に大きなストレスを受ける。それゆえ、プログラミング動作中にこれらの非選択メモリセルにおけるバンド間キャリア発生を低減することによって、全体的なプログラムディスターブにより大きな影響を与えることが達成され得る。

【0017】

これまでで、プログラムディスターブが低減された、スプリットゲートＮＶＭ内のスプリット・ゲート・メモリ・セルをプログラミングするための方法が提供されたことを理解されたい。たとえば、未選択の行に結合されている任意のメモリセルの選択ゲートに、読み出し動作中に未選択であるときの選択ゲートに印加される電圧よりも大きいが、ドレイン端子上の電圧よりも大きい閾値電圧以下である電圧を印加することによって、未選択の行に結合されているメモリセルについてバンド間キャリア発生の低減を達成することができる。さらに、未選択の行に結合されているメモリセルの選択ゲートに印加される電圧の結果として、ソース−ドレイン間漏れが増大する場合があるが、プログラムディスターブにおいてはバンド間発生漏れが優勢であること、および、選択された行のメモリセルと比較して未選択の行のメモリセルにストレスが加わるサイクルの数が大きいことに起因して、スプリットゲートＮＶＭメモリの消去ビットの全体的なプログラムディスターブが低減される。

【0018】

本明細書において記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせであることができる。

【0019】

本発明を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本発明の基礎となる概念の理解および評価のために、ならびに本発明の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。

【0020】

本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが理解される。
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、各メモリセルを実装するのに異なるスプリットゲート構成が使用されてもよい。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

【0021】

本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

【0022】

以下は本発明のさまざまな実施形態である。
項目１は、行および列に配列されているスプリット・ゲート・メモリ・セルの第１のセクタを有するスプリット・ゲート・メモリにおける選択的プログラミングの方法を含み、各スプリット・ゲート・メモリ・セルは、制御ゲートと、行のうちの１つに沿ったワード線に結合されている選択ゲートと、列のうちの１つに沿ったビット線に結合されているドレイン端子と、ソース端子とを有する。選択的プログラミングの方法は、選択された行および選択された列に結合されることによってプログラミングのために選択されたスプリット・ゲート・メモリ・セルについて、制御ゲートを第１の電圧に結合すること、選択ゲートを第２の電圧に結合すること、ドレイン端子を、スプリット・ゲート・メモリ・セルを導電性にする電流シンクに結合すること、ソース端子を第３の電圧に結合すること、非選択行に結合されることによってプログラムされていないスプリット・ゲート・メモリ・セル・スプリット・ゲート・セルについて、制御ゲートを第１の電圧に結合すること、選択ゲートを、スプリット・ゲート・メモリ・セルが非選択である読み出し中に選択ゲートに印加される電圧よりも大きい第４の電圧に結合することを含む。項目２は項目１の方法を含み、非選択列および選択されたワード線に結合されることによってプログラムされていないスプリット・ゲート・メモリ・セルについて、制御ゲートを第１の電圧に結合すること、選択ゲートを第２の電圧に結合すること、ドレイン端子を、第４の電圧よりも大きい第５の電圧に結合すること、ソース端子を第３の電圧に結合することをさらに含む。項目３は項目２の方法を含み、非選択行に結合されることによってプログラムされず、かつ非選択列に結合されているとして特徴付けされているスプリット・ゲート・メモリ・セルについて、ドレイン端子を第５の電圧に結合することをさらに含む。項目４は項目３の方法を含み、非選択行に結合されることによってプログラムされておらず、かつ選択された列に結合されているとして特徴付けされているスプリット・ゲート・メモリ・セルについて、ドレイン端子を電流シンクに結合することをさらに含む。項目５は項目４の方法を含み、スプリット・ゲート・メモリは、行および列に配列されている第１のセクタに隣接する第２のセクタをさらに備え、第２のセクタの各スプリット・ゲート・メモリ・セルは、制御ゲートと、行のうちの１つに沿ったワード線に結合されている選択ゲートと、第１のセクタから伸長して列に沿っているビット線のうちの１つに結合されているドレイン端子と、ソース端子とを有し、当該方法は、第２のセクタが非選択であり、かつ列が選択であることによって非選択である第２のセクタのスプリット・ゲート・メモリ・セルについて、制御ゲートを第６の電圧に結合すること、選択ゲートを第４の電圧に結合すること、ドレイン端子を電流シンクに結合すること、ソース端子を第４の電圧に結合することをさらに含む。項目６は項目５の方法を含み、第２のセクタが非選択であり、かつ列が非選択であることによって非選択である第２のセクタのスプリット・ゲート・メモリ・セルについて、制御ゲートを第６の電圧に結合すること、選択ゲートを第４の電圧に結合すること、ドレイン端子を第６の電圧に結合すること、ソース端子を第４の電圧に結合することをさらに含む。項目７は項目１の方法を含み、スプリット・ゲート・メモリ・セルがプログラムされないときに選択ゲートを第４の電圧に結合することは、スプリット・ゲート・メモリ・セルが閾値電圧を有し、第４の電圧が、ドレイン端子上の電圧を上回る閾値電圧よりも小さいことによってさらに特徴付けされる。項目８は項目１の方法を含み、スプリット・ゲート・メモリ・セルがプログラムされないときに選択ゲートを第４の電圧に結合することは、第４の電圧が、グランドよりも大きいことによってさらに特徴付けされる。項目９は項目８の方法を含み、第１の電圧は第２の電圧および第３の電圧よりも大きく、第２の電圧は第４の電圧よりも大きく、第３の電圧は第２の電圧よりも大きい。項目１０は項目１の方法を含み、各スプリット・ゲート・メモリ・セルのドレイン端子は、読み出されているときはドレインとして機能し、プログラムされているときはソースとして機能し、ソース端子は、読み出されているときはソースとして機能し、プログラムされているときはドレインとして機能する。

【0023】

項目１１は、スプリット・ゲート・メモリであって、行および列に配列されているスプリット・ゲート・メモリ・セルの第１のセクタであって、各スプリット・ゲート・メモリ・セルは、制御ゲート、行のうちの１つに沿ったワード線に結合されている選択ゲート、列のうちの１つに沿ったビット線に結合されているドレイン端子、およびソース端子を有する、第１のセクタと、プログラミング回路であって、選択された行および選択された列に結合されることによってプログラミングのために選択されたスプリット・ゲート・メモリ・セルについて、制御ゲートを第１の電圧に結合し、選択ゲートを第２の電圧に結合し、ドレイン端子を、スプリット・ゲート・メモリ・セルを導電性にする電流シンクに結合し、ソース端子を第３の電圧に結合すること、非選択行に結合されることによってプログラムされないスプリット・ゲート・メモリ・セルについて、制御ゲートを第１の電圧に結合し、選択ゲートを、読み出し中に、非選択であるスプリット・ゲート・メモリ・セルの選択ゲートに印加される電圧よりも大きい第４の電圧に結合するによってプログラミングするプログラミング回路とを含む、スプリット・ゲート・メモリを含む。項目１２は項目１１のスプリット・ゲート・メモリを含み、プログラミング回路は、第５の電圧を、非選択列に結合されることによって非選択であるスプリット・ゲート・メモリ・セルのドレイン端子に結合し、第４の電圧は第５の電圧よりも小さいことを特徴とする。項目１３は項目１１のスプリット・ゲート・メモリを含み、プログラミング回路は、電流シンクが、当該電流シンクの結合先であるソース端子上のシンク電圧を誘起し、シンク電圧は第４の電圧よりも大きいことを特徴とする。項目１４は項目１１のスプリット・ゲート・メモリを含み、プログラミング回路は、読み出し中に非選択であるスプリット・ゲート・メモリ・セルの選択ゲートに印加される電圧がグランドであることをさらに特徴とする。項目１５は項目１１のスプリット・ゲート・メモリを含み、行および列に配列されているスプリット・ゲート・メモリ・セルの第２のセクタをさらに含み、各スプリット・ゲート・メモリ・セルは、制御ゲート、行のうちの１つに沿ったワード線に結合されている選択ゲート、列のうちの１つに沿ったビット線に結合されているドレイン端子、およびソース端子を有し、プログラミング回路は、スプリット・ゲート・メモリ・セルの第１のセクタのプログラミング中に第２のセクタが非選択であるときに、第４の電圧を第２のセクタのスプリット・ゲート・メモリ・セルの選択ゲートに結合することをさらに特徴とする。

【0024】

項目１６は、スプリット・ゲート・メモリを選択的にプログラミングするための方法であって、行および列に配列されているスプリット・ゲート・メモリ・セルの第１のセクタを提供することであって、各スプリット・ゲート・メモリ・セルは、制御ゲートと、行のうちの１つに沿ったワード線に結合されている選択ゲートと、列のうちの１つに沿ったビット線に結合されているドレイン端子と、ソース端子とを有する、提供すること、プログラムされるべき選択されるスプリット・ゲート・メモリ・セルを特定し、選択された行および選択された列の両方にない非選択スプリット・ゲート・メモリ・セルを特定するために列および行を選択すること、選択されたスプリット・ゲート・メモリ・セルに対して、第１の電圧を制御ゲートに結合すること、第２の電圧を選択ゲートに結合すること、電流シンクをドレイン端子に結合すること、第３の電圧をソース端子に結合すること、選択された行にない非選択スプリット・ゲート・メモリ・セルの各々に対して、第４の電圧を選択ゲートに結合することを含み、第４の電圧はグランドよりも大きく第２の電圧よりも小さい、方法を含む。項目１７は項目１６の方法を含み、選択された行になく、かつ選択された列にないスプリット・ゲート・メモリ・セルの各々に対して、第５の電圧をドレイン端子に結合することをさらに含み、第５の電圧は第４の電圧よりも大きい。項目１８は項目１６の方法を含み、選択された行にないが、選択された列にあるスプリット・ゲート・メモリ・セルの各々に対して、電流シンクをドレイン端子に結合することをさらに含む。項目１９は項目１８の方法を含み、電流シンクは、当該電流シンクの結合先であるドレイン端子上にシンク電圧をもたらし、シンク電圧は第４の電圧よりも大きい。項目２０は項目１６の方法を含み、第４の電圧を選択ゲートに結合することは、第３の電圧よりも小さいことによって、プログラム中、ソース端子はドレインとして機能し、ドレイン端子はソースとして機能することを特徴とする。

【符号の説明】

【0025】

２６、２８、３０、３２、３４、３６…スプリット・ゲート・メモリ・セル、４４…制御ゲート、４６…選択ゲート、５２、５４…ソース／ドレイン領域、ＷＬ００、ＷＬ０１…ワード線、ＢＬ０、ＢＬ１…ビット線。

【図1】

【図2】

【図3】

【図4】